CN102017000A - 用于减轻反向偏置泄漏的系统及方法 - Google Patents

用于减轻反向偏置泄漏的系统及方法 Download PDF

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Abstract

本发明包括用于编程例如电阻可变存储器等存储器的装置、方法及系统。一个实施例可包括：电阻可变存储器单元阵列，其中所述电阻可变存储器单元耦合到一个或一个以上数据线；行解码器，其连接到所述阵列的第一侧；列解码器，其连接到所述阵列的第二侧，其中所述第二侧邻近于所述第一侧；间隙，其邻近于所述行解码器及所述列解码器而定位；及箝位电路，其经配置以在编程操作期间控制与一个或一个以上未选存储器单元相关联的反向偏置电压，其中所述箝位电路位于所述间隙中且选择性地耦合到所述一个或一个以上数据线。

Description

用于减轻反向偏置泄漏的系统及方法
背景技术
通常将存储器装置提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，尤其包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、快闪存储器及电阻可变存储器。
存储器可为易失性或非易失性的。易失性存储器需要电力来维持存储于其中的信息，例如，当到易失性存储器的电力失去时，存储于其中的信息也失去。相反，非易失性存储器在无电力的情况下不会失去存储于其中的信息，例如，即使无电力正被提供到非易失性存储器，非易失性存储器仍可保持存储于其中的信息。易失性存储器的类型尤其包括RAM、DRAM及SDRAM。非易失性存储器的类型尤其包括ROM、快闪存储器及电阻可变存储器。
电阻可变存储器的类型尤其包括可编程导体存储器、相变随机存取存储器(PCRAM)及电阻性随机存取存储器(RRAM)。PCRAM存储器装置的物理布局可类似于DRAM装置的物理布局，其中DRAM单元的电容器由例如锗-锑-碲(GST)等相变材料替换。RRAM存储器装置的物理布局可包括存储器单元，所述存储器单元包括可变电阻器薄膜(例如，庞大磁阻材料)，其可连接到存取装置，例如二极管、场效应晶体管(FET)或双极结晶体管(BJT)。
PCRAM装置的存储器单元材料(例如，GST)可以非晶高电阻状态或结晶低电阻状态而存在。可通过将电流脉冲施加到PCRAM单元来更改所述PCRAM单元的电阻状态。举例来说，可通过用编程电流加热PCRAM单元来更改所述PCRAM单元的电阻状态。这导致PCRAM单元经编程到特定电阻状态。举例来说，在二进制系统中，非晶高电阻状态可对应于为1的逻辑状态，且结晶低电阻状态可对应于为0的逻辑状态。然而，这些对应逻辑状态的选择为任意的，即，在其它二进制系统中，非晶高电阻状态可对应于为0的逻辑状态，且结晶低电阻状态可对应于为1的逻辑状态。RRAM单元(例如，可变电阻器薄膜)的电阻状态可通过跨越薄膜施加正及/或负电脉冲而增加及/或减小。这可导致RRAM单元经编程到特定电阻状态。
单电平存储器单元(SLC)可表示如由二进制数字1或0所表示的两个经编程状态。存储器单元还可经编程到两个以上状态，例如经编程到允许单元表示两个以上二进制数字(例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110)的许多状态。可将此类单元称为多状态存储器单元、多位单元或多电平单元(MLC)。MLC可允许在不增加存储器单元的数目的情况下制造较高密度存储器，因为每一单元可表示一个以上数字，例如，一个以上位。
附图说明
图1为可与本发明的一个或一个以上实施例一起使用的电阻可变存储器阵列的一部分的示意图。
图2为说明根据本发明的一个或一个以上实施例的PNP双极结晶体管的正向及反向偏置电流-电压特性的图表，所述PNP双极结晶体管可用作电阻可变存储器单元中的存取装置。
图3为根据本发明的一个或一个以上实施例的存储器装置的一部分的功能框图。
图4为根据本发明的一个或一个以上实施例的存储器装置的一部分的功能框图。
图5为根据本发明的一个或一个以上实施例的存储器装置的一部分的功能框图。
图6为说明根据本发明的一个或一个以上实施例的箝位电路的一部分的示意图。
图7为说明根据本发明的一个或一个以上实施例的列解码器电路的一部分的示意图。
图8为说明在根据本发明的一个或一个以上实施例的编程操作期间图6中所说明的四个可选路径的电流-电压特性的图表。
图9为根据本发明的一个或一个以上实施例的具有至少一个存储器装置的电子存储器系统的功能框图。
图10为根据本发明的一个或一个以上实施例的具有至少一个存储器装置的存储器模块的功能框图。
具体实施方式
本文中描述用于编程尤其例如可编程导体存储器、电阻随机存取存储器(RRAM)及/或相变随机存取存储器(PCRAM)等电阻可变存储器的装置、方法及系统。一个或一个以上实施例可包括作为编程方案的一部分的箝位电路，所述箝位电路可在编程操作期间最小化与未选存储器单元相关联的反向偏置泄漏。
一个或一个以上实施例可包括：存储器单元阵列，其中存储器单元耦合到一个或一个以上数据线；行解码器，其连接到阵列的第一侧；列解码器，其连接到阵列的第二侧，其中第二侧邻近于第一侧；间隙，其邻近于行解码器及列解码器而定位；及箝位电路，其经配置以在编程操作期间控制与一个或一个以上未选存储器单元相关联的反向偏置电压，其中箝位电路位于间隙中且选择性地耦合到一个或一个以上数据线。
在本发明的以下详细描述中，参看附图，所述图式形成详细描述的一部分且在其中以说明方式展示可如何实践本发明的一个或一个以上实施例。足够详细地描述这一个或一个以上实施例以使所属领域的技术人员能够实践本发明的所述一个或一个以上实施例，且应理解，可利用其它实施例且在不脱离本发明的范围的情况下，可做出过程改变、电改变或机械改变。
图1为可与本发明的一个或一个以上实施例一起使用的电阻可变存储器阵列100的一部分的示意图。在图1所说明的实施例中，存储器阵列100包括许多相变存储器单元，其各自具有相关联的存取装置102及电阻可变元件104(例如，相变材料104)。可操作(例如，接通/断开)存取装置102以存取存储器单元，以便对电阻可变元件104执行例如数据编程操作及/或数据读取操作等操作。在图1所说明的实施例中，存取装置102为PNP双极结晶体管(BJT)。或者，如所属领域的技术人员将了解，存取装置102可尤其为NPN BJT、二极管及/或金属氧化物半导体场效应晶体管(MOSFET)。
如图1所示，与每一存储器单元相关联的每一BJT 102的基极区耦合到许多存取线(例如字线105-0(WL0)、105-1(WL1)、…、105-N(WLN))中的一者，即，每一字线105-0、105-1、…、105-N耦合到相变存储器单元“行”。指定符“N”用以指示存储器阵列可包括许多字线。术语“行”的使用并不打算暗示存储器单元的特定线性及/或水平定向。而是，行可意指耦合到特定字线的许多存储器单元，而不管存储器单元的定向如何。举例来说，行可包括在交错非线性定向上耦合到特定字线的许多存储器单元。
在一个或一个以上实施例中，电阻可变元件104可为相变硫族化物合金，例如锗-锑-碲(GST)材料，例如，例如Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7等Ge-Sb-Te材料。如本文中所使用，用连字符连接的化学组合物记法指示包括于特定混合物或化合物中的元素，且既定表示涉及所指示元素的所有化学计量。其它相变材料可尤其包括GeTe、In-Se、Sb2Te3、GaSb、InSb、As-Te、Al-Te、SbSe、Ge-Sb-Te、Ge-Sb-Se、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、In-Sb-Se、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、Ge-Te-Sn-Pt及Ag-In-Sb-Se-Te。然而，本发明的实施例不限于此，且还可包括杂质及/或其它元素的添加。
在图1所说明的实施例中，每一电阻可变元件104耦合到许多数据线(例如位线107-0(BL0)、107-1(BL1)、…、107-M(BLM))中的一者，即，每一位线107-0、107-1、…、107-M耦合到相变存储器单元“列”。指定符“M”用以指示存储器阵列可包括许多位线。为了易于在数字环境中进行寻址，字线105-1、…、105-N的数目及位线107-1、…、107-M的数目可各自为2的某一幂，例如，256个字线乘4,096个位线。然而，实施例不限于特定数目的字线及/或位线。另外，术语“列”的使用并不打算暗示存储器单元的特定线性及/或垂直定向。而是，列可意指耦合到特定位线的许多存储器单元，而不管存储器单元的定向如何。举例来说，列可包括以交错(例如，非线性)方式耦合到特定位线的许多存储器单元。
在操作中，可将适当电压信号及/或电流信号(例如，脉冲)施加到位线107-0、107-1、…、107-M及字线105-0、105-1、…、105-N，以便将数据编程到阵列100的相变存储器单元及/或从阵列100的相变存储器单元读取数据。作为实例，可通过将位线107-0、107-1、…、107-M及字线105-0、105-1、…、105-N拉到一个或一个以上电压而将阵列100的相变存储器单元编程(例如，写入)到数据状态，如本文中将进一步描述。
本发明的实施例不限于图1所说明的实例阵列100。举例来说，如所属领域的技术人员将了解，与特定存储器单元相关联的存取装置102可为除了PNP BJT以外的装置，例如NPN BJT、二极管及/或MOSFET，如本文中先前所描述。而且，如所属领域的技术人员将理解，存储器阵列可具有除了图1所说明的架构以外的架构。另外，如所属领域的技术人员将了解，相变存储器阵列100可耦合到编程电路及/或感测电路(图1中未图示)。
存储器阵列100中所示的许多相变存储器单元可为单电平单元(SLC)及/或多电平单元(MLC)。可将单电平相变存储器单元编程到大体上较非晶(复位)状态或大体上较结晶(设定)状态。所述复位状态及/或设定状态可对应于二进制0及/或1。复位脉冲可包括在相对较短时间段内施加到单元的相对较高电流脉冲。施加到单元的电流可在相变材料“熔融”之后迅速地减少，从而允许单元迅速地冷却到较非晶状态，其中至少部分地归因于材料的相对快速冷却而通常在较小程度上出现可允许结晶的原子运动。相反地，设定脉冲可包括以较缓慢淬火速度而在相对较长时间段内施加到单元的相对较低电流脉冲，例如，电流可较缓慢地减少，从而允许相变材料利用较长时间来冷却。因此，材料可在比在复位脉冲之后的情况大的程度上结晶。一些相变材料可具有与较非晶状态相关联的较大电阻率及与较结晶状态相关联的较小电阻率。
可将多电平相变存储器单元编程到介于非晶状态与结晶状态之间的一个或一个以上中间状态。即，可将多电平相变存储器单元编程到各种水平的结构次序。通过以特定电流电平施加一个或一个以上编程脉冲，可将单元编程到给定电阻状态。通过适当编程电流，可将单元编程到具有部分非晶结构及部分结晶结构的一个或一个以上中间状态，从而提供多电平电阻状态。针对特定单元而选择的编程状态的数目可基于(例如)所要应用、设计及过程限制(例如，编程时间、感测时间及感测电路的准确度)及其它因素。
在一个或一个以上实施例中，可通过将阵列的位线及字线(例如，位线107-0、107-1、…、107-M及字线105-0、105-1、…、105-N)拉到一个或一个以上电压而将电阻可变存储器阵列的电阻可变存储器单元(例如，阵列100的相变存储器单元)编程(例如，写入)到数据状态。举例来说，可将经编程存储器单元所耦合到的位线(例如，经写入位线)拉到高电压(例如，3.5伏)，以便“熔融”经编程存储器单元的相变材料，且可将经编程存储器单元所耦合到的字线(例如，经写入字线)拉到接地(例如，拉到0伏)。另外，可将其它位线(例如，未选位线)拉到接近接地(例如，接近0伏)，例如以便防止沿着经写入字线的数据恶化，且可将其它字线(例如，未选字线)拉到高电压(例如，3.5伏)，例如以便防止沿着经写入位线的数据恶化。如本文中所使用，“经编程存储器单元”意指在编程操作期间的特定时间将被编程及/或已被编程的存储器单元，且“未选存储器单元”意指在编程操作期间的特定时间将不被编程及/或尚未被编程的存储器单元。如本文中所使用，术语“经写入位线”及“经写入字线”分别意指经编程存储器单元所耦合到的位线及字线。如本文中所使用，术语“未选位线”及“未选字线”分别意指未耦合到经编程存储器单元的位线及字线。
举例来说，在经设计以编程与存取装置102及相变材料104相关联的存储器单元的编程操作中，可将位线107-1拉到3.5伏，可将字线105-1拉到接地，可将位线107-0及107-M拉到接近接地，且可将字线105-0及105-M拉到3.5伏。在此实例中，与存取装置102及相变材料104相关联的存储器单元为经编程存储器单元，阵列100中的其它存储器单元为未选存储器单元，位线107-1为经写入位线，字线105-1为经写入字线，位线107-0及107-M为未选位线，且字线105-0及105-N为未选字线。然而，本发明的实施例不限于此实例，且可包括其它编程操作及/或编程方法。
在一个或一个以上实施例中，未耦合到经写入位线或经写入字线的任何存储器单元均可具有跨越其的高反向偏置电压，所述高反向偏置电压可导致泄漏电流跨越存储器装置而流动。举例来说，在本文中先前所描述的编程操作中，耦合到位线107-0及字线105-0、位线107-M及字线105-0、位线107-0及字线105-N以及位线107-M及字线105-N的存储器单元各自具有高反向偏置电压。因为阵列中的大多数存储器单元在编程操作期间未耦合到经写入位线或经写入字线，所以大多数存储器单元可具有高反向偏置电压，所述高反向偏置电压可跨越存储器装置而产生显著泄漏电流。此电流泄漏可增加由存储器装置在编程操作期间所消耗的电流量。举例来说，跨越一个此类存储器单元的反向偏置电压可导致大约10微微安的泄漏电流。因此，对于1千兆位存储器阵列来说，总泄漏电流可为大约10毫安，这可导致在阵列的编程操作期间增加大约10毫安的电流消耗。
另外，如所属领域的技术人员将了解，在一个或一个以上实施例中，泄漏电流可从泵式供应源流动，这可进一步增加反向偏置电压对存储器装置的电流消耗的影响的量值。即，取决于泵的效率，存储器装置的电流消耗可为由反向偏置电压所导致的泄漏电流的许多倍。举例来说，如果泵的效率为25％，则由存储器装置在编程操作期间所汲取的电流量可增加四倍。因此，如果在先前实例中所描述的1千兆位存储器阵列的编程中使用具有25％效率的泵，则反向偏置电压可导致在编程操作期间存储器装置的电流消耗的大约40毫安的增加。
图2为说明根据本发明的一个或一个以上实施例的PNP双极结晶体管(BJT)(例如，图1所示的PNP BJT 102)的正向及反向偏置电流-电压特性的图表，所述BJT可用作电阻可变存储器单元中的存取装置。在图表200的左侧展示PNP BJT的正向偏置特性，且在图表200的右侧展示PNP BJT的反向偏置特性。黑色正方形表示PNP BJT针对给定正向偏置电压的发射极电流，且白色正方形表示PNP BJT针对给定正向或反向偏置电压的基极电流。电流-电压曲线的圆圈区域表示根据本发明的一个或一个以上实施例的电阻可变存储器单元的编程区。
由图表200所说明的反向偏置电流对应于先前结合图1所描述的泄漏电流。即，图表200的右侧展示PNP BJT的反向偏置电压与泄漏电流之间的关系，所述PNP BJT可用作作为电阻可变存储器阵列(例如，图1所示的阵列100)的一部分的电阻可变存储器单元中的存取装置，所述存储器阵列可经受结合图1所描述的一个或一个以上编程操作。以对数标度展示泄漏电流。如由图表200中的反向偏置曲线所说明，电阻可变存储器单元(例如，用作电阻可变存储器单元的存取装置的PNP BJT)的泄漏电流具有对存储器单元的反向偏置电压的指数相依性。即，在编程操作期间降低具有大反向偏置电压的存储器单元(例如，未耦合到经写入位线或经写入字线的存储器单元)的反向偏置电压可导致跨越存储器装置的泄漏电流的指数性减小。举例来说，实现反向偏置电压的大约几个十分之一伏的减少可将跨越存储器装置的泄漏电流减少大约一半。泄漏电流的此指数性减小可导致由存储器装置在编程操作期间所消耗的电流量的指数性减小。
虽然图表200说明与PNP BJT存取装置相关联的反向偏置曲线，但其它存取装置(例如，NPN BJT、二极管及/或MOSFET)可具有类似反向偏置曲线。即，使用NPN BJT、二极管及/或MOSFET作为存取装置的电阻可变存储器单元的泄漏电流还可具有对存储器单元的反向偏置电压的指数相依性。
图3为根据本发明的一个或一个以上实施例的存储器装置300的一部分的功能框图。在图3所说明的实施例中，存储器装置300包括存储器阵列320、列解码器322、行解码器324及间隙326。如所属领域的技术人员将了解，存储器装置300还可包括额外组件及/或电路，尚未在图3中展示所述额外组件及/或电路以免使本发明的一个或一个以上实施例含糊不清。
在一个或一个以上实施例中，存储器阵列320可为电阻可变存储器阵列。在一个或一个以上实施例中，存储器阵列320可为类似于先前结合图1所描述的阵列100的电阻可变存储器阵列。在一个或一个以上实施例中，列解码器322及行解码器324可接收并解码存储器地址信号以存取存储器阵列(例如，阵列320)中的对应存储器位置。
在图3所说明的实施例中，行解码器324连接到存储器阵列320的第一侧，且列解码器322连接到存储器阵列320的邻近于第一侧的第二侧。虽然在图3所说明的实施例中将列解码器322及行解码器324展示为物理地连接到存储器阵列320，但本发明的实施例不限于此，且可包括其中列解码器及/或行解码器与阵列物理地分离但电连接到阵列的实施例。即，如本文中所使用，术语“连接”可包括物理连接及/或电连接。
在图3所说明的实施例中，存储器装置300包括邻近于列解码器322及行解码器324而定位的间隙326。在一个或一个以上实施例中，间隙326可包括选择性地耦合到与存储器阵列320相关联的位线的箝位电路。箝位电路还可经配置以在存储器阵列320的编程操作期间控制与一个或一个以上未选存储器单元(例如，未耦合到经写入位线或经写入字线的任何存储器单元)相关联的反向偏置电压。将结合图6到图8进一步描述此箝位电路。
图4为根据本发明的一个或一个以上实施例的存储器装置400的一部分的功能框图。在图4所说明的实施例中，存储器装置400包括存储器阵列420-0、420-1、…、420-N、列解码器422-0、422-1、…、422-N、行解码器424-0、424-1、…、424-N及间隙426-0、426-1、…、426-N。指定符“N”用以指示存储器装置400可包括许多存储器阵列、列解码器、行解码器及/或间隙。如所属领域的技术人员将了解，存储器装置400还可包括额外组件及/或电路，尚未在图4中展示所述额外组件及/或电路以免使本发明的一个或一个以上实施例含糊不清。
在一个或一个以上实施例中，存储器阵列420-0、420-1、…、420-N可为电阻可变存储器阵列。在一个或一个以上实施例中，存储器阵列可为类似于先前结合图1所描述的阵列100的电阻可变存储器阵列。在一个或一个以上实施例中，列解码器422-0、422-1、…、422-N及行解码器424-0、424-1、…、424-N可接收并解码存储器地址信号以存取存储器阵列中的对应存储器位置。
在图4所说明的实施例中，每一行解码器424-0、424-1、…、424-N连接到相关联的存储器阵列420-0、420-1、…、420-N的第一侧，且每一列解码器422-0、422-1、…、422-N连接到相关联的存储器阵列420-0、420-1、…、420-N的邻近于第一侧的第二侧。虽然在图4所说明的实施例中将列解码器及行解码器展示为物理地连接到存储器阵列，但本发明的实施例不限于此，如先前结合图3所描述。
在图4所说明的实施例中，存储器装置400包括分别邻近于列解码器422-0、422-1、…、422-N及行解码器424-0、424-1、…、424-N而定位的间隙426-0、426-1、…、426-N。在一个或一个以上实施例中，间隙426-0、426-1、…、426-N可包括分别选择性地耦合到与存储器阵列420-0、420-1、…、420-N相关联的位线的箝位电路。箝位电路还可经配置以在存储器阵列的编程操作期间控制与一个或一个以上未选存储器单元(例如，未耦合到经写入位线或经写入字线的任何存储器单元)相关联的反向偏置电压。将结合图6到图8进一步描述此箝位电路。
在一个或一个以上实施例中，位于间隙中的箝位电路可选择性地耦合到与多个存储器阵列相关联的位线。举例来说，位于间隙426-1中的箝位电路可选择性地耦合到与存储器阵列420-0相关联的位线，且还可选择性地耦合到与存储器阵列420-1相关联的位线。在一个或一个以上实施例中，位于间隙中的箝位电路可选择性地耦合到与第一存储器阵列相关联的许多位线，且可选择性地耦合到与第二存储器阵列相关联的相等数目的位线。举例来说，位于间隙426-1中的箝位电路可选择性地耦合到与存储器阵列420-0相关联的500个位线，且可选择性地耦合到与存储器阵列420-1相关联的500个位线。然而，本发明的实施例不限于这些实例。将位于间隙中的箝位电路选择性地耦合到与多个阵列相关联的位线可减小箝位电路与箝位电路所选择性地耦合到的位线之间的距离，这可减小将箝位电路选择性地耦合到位线所需要的电路长度及/或量。
图5为根据本发明的一个或一个以上实施例的存储器装置500的一部分的功能框图。在图5所说明的实施例中，存储器装置500包括已被划分成子阵列520a及520b的存储器阵列。指定符“a”及“b”用以指示每一子阵列(例如，520a及520b)为单一存储器阵列的一部分(例如，来源于单一存储器阵列)。虽然图5所说明的实施例展示已被划分成两个子阵列的存储器阵列，但本发明的实施例不限于此，且可包括已被划分成任何数目的子阵列的存储器阵列。
在一个或一个以上实施例中，子阵列520a及520b可为电阻可变存储器阵列的部分。在一个或一个以上实施例中，子阵列520a及520b可为类似于先前结合图1所描述的阵列100的电阻可变存储器阵列的部分。
图5所说明的实施例还包括行解码器524及已被划分成部分522a及522b的列解码器。部分522a与子阵列520a相关联，且部分522b与子阵列520b相关联。在一个或一个以上实施例中，列解码器及行解码器可接收并解码存储器地址信号以存取子阵列(例如，子阵列520a及520b)中的对应存储器位置。如图5所示，列解码器部分522a与522b可通过空间527而分离。
在图5所说明的实施例中，行解码器524连接到子阵列520a的第一侧，且列解码器部分522a及522b连接到子阵列520a及520b的邻近于第一侧的第二侧。虽然在图5所说明的实施例中将行解码器524以及列解码器部分522a及522b展示为物理地连接到子阵列520a及520b，但本发明的实施例不限于此，如先前结合图3所描述。
图5所说明的实施例还包括邻近于列解码器部分522a及行解码器524而定位的间隙526。在一个或一个以上实施例中，间隙526及/或空间527可包括选择性地耦合到与子阵列520a及/或子阵列520b相关联的位线的箝位电路。箝位电路还可经配置以在子阵列520a及/或子阵列520b的编程操作期间控制与一个或一个以上未选存储器单元(例如，未耦合到经写入位线或经写入字线的任何存储器单元)相关联的反向偏置电压。将结合图6到图8进一步描述此箝位电路。
在图5所说明的实施例中，子阵列520a与520b是通过区域528而分离。在图5所说明的实施例中，区域528邻近于空间527。在一个或一个以上实施例中，区域528可含有供用于操作子阵列520a及/或子阵列520b的额外电路。额外电路可尤其包括(例如)感测电路(例如，一个或一个以上读出放大器)及/或行解码器。
如所属领域的技术人员将理解，在一个或一个以上实施例中，存储器装置500还可包括额外组件及/或电路。尚未在图5中展示此些额外组件及/或电路，以免使本发明的一个或一个以上实施例含糊不清。
图6为说明根据本发明的一个或一个以上实施例的箝位电路600的一部分的示意图。箝位电路600可用以在电阻可变存储器单元、阵列及/或装置的编程(例如，写入)操作期间控制与一个或一个以上未选存储器单元(例如，未耦合到经写入位线或经写入字线的任何存储器单元)相关联的反向偏置电压。然而，本发明的实施例不限于图6所示的特定箝位电路，且可包括可用以在电阻可变存储器单元、阵列及/或装置的编程操作期间控制与一个或一个以上未选存储器单元相关联的反向偏置电压的其它箝位电路配置。
在图6所说明的实施例中，箝位电路600包括四个可选路径(例如，路径661、662、663及664)，其中每一路径可在电阻可变存储器单元、阵列及/或装置的编程操作期间控制与一个或一个以上未选存储器单元相关联的反向偏置电压。在一个或一个以上实施例中，所述路径中的一者或一者以上可充当源极跟随器。第一路径(例如，路径661)可包括p沟道金属氧化物半导体(PMOS)晶体管631，其使其栅极连接到接地。第二路径(例如，路径662)可包括PMOS晶体管632，其使其栅极连接到输入参考电压(例如，Vref)。第三路径(例如，路径663)可包括n沟道金属氧化物半导体(NMOS)晶体管633。第四路径(例如，路径664)可包括NMOS晶体管634。然而，本发明的实施例不限于图6所示的路径，且可包括经配置以在编程操作期间控制与一个或一个以上未选存储器单元相关联的反向偏置电压的其它可选路径。
在一个或一个以上实施例中，NMOS晶体管633可为厚氧化物二极管式连接的NMOS晶体管，且NMOS晶体管634可为薄氧化物二极管式连接的NMOS晶体管。厚氧化物二极管式连接的NMOS具有比薄氧化物二极管式连接的NMOS相对较厚的氧化物层。举例来说，在一个实施例中，厚氧化物二极管式连接的NMOS晶体管633的氧化物层可比薄氧化物二极管式连接的NMOS晶体管634的氧化物层厚两倍。在另一实施例中，厚氧化物二极管式连接的NMOS晶体管633的氧化物层可比薄氧化物二极管式连接的NMOS晶体管634的氧化物层厚三倍。然而，本发明的实施例不限于前述实例。另外，如所属领域的技术人员将了解，晶体管的氧化物层的厚度取决于用以制造晶体管的工艺。因此，界定厚氧化物二极管式连接的NMOS晶体管633及薄氧化物二极管式连接的晶体管634的尺寸可取决于用以制造晶体管的工艺。
图6所说明的实施例中所示的每一可选路径包括耦合到选择逻辑(例如，EnBias<0:1>信号及/或EnBiasF<0:1>信号)的NMOS晶体管。第一路径(例如，路径661)可包括NMOS晶体管641及642，其中NMOS晶体管641可耦合到EnBias<0>信号且NMOS晶体管642可耦合到EnBiasF<1>信号。第二路径(例如，路径662)可包括NMOS晶体管643及644，其中NMOS晶体管643可耦合到EnBiasF<0>信号且NMOS晶体管644可耦合到EnBiasF<1>信号。第三路径(例如，路径663)可包括NMOS晶体管645及646，其中NMOS晶体管645可耦合到EnBiasF<0>信号且NMOS晶体管646可耦合到EnBias<1>信号。第四路径(例如，路径664)可包括NMOS晶体管647及648，其中NMOS晶体管647可耦合到EnBias<0>信号且NMOS晶体管648可耦合到EnBias<1>信号。
在图6所说明的实施例中，箝位电路600包括下拉线636。如图6所示，箝位电路600的每一可选路径(例如，路径661、662、663及664)可耦合到下拉线636。下拉线636还可选择性地耦合到电阻可变存储器阵列(例如，图1所示的阵列100)的一个或一个以上位线(例如，图1所示的位线107-0、107-1、…、107-M)(图6中未图示)。即，在一个或一个以上实施例中，箝位电路600的每一可选路径可经由下拉线636而选择性地耦合到阵列的一个或一个以上位线。在一个或一个以上实施例中，下拉线636可通过位于连接到电阻可变存储器阵列的列解码器中的电路而选择性地耦合到所述一个或一个以上位线。将结合图7进一步描述下拉线及将一个或一个以上位线选择性地耦合到下拉线。
在一个或一个以上实施例中，如先前结合图3到图5所描述，箝位电路600可位于邻近于连接到电阻可变存储器阵列的第一侧的行解码器及连接到电阻可变存储器阵列的第二侧的列解码器而定位的间隙(例如，图3所示的间隙326、图4所示的间隙426-0、426-1、…、426-N，及/或图5所示的间隙526)中。因为此间隙可已经存在于存储器装置中，所以将箝位电路定位于间隙中不会增加存储器装置的大小及/或布局面积。另外，因为此间隙可容易地接达，所以将箝位电路定位于此间隙中可使得较易于在存储器装置的开发过程期间对箝位电路进行改变(假如需要这样做的话)。另外，将箝位电路定位于此间隙中可使箝位电路能够同与阵列相关联的多个位线一起使用，而非针对每一个别位线需要个别箝位电路。举例来说，在一个或一个以上实施例中，与阵列相关联的每一位线可选择性地耦合到一个特定箝位电路，例如，箝位电路600。另外，将箝位电路定位于此间隙中可最小化箝位电路与位线之间的长度。即，定位箝位电路可最小化下拉线626的长度，这可最小化沿着下拉线的电压降且确保更可预测的反向偏置电压。
在一个或一个以上实施例中，如先前结合图4所描述，箝位电路600可位于邻近于多个电阻可变存储器阵列的行解码器及列解码器而定位的多个间隙(例如，图4所示的间隙426-0、426-1、…、426-N)中。在一个或一个以上实施例中，如先前结合图4所描述，位于特定间隙中的箝位电路可选择性地耦合到与多个阵列相关联的位线。在一个或一个以上实施例中，位于不同间隙中的箝位电路可包括一个或一个以上不同可选路径且/或具有一个或一个以上共用可选路径。举例来说，参看图4及图6，间隙426-0可包括第一路径(例如，路径661)，间隙426-1可包括第二路径(例如，路径662)，等等。作为第二实例，间隙426-0可包括第一路径(例如，路径662)及第二路径(例如，路径664)，间隙426-1可包括第三路径(例如，路径663)及与位于间隙426-0中的路径中的一者相同的第四路径(例如，路径664)，等等。然而，本发明的实施例不限于前述实例。
在一个或一个以上实施例中，如先前结合图5所描述，箝位电路600可位于与已被划分成一个或一个以上子阵列的电阻可变存储器阵列相关联的列解码器中的一个或一个以上空间(例如，图5所示的空间527)中。将箝位电路定位于所述一个或一个以上空间中可提供类似于本文中先前相对于将箝位电路定位于间隙中所描述的优点的优点。在一个或一个以上实施例中，位于不同空间中的箝位电路可以类似于本文中先前相对于位于不同间隙中的箝位电路所描述的方式的方式包括一个或一个以上不同可选路径且/或具有一个或一个以上共用可选路径。
如所属领域的技术人员将了解，在一个或一个以上实施例中，可通过切换EnBias<0:1>信号及/或EnBiasF<0:1>信号而动态地选择(例如，在编程操作期间选择)箝位电路600的可选路径(例如，路径661、662、663及664)中的一者或一者以上。一个或一个以上选定路径可经由下拉线636而选择性地耦合到与电阻可变存储器阵列相关联的一个或一个以上位线，以便在阵列的编程操作期间控制与一个或一个以上未选存储器单元相关联的反向偏置电压。将结合图7进一步描述将选定路径选择性地耦合到一个或一个以上位线。
在一个或一个以上实施例中，箝位电路600可通过将一个或一个以上未选存储器单元所耦合到的位线拉到选定电压而控制与一个或一个以上未选存储器单元相关联的反向偏置电压。在一个或一个以上实施例中，一个或一个以上未选存储器单元所耦合到的位线被拉到的选定电压可取决于所选择的路径。即，箝位电路600的不同可选路径(例如，路径661、662、663及664)可将位线拉到不同电压。举例来说，第一路径(例如，路径661)可将位线拉到比接地高大约一个PMOS晶体管阈值电压(Vt)，第二路径(例如，路径662)可将位线拉到比施加到晶体管的栅极的参考电压(例如，Vref)高大约一个PMOS晶体管Vt，第三路径(例如，路径663)可将位线拉到比接地高大约一个厚氧化物二极管式连接的NMOS晶体管Vt，且第四路径(例如，路径664)可将位线拉到比接地高大约一个薄氧化物二极管式连接的NMOS晶体管Vt。然而，本发明的实施例不限于前述实例，且可包括可将位线拉到其它电压的其它可选路径。如所属领域的技术人员将理解，如本文中所使用，阈值电压(Vt)意指晶体管的沟道开始形成时的栅极电压。即，PMOS晶体管Vt为PMOS晶体管的沟道开始形成时的栅极电压，厚氧化物二极管式连接的NMOS晶体管Vt为厚氧化物二极管式连接的NMOS晶体管的沟道开始形成时的栅极电压，且薄氧化物二极管式连接的NMOS晶体管Vt为薄氧化物二极管式连接的NMOS晶体管的沟道开始形成时的栅极电压。
在一个或一个以上实施例中，参考电压(例如，Vref)可在编程操作期间改变以提供特定反向偏置电压。即，在一个或一个以上实施例中，可依序将不同参考电压施加到PMOS晶体管632的栅极，且第二路径(例如，路径662)可依序将位线拉到比每一参考电压高大约一个PMOS晶体管Vt，以便提供特定反向偏置电压。
在一个或一个以上实施例中，箝位电路600可将与一个或一个以上未选存储器单元相关联的反向偏置电压控制在大约100毫伏的范围内。在一个或一个以上实施例中，与当将一个或一个以上未选存储器单元保持接近接地时的反向偏置电压相比，箝位电路可将反向偏置电压减少至少500毫伏。在一个或一个以上实施例中，与当将一个或一个以上未选存储器单元保持接近接地时的反向偏置电压相比，箝位电路可将反向偏置电压减少在大约500毫伏到800毫伏的范围内。
图7为说明根据本发明的一个或一个以上实施例的列解码器电路700的一部分的示意图。列解码器电路700可用以将与电阻可变存储器阵列(例如，图1所示的阵列100)相关联的一个或一个以上位线(例如，图1所示的位线107-0、107-1、…、107-M)选择性地耦合到箝位电路(例如，图6所示的箝位电路600)。然而，本发明的实施例不限于图7所示的特定列解码器电路，且可包括经配置以将一个或一个以上位线选择性地耦合到箝位电路的其它电路及/或装置。
在一个或一个以上实施例中，列解码器电路700可位于连接到电阻可变存储器阵列的列解码器(例如，图3所示的列解码器322、图4所示的列解码器422-0、422-1、…、422-N，及/或图5所示的列解码器部分522a及522b)中。然而，本发明的实施例不限于此，且可包括其中电路700位于电阻可变存储器装置中的其它处的实施例。另外，如所属领域的技术人员将认识到，列解码器(电路700可位于其中)还可包括额外组件及/或电路，尚未在图7中展示所述额外组件及/或电路，以免使本发明的一个或一个以上实施例含糊不清。
在图7所说明的实施例中，列解码器电路700包括可分裂成位线707-0、707-1、…、707-M的全局位线707。电路700还包括传送晶体管751-0、751-1、…、751-M及多路复用器753-0、753-1、…、753-M。指定符“M”用以指示列解码器电路700可包括许多位线、传送晶体管及/或多路复用器。电路700还包括下挝线736。
如图7所示，位线707-0可穿过多路复用器753-0，位线707-1可穿过多路复用器753-1，且位线707-M可穿过多路复用器753-M。在一个或一个以上实施例中，位线还可耦合到位于电阻可变存储器阵列(例如，图1所示的阵列100)中的电阻可变存储器单元(图7中未图示)。如图7所示，每一位线还可耦合到传送晶体管，例如，751-0、751-1、…、751-M。
如图7所示，逻辑信号Cs<0>及CsF<0>可耦合到多路复用器753-0，逻辑信号Cs<1>及CsF<1>可耦合到多路复用器753-1，且逻辑信号Cs<M>及CsF<M>可耦合到多路复用器753-M。如图7所示，多路复用器753-0可耦合到传送晶体管751-0，多路复用器753-1可耦合到传送晶体管751-1，且多路复用器753-M可耦合到传送晶体管751-M。如图7所示，传送晶体管可耦合到下拉线736。
如所属领域的技术人员将理解，在一个或一个以上实施例中，Cs逻辑信号及CsF逻辑信号可用以接通及/或断开传送晶体管。接通传送晶体管可将传送晶体管所耦合到的位线耦合到下拉线736。举例来说，可通过接通传送晶体管751-0而将位线707-0耦合到下拉线736。然而，如果断开传送晶体管，则传送晶体管所耦合到的位线将不被耦合到下拉线。
在一个或一个以上实施例中，下拉线736可耦合到箝位电路，例如，图6所示的箝位电路600。因此，在一个或一个以上实施例中，接通传送晶体管751-0、751-1、…、751-M可将位线707-0、707-1、…、707-M耦合到箝位电路，例如，图6所示的箝位电路600。
在一个或一个以上实施例中，逻辑信号可用以选择性地接通所述传送晶体管中的一者或一者以上。即，在一个或一个以上实施例中，位线可选择性地耦合到箝位电路。举例来说，在编程操作期间，可通过仅接通耦合到未选存储器单元所耦合到的一个或一个以上位线的传送晶体管而将所述一个或一个以上位线选择性地耦合到箝位电路。举例来说，在将编程耦合到位线707-1的存储器单元的编程操作期间，可通过接通传送晶体管751-0及751-M而将位线707-0及707-M选择性地耦合到箝位电路。然而，本发明的实施例不限于此实例。
图8为说明根据本发明的一个或一个以上实施例的在利用箝位电路600及列解码器700的编程操作的模拟期间图6所说明的四个可选路径(例如，路径661、662、663及664)的电流-电压特性的图表800。图表800的横轴以线性标度表示0到800毫伏的电压，且图表800的纵轴以线性标度表示0到-360微安的电流。在图表800的x轴上以毫伏为单位展示电压，且在图表800的y轴上以微安为单位展示电流。曲线831表示第一路径(例如，路径661)的电流-电压特性，曲线832表示第二路径(例如，路径662)的电流-电压特性，曲线833表示第三路径(例如，路径663)的电流-电压特性，且曲线834表示第四路径(例如，路径664)的电流-电压特性，其中NMOS晶体管633为厚氧化物二极管式连接的NMOS晶体管，且NMOS晶体管634为薄氧化物二极管式连接的NMOS晶体管。
在产生图表800的编程操作的模拟期间，将下拉线(例如，下拉线636及/或736)从0毫伏扫到800毫伏。而且，将200毫伏的参考电压施加到PMOS晶体管632的栅极，且将PMOS晶体管631的栅极接地，例如，无电压施加到PMOS晶体管631的栅极。结果，如图表800中所说明，第二路径(例如，路径662)上所出现的泄漏电流在比第一路径(例如，路径661)上所出现的泄漏电流高大约170毫伏下出现。即，如图表800中所说明，第一路径(例如，路径661)上所出现的泄漏电流在大约540毫伏的电压下出现，且第二路径(例如，路径662)上所出现的泄漏电流在大约710毫伏的电压下出现。
在一个或一个以上实施例中，如先前结合图6所描述，可依序改变施加到PMOS晶体管632的栅极的参考电压，以便提供特定反向偏置电压，因此减少编程操作期间的泄漏。举例来说，在产生图表800的模拟编程操作中，可将参考电压增加到300毫伏，这将提供大约810毫伏的反向偏置电压。或者，可将参考电压减小到100毫伏，这将提供大约610毫伏的反向偏置电压。
图9为根据本发明的一个或一个以上实施例的具有至少一个存储器装置920的电子存储器系统900的功能框图。存储器系统900可包括耦合到存储器装置920的处理器910，存储器装置920可包括存储器单元的存储器阵列930。存储器系统900可包括单独集成电路，或处理器910及存储器装置920两者均可在同一集成电路上。处理器910可为微处理器或某其它类型的控制电路，例如专用集成电路(ASIC)。
存储器装置920可包括存储器单元阵列930，所述存储器单元可为(例如)具有PCRAM架构的电阻可变存储器单元。在一个或一个以上实施例中，存储器阵列930可类似于先前结合图1所描述的阵列100。图9的实施例包括地址电路940以锁存在I/O连接962上经由I/O电路960而提供的地址信号。可通过行解码器944及列解码器946接收并解码地址信号以存取存储器阵列930。所属领域的技术人员将了解，地址输入连接的数目可取决于存储器阵列930的密度及架构，且地址的数目可随着存储器单元的数目增加以及存储器块及阵列的数目增加而增加。
根据本文中所描述的实施例，存储器阵列930可包括具有不同数目的经编程电平、感测参考等等的多电平存储器单元。读取/锁存电路950可从存储器阵列930读取并锁存数据页或行。可包括I/O电路960以用于在I/O连接962上与处理器910进行双向数据通信。可包括写入电路955以将数据写入到存储器阵列930。
间隙945可邻近于行解码器944及列解码器946而定位。在一个或一个以上实施例中，间隙945可含有根据本发明的一个或一个以上实施例的箝位电路，其经配置以在编程操作期间控制与存储器阵列930的一个或一个以上未选单元相关联的反向偏置电压。
控制电路970可解码由控制连接972从处理器910所提供的信号。这些信号可包括码片信号、写入启用信号及地址锁存信号，其用以控制对存储器阵列930的操作，包括数据感测、数据写入及数据擦除操作。在一个或一个以上实施例中，控制电路970可负责执行来自处理器910的指令以执行根据本发明的实施例的操作。控制电路970可为状态机、序列器或某其它类型的控制器。所属领域的技术人员将了解，可提供额外电路及控制信号，且已减少图9的存储器装置细节，以免使本发明的一个或一个以上实施例含糊不清。
图10为根据本发明的一个或一个以上实施例的具有至少一个存储器装置1010的存储器模块1000的功能框图。将存储器模块1000说明为存储器卡，但参考存储器模块1000所论述的概念适用于其它类型的可装卸式或便携式存储器(例如，USB接口驱动器)且既定属于如本文中所使用的“存储器模块”的范围内。另外，虽然图10中描绘一个实例形状因数，但这些概念还适用于其它形状因数。
在一个或一个以上实施例中，存储器模块1000可包括外壳1005(如所描绘)以封闭一个或一个以上存储器装置1010，但此外壳对于所有装置或装置应用来说并非为必要的。至少一个存储器装置1010可包括可根据本文中所描述的实施例而编程及/或感测的多电平存储器单元阵列。在存在的情况下，外壳1005包括一个或一个以上触点1015以用于与主机装置通信。主机装置的实例包括数码相机、数字记录及重放装置、PDA、个人计算机、存储器卡读取器、接口集线器及其类似者。对于一个或一个以上实施例，触点1015呈标准化接口的形式。举例来说，在USB接口驱动器的情况下，触点1015可呈USB A型阳连接器的形式。一般来说，触点1015可提供用于在存储器模块1000与具有用于触点1015的兼容接受器的主机之间传递控制、地址及/或数据信号的接口。
存储器模块1000可任选地包括额外电路1020，所述额外电路1020可为一个或一个以上集成电路及/或离散组件。对于一个或一个以上实施例，额外电路1020可包括例如存储器控制器等控制电路，所述控制电路用于控制跨越多个存储器装置1010的存取及/或用于提供外部主机与存储器装置1010之间的翻译层。举例来说，在触点1015的数目与到一个或一个以上存储器装置1010的1010连接的数目之间可能不存在一对一对应性。因此，存储器控制器可选择性地耦合存储器装置1010的I/O连接(图10中未图示)以在适当时间在适当I/O连接处接收适当信号或在适当时间在适当触点1015处提供适当信号。类似地，主机与存储器模块1000之间的通信协议可不同于针对存储器装置1010的存取所需要的通信协议。存储器控制器可接着将从主机所接收的命令序列翻译成适当命令序列以实现对存储器装置1010的所要存取。除了命令序列以外，此翻译还可进一步包括信号电压电平的改变。
额外电路1020可进一步包括与存储器装置1010的控制无关的功能性，例如可由ASIC执行的逻辑功能。而且，额外电路1020可包括用以限制对存储器模块1000的读取或写入存取的电路，例如口令保护、生物测定或其类似者。额外电路1020可包括用以指示存储器模块1000的状态的电路。举例来说，额外电路1020可包括用以确定电力是否正被供应到存储器模块1000且存储器模块1000当前是否正被存取及用以显示存储器模块的状态的指示(例如在被供电时的稳固光及在正被存取时的闪烁光)的功能性。额外电路1020可进一步包括无源装置(例如去耦电容器)以帮助调节存储器模块1000内的电力要求。
结论
本文中描述用于编程例如可编程导体存储器、电阻随机存取存储器(RRAM)及/或相变随机存取存储器(PCRAM)等电阻可变存储器的装置、方法及系统。一个或一个以上实施例可包括作为编程方案的一部分的箝位电路，所述箝位电路可在编程操作期间最小化与未选存储器单元相关联的反向偏置泄漏。
一个或一个以上实施例可包括：电阻可变存储器单元阵列，其中电阻可变存储器单元耦合到一个或一个以上数据线；行解码器，其连接到阵列的第一侧；列解码器，其连接到阵列的第二侧，其中第二侧邻近于第一侧；间隙，其邻近于行解码器及列解码器而定位；及箝位电路，其经配置以在编程操作期间控制与一个或一个以上未选存储器单元相关联的反向偏置电压，其中箝位电路位于间隙中且选择性地耦合到一个或一个以上数据线。
虽然已在本文中说明并描述了特定实施例，但所属领域的技术人员将了解，经计划以实现相同结果的布置可取代所示的特定实施例。本发明既定涵盖本发明的各种实施例的改编或改变。应理解，已以说明性方式而非限制性方式进行以上描述。所属领域的技术人员在审阅以上描述后将明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的各种实施例的范围包括其中使用以上结构及方法的其它应用。因此，应参考所附权利要求书连同所述权利要求书所具有的均等物的完整范围来确定本发明的各种实施例的范围。
在上述具体实施方式中，出于简化本发明的目的而将各种特征一起分组于单一实施例中。本发明的此方法不应被解释为反映本发明的所揭示实施例必须使用比每一权利要求中明确列举的特征多的特征的意图。而是，如所附权利要求书所反映，本发明的标的物在于比单一所揭示实施例的所有特征少的特征。因此，所附权利要求书特此并入于具体实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (47)

1.一种存储器装置，其包含：
存储器单元阵列，其中所述存储器单元耦合到一个或一个以上数据线；
行解码器，其连接到所述阵列的第一侧；
列解码器，其连接到所述阵列的第二侧，其中所述第二侧邻近于所述第一侧；
间隙，其邻近于所述行解码器及所述列解码器而定位；及
箝位电路，其经配置以在编程操作期间控制与一个或一个以上未选存储器单元相
关联的反向偏置电压，其中：
所述箝位电路位于所述间隙中；且
所述箝位电路选择性地耦合到所述一个或一个以上数据线。
2.根据权利要求1所述的装置，其中所述存储器单元为电阻可变存储器单元。
3.根据权利要求2所述的装置，其中所述电阻可变存储器单元包括：
存取装置；及
电阻可变元件。
4.根据权利要求3所述的装置，其中所述存取装置为二极管。
5.根据权利要求3所述的装置，其中所述存取装置为双极结晶体管(BJT)。
6.根据权利要求2到5中任一权利要求所述的装置，其中所述电阻可变存储器单元为相变随机存取存储器(PCRAM)单元。
7.根据权利要求6所述的装置，其中所述PCRAM单元包括锗-锑-碲(GST)材料。
8.根据权利要求1到7中任一权利要求所述的装置，其中所述数据线为位线。
9.根据权利要求1到8中任一权利要求所述的装置，其中所述箝位电路将所述一个或一个以上数据线选择性地耦合到一个或一个以上晶体管。
10.根据权利要求9所述的装置，其中所述一个或一个以上晶体管中的至少一者是选自由下列各者组成的群组：
第一p沟道金属氧化物半导体(PMOS)晶体管，其中所述第一PMOS晶体管的栅极耦合到接地；
第二PMOS晶体管，其中所述第二PMOS晶体管的栅极耦合到一个或一个以上参考电压；
厚氧化物二极管式连接的n沟道金属氧化物半导体(NMOS)晶体管；及
薄氧化物二极管式连接的NMOS晶体管。
11.根据权利要求10所述的装置，其中所述NMOS晶体管是通过逻辑而选择性地耦合。
12.根据权利要求1到11中任一权利要求所述的装置，其中所述箝位电路经配置以将所述反向偏置电压控制在大约100毫伏的范围内。
13.根据权利要求1到12中任一权利要求所述的装置，其中所述箝位电路经配置以与当所述一个或一个以上未选存储器单元被保持接近接地时的所述反向偏置电压相比将所述反向偏置电压减少至少500毫伏。
14.根据权利要求1到13中任一权利要求所述的装置，其中所述箝位电路经配置以与当所述一个或一个以上未选存储器单元被保持接近接地时的所述反向偏置电压相比将所述反向偏置电压减少在大约500毫伏到大约800毫伏的范围内。
15.根据权利要求1到14中任一权利要求所述的装置，其中：
至少一个空间将所述列解码器分离成许多部分；且
额外箝位电路位于所述至少一个空间中。
16.一种存储器装置，其包含：
一个或一个以上电阻可变存储器单元阵列，其中所述电阻可变存储器单元耦合到一个或一个以上数据线；
一个或一个以上行解码器，其连接到所述阵列的第一侧；
一个或一个以上列解码器，其连接到所述阵列的第二侧，其中所述第二侧邻近于所述第一侧；
一个或一个以上间隙，其邻近于所述行解码器及所述列解码器而定位；
箝位电路，其中：
所述箝位电路位于所述一个或一个以上间隙中；
所述箝位电路选择性地耦合到所述一个或一个以上数据线；且
所述箝位电路包括一个或一个以上可选路径；及
选择逻辑，其耦合到所述箝位电路。
17.根据权利要求16所述的装置，其中所述一个或一个以上可选路径中的不同者经配置以将一个或一个以上未选存储器单元所耦合到的所述数据线拉到不同电压。
18.根据权利要求16到17中任一权利要求所述的装置，其中所述一个或一个以上可选路径包括：
第一可选路径，其经配置以将所述一个或一个以上未选存储器单元所耦合到的所述数据线拉到比参考电压高大约一个p沟道金属氧化物半导体(PMOS)晶体管阈值电压(Vt)；
第二可选路径，其经配置以将所述一个或一个以上未选存储器单元所耦合到的所述数据线挝到比接地高大约一个PMOS晶体管Vt；
第三可选路径，其经配置以将所述一个或一个以上未选存储器单元所耦合到的所述数据线拉到比接地高大约一个厚氧化物n沟道金属氧化物半导体(NMOS)晶体管Vt；及
第四可选路径，其经配置以将所述一个或一个以上未选存储器单元所耦合到的所述数据线拉到比接地高大约一个薄氧化物NMOS Vt。
19.根据权利要求18所述的装置，其中所述参考电压经调整以提供特定反向偏置电压。
20.根据权利要求16到19中任一权利要求所述的装置，其中：
所述装置包括至少两个电阻可变存储器单元阵列；且
位于至少一个间隙中的所述箝位电路选择性地耦合到与所述至少两个阵列中的两者相关联的数据线。
21.根据权利要求16到19中任一权利要求所述的装置，其中：
所述装置包括至少两个电阻可变存储器单元阵列；且
位于所述一个或一个以上间隙中的不同者中的所述箝位电路包括一个或一个以上不同可选路径。
22.根据权利要求21所述的装置，其中：
位于第一间隙中的所述箝位电路具有第一可选路径；且
位于第二间隙中的所述箝位电路具有第二可选路径。
23.根据权利要求22所述的装置，其中所述第一及第二可选路径是选自由下列各者组成的群组：
经配置以将所述一个或一个以上未选存储器单元所耦合到的所述数据线拉到比参考电压高大约一个p沟道金属氧化物半导体(PMOS)晶体管阈值电压(Vt)的可选路径；
经配置以将所述一个或一个以上未选存储器单元所耦合到的所述数据线拉到比接地高大约一个PMOS晶体管Vt的可选路径；
经配置以将所述一个或一个以上未选存储器单元所耦合到的所述数据线拉到比接地高大约一个厚氧化物n沟道金属氧化物半导体(NMOS)晶体管Vt的可选路径；及
经配置以将所述一个或一个以上未选存储器单元所耦合到的所述数据线拉到比接地高大约一个薄氧化物NMOS Vt的可选路径。
24.根据权利要求16到23中任一权利要求所述的装置，其中：
所述装置包括至少两个电阻可变存储器单元阵列；且
位于所述一个或一个以上间隙中的不同者中的所述箝位电路包括一个或一个以上共用可选路径。
25.根据权利要求16到23中任一权利要求所述的装置，其中：
所述装置包括至少两个电阻可变存储器单元阵列；且
位于所述一个或一个以上间隙中的不同者中的所述箝位电路包括：
一个或一个以上不同可选路径；及
一个或一个以上共用可选路径。
26.根据权利要求16到25中任一权利要求所述的装置，其中所述一个或一个以上可选路径中的至少一者为源极跟随器。
27.一种存储器装置，其包含：
电阻可变存储器单元阵列，其中：
所述电阻可变存储器单元耦合到一个或一个以上数据线；且
所述阵列被划分成两个或两个以上子阵列；
行解码器，其连接到所述阵列的第一侧；
列解码器，其连接到所述阵列的第二侧，其中所述第二侧邻近于所述第一侧；
一个或一个以上空间，其将所述列解码器分离成许多部分；及
箝位电路，其经配置以在编程操作期间控制与一个或一个以上未选存储器单元相关联的反向偏置电压，其中：
所述箝位电路位于所述一个或一个以上空间中；
所述箝位电路选择性地耦合到所述一个或一个以上数据线；且
所述箝位电路包括一个或一个以上可选路径；及
选择逻辑，其耦合到所述箝位电路。
28.根据权利要求27所述的装置，其中所述装置包括：
间隙，其邻近于所述行解码器及列解码器而定位；及
额外箝位电路，其位于所述间隙中。
29.根据权利要求27到28中任一权利要求所述的装置，其中所述子阵列是通过一个或一个以上区域而分离，其中：
所述一个或一个以上区域邻近于所述一个或一个以上空间；且
所述一个或一个以上区域含有供用于操作所述阵列的电路。
30.根据权利要求29所述的装置，其中所述供用于操作所述阵列的电路包括选自包括行解码器及读出放大器的群组中的一者或一者以上。
31.一种用于操作一个或一个以上存储器单元阵列的方法，其包含：
将一个或一个以上未选存储器单元所耦合到的一个或一个以上数据线选择性地耦合到位于间隙中的箝位电路，所述间隙邻近于连接到所述一个或一个以上阵列的第一侧的一个或一个以上行解码器及连接到所述一个或一个以上阵列的第二侧的一个或一个以上列解码器；及
用所述箝位电路将所述一个或一个以上数据线挝到选定电压；
其中将所述一个或一个以上数据线拉到所述选定电压控制与所述一个或一个以上未选存储器单元相关联的反向偏置电压。
32.根据权利要求31所述的方法，其中所述方法包括将与所述一个或一个以上未选存储器单元相关联的反向偏置电压控制在大约100毫伏的范围内。
33.根据权利要求31到32中任一权利要求所述的方法，其中将所述一个或一个以上数据线拉到所述选定电压包括逻辑地选择与所述箝位电路相关联的一个或一个以上路径，其中所述选定电压取决于所述逻辑地选择的路径。
34.根据权利要求31到33中任一权利要求所述的方法，其中将所述一个或一个以上数据线拉到所述选定电压包括在所述存储器单元的编程操作期间逻辑地选择与所述箝位电路相关联的一个或一个以上路径。
35.根据权利要求31到34中任一权利要求所述的方法，其中将所述一个或一个以上数据线挝到所述选定电压包括将所述一个或一个以上数据线拉到比参考电压高大约一个p沟道金属氧化物半导体(PMOS)晶体管阈值电压(Vt)。
36.根据权利要求35所述的方法，其中所述方法包括在所述存储器单元的编程操作期间改变所述参考电压。
37.根据权利要求35到36中任一权利要求所述的方法，其中所述方法包括依序改变所述参考电压。
38.根据权利要求35到37中任一权利要求所述的方法，其中所述方法包括：
将所述参考电压改变为第二参考电压；及
将所述一个或一个以上数据线拉到比所述第二参考电压高大约一个PMOS晶体管Vt。
39.根据权利要求31到38中任一权利要求所述的方法，其中将所述一个或一个以上数据线拉到所述选定电压包括将所述一个或一个以上数据线拉到比接地高大约一个PMOS晶体管Vt。
40.根据权利要求31到38中任一权利要求所述的方法，其中将所述一个或一个以上数据线拉到所述选定电压包括将所述一个或一个以上数据线拉到比接地高大约一个厚氧化物n沟道金属氧化物半导体(NMOS)晶体管Vt。
41.根据权利要求31到38中任一权利要求所述的方法，其中将所述一个或一个以上数据线拉到所述选定电压包括将所述一个或一个以上数据线拉到比接地高大约一个薄氧化物NMOS晶体管Vt。
42.一种用于形成存储器装置的方法，其包含：
形成一个或一个以上电阻可变存储器单元阵列；
形成一个或一个以上行解码器，其连接到所述一个或一个以上阵列的第一侧；
形成一个或一个以上列解码器，其连接到所述一个或一个以上阵列的邻近于所述第一侧的第二侧；及
在间隙中形成箝位电路，所述间隙邻近于所述一个或一个以上行解码器及所述一个或一个以上列解码器，其中：
所述箝位电路经配置以在所述阵列的编程操作期间控制与一个或一个以上未选存储器单元相关联的反向偏置电压；且
所述箝位电路可选择性地耦合到许多数据线。
43.根据权利要求42所述的方法，其中所述方法包括在一个或一个以上空间中形成所述箝位电路，所述一个或一个以上空间将所述一个或一个以上列解码器分离成一个或一个以上部分。
44.一种存储器系统，其包含：
处理器；
存储器装置，其耦合到所述处理器，其中所述存储器装置包括：
一个或一个以上存储器单元阵列，其中所述存储器单元耦合到一个或一个以上数据线；及
箝位电路，其位于间隙中，其中：
所述间隙邻近于连接到所述一个或一个以上阵列的第一侧的一个或一个以上行解码器及连接到所述一个或一个以上阵列的第二侧的一个或一个以上列解码器；且
所述箝位电路选择性地耦合到所述一个或一个以上数据线；及
控制电路，其与所述存储器装置相关联。
45.根据权利要求44所述的系统，其中：
所述存储器装置包括分离所述一个或一个以上列解码器的若干部分的一个或一个以上空间；且
额外箝位电路位于所述一个或一个以上空间中。
46.根据权利要求44到45中任一权利要求所述的系统，其中所述箝位电路通过位于所述列解码器中的电路而选择性地耦合到所述一个或一个以上数据线。
47.根据权利要求46所述的系统，其中位于所述列解码器中的所述电路包括：
全局数据线，其中：
所述全局数据线分裂成所述一个或一个以上数据线；且
所述一个或一个以上数据线耦合到一个或一个以上多路复用器；
一个或一个以上晶体管，其中：
所述一个或一个以上晶体管耦合到所述一个或一个以上数据线；
所述一个或一个以上晶体管耦合到所述一个或一个以上多路复用器；且
所述一个或一个以上晶体管耦合到下拉线，其中所述下拉线耦合到所述箝位电路；及
逻辑输入，其耦合到所述一个或一个以上多路复用器，其中逻辑信号可用以接通或断开所述晶体管。
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