KR20110006718A - 역방향 바이어스 누설 전류를 저지하기 위한 시스템 및 방법 - Google Patents

역방향 바이어스 누설 전류를 저지하기 위한 시스템 및 방법 Download PDF

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Abstract

본 발명은 가변 저항 메모리와 같은, 메모리를 프로그램 하기 위한 장치, 방법, 및 시스템을 포함한다. 한 가지 실시예는 가변 저항 메모리 셀들의 어레이를 포함할 수 있으며, 상기 가변 저항 메모리 셀들은 하나 또는 둘 이상의 데이터 라인에 연결되며, 한 행 디코더가 상기 어레이의 제 1 측에 연결되고, 한 열 디코더가 상기 어레이의 제 2 측에 연결되며, 상기 제 2 측은 제 1 측에 인접하여 있고, 한 갭(gap)이 상기 행 디코더 및 열 디코더에 인접하여 위치하고, 그리고 클램프 회로가 프로그래밍 작업 중에 하나 또는 둘 이상의 선택되지 않은 메모리 셀들과 관련된 역방향 바이어스 전압을 조정하도록 구성되며, 상기 클램프 회로가 상기 갭(gap) 내에 위치하고 선택적으로 하나 또는 둘 이상의 데이터 라인들에 선택적으로 연결된다.

Description

역방향 바이어스 누설 전류를 저지하기 위한 시스템 및 방법{SYSTEM AND METHOD FOR MITIGATING REVERSE BIAS LEAKAGE}
메모리 장치는 컴퓨터 또는 다른 전자 장치 내 집적 회로, 반도체로서 제공된다. 랜덤 액세스 메모리(RAM;램), 읽기 전용 메모리(ROM;롬), 동적 랜덤 액세스 메모리(DRAM), 플래시 메모리, 그리고 가변 저항 메모리 등을 포함하여 다양한 종류의 메모리가 있다.
메모리는 휘발성 또는 비-휘발성의 성질을 갖는다. 휘발성 메모리는 메모리 내에 저장된 정보를 유지시키기 위해서는 전력 공급을 필요로 한다. 가령, 휘발성 메모리로의 전력 공급이 이루어지지 않으면, 메모리 내에 저장된 정보가 상실된다. 반면에 비-휘발성 메모리는 전력 공급이 없을 때에도 메모리 내에 저장된 정보를 상실하지 않는다. 즉, 비-휘발성 메모리는 전력이 메모리로 공급되지 않는 때에도 메모리 내에 담긴 정보를 유지시킬 수 있다. 휘발성 메모리의 종류로는 RAM, DRAM, 그리고 SDRAM 등이 있다. 비-휘발성 메모리의 종류로는 ROM, 플래시 메모리, 그리고 가변 저항 메모리 등이 있다.
가변 저항 메모리 종류로는 프로그래머블 전도체 메모리, 상 변화 랜덤 액세스 메모리(PCRAM), 그리고 저항 변화 랜덤 액세스 메모리(RRAM) 등이 있다. PCRAM 메모리 장치의 물리적 배치는 DRAM 셀 커패시터가 게르마늄-안티몬-텔루르 화합물(GST)과 같은 상 변화 물질에 의해 대체된 것을 제외하면, DRAM 장치의 물리적 배치를 닮았다. RRAM 메모리 장치의 물리적 배치는 다이오드, 전계 효과 트랜지스터(FET), 또는 쌍극성 접합 트랜지스터(BJT)와 같은 액세스 소자에 연결된 초 거대 자기 저항 물질, 가변 저항 박막을 포함할 수 있다.
GST와 같은 PCRAM 장치의 메모리 셀 재료는 비정질의 고저항 상태로 존재할 수도 있고, 결정질의 저저항 상태로 존재할 수도 있다. 이 같은 PCRAM 셀의 저항 상태는 상기 셀로 전류 펄스를 가하여 변경될 수 있다. 가령, PCRAM 셀의 저항 상태는 프로그래밍 전류로 셀을 가열함으로써 변경될 수 있다. 이와 같이 하여 상기 PCRAM 셀이 특정한 저항 상태로 프로그래밍될 수 있다.
가령, 이진 시스템에서, 비정질의 고 저항 상태는 논리 상태 1에 해당하고, 결정질의 저저항 상태는 논리 상태 0에 해당할 수 있다. 그러나, 이와 같은 해당하는 논리 상태의 선택은 임의로 정해 질 수 있는 것이다. 즉, 다른 이진 시스템에서는, 비정질의 고 저항 상태가 논리 상태 0에 해당하고, 결정질의 저저항 상태가 논리 상태 1에 해당할 수 있다. 가변 저항 박막과 같은 RRAM 셀 저항 상태는 박막 양단에 양 및/또는 음 전기 펄스를 인가함으로써 증가 및/또는 감소한다. 이는 결국 상기 RRAM 셀이 특정 저항 상태로 프로그래밍될 수 있도록 한다.
한 단일 레벨 메모리 셀(SLC)이 이진 수 1 또는 0으로 표시되는 두 개의 프로그래밍된 상태를 나타낼 수 있다. 메모리 셀들은 또한 한 셀이 가령 1111, 0111, 0011, 1011, 1001, 0001, 0101, 1101, 1100, 0100, 0000, 1000, 1010, 0010, 0110, 및 1110과 같이 한 자리보다 더 많은 자릿수를 가진 이진수를 나타내도록 세개 이상의 전기적 상태를 가지도록 프로그래밍될 수 있기도 하다. 이 같은 셀들은 멀티 상태 메모리 셀들, 멀티 셀들, 또는 멀티 레벨 셀들(MLCs)로 언급될 수 있다. MLCs는 셀 각각이 가령 2 비트 이상과 같이 두자리 이상의 이진수를 나타낼 수 있기 때문에 메모리 수를 증가시키지 않고 더욱 높은 밀도의 메모리를 생산할 수 있도록 한다.
본 발명은 프로그래머블 전도체 메모리, 저항 변화 메모리(RRAM), 상 변화 랜덤 액세스 메모리(PCRAM)같은, 가변 저항 메모리를 프로그래밍하기 위한 장치, 방법, 및 시스템을 포함한다. 한개 이상의 실시예에서는 프로그래밍 연산 중 선택되지 않은 메모리 셀들에 대한 역방향 바이어스 누설 전압을 최소화시킬 수 있는 프로그래밍 기법의 일부분으로 클램프 회로를 포함할 수 있다.
한 가지 실시예는 메모리 셀들의 어레이로서, 상기 메모리 셀들은 한개 이상의 데이터 라인에 연결되는 것을 특징으로 하는 메모리 셀들의 어레이와, 상기 어레이의 제 1 측에 연결되는 행 디코더와, 상기 어레이의 제 2 측에 연결되는 열 디코더로서, 이때, 제 1 측과 제 2 측은 서로 인접하게 배치되는 것을 특징으로 하는 상기 열 디코더와, 상기 행 디코더와 열 디코더 간에 인접하게 배치되는 갭과, 프로그래밍 연산 중 선택되지 않은 한개 이상의 메모리 셀에 대한 역방향 바이어스 전압을 제어하도록 구성된 클램프 회로를 포함한다. 이때, 클램프 회로는 상기 갭 내에 위치하여 상기 한개 이상의 데이터 라인에 선택적으로 연결된다.
도 1은 본 발명의 하나 또는 둘 이상의 실시예와 함께 사용될 수 있는 가변 저항 메모리 어레이 일부에 대한 개략적 도면.
도 2는 본 발명의 하나 또는 둘 이상의 실시예에 따른 가변 저항 메모리 셀 내 접근 장치로서 사용될 수 있는 PNP 쌍극성 접합 트랜지스터에 대한 순방향 바이어스와 역방향 바이어스 전류-전압 특성을 설명하는 그래프.
도 3은 본 발명의 하나 또는 둘 이상의 실시예에 따라 메모리 장치의 일부에 대한 기능 블록 도.
도 4는 본 발명의 하나 또는 둘 이상의 실시예에 따른 메모리 장치 일부의 기능 블록 도.
도 5는 본 발명의 하나 또는 둘 이상의 실시예에 따른 메모리 장치 일부의 기능 블록 도.
도 6은 본 발명의 하나 또는 둘 이상의 실시예에 따른 클램프 회로 일부를 개략적으로 도시한 도면.
도 7은 본 발명의 하나 또는 둘 이상의 실시예에 따른 열 디코더 회로 일부를 개략적으로 도시한 도면.
도 8은 본 발명의 하나 또는 둘 이상의 실시예에 따른 프로그램 동작 중에 도 6에서 도시된 4개의 선택 가능 경로 전류-전압 특성을 설명한 도면.
도 9는 본 발명의 하나 또는 둘 이상의 실시예에 따라 하나 이상의 메모리 장치를 갖는 전자 메모리 시스템 기능 블록 도.
도 10은 본 발명의 하나 또는 둘 이상의 실시예에 따른 하나 이상의 메모리 장치를 갖는 메모리 모듈 기능 블록 도.
본 특허 출원의 다음 상세한 설명에서, 첨부도면을 참고로 하여 본 발명의 하나 또는 둘 이상의 실시예가 어떻게 실시되는 가를 설명한다. 이들 실시예들은 본 발명 실시예를 본 발명 기술 분야에서 통상의 지식을 가진 당업자가 실시할 수 있을 정도로 상세히 설명된다. 또한 이들 실시예 외에 다른 실시예가 본 발명의 범위를 벗어나지 않는 한도에서 처리상의, 전기적, 또는 기계적 수정 또는 변경되어 사용될 수 있음을 이해 할 것이다.
도 1은 본 발명의 하나 또는 둘 이상의 실시예에서 사용될 수 있는 가변 저항 메모리 어레이(100) 한 부분을 개략적으로 도시한다. 도 1에서 도시된 실시예에서, 상기 메모리 어레이(100)는 각각이 액세스 소자(102) 그리고 가변 저항 소자(104)(가령 상 변화 물질)를 갖는 복수의 상 변화 메모리 셀을 포함한다. 상기 액세스 소자(102)는 가령 상기 가변 저항 소자(104)에서 데이터 판독 작업 또는 데이터 프로그래밍과 같은 작업을 수행하기 위해, 상기 메모리 셀들로 액세스하도록 동작할 수 있다. 가령, 온/오프될 수 있다. 도 1에서 설명된 실시예에서, 상기 액세스 소자(102)는 PNP 쌍극성 접합 트랜지스터(BJTs)이다. 선택적으로, 액세스 소자(102)는 본 발명 기술 분야에서 통상의 지식을 가진 자에게 잘 알려져 있는 NPN BJTs, 다이오드, 또는 금속-산화물-반도체 전계-효과-트랜지스터(MOSFETs) 등 일 수 있다.
도 1에서 도시된 바와 같이, 메모리 셀 각각에 대한 BJT(102)의 베이스 영역은 워드 라인 105-0 (WL0), 105-1 (WL1), . . ., 105-N (WLN)과 같은 복수의 액세스 라인 하나씩에 연결된다. 즉, 워드 라인 각각 105-0, 105-1, . . ., 105-N은 상 변화 메모리 셀들의 하나의 "행(row)"에 연결된다. 첨자 "N"은 메모리 어레이가 복수의 워드 라인을 포함하고 있음을 표시하는 데 사용된다. "행"이라는 용어는 상기 메모리 셀들의 특정한 선형 또는 수평 방향을 의미하는 것이 아니다. 여기서 하나의 행은 메모리 셀들의 방향과는 관계없이 한 특정 워드 라인에 연결된 복수의 메모리 셀들을 의미한다. 가령 하나의 행은 구불구불한 비-선형 방향으로 특정 워드라인에 연결된 복수의 메모리 셀을 포함할 수 있다.
하나 또는 둘 이상의 실시예에서, 상기 가변 저항 소자(104)는 게르마늄-안티몬-텔루르 화합물 (GST) 재료와 같은 상 변화 칼코겐화물 합금일 수 있으며, 가령 Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7 등과 같은 Ge-Sb-Te 재료 일 수 있다. 본 발명 명세서에서 사용된 하이픈으로 이어진 화학 성분 표기는 특정 화합물에서 포함된 원소들을 나타내며, 표시된 원소와 관련된 모든 화학 물질을 나타내고자 하는 것이다.
다른 상 변화 물질로는 GeTe, In-Se, Sb2Te3, GaSb, InSb, As-Te, Al-Te, SbSe, Ge-Sb-Te, Ge-Sb-Se, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, In-Sb-Se, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, Ge-Te-Sn-Pt, and Ag-In-Sb-Se-Te 등이 있다. 그러나, 본 발명 실시예는 이에 제한되지 않고 불순물을 포함할 수 있으며, 다른 원소를 첨가할 수도 있다.
도 1에서 도시된 실시예에서, 가변 저항 소자(104) 각각은 비트 라인 107-0 (BL0), 107-1 (BL1), . . ., 107-M (BLM)과 같은, 복수의 데이터 라인 중 하나씩에 연결된다. 즉, 비트 라인 107-0, 107-1, . . ., 107-M 각각이 상 변화 메모리 셀들의 "열"에 연결된다. 첨자 "M"은 메모리 어레이가 복수의 비트 라인들을 포함할 수 있음을 나타내기 위해 사용된다. 디지털 환경에서 어드레싱을 용이하게 하기 위해, 정렬 편이를 위해, 워드 라인 105-1, . . ., 105-N의 수와, 비트 라인 107-1, . . ., 107-M의 수는 두 수의 곱, 가령 256 워드 라인과 4096 비트 라인의 곱으로 표시될 수 있다. 그러나 실시예가 특정 수의 워드 라인과 특정 수의 비트 라인으로 제한되는 것은 아니다. 또한, "열"이라는 용어는 상기 메모리 셀들의 특정 선형 또는 수직 방향을 의미하는 것이 아니다. 하나의 열은 상기 메모리 셀들의 방향에 관계없이, 특정 비트 라인에 연결된 복수의 메모리 셀들을 의미할 수 있다. 예를 들어, 구불구불한 비선형 형태로 특정 비트 라인에 연결된 복수의 메모리 셀이 하나의 열에 포함될 수 있다.
동작 시, 적절한 전압 및/또는 전류 신호(가령 펄스)가 비트 라인 107-0, 107-1, . . ., 107-M 그리고 워드 라인 105-0, 105-1, . . ., 105-N으로 가해져서, 어레이(100)의 상 변화 메모리 셀에 데이터를 프로그래밍하거나 어레이(100)의 상 변화 메모리 셀들로부터 데이터를 판독하도록 한다. 가령, 하기에서 설명되는 바와 같이, 비트 라인 107-0, 107-1, . . ., 107-M과 워드 라인 105-0, 105-1, . . ., 105-N을 하나 또는 둘 이상의 전압 상태에 두게 함으로써, 어레이(100)의 상 변화 메모리 셀이 하나의 데이터 상태로 프로그래밍(가령, 기록)될 수 있다.
본 발명의 실시예는 도 1에서 설명된 실시예 어레이(100)로 제한되지 않는다. 가령, 본 발명 기술 분야에서 통상의 기술을 가진 자라면, 한 특정 메모리에 연결된 상기 액세스 소자(102)는 앞서 설명된 바와 같이, NPN BJT, 다이오드, 또는 MOSFET과 같은, PNP BJT가 아닌 소자 일 수 있다. 또한, 한 메모리 어레이가 본 발명 기술 분야 통상의 지식을 가진 자가 이해 하는 바, 도 1에서 설명된 것과는 다른 아키텍쳐를 가질 수 있다. 또한, 당업자라면, 상기 상 변화 메모리 어레이(100)가 프로그래밍 회로 또는 센싱 회로(sensing circuitry)(도 1에서는 도시 되지 않음)에 연결될 수 있음을 이해 할 것이다.
메모리 어레이(100)에서 도시된 상 변화 메모리 셀들은 단일 레벨 셀들(SLCs) 또는 멀티 레벨 셀들(MLCs)일 수 있다. 단일 레벨 상 변화 메모리 셀은 비정질이 지배적인 리세트 상태로 프로그래밍될 수도 있고 결정질이 지배적인 세트 상태로 프로그래밍될 수도 있다. 이 같은 리세트 및/또는 세트 상태는 이진수 0 및/또는 1에 해당한다.
리세트 펄스는 상대적으로 짧은 시간 동안 상기 셀로 가해지는 상대적으로 높은 전류 펄스를 포함한다. 상기 셀로 가해진 전류는, 상기 상 변화 물질이 "녹은" 후에 신속하게 줄어들어, 상기 셀이 비정질을 지배적으로 하는 상태로 냉각되게 한다. 이 경우, 결정질화를 야기하는 원자 운동이 비교적 급속한 냉각으로 인해 훨씬 적게 발생하게 된다.
반대로, 세트 펄스는 상대적으로 느린 담금질(quenching) 속도로 상대적으로 오랜 시간 동안 상기 셀로 가해지는 상대적으로 낮은 전류 펄스를 포함할 수 있다. 가령 상기 전류는 더욱 느리게 감소되어 상기 상 변화 재료가 냉각되는 데 더욱 많은 시간이 소요되도록 한다. 따라서, 세트 펄스의 경우 리세트 펄스 이후보다 물질의 결정질화가 더 높은 수준으로 이루어지게 된다. 일부 상변화 물질은 비정질 상태에 대해 저항이 클 수 있고 결정질 상태에 대해 저항이 작을 수 있다.
멀티 레벨 상 변화 메모리 셀들은 비정질과 결정질 사이 하나 또는 둘 이상의 중간 상태로 프로그램 될 수 있다. 즉, 멀티 레벨 상 변화 메모리 셀들은 다양한 레벨의 구조적 순서로 프로그래밍될 수 있다. 특정 전류 레벨로서 하나 또는 둘 이상의 프로그래밍 펄스 인가에 의해, 상기 셀들이 정해진 상태로 프로그램 될 수 있다. 적절한 프로그래밍 전류로, 상기 셀들이 부분적인 비정질 및 부분적인 결정형 구조를 갖는 하나 또는 둘 이상의 중간 상태로 프로그래밍될 수 있어, 멀티레벨 저항 상태를 제공하게 된다. 한 특정 셀에 대하여 선택된 프로그래밍 상태의 수는 예를 들면, 요망 응용 분야, 디자인 및 공정 한계, 가령 프로그래밍 시간, 감지 시간, 그리고 감지 회로의 정확성 등에 기초하여 결정될 수 있다.
하나 또는 둘 이상의 실시예에서, 가령 상 변화 메모리 셀 어레이(100)와 같은, 가변 저항 메모리 어레이의 가변 저항 메모리 셀은 비트 라인 107-0, 107-1, . . ., 107-M 그리고 워드 라인 105-0, 105-1, . . ., 105-N과 같은 어레이의 비트 라인 그리고 워드 라인에 하나 또는 둘 이상의 전압을 인가함으로써, 한 데이터 상태로 프로그래밍, 즉 기록될 수 있다.
가령, 상기 프로그래밍된 메모리 셀이 연결된 비트 라인, 즉 기록된 비트 라인은 가령 3.5 볼트와 같은 고 전압에 놓이게 되어, 상기 프로그램된 메모리 셀의 상 변화 재료가 "녹게 된다". 상기 프로그래밍된 메모리 셀이 연결될 워드 라인, 즉 기록된 워드 라인은 가령 0 볼트와 같은 접지에 놓일 수 있다. 추가로, 선택되지 않은 비트 라인과 같은 나머지 비트 라인들은 0볼트 가까이 접지 부근 전압에 놓이게 되어, 상기 기록된 워드 라인을 따라 데이터 파괴가 되지 않게 하며, 선택되지 않은 워드 라인과 같은 나머지 워드 라인들이 3.5 볼트와 같은 고 전압에 놓이게 되어, 상기 기록된 비트 라인을 따라 데이터 파괴가 나타나지 않게 한다. 본원 명세서에서, "프로그래밍된 메모리 셀"은 프로그래밍 작업 중 한 특정 시간에 프로그래밍될 또는 프로그래밍된 메모리 셀을 의미하며, "선택되지 않은 메모리 셀"은 프로그래밍 작업 중 한 특정 시간에 프로그램 되지 않을 또는 프로그램 되지 않은 메모리 셀을 의미한다.
본원 명세서에서, "기록된 비트 라인"과 "기록된 워드 라인"은 프로그래밍된 메모리 셀이 연결된 비트 라인과 워드 라인을 각각 의미한다. 본원 명세서에서, "선택되지 않은 비트 라인"과 "선택되지 않은 워드 라인"은 각각 상기 프로그래밍된 메모리 셀이 연결되지 않은 비트 라인 그리고 워드 라인을 의미한다.
가령, 액세스 소자(102) 및 상 변화 재료에 연결된 메모리 셀을 프로그램하도록 디자인된 프로그램 작업에서, 비트 라인 107-1 이 3.5 볼트로 인가되고, 워드 라인 105-1은 접지 될 수 있으며, 비트 라인 107-0 및 107-M는 접지 가까이로 인가되고, 그리고 워드 라인 105-0 및 105-M 는 3.5 볼트로 인가될 수 있다.
이 같은 실시예에서, 액세스 소자(102) 그리고 상 변화 재료(104)에 연결된 상기 메모리 셀은 프로그래밍된 메모리 셀이며, 어레이(100) 내 다른 메모리 셀들은 선택되지 않은 메모리 셀들이다. 비트 라인(107-1)은 기록된 비트 라인이고, 워드 라인(105-1)은 기록된 워드 라인이며, 비트 라인(107-0 및 107-M)은 선택되지 않은 비트 라인, 그리고 워드 라인(105-0 및 105-N)은 선택되지 않은 워드 라인이다. 그러나, 본 발명의 실시는 이 같은 실시예들로 제한되지 않으며, 다른 프로그래밍 작업 및/또는 프로그래밍 방법을 포함할 수 있다.
하나 또는 둘 이상의 실시예에서, 상기 기록된 비트 라인 또는 기록된 워드 라인에 연결되지 않은 메모리 셀은 어느 셀에서도 누설 전류가 상기 메모리 장치를 통해 흐르도록 하는 높은 역방향 바이어스 전압을 갖는다. 가령, 앞서 설명된 프로그래밍 작업에서, 비트 라인(107-0) 그리고 워드 라인(105-0), 비트 라인(107-M) 그리고 워드 라인(105-0), 비트 라인(107-0) 그리고 워드 라인(105-N), 비트 라인(107-M) 그리고 워드 라인(105-N), 각각이 높은 역방향 바이어스 전압을 갖는다.
상기 어레이 내 대 복수의 메모리 셀들이 프로그래밍 작업 중에 기록된 비트 라인 또는 기록된 워드 라인 어느 것에도 연결되지 않기 때문에, 복수의 메모리 셀들은 높은 역방향 바이어스 전압을 가질 수 있으며, 이는 상기 메모리 장치에서 심각한 누설 전류를 발생시킬 수 있다. 이 같은 누설 전류는 프로그래밍 작업 중에 상기 메모리 장치에 의해 소비된 전류의 양을 증가시킬 수 있다. 가령, 한 가지 그와 같은 메모리 셀에 인가된 상기 역방향 바이어스 전압은 대략 10 피코 암페어의 누설 전류를 발생시킬 수 있다. 따라서, 1 기가 비트 메모리 어레이의 경우, 전체 누설 전류는 약 10 밀리 암페어이며, 이 같은 전류는 결국 상기 어레이의 프로그래밍 작업 중에 대략 10 밀리 암페어의 증가된 전류 소모를 발생시킨다.
또한, 당업자라면, 하나 또는 둘 이상의 실시예에서, 상기 누설 전류가 펌프 전원 공급으로부터 흐를 수 있으며, 이는 상기 메모리 장치 전류 소모에서 역방향 바이어스 전압 영향의 크기를 더욱 증가시킬 수 있다. 즉, 상기 메모리 장치의 전류 소모는 상기 펌프 전원 공급 효율에 따라, 역방향 바이어스 전압에 의해 발생된 누설 전류의 수 배 일 수 있다. 가령, 상기 펌프 전원 공급의 효율이 25%이면, 프로그래밍 작업 중에 상기 메모리 장치에 의해 흡인된 전류의 양은 4배수로 증가될 수 있다. 따라서, 25% 효율을 갖는 펌프 전원 공급이 앞선 예에서 설명된 1 기가 비트 메모리 어레이 프로그래밍에서 사용되면, 상기 역방향 바이어스 전압은 상기 프로그래밍 작업 중에 상기 메모리 장치의 전류 소모에서 약 40 밀리 암페어 증가를 발생시킨다.
도 2는 도 1 에서 도시된 PNP BJT(102)와 같은 PNP 쌍극성 접합 트랜지스터(BJT)의 순방향 및 역방향 전류-전압 특성을 설명하는 그래프이다. 이 같은 그래프는 본 발명 장치의 하나 또는 둘 이상의 실시예에 따른 가변 저항 메모리 내 액세스 소자로서 사용될 수 있다. PNP BJT의 순방향 바이어스 특성이 그래프(200)의 좌측에 도시되며, 상기 PNP BJT의 역방향 바이어스 특성은 그래프(200)의 우측에 도시된다. 검정 사각형은 정해진 순방향 바이어스 전압에 대한 PNP BJT 에미터 전류를 나타내며, 하얀 사각형은 정해진 순방향 및 역방향 바이어스 전압에 대한 PNP BJT 베이스 전류를 나타낸다. 상기 전류-전압 곡선의 점선 원형 영역은 본 발명의 하나 또는 둘 이상의 실시예에 따른 가변 저항 메모리 셀에 대한 프로그래밍 영역을 나타낸다.
그래프(200)에 의해 도시된 역방향 바이어스 전류는 도 1과 관련하여 앞서 설명된 누설 전류에 해당한다. 즉, 그래프(200)의 우측은 도 1에서 도시된 어레이(100)와 같은, 가변 저항 메모리 어레이 일부인, 가변 저항 메모리 셀 내 액세스 소자로서 사용될 수 있는 PNP BJT의 역방향 바이어스 전압과 누설 전류 사이 관계를 도시한다. 상기 도 1 에서 도시된 어레이는 도 1 과 관련하여 설명된 하나 또는 둘 이상의 프로그래밍 작업이 적용될 수 있다. 상기 누설 전류는 로그 눈금으로 도시된다. 그래프(200)에서 역방향 바이어스 곡선으로 도시된 바와 같이, 가령 가변 저항 메모리 셀에 대한 액세스 소자로서 사용된 PNP BJT와 같은, 가변 저항 메모리 셀의 누설 전류는 상기 메모리 셀의 역방향 바이어스 전압과는 지수함수 관계를 갖는다. 즉, 프로그래밍 작업 중에 큰 역방향 바이어스 전압을 갖는 메모리 셀의 역방향 바이어스 전압을 낮춤으로써, 가령 기록 비트 라인 또는 기록 워드 라인 어느 것에도 연결되지 않은 메모리 셀에서 상기 메모리 장치 누설 전류는 지수 함수적으로 감소된다. 가령, 대략 10분의 수 볼트만큼 상기 역방향 바이어스 전압을 줄일 수 있게 되면, 상기 메모리 장치에서 발생되는 누설 전류를 전반 정도 줄일 수 있다. 이 같은 지수 함수적인 누설 전류의 감소는 결국 상기 프로그래밍 작업 중에 메모리 장치에 의해 소모된 전류의 양을 지수함수적으로 감소시킬 수 있게 된다.
비록 그래프(200)가 PNP BJT 액세스 소자와 관련된 역방향 바이어스 곡선을 도시하고 있으나, NPN BJTs, 다이오드, 또는 MOSFETs와 같은 다른 액세스 소자가 유사한 역방향 바이어스 곡선을 나타낼 수 있다. 즉, NPN BJT, 다이오드 또는 MOSFET를 액세스 소자로서 사용하는 가변 저항 메모리 셀의 누설 전류는 상기 메모리 셀의 역방향 바이어스 전압과 지수함수 관계를 갖는다.
도 3은 본 발명의 하나 또는 둘 이상의 실시예에 따라 메모리 장치(300)의 일부에 대한 기능 블록 도이다. 도 3에서 설명된 실시예에서, 메모리 장치(300)는 메모리 어레이(320), 열 디코더(322), 행 디코더(324), 그리고 갭(gap)(326)을 포함한다. 본 발명 기술 분야에서 통상의 지식을 가진 자(당업자)가 알 수 있는 바와 같이, 본 발명의 실시예를 간단하고 명료하게 설명하기 위해 도 3에서 도시하지 않은 추가의 컴포넌트 또는 회로가 메모리 장치(300)에 추가로 구성될 수 있다.
하나 또는 둘 이상의 실시예에서, 메모리 어레이(320)는 가변 저항 메모리 어레이일 수 있다. 하나 또는 둘 이상의 실시예에서, 메모리 어레이(320)는 도 1과 관련하여 앞서 설명된 어레이(100)와 유사한 가변 저항 메모리 어레이일 수 있다. 하나 또는 둘 이상의 실시예에서, 열 디코더(322) 그리고 행 디코더(324)는 어레이(320)와 같은 메모리 어레이 내 해당하는 메모리 위치에 접근하기 위해, 메모리 주소 신호들을 수신하고 디코딩할 수 있다.
도 3에서 설명된 실시예에서, 행 디코더(324)는 메모리 어레이(320)의 일 측에 연결되며, 열 디코더(322)는 상기 메모리 어레이 일측에 인접한 메모리 어레이의 제 2 측에 연결된다. 열 디코더(322) 그리고 행 디코더(324)가 도 3에서 도시된 실시예에서, 메모리 어레이(320)에 연결된 것으로 도시되어 있으나, 본 발명의 실시예는 그와 같은 실시예로 제한되지 않으며, 열 디코더 또는 행 디코더가 상기 어레이에 실제로는 떨어져 있으나 전기적으로 연결되어 있을 수 있다. 즉, 본원 명세서에서 사용된 "연결"이란 표현은 물리적 연결 또는 전기적 연결을 포함할 수 있다.
도 3에서 도시된 실시예에서, 메모리 장치(300)는 열 디코더(322) 그리고 행 디코더(324)에 인접하여 위치한 갭(326)을 포함한다. 하나 또는 둘 이상의 실시예에서, 갭(326)은 메모리 어레이(320)에 연결된 비트 라인에 선택적으로 연결된 클램프 회로를 포함한다. 상기 클램프 회로는 또한 가령 메모리 어레이(320)의 프로그래밍 작업 중에, 기록된 비트 라인 또는 기록된 워드 라인에 연결되지 않은 메모리 셀과 같은, 하나 또는 둘 이상의 선택되지 않은 메모리 셀들과 관련된 역방향 바이어스 전압을 조정하도록 구성될 수 있다.
도 4는 본 발명의 하나 또는 둘 이상 실시예에 따른 메모리 장치(400) 일부의 기능 블록 도이다. 도 4에서 도시된 실시예에서, 메모리 장치(400)는 메모리 어레이 420-0, 420-1, . . ., 420-N, 열 디코더 422-0, 422-1, . . ., 422-N, 행 디코더 424-0, 424-1, . . ., 424-N, 그리고 갭 426-0, 426-1, . . ., 426-N을 포함한다. 상기 첨자 N은 메모리 장치(400)가 복수의 메모리 어레이, 열 디코더, 행 디코더, 및/또는 갭을 포함할 수 있음을 의미한다. 당업자가 알 수 있는 바와 같이, 본 발명의 실시예를 간단하고 명료하게 설명하기 위해 도 4에서 도시되지 않은 추가의 컴포넌트 또는 회로가 메모리 장치(400)에 추가로 구성될 수 있다.
하나 또는 둘 이상의 실시예에서, 메모리 어레이 420-0, 420-1, . . ., 420-N는 가변 저항 메모리 어레이일 수 있다. 하나 또는 둘 이상의 실시예에서, 상기 메모리 어레이들은 도 1 과 관련하여 앞서 설명된 어레이(100)와 유사한 가변 저항 메모리 어레이일 수 있다. 하나 또는 둘 이상의 실시예에서, 열 디코더 422-0, 422-1, . . ., 422-N, 그리고 행 디코더 424-0, 424-1, . . ., 424-N는 상기 메모리 어레이 내 해당하는 메모리 위치로 접근하기 위해 메모리 주소 신호를 수신하고 해독할 수 있다.
도 4에서 도시된 실시예에서, 행 디코더 424-0, 424-1, . . ., 424-N 각각은 관련된 메모리 어레이 420-0, 420-1, . . ., 420-N의 제 1 측에 연결되며, 열 디코더 424-0, 424-1, . . ., 424-N 각각은 상기 제 1 측에 인접하여 있는, 관련된 메모리 어레이 420-0, 420-1, . . ., 420-N 제 2 측에 연결된다. 상기 열 디코더와 행 디코더가 도 4에서 도시된 실시예에서 메모리 어레이에 물리적으로 연결되 있는 것으로 도시되어 있으나, 본 발명의 실시예는 도 3과 관련하여 앞서 설명된 바와 같이 그와 같은 실시로 제한되지 않는다.
도 4에 도시된 실시예에서, 메모리 장치(400)는 열 디코더 422-0, 422-1, . . ., 422-N, 그리고 행 디코더 424-0, 424-1, . . ., 424-N, 각각에 인접하여 위치한 갭 426-0, 426-1, . . ., 426-N을 포함한다. 하나 또는 둘 이상의 실시예에서, 갭 426-0, 426-1, . . ., 426-N는 메모리 어레이 420-0, 420-1, . . ., 420-N, 각각에 관련된 비트 라인들에 선택적으로 연결된 클램프 회로를 포함할 수 있다. 상기 클램프 회로는 또한 메모리 어레이 프로그래밍 작업 중에, 상기 기록된 비트 라인 또는 기록된 워드 라인 어느 것에도 연결되지 않은 메모리 셀과 같은, 하나 또는 둘 이상의 선택되지 않은 셀과 관련된 역방향 바이어스 전압을 조정하도록 구성될 수 있다. 상기와 같은 클램프 회로는 도 6-8과 관련하여 더욱 상세히 설명된다. 하나 또는 둘 이상의 실시예에서, 한 갭(gap) 내에 위치한 상기 클램프 회로는 복수 메모리 어레이와 관련된 비트 라인들과 선택적으로 연결될 수 있다. 가령, 갭(426-1) 내에 위치한 클램프 회로는 메모리 어레이(420-0)에 관련된 비트 라인들에 선택적으로 연결될 수 있으며, 또한 메모리 어레이(420-1)에 관련된 비트 라인들에 선택적으로 연결될 수 있기도 하다. 하나 또는 둘 이상의 실시예에서, 한 갭 내에 위치한 상기 클램프 회로는 제 1 메모리 어레이에 관련된 복수의 비트 라인에 선택적으로 연결되며, 제 2 메모리 어레이에 관련된 동등한 수의 비트 라인들에 선택적으로 연결될 수 있다. 가령 갭(426-1) 내에 위치한 클램프 회로는 메모리 어레이(420-0)와 관련된 500 개 비트 라인에 선택적으로 연결되고, 메모리 어레이(420-1)와 관련된 500개 비트 라인에 선택적으로 연결될 수 있다. 그러나, 본 발명의 실시예는 이들 실시예들로 제한되지 않는다. 한 갭 내에 위치한 상기 클램프 회로를 복수의 어레이에 관련된 비트 라인들로 연결시킴으로써, 상기 클램프 회로와 클램프 회로가 선택적으로 연결되있는 비트 라인들 사이 거리를 줄일 수 있으며, 이는 클램프 회로와 비트 라인들을 선택적으로 연결시키기 위해 필요한 회로의 길이 및/또는 회로의 양을 줄일 수 있다.
도 5는 본 발명의 하나 또는 둘 이상의 실시예에 따른 메모리 장치(500) 기능 블록 도이다. 도 5의 실시예에서, 메모리 장치(500)는 서브 어레이(520a 및 520b)로 나뉘어진 메모리 어레이를 포함한다. 첨자 "a"와 "b"는 가령 520a 및 520b와 같은 서브 어레이 각각이 단일 메모리 어레이의 일부임을 나타내도록 사용된다. 비록 도 5에서 도시된 실시예가 두 서브 어레이로 나뉘어진 한 메모리 어레이를 도시한 것이나, 본 발명의 실시예는 그와 같은 실시예로 한정되는 것이 아니며, 몇 개로든 서브 어레이로 나뉘어진 메모리 어레이들을 포함 할 수 있다.
하나 또는 둘 이상의 실시예에서, 서브 어레이((520a 및 520b)는 가변 저항 메모리 어레이의 일부 일 수 있다. 하나 또는 둘 이상의 실시예에서, 서브 어레이((520a 및 520b)는 도 1과 관련하여 앞서 설명된 어레이(100)와 유사한 가변 저항 메모리 어레이의 일부 일 수 있다.
도 5에서 설명된 실시예는 또한 부분(522a 및 522b)들로 나뉘어진 행 디코더(524) 그리고 열 디코더를 포함할 수 있다. 부분(520a)은 서브 어레이(520a)와 관련되며, 부분(520b)은 서브 어레이(520b)와 관련된다. 하나 또는 둘 이상의 실시예에서, 열 디코더 및 행 디코더는 가령 서브 어레이(520a) 및 서브 어레이(520b)와 같은 서브 어레이 내 해당하는 메모리 위치에 접근하기 위해 메모리 주소 신호들을 수신하고 해독할 수 있다. 도 5에서 도시된 바와 같이, 열 디코더 부분(522a 및 522b)은 공간(527)에 의해 분리될 수 있다.
도 5에서 도시된 실시예에서, 행 디코더(524)는 서브 어레이(520a)의 제 1 측에 연결되고, 열 디코더 부분(522a 및 522b)은 상기 제 1 측에 인접한 서브 어레이(520a 및 520b) 제 2 측에 연결된다. 행 디코더(524) 그리고 열 디코더 부분(522a 및 522b)은 도 5에 도시된 실시예에서 서브 어레이(520a 및 520b)에 물리적으로 연결된 것으로 도시되지만, 본 발명의 실시예는 도 3과 관련하여 앞서 설명된 바와 같이 상기 실시예로 제한 되지는 않는다.
도 5에서 도시된 실시예는 또한 열 디코더 부분(522a) 그리고 행 디코더(524)에 인접하여 위치한 갭(526)을 포함할 수 있다. 하나 또는 둘 이상의 실시예에서, 갭(526) 및/또는 공간(527)은 서브 어레이(520a) 및/또는 서브 어레이(520b)와 관련된 비트 라인에 선택적으로 연결된 클램프 회로를 포함할 수 있다. 상기 클램프 회로는 또한 가령 서브 어레이(520a) 및/또는 서브 어레이(520b)의 프로그래밍 작업 중에, 기록된 비트 라인 또는 기록된 워드 라인에 연결되지 않은 메모리 셀과 같은, 하나 또는 둘 이상의 선택되지 않은 메모리 셀들과 관련된 역방향 바이어스 전압을 조정하도록 구성될 수 있다. 이와 같은 클램프 회로가 도 6-8과 관련하여 하기에서 더욱 상세히 설명될 것이다.
도 5에 도시된 실시예에서, 서브 어레이(520a 및 520b)는 영역(area)(528)에 의해 분리된다. 도 5에서 도시된 실시예에서, 영역(528)은 공간(space)(527)에 인접해 있다. 하나 또는 둘 이상의 실시예에서, 영역(528)은 서브 어레이(520a) 및/또는 서브 어레이(520b)를 동작시키는 데 사용하기 위한 추가의 회로를 포함할 수 있다. 상기 추가의 회로로는 가령 하나 또는 둘 이상의 감지 증폭기와 같은 감지 회로 및/또는 행 디코더를 포함할 수 있다.
하나 또는 둘 이상의 실시예에서, 메모리 장치(500)는 당업자라면 이해 할 수 있는 바의 추가의 컴포넌트 및/또는 회로를 포함할 수 있다. 그와 같은 추가의 컴포넌트 및/또는 회로는 본 발명의 실시예 요지를 분명치 않게 할 여지가 있어 도 5에서는 도시되지 않는다.
도 6은 본 발명의 하나 또는 둘 이상의 실시예에 따른 클램프 회로(600) 일부를 개략적으로 도시한 도면이다. 클램프 회로(600)는 하나 또는 둘 이상의 선택되지 않은 메모리 셀과 관련된 역방향 바이어스 전압을 조정하도록 사용될 수 있으며, 상기 메모리 셀은 가변 저항 메모리 셀, 어레이, 및/또는 장치의 기록, 동작과 같은 프로그래밍 중, 기록된 비트 라인 또는 기록된 워드 라인 어느 것에도 연결되지 않는다. 그러나, 본 발명의 실시예는 도 6에서 도시된 특정 클램프 회로로 한정되지 않으며, 다른 클램프 회로 구성을 포함할 수 있고, 이 같은 구성은 가변 저항 메모리 셀, 어레이, 및/또는 장치의 프로그래밍 작업 중 하나 또는 둘 이상의 선택되지 않은 메모리 셀과 관련된 역방향 바이어스 전압을 조정하도록 사용될 수 있다.
도 6에서 도시된 실시예에서, 클램프 회로(600)는 네 개의 선택 가능한 경로, 가령 경로(661, 662, 663, 및 664)를 포함하며, 각 경로가 가변 저항 메모리 셀, 어레이, 및/또는 장치의 프로그래밍 작업 중에, 하나 또는 둘 이상의 선택되지 않은 메모리 셀들과 관련된 역방향 바이어스 전압을 조정할 수 있다. 하나 또는 둘 이상의 실시예에서, 하나 또는 둘 이상의 경로가 소스 폴로워로서 작용할 수 있다. 경로(661)와 같은 제 1 경로는 게이트가 접지에 연결된 p-채널 금속 산화물 반도체(PMOS) 트랜지스터(631)를 포함한다. 경로(662)와 같은 제 2 경로는 가령 Vref 과 같은 한 입력 기준 전압으로 게이트가 연결된 PMOS 트랜지스터(632)를 포함할 수 있다. 가령 경로(663)와 같은 제 3 경로는 n-채널 금속 산화물 반도체(NMOS) 트랜지스터(633)를 포함할 수 있다. 경로(664)와 같은 제 4 경로는 NMOS트랜지스터(634)를 포함할 수 있다. 그러나, 본 발명의 실시예는 도 6에 도시된 경로로 한정되지 않으며, 프로그래밍 작업 중, 하나 또는 둘 이상의 선택되지 않은 셀과 관련된, 역방향 바이어스 전압을 조정하도록 구성된 다른 선택 가능한 경로를 포함할 수 있다.
하나 또는 둘 이상의 실시예에서, NMOS 트랜지스터(633)는 후막 산화물 다이오드 연결 NMOS 트랜지스터일 수 있으며, NMOS 트랜지스터(634)는 박막 산화물 다이오드 연결 NMOS 트랜지스터일 수 있다. 후막 산화물 다이오드 연결 NMOS는 박막 산화물 다이오드 연결 NMOS 보다 두꺼운 산화물 층을 갖는다. 예를 들면, 한 실시예에서, 후막 산화물 다이오드 연결 NMOS 트랜지스터(633)의 산화물 층은 박막 산화물 다이오드 연결 NMOS 트랜지스터(634)의 산화물 층 보다 두 배가 두꺼울 수 있다. 또 다른 실시예에서, 후막 산화물 다이오드 연결 NMOS 트랜지스터(633)의 산화물 층은 박막 산화물 다이오드 연결 NMOS 트랜지스터(634)의 산화물 층보다 세 배가 두꺼울 수 있다. 그러나 본 발명 실시예는 상기 예들로 제한되지 않는다. 또한, 당업자라면 알 수 있는 바와 같이, 트랜지스터의 산화물 층 두께는 트랜지스터를 생산하기 위해 사용된 공정에 의해 결정된다. 그러므로, 후막 산화물 다이오드 연결 NMOS 트랜지스터(633) 그리고 박막 산화물 다이오드 연결 트랜지스터(634)에 대한 크기 결정은 트랜지스터를 생산에 사용된 공정에 의해 정해진다.
도 6에 도시된 실시예에 도시된 선택가능 경로 각각은 EnBias<0:1> 및/또는 EnBiasF<0:1> 신호와 같은, 선택 논리에 연결된 NMOS 트랜지스터를 포함한다. 경로(661)와 같은 제 1 경로는 NMOS 트랜지스터(641)(642)를 포함하며, NMOS 트랜지스터(641)는 EnBias<0>신호에 연결될 수 있고, NMOS 트랜지스터(642)는 EnBiasF<1> 신호에 연결될 수 있다.
경로(662)와 같은 제 2 경로는 NMOS 트랜지스터(643)(644)를 포함하며, NMOS 트랜지스터(643)는 EnBiasF<0> 신호에 연결되고, 그리고 NMOS 트랜지스터(644)는 EnBiasF<1> 신호에 연결될 수 있다. 경로(663)와 같은 제 3 경로는 NMOS 트랜지스터(645)(646)를 포함하며, NMOS 트랜지스터(645)는 EnBiasF<0> 신호에 연결되고, 그리고 NMOS 트랜지스터(646)는 EnBias<1> 신호에 연결된다. 경로(664)와 같은 제 4 경로는 NMOS 트랜지스터(647)(648)를 포함하며, NMOS 트랜지스터(647)는 EnBias<0> 신호에 연결되고, 그리고 NMOS 트랜지스터(648)는 EnBias<1> 신호에 연결된다.
도 6에서 도시된 실시예에서, 클램프 회로(600)는 풀 다운 라인(636)을 포함한다. 도 6에서 도시된 바와 같이, 경로(661, 662, 663, 및 664)와 같은 클램프 회로(600)의 선택 가능한 경로 각각은 풀 다운 라인(636)에 연결될 수 있다. 풀 다운 라인(636)은 또한 선택적으로 하나 또는 둘 이상의 비트 라인에 연결될 수 있으며, 이때의 비트 라인은 도 1 에 도시된 (도 6에서는 도시되지 않은) 어레이(100)와 같은 가변 저항 메모리 어레이의 비트 라인 107-0, 107-1, . . ., 107-M이다. 즉, 하나 또는 둘 이상의 실시예에서, 클램프 회로(600)의 선택가능 경로 각각은 풀 다운 라인(636)을 통해 상기 어레이의 하나 또는 둘 이상의 비트 라인들에 선택적으로 연결될 수 있다. 하나 또는 둘 이상의 실시예에서, 풀 다운 라인(636)은 가변 저항 메모리 어레이에 연결된 열 디코더 내에 위치한 회로에 의해 하나 또는 둘 이상의 비트 라인에 선택적으로 연결될 수 있다. 상기 풀 다운 라인, 그리고 상기 풀다운 라인으로 하나 또는 둘 이상의 비트 라인들을 선택적으로 연결시킴은 도 7과 관련하여 하기에서 상세히 설명된다.
하나 또는 둘 이상의 실시예에서, 클램프 회로(600)는 도 3에서 도시된 갭(326), 도 4에서 도시된 과 같은 갭(426-0, 426-1, . . ., 426-N), 및/또는 도 5에서 도시된 갭(526)과 같은 갭 내에 위치하며, 이 같은 갭은 가변 저항 메모리 어레이 제 1 측에 연결된 행 디코더, 그리고 상기 가변 저항 메모리 어레이의 제 2 측에 연결된 열 디코더에 인접해 있으며, 이들에 대해서는 도 3-5와 관련하여 앞서 설명된 바 있다.
이 같은 갭은 이미 상기 메모리 장치에 존재하기 때문에, 상기 클램프 회로를 상기 갭 내에 위치시킴은 상기 메모리 장치의 크기 및/또는 레이아웃 영역을 증가시키지 않는다. 추가로, 이 같은 갭이 용이하게 접근 가능하기 때문에, 이 같은 갭 내에 상기 클램프 회로를 위치시킴은 상기 메모리 장치의 개발 공정 중에, 상기 클램프 회로에 대하여 변경을 해야 하는 경우 그 같은 변경을 가하는 것이 보다 용이하게 하도록 한다.
또한, 이 같은 갭 내에 상기 클램프 회로를 위치시킴은 개별 비트 라인 각각에 대하여 개별 클램프 회로를 요구하지 않고 한 어레이와 관련된 복수의 비트 라인과 함께 상기 클램프 회로가 사용될 수 있도록 한다. 예를 들면, 하나 또는 둘 이상의 실시예에서, 한 어레이와 관련된 비트 라인 각각이 클램프 회로(600)와 같은 한 특정 클램프 회로에 선택적으로 연결될 수 있다. 추가로, 상기 클램프 회로를 이 같은 갭 내에 위치시킴은 상기 클램프 회로와 상기 비트 라인들 사이의 길이를 최소로 할 수 있다. 즉, 클램프 회로를 위치시키는 것은 풀 다운 라인(626)의 길이를 최소로 할 수 있으며, 이는 상기 풀 다운 라인에서의 전압 강하를 최소로 하고 더욱 예측 가능한 역방향 바이어스 전압을 보장하도록 한다.
하나 또는 둘 이상의 실시예에서, 클램프 회로(600)는 도 4에서 도시된 갭 426-0, 426-1, . . ., 426-N과 같은 복수 갭 내에 위치할 수 있으며, 도 4에서 앞서 설명된 바와 같이 복수 가변 저항 메모리 어레이 행 디코더 및 열 디코더에 인접하여 위치한다. 하나 또는 둘 이상의 실시예에서, 특정 갭 내 위치하는 클램프 회로는 도 4와 관련하여 앞서 설명된 바와 같이, 복수 어레이와 관련된 비트 라인에 선택적으로 연결될 수 있다.
하나 또는 둘 이상의 실시예에서, 각기 다른 갭 내 위치하는 클램프 회로는 하나 또는 둘 이상의 각기 다른 선택 가능한 경로를 포함할 수 있으며, 혹은 공통된 하나 또는 둘 이상의 선택 가능한 경로를 가질 수 있다. 예를 들면, 도 4 및 도 6과 관련, 갭(426-0)은 경로(661)와 같은 제 1 경로를 포함할 수 있고, 갭(426-1)은 경로(662)와 같은 제 2 경로를 포함할 수 있다. 제 2 실시예에서처럼, 갭(426-0)은 경로(662)와 같은 제 1 경로 그리고 경로(664)와 같은 제 2 경로를 포함할 수 있고, 갭(426-1)은 경로(663)와 같은 제 3 경로 그리고 가령 경로(664)와 같은 갭(426-0) 내 위치한 한 경로에서와 같은 제 4 경로를 포함할 수 있다. 그러나 본 발명 실시예는 이와 같은 실시예로 제한되지 않는다.
하나 또는 둘 이상의 실시예에서, 클램프 회로(600)는 도 5와 관련하여 앞서 설명된, 하나 또는 둘 이상의 서브 어레이들로 나뉘어진 가변 저항 메모리 어레이와 관련한 한 열 디코더 내, 도 5에서 도시된 공간(527)과 같은 하나 또는 둘 이상의 공간 내 위치할 수 있다. 하나 또는 둘 이상의 공간 내에 상기 클램프 회로를 위치시킴은 상기 갭 내에 클램프 회로를 위치시킴과 관련하여 앞서 설명된 바와 유사한 장점을 제공할 수 있다. 하나 또는 둘 이상의 실시예에서, 각기 다른 공간에 위치하는 클램프 회로는 각기 다른 갭 내 위치하는 클램프 회로와 관련하여 앞서 설명된 것과 유사한 방식으로, 하나 또는 둘 이상의 각기 다른 선택가능 경로를 포함할 수 있으며, 혹은 공통된 하나 또는 둘 이상의 선택 가능한 경로를 가질 수 있다.
하나 또는 둘 이상의 실시예에서, 가령 경로(661, 662, 663, 및 664)와 같은 클램프 회로(600)의 하나 또는 둘 이상의 선택 가능한 경로는 당업자라면 알 수 있는 바와 같이, EnBias<0:1> 및/또는 EnBiasF<0:1> 신호를 스위치 함으로써, 가령 프로그래밍 작업 중에 선택되는 것과 같이, 동적으로 선택될 수 있다. 상기 하나 또는 둘 이상의 선택된 경로는 풀 다운 라인(636)을 통하여 가변 저항 메모리 어레이와 관련된 하나 또는 둘 이상의 비트 라인으로 선택적으로 연결되어, 어레이의 프로그래밍 작업 중에 하나 또는 둘 이상의 선택되지 않은 메모리 셀과 관련된 역방향 바이어스 전압을 조정하도록 한다. 상기 선택된 경로를 하나 또는 둘 이상의 비트 라인에 선택적으로 연결시키는 것에 대해서는 도 7과 관련하여 하기에서 더욱 설명된다.
하나 또는 둘 이상의 실시예에서, 클램프 회로(600)는 하나 또는 둘 이상의 선택되지 않은 메모리 셀들이 연결되는 한 선택된 전압으로 상기 비트 라인들을 인가시킴으로써, 하나 또는 둘 이상의 선택되지 않은 메모리 셀들과 관련된 한 역방향 바이어스 전압을 조정할 수 있다. 하나 또는 둘 이상의 실시예에서, 하나 또는 둘 이상의 선택되지 않은 메모리 셀들이 연결되는 비트 라인들이 인가되는 상기 선택된 전압은 선택된 경로에 따라 결정된다. 즉, 경로(661, 662, 663, 및664)와 같은 클램프 회로(600)의 각기 다른 선택 가능한 경로는 비트 라인을 각기 다른 전압으로 인가 시킬 수 있다. 가령, 경로(661)와 같은 제 1 경로는 상기 비트 라인들을 한 PMOS 트랜지스터를 접지 전압 위의 역치 전압(Vt)으로 인가 시킬 수 있으며, 경로(662)와 같은 제 2 경로는 가령 상기 트랜지스터 게이트로 가해진 기준 전압 Vref 위의 한 PMOS 트랜지스터 Vt 로 비트 라인들을 인가 시킬 수 있고, 경로(663)와 같은 제 3 경로는 상기 비트 라인들을 접지 위의 한 후막 산화물 다이오드 연결 NMOS 트랜지스터 Vt 로 인가 시킬 수 있으며, 그리고 경로(664)와 같은 제 4 경로는 상기 비트 라인들을 접지 위의 한 박막 산화물 다이오드 연결 NMOS 트랜지스터 Vt 로 인가 시킬 수 있다. 그러나, 본 발명 실시예는 상기 실시예로 제한 되지 않으며, 비트 라인들을 다른 전압들로 인가 시킬 수 있는 다른 선택 가능한 경로를 포함할 수 있다. 본 명세서에서 설명한 바와 같이, 역치 전압(Vt)은 당업자가 이해 하는 바, 트랜지스터 채널이 형성되기 시작하는 게이트 전압을 의미한다.
즉, PMOS 트랜지스터 Vt 는 PMOS 트랜지스터 채널이 형성되기 시작하는 게이트 전압이며, 후막 산화물 다이오드 연결 NMOS 트랜지스터 Vt 는 후막 산화물 다이오드 연결 NMOS 트랜지스터 채널이 형성되기 시작하는 게이트 전압이고, 그리고 박막 산화물 다이오드 연결 NMOS 트랜지스터 Vt 는 박막 산화물 다이오드 연결 NMOS 트랜지스터 채널이 형성되기 시작하는 게이트 전압이다.
하나 또는 둘 이상의 실시예에서, Vref 와 같은 기준 전압은 프로그래밍 작업 중에 변경되어 특정된 역방향 바이어스 전압을 제공하도록 한다. 즉, 하나 또는 둘 이상의 실시예에서, 각기 다른 기준 전압이 PMOS 트랜지스터(632) 게이트로 순차적으로 적용될 수 있으며, 경로(662)와 같은 제 2 경로가 기준 전압 각각 위의 한 PMOS 트랜지스터 Vt 로 상기 비트 라인들을 순차적으로 인가 시키어 특정한 역방향 바이어스 전압을 제공하도록 한다.
하나 또는 둘 이상의 실시예에서, 클램프 회로(600)는 상기 하나 또는 둘 이상의 선택되지 않은 메모리 셀과 관련된 역방향 바이어스 전압을 약 100 밀리볼트 범위 이내로 제어 할 수 있다. 하나 또는 둘 이상의 실시예에서, 상기 클램프 회로는 상기 하나 또는 둘 이상의 선택되지 않은 메모리 셀이 접지 가까이로 유지 되는 때 상기 역방향 바이어스 전압과 비교하여 500 밀리볼트 이상 상기 역방향 바이어스 전압을 줄일 수 있다. 하나 또는 둘 이상의 실시예에서, 상기 클램프 회로는 상기 하나 또는 둘 이상의 선택되지 않은 메모리 셀이 접지 가까이로 유지 되는 때 상기 역방향 바이어스 전압과 비교하여 약 500 에서 800 밀리볼트 범위 이내로 상기 역방향 바이어스 전압을 줄일 수 있다.
도 7은 본 발명의 하나 또는 둘 이상의 실시예에 따른 열 디코더 회로(700) 일부를 개략적으로 도시하는 도면이다. 열 디코더 회로(700)는 도 1에서 도시된 어레이(100)와 같은 가변 저항 메모리 어레이와 관련된, 도 1에서 도시된 비트 라인107-0, 107-1, . . ., 107-M과 같은 하나 또는 둘 이상의 비트 라인들을 도 6에 도시된 클램프 회로(600)와 같은 클램프 회로에 선택적으로 연결시키도록 사용될 수 있다. 그러나, 본 발명의 실시예는 도 7에서 도시된 특정한 열 디코더 회로로 제한되지 않으며, 클램프 회로로 하나 또는 둘 이상의 라인들을 선택적으로 연결시키도록 구성된 다른 회로 및/또는 장치를 포함 할 수 있다.
하나 또는 둘 이상의 실시예에서, 열 디코더 회로(700)는 도 3에서 도시된 열 디코더(322), 도 4에 도시된 열 디코더(422-0, 422-1, . . ., 422-N), 및/또는 도 5에 도시된 열 디코더 부분(522a 및522b)과 같은 열 디코더 내에 위치할 수 있으며, 이들 열 디코더는 가변 저항 메모리 어레이에 연결된다. 그러나, 본 발명의 실시예는 이들 예로 제한되지 않으며, 회로(700)가 가변 저항 메모리 장치 내 다른 곳에 위치하는 실시예를 포함한다. 또한, 당업자가 알 수 있는 바와 같이, 회로(700)가 그 내부에 위치하는 열 디코더는 도 7에서 도시되지 않은 다른 회로를 포함할 수 있으나, 본 발명 실시예 명료한 설명을 위해 포함되지 않았다.
도 7에서 도시된 실시예에서, 열 디코더 회로(700)는 비트 라인(707-0, 707-1, . . ., 707-M)으로 분할 될 수 있는 글로벌 비트 라인(707)을 포함한다. 회로(700)는 또한 패스 트랜지스터(751-0, 751-1, . . ., 751-M), 그리고 멀티플렉서(753-0, 753-1, . . ., 753-M)를 포함한다. 첨자 M은 열 디코더 회로(700)가 복수의 비트 라인, 패스 트랜지스터, 및/또는 멀티플렉서를 포함함을 표시하도록 사용될 수 있다. 회로(700)는 또한 풀 다운 라인(736)을 포함한다.
도 7에 도시된 바와 같이, 비트 라인(707-0)은 멀티플렉서(753-0)를 통과할 수 있으며, 비트 라인(707-1)은 멀티플렉서(753-1)를 통과할 수 있고, 비트 라인(707-M)은 멀티플렉서(753-M)를 통과할 수 있다. 하나 또는 둘 이상의 실시예에서, 비트 라인은 또한 도 1에서 도시된(도 7에서는 도시되지 않음) 어레이(100)와 같은 가변 저항 메모리 어레이 내에 위치한 가변 저항 메모리 셀에 연결된다. 도 7에서 도시된 바와 같이, 비트 라인 각각은 또한 (751-0, 751-1, . . ., 751-M)와 같은 패스 트랜지스터에 연결될 수 있다.
도 7에서 도시된 바와 같이, 논리 신호 Cs<0> 및 CsF<0>는 멀티플렉서(753-0)에 연결될 수 있으며, 논리 신호Cs<1> 및 CsF<1>은 멀티플렉서(753-1)에 연결될 수 있고, 그리고 논리 신호Cs<M> 및 CsF<M> 는 멀티플렉서(753-M)에 연결될 수 있다. 도 7에 도시된 바와 같이, 멀티플렉서(753-0)는 패스 트랜지스터(751-0)에 연결될 수 있고, 멀티플렉서(753-1)는 패스트랜지스터(751-1)에 연결될 수 있으며, 그리고 멀티플렉서(753-M)는 패스트랜지스터(751-M)에 연결될 수 있다. 도 7에 도시된 바와 같이, 상기 패스트랜지스터는 풀 다운 라인(736)에 연결될 수 있다.
하나 또는 둘 이상의 실시예에서, 당업자가 이해 할 수 있는 바와 같이, Cs 및 CsF 논리 신호들은 패스 트랜지스터를 턴 온/오프 하도록 사용된다. 패스 트랜지스터를 턴 온하면 상기 패스 트랜지스터가 연결되어 있는 비트 라인을 풀 다운 라인(736)에 연결시킬 수 있다. 가령, 비트 라인(707-0)은 패스 트랜지스터(751-0)를 턴 온함으로써 풀 다운 라인(736)에 연결될 수 있다. 그러나, 상기 패스 트랜지스터가 턴 오프 되면, 패스 트랜지스터가 연결된 비트 라인은 상기 풀 다운 라인에 연결되지 않을 것이다.
하나 또는 둘 이상의 실시예에서, 풀 다운 라인(736)은 도 6에 도시된 클램프 회로(600)와 같은 클램프 회로에 연결될 수 있다. 따라서, 하나 또는 둘 이상의 실시예에서, 패스 트랜지스터(751-0, 751-1, . . ., 751-M)를 턴 온하게 되면, 비트 라인(707-0, 707-1, . . ., 707-M)을 도 6에서 도시된 클램프 회로(600)와 같은 클램프 회로에 결합시킬 수 있다.
하나 또는 둘 이상의 실시예에서, 논리 신호가 하나 또는 둘 이상의 패스 트랜지스터를 선택적으로 턴 온하도록 사용될 수 있다. 즉, 하나 또는 둘 이상의 실시예에서, 비트 라인이 클램프 회로에 선택적으로 결합될 수 있다. 가령 프로그래밍 작업 중에, 하나 또는 둘 이상의 비트 라인에 결합된 패스 트랜지스터 만을 턴 온하여, 선택되지 않은 메모리 셀들이 연결된 하나 또는 둘 이상의 비트 라인들이 상기 클램프 회로에 선택적으로 연결될 수 있다. 예를 들면, 비트 라인(707-1)에 연결된 메모리 셀이 프로그래밍 되는 프로그래밍 작업 중에, 패스 트랜지스터(751-0 및 751-M)를 턴 온함으로써, 비트 라인(707-0 및 707-M)이 선택적으로 상기 클램프 회로에 연결될 수 있다. 그러나, 본 발명의 실시예는 이 같은 예로 한정되지 않는다.
도 8은 본 발명의 하나 또는 둘 이상의 실시예에 따른 클램프 회로(600) 그리고 열 디코더(700)를 사용하여, 프로그래밍 작업 시뮬레이션 중, 경로(661, 662, 663, 664)와 같은 도 6에 도시된 4개의 선택 가능한 경로의 전류-전압 특성을 설명하는 그래프(800)이다. 그래프(800)의 수평 축은 선형 축적으로 0 에서 800 밀리볼트까지의 전압을 나타내며, 그래프(800)의 수직 축은 선형 축적으로 0에서 -360 마이크로 암페어까지의 전류를 나타낸다. 전압은 그래프(800)의 x 축에서 밀리 볼트로 도시되며, 전류는 그래프(800)의 y 축에서 마이크로 암페어로 도시된다. 곡선(831)은 제 1 경로(800)의 y 축에서 마이크로 암페어로 도시된다. 곡선(831)은 경로(661)과 같은 제 1 경로의 전류-전압 특성을 나타낸다. 곡선(832)은 경로(662)와 같은 제 2 경로의 전류-전압 특성을 나타내고, 곡선(833)은 경로(663)와 같은 제 3 경로의 전류-전압 특성을 나타내며, 그리고 곡선(834)은 경로(664)와 같은 제 4 경로의 전류-전압 특성을 나타내고, NMOS 트랜지스터(633)는 후막 산화물 다이오드 연결 NMOS 트랜지스터이고, NMOS 트랜지스터(634)는 박막 산화물 다이오드 연결 NMOS 트랜지스터이다.
그래프(800)를 발생시킨 프로그래밍 작업의 시뮬레이션 중에, 풀 다운 라인(636)(736)과 같은 풀 다운 라인이 0 에서 800 밀리볼트까지 걸쳐 있다. 또한 200 밀리볼트의 기준 전압이 PMOS 트랜지스터(632) 게이트로 가해지며, PMOS 트랜지스터(631) 게이트가, PMOS 트랜지스터(631) 게이트로 아무런 전압도 가해지지 않는 것과 같이, 접지된다. 결과적으로, 그래프(800)에서 도시된 바와 같이, 경로(662)와 같은 제 2 경로에서 발생된 누설 전류는 경로(661)과 같은 제 1 경로에서 발생된 누설 전류보다 약 170 밀리볼트가 높게 발생된다. 즉, 경로(661)와 같은 제 1 경로에서 발생된 누설 전류는 약 540 밀리볼트 전압으로 발생되며, 경로(662)와 같은 제 2 경로에서 발생된 누설 전류는 그래프(800)에서 도시된 바와 같이, 약 710 밀리볼트 전압으로 발생된다.
하나 또는 둘 이상의 실시예에서, PMOS 트랜지스터(632) 게이트로 가해진 기준 전압은 연속적으로 변경되어 특정한 역방향 바이어스 전압을 제공하도록 하며, 따라서 도 6과 관련하여 앞서 설명된 바와 같이, 프로그래밍 작업 중에 전류 누설을 줄이게 된다. 가령, 그래프(800)를 발생시킨 시뮬레이션 프로그래밍 작업에서, 기준 전압은 300 밀리볼트로 증가될 수 있으며, 이는 약 810 밀리볼트의 역방향 바이어스 전압을 제공하게 된다. 선택적으로, 상기 기준 전압은 100 밀리볼트로 감소될 수 있으며, 이는 약 610 밀리 볼트의 역방향 바이어스 전압을 제공하게 된다.
도 9는 본 발명 실시예의 하나 또는 둘 이상 실시예에 따라 하나 이상의 메모리 장치(920)를 갖는 전자 메모리 시스템(900)의 기능 블록 도이다. 메모리 시스템(900)은 메모리 셀들로 구성된 메모리 어레이(930)를 포함할 수 있는 메모리 장치(920)에 연결된 프로세서(910)를 포함한다. 상기 메모리 시스템(900)은 분리된 집적 회로를 포함하거나, 프로세서(910) 그리고 메모리 장치(920) 모두가 동일한 집적 회로 상에 있을 수 있다. 상기 처리기(910)는 마이크로 프로세서이거나, 주문형 반도체(ASIC)와 같은 회로를 제어하는 다른 종류의 장치일 수 잇다.
메모리 장치(920)는 가령 PCRAM 아키텍쳐를 갖는, 가변 저항 메모리 셀과 같은 메모리 셀 어레이(930)를 포함할 수 있다. 하나 또는 둘 이상의 상기 실시예에서, 메모리 어레이(930)는 도 1 과 관련하여 앞서 설명된 어레이(100)와 유사하다. 도 9의 실시예는 I/O 회로(960)를 통해 I/O 연결(962)을 거쳐서 제공된 주소 신호를 래치(latch)하기 위한 주소 회로(940)를 포함한다. 주소 신호들은 상기 메모리 어레이(930)에 접근하기 위해 행 디코더(944) 그리고 열 디코더(946)에 의해 수신되고 해독 될 수 있다. 당업자라면, 주소 입력 연결의 수가 메모리 어레이(930)의 밀도 및 아키텍셔에 의해 결정되며, 주소의 수가 메모리 셀 수의 증가와 메모리 블록 및 어레이 수의 증가 모두에 의해 결정되는 것임을 알 것이다.
상기 메모리 어레이(930)는 본 발명 명세서 실시예에 따라 각기 다른 수의 프로그래밍된 레벨, 감지 기준(sensing references) 등을 갖는 멀티 레벨 메모리 셀들을 포함할 수 있다. 판독/래치 회로(950)는 상기 메모리 어레이(930)로부터 데이터 페이지 또는 데이터 행을 판독하고 래치할 수 있다. I/O 회로(960)는 프로세서(910)와의 I/O 연결(962)를 통한 쌍방향 데이터 통신을 위해 포함될 수 있다. 기록 회로(955)는 데이터를 상기 메모리 어레이(930)로 기록하도록 포함될 수 있다.
갭(945)은 행 디코더(944) 그리고 열 디코더(946)에 인접하여 위치하게 된다. 하나 또는 둘 이상의 실시예에서, 갭(945)은 본 발명의 하나 또는 둘 이상의 실시예에 따라 프로그래밍 작업 중에 메모리 어레이(930)의 하나 또는 둘 이상의 선택되지 않은 셀과 관련된 역방향 바이어스 전압을 조정하도록 구성된 클램프 회로를 포함할 수 있다.
제어 회로(970)는 프로세서(910)로부터 제어 연결(972)에 의해 제공된 신호들을 해독할 수 있다. 이들 신호들은 칩 신호들, 기록 가능 신호들, 그리고 주소 래치 신호들을 포함하며, 이들은 데이터 감지, 데이터 기록, 그리고 데이터 삭제 작업을 포함하는, 상기 메모리 어레이(930)에서의 작업을 제어하도록 사용된다. 하나 또는 둘 이상의 실시예에서, 상기 제어 회로(970)는 본 발명의 실시예에 따른 작업을 수행하기 위해 처리기(910)로부터의 지시를 수행하는 데 책임이 있다. 상기 제어 회로(970)는 상태 머신, 시퀀서, 또는 다른 종류의 제어기일 수 있다. 당업자라면, 추가의 회로 및 제어 신호들이 제공될 수 있으며, 도 9에서의 메모리 장치 세부 사항은 본 발명의 실시예를 명확하게 설명하는 데 방해가 될 수 있어서 일부 생략된 것임을 이해 할 것이다.
도 10은 본 발명의 하나 또는 둘 이상의 실시예에 따른 하나 이상의 메모리 장치(1010)를 갖는 메모리 모듈(1000) 기능 블록 도이다. 메모리 모듈(1000)과 관련하여 설명된 내용이 다른 종류의 포터블 메모리(가령, USB 인터페이스 드라이브)로 적용될 수 있지만, 본원 명세서에서 메모리 모듈(1000)은 메모리 카드인 것으로 설명된다. 상기에서 언급한 다른 종류의 포터블 메모리는 본 발명 명세서에서 설명된 "메모리 모듈"의 범위에 속한다. 또한, 한 가지 예 형태 요소가 도 10에서 도시되었으나, 이 같은 발명의 사상은 다른 형태의 요소에도 마찬가지로 적용될 수 있다.
하나 또는 둘 이상의 실시예에서, 메모리 모듈(1000)은 하나 또는 둘 이상의 메모리 장치(1010)를 포함하기 위해 하나의 하우징(1005)(도시되었음)을 포함할 수 있다. 다만 그와 같은 하우징은 모든 장치 또는 장치 응용에 필수적인 것은 아니다. 하나 이상의 메모리 장치(1010)가 본 발명 명세서에서 설명된 실시예에 따라 프로그래밍 및/또는 감지될 수 있는 멀티 레벨 메모리 셀 어레이를 포함할 수 있다. 하우징(1005)은 호스트 장치와의 통신을 위해 하나 또는 둘 이상의 접촉 장치(1015)를 포함한다. 호스트 장치의 예로는 디지털 카메라, 디지털 레코딩 및 플레이백 장치, PDAs, 퍼스날 컴퓨터, 메모리 카드 리더, 인터페이스 허브 등을 포함한다. 하나 또는 둘 이상의 실시예에서, 상기 접촉 장치(1015)는 표준 인터페이스 형태이다. 가령, USB 인터페이스 드라이브와 함께, 상기 접촉 장치(1015)는 USB 타입-A 수형 커넥터(male connector) 형태일 수 있다. 일반적으로, 접촉 장치(1015)는 메모리 모듈(1000)과 호스트 사이 제어, 주소, 및/또는 데이터 신호를 보내기 위한 인터페이스를 제공할 수 있으며, 상기 호스트는 상기 접촉 장치(1015)를 위한 호환성 리셉터를 갖는다.
상기 메모리 모듈(1000)은 선택적으로 추가의 회로(1020)를 포함할 수 있으며, 이는 하나 또는 둘 이상의 집적 회로 및/또는 이산 컴포넌트 일 수 있다. 하나 또는 둘 이상의 실시예에의 경우, 상기 추가의 회로(1020)는 복수의 메모리 장치(1010)에서의 접근을 제어하기 위한, 또는 외부 호스트와 메모리 장치(1010) 사이 트랜스레이션 층을 제공하기 위한 메모리 제어기와 같은 제어 회로를 포함한다. 예를 들면, 복수의 접촉 장치(1015)와 하나 또는 둘 이상의 메모리 장치(1010)로의 복수의 연결 사이에는 1대 1 대응이 되지 않을 수 있다. 따라서, 메모리 제어기는 메모리 장치의 한 I/O 연결(도 10에서 도시되지 않음)을 선택적으로 결합시킬 수 있으며, 적절한 시간에 적절한 I/O 연결에서 적절한 신호를 수신하거나 적절한 시간에 적절한 접촉 장치(1015)에서 적절한 신호를 제공하도록 할 수 있다. 이와 유사하게, 한 호스트와 메모리 모듈(1000)사이 통신 프로토콜은 메모리 장치(1010)의 접근에 필요한 것과는 다를 수 있다. 다음에 메모리 컨트롤러가 한 호스트로부터 수신된 명령 시퀀스를 적절한 명령 시퀀스로 번역하여 상기 메모리 장치(1010)로 바람직한 접근을 달성하도록 할 수 있다. 이 같은 번역은 명령 시퀀스 외에 신호 전압 레벨 변경을 더욱 포함할 수 있다.
추가의 회로(1020)는 ASIC에 의해 수행될 수 있는 논리 함수와 같은 메모리 장치(1010) 제어와 무관한 기능을 더욱 포함할 수 있다. 또한, 상기 추가 회로(1020)는 비밀 번호 보호, 생물 측정 등과 같은 메모리 모듈(1000)로의 판독 또는 기록 접근을 제한 하기 위한 회로를 포함할 수 있다. 상기 추가의 회로(1020)는 상기 메모리 모듈(1000) 상태를 나타내기 위한 회로를 포함할 수 있다. 예를 들면, 상기 추가의 회로(1020)로는 전원이 상기 메모리 모듈(1000)로 공급되고 있는 지, 그리고 상기 메모리 모듈(1000)이 현재 접근 되고 있는 지, 그리고 그 같은 상태를 디스플레이 하고 있는지, 즉 전원이 공급되는 때 라이트가 켜지고 상기 접근이 되고 있는 때 플래시 라이트가 켜지는 지를 결정하는 기능을 포함할 수 있다. 상기 추가의 회로(1020)는 상기 메모리 모듈(1000) 내 필요 전력을 조정하기 위해 디커플링 커패시터(decoupling capacitors)와 같은 수동 소자를 더욱 포함할 수 있다.
프로그그래머블 전도체 메모리, 저항 랜덤 액세스 메모리(RRAM), 또는 상 변화 랜덤 액세스 메모리(PCRAM)와 같은 가변 저항 메모리를 프로그래밍 하기 위한 장치, 방법, 그리고 시스템이 본 명세서에서 설명되었다. 하나 또는 둘 이상의 실시예가 프로그래밍 작업 중에 선택되지 않은 메모리 셀들과 관련된 역방향 바이어스 누설 전류를 최소로 할 수 있는 프로그래밍 방법의 일부로서 클램프 회로를 포함할 수 있다.
하나 또는 둘 이상의 실시예는 가변 저항 메모리 셀 어레이를 포함할 수 있으며, 상기 가변 저항 메모리 셀은 하나 또는 둘 이상의 데이터 라인들에 연결되고, 한 행 디코더가 상기 어레이의 제 1 측에 연결되며, 한 열 디코더가 상기 어레이의 제 2 측에 연결되고, 상기 어레이의 제 2 측이 상기 제 1 측에 인접해 있으며, 한 갭(gap)이 상기 행 디코더와 열 디코더에 인접하여 위치하고, 그리고 클램프 회로가 프로그래밍 작업 중에 하나 또는 둘 이상의 선택되지 않은 메모리 셀들과 관련된 역방향 바이어스 전압을 조정하도록 구성되며, 상기 클램프 회로가 상기 갭 내에 위치하고 그리고 선택적으로 상기 하나 또는 둘 이상의 데이터 라인에 선택적으로 연결된다.
비록 특정 실시예가 본원 명세서에서 설명되었으나, 당업자라면 동일한 결과를 달성하기 위한 목적의 장치들이 설명된 특정 실시예 대신 사용될 수 있음을 이해 할 것이다. 본 발명은 본원 명세서 다양한 실시예에 대한 수정 및/또는 변경을 커버하는 것이다. 본원 명세서 설명은 설명 목적인 것이지, 제한의 목적이 아닌 것이다. 당업자라면 본원 명세서 실시예들 간의 조합이나 명세서에서 설명되지 않은 다른 실시예가 본원 명세서 설명을 통해 가능한 것임을 알 수 있을 것이다. 본 발명의 다양한 실시예 범위는 명세서에서 설명된 구조와 방법이 사용되는 다른 응용을 포함한다. 따라서, 본 발명의 다양한 실시예 범위는 첨부된 청구범위에 의해 결정되어야 하며, 그 같은 청구범위 균등 범위에 따라 결정되어야 한다.
본 발명 상세한 설명에서, 발명 내용을 명료하게 설명할 목적으로 단일 실시예 내에 다양한 특징들이 함께 포함되었다. 이 같은 설명 방법이 본 발명 실시예가 청구 항 각각에서 명시된 특징 보다 더욱 많은 특징들을 사용해야 하는 것으로 해석되어서는 아니 된다. 그와는 반대로, 다음 청구 항들에서 명시하는 바와 같이, 상기 단일 실시예 모든 특징들 보다 적은 특징에 발명의 보호 범위가 존재하는 것이다. 따라서, 다음 첨부된 바의 청구 범위는 본원 명세서의 일부인 것이며, 청구 항 각각은 그 스스로 단독 실시예로서 존재하는 것이다.

Claims (47)

  1. 메모리 셀들이 하나 또는 둘 이상의 데이터 라인들에 연결된 메모리 셀들 어레이;
    상기 어레이의 제 1 측에 연결된 행 디코더;
    상기 어레이의 제 2 측에 연결된 열 디코더로서, 상기 제 2측이 제 1 측에 인접해 있도록 된 열 디코더;
    상기 행 디코더와 열 디코더에 인접하여 위치한 갭;
    프로그래밍 작업 중에 하나 또는 둘 이상의 선택되지 않은 메모리 셀들과 관련된 역방향 바이어스 전압을 조정하도록 구성된 클램프 회로로서,
    상기 클램프 회로가 상기 갭 내에 위치하며; 그리고
    상기 클램프 회로가 하나 또는 둘 이상의 데이터 라인들에 선택적으로 연결되는 클램프 회로를 포함함을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서, 상기 메모리 셀들이 가변 저항 메모리 셀임을 특징으로 하는 메모리 장치.
  3. 제 2항에 있어서, 상기 가변 저항 메모리 셀들이
    접근 소자; 그리고
    가변 저항 소자를 포함함을 특징으로 하는 메모리 장치.
  4. 제 3항에 있어서, 상기 접근 소자가 다이오드임을 특징으로 하는 메모리 장치.
  5. 제 3항에 있어서, 상기 접근 소자가 쌍극성 접합 트랜지스터(BJT)임을 특징으로 하는 메모리 장치.
  6. 제 2-5항 중 어느 한 항에 있어서, 상기 가변 저항 메모리 셀들이 상 변화 랜덤 액세스 메모리(PCRAM) 셀임을 특징으로 하는 메모리 장치.
  7. 제 6항에 있어서, 상기 PCRAM 셀들이 게르마늄-안티몬- 텔루르 화합물 (GST) 재료를 포함함을 특징으로 하는 메모리 장치.
  8. 제 1-7항 중 어느 한 항에 있어서, 상기 데이터 라인들이 비트 라인임을 특징으로 하는 메모리 장치.
  9. 제 1-8 항 중 어느 한 항에 있어서, 상기 클램프 회로가 하나 또는 둘 이상의 데이터 라인들을 하나 또는 둘 이상의 트랜지스터로 선택적으로 연결시킴을 특징으로 하는 메모리 장치.
  10. 제 9항에 있어서, 하나 또는 둘 이상의 트랜지스터 중 하나 이상이 다음 그룹으로부터 선택됨을 특징으로 하는 메모리 장치.
    제 1 p-채널 금속 산화물 반도체(PMOS) 트랜지스터로서, 제 1 PMOS 트랜지스터 게이트가 접지에 연결되는 트랜지스터;
    제 2 PMOS 트랜지스터로서, 제 2 PMOS 트랜지스터 게이트가 하나 또는 둘 이상의 기준 전압으로 연결되는 트랜지스터;
    후막 산화물 다이오드 연결 n-채널 금속 산화물 반도체(NMOS) 트랜지스터; 그리고
    박막 산화물 다이오드 연결 NMOS 트랜지스터.
  11. 제 10항에 있어서, 상기 NMOS 트랜지스터가 논리(logic)에 의해 선택적으로 연결됨을 특징으로 하는 메모리 장치.
  12. 제 1-11항 중 어느 한 항에 있어서, 클램프 회로가 100 밀리볼트 범위 내로 역방향 바이어스 전압을 조정하도록 구성됨을 특징으로 하는 메모리 장치.
  13. 제 1-12항 중 어느 한 항에 있어서, 상기 클램프 회로가, 하나 또는 둘 이상의 선택되지 않은 메모리 셀들이 접지 가까이로 유지되는 때, 상기 역방향 바이어스 전압과 비교하여 500 밀리볼트 이상 상기 역방향 바이어스 전압을 줄이도록 구성됨을 특징으로 하는 메모리 장치.
  14. 제 13항에 있어서, 상기 클램프 회로가, 하나 또는 둘 이상의 선택되지 않은 메모리 셀들이 접지 가까이로 유지되는 때, 상기 역방향 바이어스 전압과 비교하여 500에서 800 밀리볼트 범위 이내로 상기 역방향 바이어스 전압을 줄이도록 구성됨을 특징으로 하는 메모리 장치.
  15. 제 1-14항 중 어느 한 항에 있어서,
    하나 이상의 공간이 상기 열 디코더를 복수의 부분으로 분리하고; 그리고
    추가의 클램프 회로가 하나 이상의 공간 내에 위치함을 특징으로 하는 메모리 장치.
  16. 가변 저항 메모리 셀들이 하나 또는 둘 이상의 데이터 라인들에 연결된 가변 저항 메모리 셀들로 이루어진 하나 또는 둘 이상의 어레이;
    상기 어레이의 제 1 측에 연결된 하나 또는 둘 이상의 행 디코더;
    상기 어레이의 제 2 측에 연결된 하나 또는 둘 이상의 열 디코더로서, 상기 제 2측이 제 1 측에 인접해 있도록 된 열 디코더;
    상기 행 디코더와 열 디코더에 인접하여 위치한 하나 또는 둘 이상의 갭;
    클램프 회로로서,
    상기 클램프 회로가 상기 하나 또는 둘 이상의 갭 내에 위치하며,
    상기 클램프 회로가 상기 하나 또는 둘 이상의 데이터 라인들에 선택적으로 연결되고 그리고,
    상기 클램프 회로가 하나 또는 둘 이상의 선택 가능한 경로를 포함하며, 선택 논리가 상기 클램프 회로에 연결되어 있는 클램프 회로를 포함함을 특징으로 하는 메모리 장치.
  17. 제 16항에 있어서, 하나 또는 둘 이상의 선택되지 않은 메모리 셀들 연결되는 각기 다른 전압으로 상기 데이터 라인들을 인가시키도록, 상기 하나 또는 둘 이상의 선택 가능한 경로(selectable paths)가 구성됨을 특징으로 하는 메모리 장치.
  18. 제 16항 또는 17항에 있어서, 상기 하나 또는 둘 이상의 경로가,
    상기 하나 또는 둘 이상의 선택되지 않은 메모리 셀들이 연결되는, 한 기준 전압 위의 한 p-채널 금속 산화물 반도체(PMOS) 트랜지스터 역치 전압(Vt)으로 상기 데이터 라인들을 인가 시키도록 구성된 제 1 선택 가능 경로;
    상기 하나 또는 둘 이상의 선택되지 않은 메모리 셀들이 연결되는, 접지 위의 한 PMOS 트랜지스터 역치 전압(Vt)으로 상기 데이터 라인들을 인가 시키도록 구성된 제 2 선택 가능 경로;
    상기 하나 또는 둘 이상의 선택되지 않은 메모리 셀들이 연결되는, 접지 위의 한 후막 산화물 n-채널 금속 산화물 반도체(NMOS) 트랜지스터 전압(Vt)으로 상기 데이터 라인들을 인가 시키도록 구성된 제 3 선택 가능 경로; 그리고
    상기 하나 또는 둘 이상의 선택되지 않은 메모리 셀들이 연결되는, 접지 위의 한 박막 산화물 NMOS Vt로 상기 데이터 라인들을 인가 시키도록 구성된 제 4 선택 가능 경로를 포함함을 특징으로 하는 메모리 장치.
  19. 제 18항에 있어서, 상기 기준 전압이 특정한 역방향 바이어스 전압을 제공하도록 조정됨을 특징으로 하는 메모리 장치.
  20. 제 16-19항 중 어느 한 항에 있어서,
    상기 장치가 가변 저항 메모리 셀들의 두 개 이상의 어레이들을 포함하며; 그리고
    하나 이상의 갭 내에 위치하는 클램프 회로가 둘 이상의 어레이들 가운데 두 개 어레이와 관련된 데이터 라인들에 선택적으로 연결됨을 특징으로 하는 메모리 장치.
  21. 제 16-19항 중 어느 한 항에 있어서,
    상기 장치가 가변 저항 메모리 셀들의 둘 이상의 어레이들을 포함하며; 그리고
    하나 또는 둘 이상의 갭 내에 위치하는 클램프 회로가 하나 또는 둘 이상의 각기 다른 선택 가능 경로를 포함함을 특징으로 하는 메모리 장치.
  22. 제 21항에 있어서,
    제 1 갭 내에 위치하는 클램프 회로가 제 1 선택 가능 경로를 가지며; 그리고
    제 2 갭 내에 위치하는 클램프 회로가 제 2 선택 가능 경로를 가짐을 특징으로 하는 메모리 장치.
  23. 제 22항에 있어서, 상기 제 1 및 제 2 선택 가능 경로가;
    상기 하나 또는 둘 이상의 선택되지 않은 메모리 셀들이 연결되는, 한 기준 전압 위의 한 p-채널 금속 산화물 반도체(PMOS) 트랜지스터 역치 전압(Vt)으로 상기 데이터 라인들을 인가 시키도록 구성된 선택 가능 경로;
    상기 하나 또는 둘 이상의 선택되지 않은 메모리 셀들이 연결되는, 접지 위의 한 PMOS 트랜지스터 전압(Vt)으로 상기 데이터 라인들을 인가 시키도록 구성된 선택 가능 경로;
    상기 하나 또는 둘 이상의 선택되지 않은 메모리 셀들이 연결되는, 접지 위의 한 후막 산화물 n-채널 금속 산화물 반도체(NMOS) 트랜지스터 전압(Vt)으로 상기 데이터 라인들을 인가 시키도록 구성된 선택 가능 경로; 그리고
    상기 하나 또는 둘 이상의 선택되지 않은 메모리 셀들이 연결되는, 접지 위의 한 박막 산화물 NMOS Vt로 상기 데이터 라인들을 인가 시키도록 구성된 선택 가능 경로를 포함함을 특징으로 하는 메모리 장치.
  24. 제 16-23항 중 어느 한 항에 있어서,
    상기 장치가 가변 저항 메모리 셀들의 두 개 이상의 어레이들을 포함하며; 그리고
    하나 또는 둘 이상의 갭 내에 위치하는 클램프 회로가 하나 또는 둘 이상의 경로를 공통으로 포함함을 특징으로 하는 메모리 장치.
  25. 제 16-13항 중 어느 한 항에 있어서,
    상기 장치가 가변 저항 메모리 셀들의 두 개 이상의 어레이들을 포함하며; 그리고
    하나 또는 두 개 이상의 갭 내에 위치하는 클램프 회로가 하나 또는 두 개 이상의 각기 다른 선택 가능 경로, 그리고 공통의 하나 또는 두 개의 선택 가능 경로를 포함함을 특징으로 하는 메모리 장치.
  26. 제 16-25항 중 어느 한 항에 있어서, 하나 또는 두 개 이상의 선택 가능 경로 가운데 하나 이상의 경로가 소스 폴로워 임을 특징으로 하는 메모리 장치.
  27. 가변 저항 메모리 셀들이 하나 또는 둘 이상의 데이터 라인들에 연결되고, 그리고 어레이(array)가 둘 또는 그 이상의 서브 어레이로 나뉘어 지는, 가변 저항 메모리 셀들로 이루어진 어레이;
    상기 어레이의 제 1 측에 연결된 한 행 디코더(row decoder);
    상기 어레이의 제 2 측에 연결된 하나 또는 둘 이상의 열 디코더(column decoder) 로서, 상기 제 2측이 제 1 측에 인접해 있도록 된 열 디코더;

    상기 열 디코더를 복수의 부분으로 분리시키는 하나 또는 둘 이상의 공간(spaces); 그리고
    프로그래밍 작업 중에 하나 또는 둘 이상의 선택되지 않은 메모리 셀들과 관련한 역방향 바이어스 전압을 조정하도록 구성된 클램프 회로로서,
    상기 클램프 회로가 상기 하나 또는 둘 이상의 공간 내에 위치하며,
    상기 클램프 회로가 상기 하나 또는 둘 이상의 데이터 라인들에 선택적으로 연결되고 그리고,
    상기 클램프 회로가 하나 또는 둘 이상의 선택 가능한 경로를 포함하며; 선택 논리가 상기 클램프 회로에 연결되어 있는 클램프 회로를 포함함을 특징으로 하는 메모리 장치.
  28. 제 27항에 있어서, 상기 장치가 상기 행 디코더 그리고 열 디코더에 인접하여 위치한 갭; 그리고 상기 갭 내에 위치한 추가의 클램프 회로를 포함함을 특징
  29. 제 27항 또는 28항에 있어서, 상기 서브 어레이들이 하나 또는 둘 이상의 영역(areas)으로 분리되며,
    상기 하나 또는 둘 이상의 영역이 하나 또는 둘 이상의 공간(spaces)에 인접하여 있고; 그리고
    상기 하나 또는 둘 이상의 영역이 상기 어레이에서 사용하기 위한 회로를 포함함을 특징으로 하는 메모리 장치.
  30. 제 29항에 있어서, 상기 어레이를 동작시키는 데 사용하기 위한 회로는 행 디코더와 감지 증폭기를 포함하는 그룹으로부터 선택된 하나 또는 둘 이상을 포함함을 특징으로 하는 메모리 장치.
  31. 하나 또는 둘 이상의 선택되지 않은 메모리 셀들이 연결되는 한 갭 내에 위치하는 클램프 회로로 하나 또는 둘 이상의 데이터 라인들을 선택적으로 연결시키고, 이때 상기 갭은 하나 또는 둘 이상의 어레이들 제 1 측에 연결된 하나 또는 둘 이상의 행 디코더에 인접하며, 또한 하나 또는 둘 이상의 어레이들 제 2 측에 연결된 하나 또는 둘 이상의 열 디코더에 인접하고; 그리고
    클램프 회로를 이용하여 상기 하나 또는 둘 이상의 데이터 라인들을 한 선택된 전압으로 인가시키며; 이때 상기 하나 또는 둘 이상의 데이터 라인들을 상기 선택된 전압으로 인가시킴으로써 하나 또는 둘 이상의 선택되지 않은 메모리 셀들과 관련한 역방향 바이어스 전압을 조정함을 특징으로 하는 메모리 셀들로 구성된 하나 또는 둘 이상의 어레이들을 동작시키는 방법.
  32. 제 31항에 있어서, 하나 또는 둘 이상의 선택되지 않은 메모리 셀들과 관련된 역방향 바이어스 전압을 100 밀리볼트 범위 내로 조정함을 포함함을 특징으로 하는 메모리 셀들로 구성된 하나 또는 둘 이상의 어레이들을 동작시키는 방법.
  33. 제 31항 또는 32항에 있어서, 상기 하나 또는 둘 이상의 데이터 라인들을 상기 선택된 전압으로 인가 시킴이 상기 클램프 회로와 관련된 하나 또는 둘 이상의 경로를 논리적으로 선택함을 포함하며, 상기 선택된 전압이 상기 논리적으로 선택된 경로에 따라 결정됨을 특징으로 하는 메모리 셀들로 구성된 하나 또는 둘 이상의 어레이들을 동작시키는 방법.
  34. 제 31-33항 중 어느 한 항에 있어서, 상기 하나 또는 둘 이상의 데이터 라인들을 상기 선택된 전압으로 인가 시킴이 상기 메모리 셀들의 프로그래밍 작업 중에 상기 클램프 회로와 관련된 하나 또는 둘 이상의 경로를 논리적으로 선택함을 포함함을 특징으로 하는 메모리 셀들로 구성된 하나 또는 둘 이상의 어레이들을 동작시키는 방법.
  35. 제 31-34항 중 어느 한 항에 있어서, 상기 하나 또는 둘 이상의 데이터 라인들을 상기 선택된 전압으로 인가 시킴이, 한 기준 전압 위의 한 p-채널 금속 산화물 반도체(PMOS) 트랜지스터 역치 전압(Vt)으로 상기 하나 또는 둘 이상의 데이터 라인들을 인가 시킴을 포함함을 특징으로 하는 메모리 셀들로 구성된 하나 또는 둘 이상의 어레이들을 동작시키는 방법.
  36. 제 35항에 있어서, 상기 방법이 상기 메모리 셀들의 프로그래밍 작업 중에 상기 기준 전압을 변경함을 포함함을 특징으로 하는 메모리 셀들로 구성된 하나 또는 둘 이상의 어레이들을 동작시키는 방법.
  37. 제 35항 또는 36항에 있어서, 상기 방법이 상기 기준 전압을 연속적으로 변경시킴을 포함함을 특징으로 하는 메모리 셀들로 구성된 하나 또는 둘 이상의 어레이들을 동작시키는 방법.
  38. 제 35-37항 중 어느 한 항에 있어서, 상기 방법이;
    상기 기준 전압을 제 2 기준 전압으로 변경시키고; 그리고
    하나 또는 둘 이상의 데이터 라인들을 상기 제 2 기준 전압 위의 한 PMOS 트랜지스터Vt 로 인가시킴을 포함함을 특징으로 하는 메모리 셀들로 구성된 하나 또는 둘 이상의 어레이들을 동작시키는 방법.
  39. 제 31-38항 중 어느 한 항에 있어서, 하나 또는 둘 이상의 데이터 라인들을 상기 선택된 전압으로 인가 시킴이 상기 하나 또는 둘 이상의 데이터 라인들을 접지 위의 한 PMOS 트랜지스터Vt 로 인가시킴을 포함함을 특징으로 하는 메모리 셀들로 구성된 하나 또는 둘 이상의 어레이들을 동작시키는 방법.
  40. 제 31-38항 중 어느 한 항에 있어서, 하나 또는 둘 이상의 데이터 라인들을 상기 선택된 전압으로 인가 시킴이 상기 하나 또는 둘 이상의 데이터 라인들을 접지 위의 한 후막 산화물 n-채널 금속 산화물 반도체(NMOS) 트랜지스터 전압(Vt)으로 인가시킴을 포함함을 특징으로 하는 메모리 셀들로 구성된 하나 또는 둘 이상의 어레이들을 동작시키는 방법.
  41. 제 31-38항 중 어느 한 항에 있어서, 하나 또는 둘 이상의 데이터 라인들을 상기 선택된 전압으로 인가 시킴이 상기 하나 또는 둘 이상의 데이터 라인들을 접지 위의 한 박막 산화물 NMOS 트랜지스터 전압(Vt)로 인가시킴을 포함함을 특징으로 하는 메모리 셀들로 구성된 하나 또는 둘 이상의 어레이들을 동작시키는 방법.
  42. 가변 저항 메모리 셀들로 이루어진 하나 또는 둘 이상의 어레이들을 형성하고;
    상기 하나 또는 둘 이상의 어레이들의 제 1 측에 연결된 하나 또는 둘 이상의 행 디코더를 형성하며;
    상기 제 1 측에 인접한 하나 또는 둘 이상의 어레이들의 제 2 측에 연결된 하나 또는 둘 이상의 열 디코더를 형성하고; 그리고
    하나 또는 둘 이상의 행 디코더와 하나 또는 둘 이상의 열 디코더에 인접한 한 갭 내에 클램프 회로를 형성하며;
    이때 상기 클램프 회로가 상기 어레이의 프로그래밍 중에 하나 또는 둘 이상의 선택되지 않은 메모리 셀들과 관련된 역방향 바이어스 전압을 조정하도록 구성되고; 그리고
    상기 클램프 회로가 복수의 데이터 라인들과 선택적으로 연결될 수 있음을 특징으로 하는 메모리 셀들로 구성된 하나 또는 둘 이상의 어레이들을 동작시키는 방법.
  43. 제 42항에 있어서, 상기 방법이 상기 하나 또는 둘 이상의 열 디코더를 하나 또는 둘 이상의 부분으로 분리시키는 하나 또는 둘 이상의 공간 내에 상기 클램프 회로를 형성시킴을 포함함을 특징으로 하는 메모리 셀들로 구성된 하나 또는 둘 이상의 어레이들을 동작시키는 방법.
  44. 프로세서;
    상기 프로세서에 연결된 메모리 장치로서, 상기 메모리 장치가,
    하나 또는 둘 이상의 라인들에 연결된 메모리 셀들로 구성된 하나 또는 둘 이상의 어레이들, 그리고 한 갭 내에 위치하는 클램프 회로를 포함하며, 이때 상기 갭은 하나 또는 둘 이상의 어레이들 제 1 측에 연결된 하나 또는 둘 이상의 행 디코더, 그리고 하나 또는 둘 이상의 어레이들 제 2 측에 연결된 하나 또는 둘 이상의 열 디코더에 인접해 있고, 그리고 상기 클램프 회로가 상기 하나 또는 둘 이상의 데이터 라인들에 선택적으로 연결되어 있는 메모리 장치; 그리고
    상기 메모리 장치에 연결된 제어 회로를 포함함을 특징으로 하는 메모리 시스템.
  45. 제 44항에 있어서,
    상기 메모리 장치가 하나 또는 둘 이상의 열 디코더 부분들을 분리시키는 하나 또는 둘 이상의 공간들을 포함하며; 그리고
    추가의 클램프 회로가 상기 하나 또는 둘 이상의 공간들 내에 위치함을 특징으로 하는 메모리 시스템.
  46. 제 44항 또는 45항에 있어서, 상기 클램프 회로가 상기 열 디코더 내에 위치한 회로에 의해 상기 하나 또는 둘 이상의 데이터 라인들로 선택적으로 연결됨을 특징으로 하는 메모리 시스템.
  47. 제 45항에 있어서, 상기 열 디코더 내에 위치한 회로가
    한 글로벌 라인, 하나 또는 둘 이상의 트랜지스터, 그리고 하나 또는 둘 이상의 멀티 플렉서에 연결된 논리 입력을 포함하며;
    상기 글로벌 데이터 라인이 하나 또는 둘 이상의 데이터 라인들로 분할 되고; 그리고
    상기 하나 또는 둘 이상의 데이터 라인들이 하나 또는 둘 이상의 멀티플렉서에 연결되며;
    상기 하나 또는 둘 이상의 트랜지스터가 한 풀 다운 라인에 연결되고; 상기 하나 또는 둘 이상의 트랜지스터가 상기 하나 또는 둘 이상의 멀티플렉서에 연결되며; 그리고 상기 하나 또는 둘 이상의 트랜지스터가 한 풀 다운 라인에 연결되고, 이때 상기 풀 다운 라인이 상기 클램프 회로에 연결되며; 그리고
    상기 논리 입력 신호가 상기 트랜지스터들을 온(on) 또는 오프(off) 하도록 사용될 수 있음을 특징으로 하는 메모리 시스템.
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