JP2011523488A - 逆バイアス漏れを緩和するシステム及び方法 - Google Patents
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Abstract
Description
結論
Claims (47)
- 1つ以上のデータ線に結合されるメモリセルのアレイと、
前記アレイの1次側に接続される横列デコーダと、
前記アレイの2次側に接続され、前記2次側が前記1次側に隣接する、縦列デコーダと、
前記横列デコーダ及び前記縦列デコーダの隣に配置される間隙と、
プログラム動作中に、1つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御するように構成されるクランプ回路であって、
前記クランプ回路が、前記間隙内に配置され、
前記クランプ回路が、前記1つ以上のデータ線に選択的に結合される、
クランプ回路と
を含む、メモリデバイス。 - 前記メモリセルが、抵抗可変メモリセルである、請求項1に記載のデバイス。
- 前記抵抗可変メモリセルが、
アクセスデバイスと、
抵抗可変要素と
を含む、請求項2に記載のデバイス。 - 前記アクセスデバイスが、ダイオードである、請求項3に記載のデバイス。
- 前記アクセスデバイスが、バイポーラ接合トランジスタ(BJT)である、請求項3に記載のデバイス。
- 前記抵抗可変メモリセルが、相変化ランダムアクセスメモリ(PCRAM)セルである、請求項2〜5のいずれか1項に記載のデバイス。
- 前記PCRAMセルが、ゲルマニウム−アンチモン−テルル化合物(GST)材料を含む、請求項6に記載のデバイス。
- 前記データ線がビット線である、請求項1〜7のいずれか1項に記載のデバイス。
- 前記クランプ回路が、前記1つ以上のデータ線を1つ以上のトランジスタに選択的に結合する、請求項1〜8のいずれか1項に記載のデバイス。
- 前記1つ以上のトランジスタのうちの少なくとも1つが、
そのゲートが接地される、第1p−チャンネル金属酸化物半導体(PMOS)トランジスタと、
そのゲートが1つ以上の参照電圧に結合される、第2PMOSトランジスタと、
厚膜酸化物のダイオード接続n−チャンネル金属酸化物半導体(NMOS)トランジスタと、
薄膜酸化物のダイオード接続NMOSトランジスタと
から成る群から選択される、請求項9に記載のデバイス。 - 前記NMOSトランジスタが、ロジックにより選択的に結合される、請求項10に記載のデバイス。
- 前記クランプ回路が、約100ミリボルトの範囲内で前記逆バイアス電圧を制御するように構成される、請求項1〜11のいずれか1項に記載のデバイス。
- 前記クランプ回路が、前記1つ以上の選択されていないメモリセルが接地付近に保持されている場合の前記逆バイアス電圧と比べて、少なくとも500ミリボルトだけ前記逆バイアス電圧を低減するように構成される、請求項1〜12のいずれか1項に記載のデバイス。
- 前記クランプ回路が、前記1つ以上の選択されていないメモリセルが接地付近に保持されている場合の前記逆バイアス電圧と比べて、約500ミリボルト〜約800ミリボルトの範囲内で前記逆バイアス電圧を低減するように構成される、請求項1〜13のいずれか1項に記載のデバイス。
- 少なくとも1つの空間が、前記縦列デコーダを複数の部分に分離し、
追加のクランプ回路が、前記少なくとも1つの空間内に配置される、
請求項1〜14のいずれか1項に記載のデバイス。 - 1つ以上のデータ線に結合される抵抗可変メモリセルの1つ以上のアレイと、
前記アレイの1次側に接続される1つ以上の横列デコーダと、
前記アレイの2次側に接続され、前記2次側が前記1次側に隣接する、1つ以上の縦列デコーダと、
前記横列デコーダ及び前記縦列デコーダの隣に配置される1つ以上の間隙と、
前記1つ以上の間隙内に配置され、
前記1つ以上のデータ線に選択的に結合され、
1つ以上の選択可能な経路を含む、
クランプ回路と、
前記クランプ回路に結合される選択ロジックと
を含む、メモリデバイス。 - 異なる前記1つ以上の選択可能な経路が、前記1つ以上の選択されていないメモリセルが結合される前記データ線に、異なる電圧を引くように構成される、請求項16に記載のデバイス。
- 前記1つ以上の選択可能な経路が、
前記1つ以上の選択されていないメモリセルが結合される前記データ線に、参照電圧よりもp−チャンネル金属酸化物半導体(PMOS)トランジスタの閾電圧(Vt)の約1つ分上を引くように構成される第1選択可能経路と、
前記1つ以上の選択されていないメモリセルが結合される前記データ線に、接地よりもPMOSトランジスタのVtの約1つ分上を引くように構成される第2選択可能経路と、
前記1つ以上の選択されていないメモリセルが結合される前記データ線に、接地よりも厚膜酸化物のn−チャンネル金属酸化半導体(NMOS)トランジスタのVtの約1つ分上を引くように構成される第3選択可能経路と、
前記1つ以上の選択されていないメモリセルが結合される前記データ線に、接地よりも薄膜酸化物NMOSのVtの約1つ分上を引くように構成される第4選択可能経路と
を含む、請求句16〜17のいずれか1項に記載のデバイス。 - 特定の逆バイアス電圧を与えるように、前記参照電圧を調節することができる、請求項18に記載のデバイス。
- 前記デバイスが、抵抗可変メモリセルの少なくとも2つのアレイを含み、
少なくとも1つの間隙内に配置される前記クランプ回路が、前記少なくとも2つのアレイのうちの2つに関連するデータ線に選択的に結合される、
請求項16〜19のいずれか1項に記載のデバイス。 - 前記デバイスが、抵抗可変メモリセルの少なくとも2つのアレイを含み、
異なる前記1つ以上の間隙内に配置される前記クランプ回路が、1つ以上の異なる選択可能経路を含む、
請求項16〜19のいずれか1項に記載のデバイス。 - 第1間隙内に配置される前記クランプ回路が、第1選択可能経路を有し、
第2間隙内に配置される前記クランプ回路が、第2選択可能経路を有する、
請求項21に記載のデバイス。 - 前記第1及び第2選択可能経路が、
前記1つ以上の選択されていないメモリセルが結合される前記データ線に、参照電圧よりもp−チャンネル金属酸化物半導体(PMOS)トランジスタの閾電圧(Vt)の約1つ分上を引くように構成される選択可能経路と、
前記1つ以上の選択されていないメモリセルが結合される前記データ線に、接地よりもPMOSトランジスタのVtの約1つ分上を引くように構成される選択可能経路と、
前記1つ以上の選択されていないメモリセルが結合される前記データ線に、接地よりも厚膜酸化物n−チャンネル金属酸化物半導体(NMOS)トランジスタのVtの約1つ分上を引くように構成される選択可能経路と、
前記1つ以上の選択されていないメモリセルが結合される前記データ線に、接地よりも薄膜酸化物NMOSのVtの約1つ分上を引くように構成される選択可能経路と
から成る群から選択される、請求項22に記載のデバイス。 - 前記デバイスが、抵抗可変メモリセルの少なくとも2つのアレイを含み、
異なる前記1つ以上の間隙内に配置される前記クランプ回路が、1つ以上の選択可能な共通経路を含む、
請求項16〜23のいずれか1項に記載のデバイス。 - 前記デバイスが、抵抗可変メモリセルの少なくとも2つのアレイを含み、
異なる前記1つ以上の間隙内に配置される前記クランプ回路が、
1つ以上の異なる選択可能な経路と、
1つ以上の選択可能な共通経路と
を含む、
請求項16〜23のいずれか1項に記載のデバイス。 - 前記1つ以上の選択可能な経路のうちの少なくとも1つが、ソースフォロワである、請求項16〜25のいずれ1項に記載のデバイス。
- 抵抗可変メモリセルのアレイであって、
前記抵抗可変メモリセルが、1つ以上のデータ線に結合され、
前記アレイが、2つ以上のサブアレイに分割される、
アレイと、
前記アレイの1次側に接続される横列デコーダと、
前記アレイの2次側に接続され、前記2次側が前記1次側に隣接する、縦列デコーダと、
前記縦列デコーダを複数の部分に分割する1つ以上の空間と、
プログラム動作中に、1つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御するように構成されるクランプ回路であって、
前記クランプ回路が、前記1つ以上の空間内に配置され、
前記クランプ回路が、前記1つ以上のデータ線に選択的に結合され、
前記クランプ回路が、1つ以上の選択可能な経路を含む、
クランプ回路と、
前記クランプ回路に結合される選択ロジックと
を含む、メモリデバイス。 - 前記デバイスが、
前記横列デコーダ及び前記縦列デコーダの隣に配置される間隙と、
前記間隙内に配置される追加のクランプ回路と
を含む、請求項27に記載のデバイス。 - 前記サブアレイが、1つ以上の領域により分離され、
前記1つ以上の領域が、前記1つ以上の空間に隣接し、
前記1つ以上の領域が、前記アレイを動作させるのに利用される回路を含む、
請求項27〜28のいずれか1項に記載のデバイス。 - 前記アレイを動作させるのに利用される前記回路が、縦列デコーダとセンスアンプとを含む群から選択される1つ以上のものを含む、請求項29に記載のデバイス。
- メモリセルの1つ以上のアレイを動作させる方法であって、
1つ以上の選択されていないメモリセルが結合される1つ以上のデータ線を、前記1つ以上のアレイの1次側に接続される1つ以上の横列デコーダ、及び、前記1つ以上のアレイの2次側に接続される1つ以上の縦列デコーダに隣接する間隙内に配置されるクランプ回路に選択的に結合することと、
前記クランプ回路を用いて、前記1つ以上のデータ線に選択された電圧を引くことと
を含み、
前記1つ以上のデータ線に前記選択された電圧を引くことにより、前記1つ以上の選択されていないメモリセルに関連する逆バイアス電圧が制御される、
方法。 - 前記方法が、約100ミリボルトの範囲内で、前記1つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御することを含む、請求項31に記載の方法。
- 前記1つ以上のデータ線に前記選択された電圧を引くことが、前記クランプ回路に関連する1つ以上の経路を論理的に選択することを含み、前記選択された電圧が、前記論理的に選択された経路に依存する、請求項31〜32のいずれか1項に記載の方法。
- 前記1つ以上のデータ線に前記選択された電圧を引くことが、前記メモリセルにプログラムする動作の間に、前記クランプ回路に関連する1つ以上の経路を論理的に選択することを含む、請求項31〜33のいずれか1項に記載の方法。
- 前記1つ以上のデータ線に前記選択された電圧を引くことが、前記1つ以上のデータ線に、参照電圧よりもp−チャンネル金属酸化物半導体(PMOS)トランジスタの閾電圧(Vt)の約1つ分上を引くことを含む、請求項31〜34のいずれか1項に記載の方法。
- 前記方法が、前記メモリセルにプログラムする動作の間に、前記参照電圧を変えることを含む、請求項35に記載の方法。
- 前記方法が、前記参照電圧を遂次的に変えることを含む、請求項35〜36のいずれか1項に記載の方法。
- 前記方法が、
前記参照電圧を第2参照電圧に変えることと、
前記1つ以上のデータ線に、前記第2参照電圧よりもPMOSトランジスタのVtの約1つ分上を引くことと
を含む、請求項35〜37のいずれか1項に記載の方法。 - 前記1つ以上のデータ線に前記選択された電圧を引くことが、前記1つ以上のデータ線に、接地よりもPMOSトランジスタのVtの約1つ分上を引くことを含む、請求項31〜38のいずれか1項に記載の方法。
- 前記1つ以上のデータ線に前記選択された電圧を引くことが、前記1つ以上のデータ線に、接地よりも厚膜酸化物n−チャンネル半導体(NMOS)トランジスタのVtの約1つ分上を引くことを含む、請求項31〜38のいずれか1項に記載の方法。
- 前記1つ以上のデータ線に前記選択された電圧を引くことが、前記1つ以上のデータ線に、接地よりも薄膜酸化物NMOSトランジスタのVtの約1つ分上を引くことを含む、請求項31〜38のいずれか1項に記載の方法。
- 抵抗可変メモリセルの1つ以上のアレイを形成することと、
前記1つ以上のアレイの1次側に接続される1つ以上の横列デコーダを形成することと、
前記1つ以上のアレイの、前記1次側に隣接する2次側に接続される1つ以上の縦列デコーダを形成することと、
前記1つ以上の横列デコーダ及び前記1つ以上の縦列デコーダに隣接する間隙内にクランプ回路を形成することであって、
前記クランプ回路が、前記アレイにプログラムする動作の間に、1つ以上の選択されていないメモリセルに関連する逆バイアス電圧を制御するように構成され、
前記クランプ回路が、複数のデータ線に選択的に結合できる、
クランプ回路を形成することと
を含む、メモリデバイスを形成する方法。 - 前記方法が、前記1つ以上の縦列デコーダを1つ以上の部分に分離する1つ以上の空間内に、前記クランプ回路を形成することを含む、請求項42に記載の方法。
- プロセッサと、
前記プロセッサに結合されたメモリデバイスであって、前記メモリデバイスが、
1つ以上のデータ線に結合されるメモリセルの1つ以上のアレイと、
間隙内に配置されるクランプ回路であって、
前記間隙が、前記1つ以上のアレイの1次側に接続される1つ以上の横列デコーダ、及び、前記1つ以上のアレイの2次側に接続される縦列デコーダに隣接し、
前記クランプ回路が、前記1つ以上のデータ線に選択的に結合される、
クランプ回路と
を含む、メモリデバイスと、
前記メモリデバイスに関連する制御回路と
を含む、メモリシステム。 - 前記メモリデバイスが、前記1つ以上の縦列デコーダの部分を分離する1つ以上の空間を含み、
追加のクランプ回路が、前記1つ以上の空間内に配置される、
請求項44に記載のシステム。 - 前記クランプ回路が、前記縦列デコーダ内に配置される回路により、前記1つ以上のデータ線に選択的に結合される、請求項44〜45のいずれか1項に記載のシステム。
- 前記縦列デコーダ内に配置される前記回路が、
前記1つ以上のデータ線に分割され、
前記1つ以上のデータ線が1つ以上のマルチプレクサに結合される、
グローバルデータ線と、
前記1つ以上のデータ線に結合され、
前記1つ以上のマルチプレクサに結合され、
前記クランプ回路に結合されるプルダウン線に結合され、前記プルダウン線が前記クランプ回路に結合される、
1つ以上のトランジスタと、
前記1つ以上のマルチプレクサに結合される論理入力であって、前記論理信号を利用して前記トランジスタをオン又はオフすることができる、論理入力と
を含む、請求項46に記載のシステム。
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