JPH0442495A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0442495A JPH0442495A JP2149509A JP14950990A JPH0442495A JP H0442495 A JPH0442495 A JP H0442495A JP 2149509 A JP2149509 A JP 2149509A JP 14950990 A JP14950990 A JP 14950990A JP H0442495 A JPH0442495 A JP H0442495A
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Classifications
-
- G—PHYSICS
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- G11C—STATIC STORES
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-
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- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置に関し、特に、バイポーラトラ
ンジスタを用いたスタテック型半導体記憶装置（以下、
ＳＲＡＭと称す）に関する。
ンジスタを用いたスタテック型半導体記憶装置（以下、
ＳＲＡＭと称す）に関する。
［従来の技術］
半導体記憶装置には、書込まれたデータが電源が切られ
ない限り保持されるＳＲＡＭがある。ＳＲＡＭは、ＭＯ
Ｓトランジスタを構成素子とするＭＯＳＳＲＡＭと、バ
イポーラトランジスタを構成素子とするバイポーラＳＲ
ＡＭとに分類される。
ない限り保持されるＳＲＡＭがある。ＳＲＡＭは、ＭＯ
Ｓトランジスタを構成素子とするＭＯＳＳＲＡＭと、バ
イポーラトランジスタを構成素子とするバイポーラＳＲ
ＡＭとに分類される。
バイポーラＳＲＡＭは、ＭＯＳＳＲＡＭよりも高速に動
作するため、ＣＰＵ （中央演算処理装置）の中枢部分
など、特に高速動作を要求される部分に用いられる。第
４図は、バイポーラＳＲＡＭのチップの全体構成を示す
概略ブロック図である。
作するため、ＣＰＵ （中央演算処理装置）の中枢部分
など、特に高速動作を要求される部分に用いられる。第
４図は、バイポーラＳＲＡＭのチップの全体構成を示す
概略ブロック図である。
第４図を参照して、バイポーラＳＲＡＭ１００は、メモ
リアレイ１と、ロウアドレスバッファ。
リアレイ１と、ロウアドレスバッファ。
デコーダ２と、コラムアドレスバッファ・デコーダ３と
、読出し／書込み回路４と、センスアンプ５と、出力バ
ッファ６と、ワード線放電回路・保持電流制御回路７と
、読出／書込み制御回路８とを含む。バイポーラＳＲＡ
Ｍ１００は、さらに、外部から与えられるロウアドレス
信号を受けるためのロウアドレス端子ＴＡｘと、外部か
ら与えられるコラムアドレス信号を受けるコラムアドレ
ス端子ＴＡＹと、外部から与えられる書込みデータを受
ける入力データ端子ＴＯ＋ と、外部から与えられる書
込み制御信号を開ける制御端子ＴＣＴＬと、読出しデー
タを外部に出力するためのデータ出力端子ＴＤｏとを含
む。
、読出し／書込み回路４と、センスアンプ５と、出力バ
ッファ６と、ワード線放電回路・保持電流制御回路７と
、読出／書込み制御回路８とを含む。バイポーラＳＲＡ
Ｍ１００は、さらに、外部から与えられるロウアドレス
信号を受けるためのロウアドレス端子ＴＡｘと、外部か
ら与えられるコラムアドレス信号を受けるコラムアドレ
ス端子ＴＡＹと、外部から与えられる書込みデータを受
ける入力データ端子ＴＯ＋ と、外部から与えられる書
込み制御信号を開ける制御端子ＴＣＴＬと、読出しデー
タを外部に出力するためのデータ出力端子ＴＤｏとを含
む。
メモリアレイ１は、行方向および列方向にマトリクス状
に配列されたメモリセルＭＣと、各行ごとに設けられる
２本のワード線ＷＰおよびＷＮと、各列ごとに設けられ
るビット線対ＢＰとを含む。
に配列されたメモリセルＭＣと、各行ごとに設けられる
２本のワード線ＷＰおよびＷＮと、各列ごとに設けられ
るビット線対ＢＰとを含む。
ビット線対ＢＰは各々２本のビット線ＢＴＬおよびＢＴ
Ｒとを含む。ワード線放電回路・保持電流制御回路７に
は、ビット線ＷＮが接続される。ロウアドレスバッファ
・デコーダ２には一方のワード線ＷＰのみが接続される
。
Ｒとを含む。ワード線放電回路・保持電流制御回路７に
は、ビット線ＷＮが接続される。ロウアドレスバッファ
・デコーダ２には一方のワード線ＷＰのみが接続される
。
次に、メモリセルＭＣの内部構成および基本動作原理に
ついて説明する。第５図はバイポーラＳＲＡＭのメモリ
セルの基本構成を示す回路図である。第５図を参照して
、メモリセルＭＣは互いに交差接続された２つのＮＰＮ
型マルチエミッタトランジスタＱＭＬおよびＱＭＲと、
負荷ＲＭＬおよびＲＭＲとを含む。負荷ＲＭＬは、トラ
ンジスタＱＭＬのコレクタとこのメモリセルＭＣに対応
するワード線ＷＰとの間に設けられる。同様に、負荷Ｒ
ＭＲは、トランジスタＱＭＲのコレクタと前記対応する
ワード線ＷＰとの間に設けられる。
ついて説明する。第５図はバイポーラＳＲＡＭのメモリ
セルの基本構成を示す回路図である。第５図を参照して
、メモリセルＭＣは互いに交差接続された２つのＮＰＮ
型マルチエミッタトランジスタＱＭＬおよびＱＭＲと、
負荷ＲＭＬおよびＲＭＲとを含む。負荷ＲＭＬは、トラ
ンジスタＱＭＬのコレクタとこのメモリセルＭＣに対応
するワード線ＷＰとの間に設けられる。同様に、負荷Ｒ
ＭＲは、トランジスタＱＭＲのコレクタと前記対応する
ワード線ＷＰとの間に設けられる。
トランジスタＱＭＬの一方のエミッタおよび、トランジ
スタＱＭＲの一方のエミッタはこのメモリセルＭＣに対
応するもう一方のワード線ＷＮに共通に接続される。ト
ランジスタＱＭＬのもう一方のエミッタは、このメモリ
セルＭＣに対応するビット線ＢＴＬに接続される。トラ
ンジスタＱＭＲのもう一方のエミッタは、このメモリセ
ルＭＣに対応するもう一方のビット線ＢＴＲに接続され
る。
スタＱＭＲの一方のエミッタはこのメモリセルＭＣに対
応するもう一方のワード線ＷＮに共通に接続される。ト
ランジスタＱＭＬのもう一方のエミッタは、このメモリ
セルＭＣに対応するビット線ＢＴＬに接続される。トラ
ンジスタＱＭＲのもう一方のエミッタは、このメモリセ
ルＭＣに対応するもう一方のビット線ＢＴＲに接続され
る。
以下の説明においては、ワード線ＷＰを正側ワード線と
呼び、ワード線ＷＮを負側ワード線と呼ぶ。
呼び、ワード線ＷＮを負側ワード線と呼ぶ。
負荷ＲＭＬとトランジスタＱＭＬとの接続点および、負
荷ＲＭＲとトランジスタＱＭＲとの接続点にデータに応
じた相補的な電位が保持される。
荷ＲＭＲとトランジスタＱＭＲとの接続点にデータに応
じた相補的な電位が保持される。
そこで、以下、負荷ＲＭＬとトランジスタＱＭＬとの接
続点および、負荷ＲＭＲとトランジスタＱＭＲとの接続
点を各々記憶ノードＮＬおよびＮＲと呼ぶ。
続点および、負荷ＲＭＲとトランジスタＱＭＲとの接続
点を各々記憶ノードＮＬおよびＮＲと呼ぶ。
今、記憶ノードＮＬおよびＮＲにそれぞれ論理レベル“
Ｈ″に対応する正側ワード線ＷＰの電位ｖＮ８および論
理レベル“Ｌ″に対応する電位ＶＮＬが保持されている
と仮定する。このメモリセルＭＣからデータを読出す場
合、このメモリセルＭＣに対応する正側ワード線ＷＰの
電位は高電位ＶＮ （たとえば−１゜ＯＶ）に引き上
げられる。
Ｈ″に対応する正側ワード線ＷＰの電位ｖＮ８および論
理レベル“Ｌ″に対応する電位ＶＮＬが保持されている
と仮定する。このメモリセルＭＣからデータを読出す場
合、このメモリセルＭＣに対応する正側ワード線ＷＰの
電位は高電位ＶＮ （たとえば−１゜ＯＶ）に引き上
げられる。
また、ビット線ＢＴＬおよびＢＴＲがそれぞれ定電流源
ＩＲＷＬおよびＩＲＷＲに接続される。ワード線ＷＰの
電位上昇によって、記憶ノードＮＬの電位は正側ワード
線ＷＰとほぼ同電位ｖＨまで引き上げられる。同時に、
記憶ノードＮＲの電位もノードＮＬの電位ｖＨよりも低
い一定電位ｖＬ（たとえば−２，ＯＶ）に引き上げられ
る。さて、ビット線ＢＴＬは、読出しおよび書込みのた
めのＮＰＮ型トランジスタＱＲＷＬを介して電源ＶｃＣ
に接続される。同様に、もう一方のビット線ＢＴＲはＮ
ＰＮ型トランジスタＱＲＷＲを介して電源ＶｅＣに接続
される。データ書込み時には、トランジスタＱＲＷＬお
よびＱＲＷＲのベースに読出し基準電位ｖ、Ｄが与えら
れる。読出し基準電位ｖ、ｏはＨレベルに対応する電位
■。とＬレベルに対応する電位ｖＬとの中間付近の電位
（たとえば−１，６Ｖ程度）である。一方、メモリセル
ＭＣにおいて、トランジスタＱＭＬのベースおよびトラ
ンジスタＱＭＲのベースにはそれぞれ、記憶ノードＮＲ
の電位ｖＬおよび記憶ノードＮＬの電位ｖＨが与えられ
る。
ＩＲＷＬおよびＩＲＷＲに接続される。ワード線ＷＰの
電位上昇によって、記憶ノードＮＬの電位は正側ワード
線ＷＰとほぼ同電位ｖＨまで引き上げられる。同時に、
記憶ノードＮＲの電位もノードＮＬの電位ｖＨよりも低
い一定電位ｖＬ（たとえば−２，ＯＶ）に引き上げられ
る。さて、ビット線ＢＴＬは、読出しおよび書込みのた
めのＮＰＮ型トランジスタＱＲＷＬを介して電源ＶｃＣ
に接続される。同様に、もう一方のビット線ＢＴＲはＮ
ＰＮ型トランジスタＱＲＷＲを介して電源ＶｅＣに接続
される。データ書込み時には、トランジスタＱＲＷＬお
よびＱＲＷＲのベースに読出し基準電位ｖ、Ｄが与えら
れる。読出し基準電位ｖ、ｏはＨレベルに対応する電位
■。とＬレベルに対応する電位ｖＬとの中間付近の電位
（たとえば−１，６Ｖ程度）である。一方、メモリセル
ＭＣにおいて、トランジスタＱＭＬのベースおよびトラ
ンジスタＱＭＲのベースにはそれぞれ、記憶ノードＮＲ
の電位ｖＬおよび記憶ノードＮＬの電位ｖＨが与えられ
る。
トランジスタＱＭＬとトランジスタＱＲＷＬとは定電流
源Ｉ ＲＷＬに対してＥＣＬ （ｅｍｉ ｔ ｔｅｒ
ｃｏｕｐｌｅｄ ｌｏｇｉｃ）を構成するので、ト
ランジスタＱＭＬのベース電位Ｖ、よりも高い電位ｖ鼠
ひをベースに受けるトランジスタＱＲＷＬが導通する。
源Ｉ ＲＷＬに対してＥＣＬ （ｅｍｉ ｔ ｔｅｒ
ｃｏｕｐｌｅｄ ｌｏｇｉｃ）を構成するので、ト
ランジスタＱＭＬのベース電位Ｖ、よりも高い電位ｖ鼠
ひをベースに受けるトランジスタＱＲＷＬが導通する。
これによって、ビット線ＢＴＬには電源ＶＣＣからトラ
ンジスタＱＲＷＬを介して電流が流れるので、ビット線
ＢＴＬの電位はトランジスタＱＲＷＬのベース電位ＶＩ
Ｄよりもトランジスタのベース−エミッタ間？ｌｔ圧Ｖ
Ｂ Ｅ（＃０．８Ｖ）分だけ低い電位（−１，６Ｖ−
０゜８Ｖ−−２，４Ｖ）となる。同様に、トランジスタ
ＱＭＲとトランジスタＱＲＷＲとは定電流源ＩＲＷＲに
対してＥＣＬを構成する。トランジスタＱＭＲは記憶ノ
ードＮＬよりＨレベルの電位ｖＨをベースに受ける。し
たがって、このＥＣＬにおいてはトランジスタＱＭＲが
導通する。これによって、ビット線ＢＴＲにはＨレベル
の電位にある正側ワード線ＷＰから負荷ＲＭＲおよびト
ランジスタＱＭＲを介して電流が流れるので、ビット線
ＢＴＨの電位はトランジスタＱＭＲのベース電位ｖ８よ
りもトランジスタのベース・エミッタ間電圧ＶｌＩＥ分
だけ低い電位（−１，０Ｖ−０，８Ｖ−−１，８Ｖ）と
なる。
ンジスタＱＲＷＬを介して電流が流れるので、ビット線
ＢＴＬの電位はトランジスタＱＲＷＬのベース電位ＶＩ
Ｄよりもトランジスタのベース−エミッタ間？ｌｔ圧Ｖ
Ｂ Ｅ（＃０．８Ｖ）分だけ低い電位（−１，６Ｖ−
０゜８Ｖ−−２，４Ｖ）となる。同様に、トランジスタ
ＱＭＲとトランジスタＱＲＷＲとは定電流源ＩＲＷＲに
対してＥＣＬを構成する。トランジスタＱＭＲは記憶ノ
ードＮＬよりＨレベルの電位ｖＨをベースに受ける。し
たがって、このＥＣＬにおいてはトランジスタＱＭＲが
導通する。これによって、ビット線ＢＴＲにはＨレベル
の電位にある正側ワード線ＷＰから負荷ＲＭＲおよびト
ランジスタＱＭＲを介して電流が流れるので、ビット線
ＢＴＨの電位はトランジスタＱＭＲのベース電位ｖ８よ
りもトランジスタのベース・エミッタ間電圧ＶｌＩＥ分
だけ低い電位（−１，０Ｖ−０，８Ｖ−−１，８Ｖ）と
なる。
逆に記憶ノードＮＬおよびＮＲに保持されている電位が
各々ＬレベルおよびＨレベルであれば、ビットＩＪＢＴ
Ｌ側においてメモリセルＭＣのトランジスタＱＭＬが導
通し、ビット線ＢＴＲ側においてトランジスタＱＲＷＲ
が導通する。したがって、この場合には、ビット線ＢＴ
Ｌの電位が−１゜８ｖとなり、ビット線ＢＴＲの電位−
２゜４ｖとなる。つまり、負荷ＲＭＬおよびトランジス
タＱＭＬの直列接続回路は記憶ノードＮＲの電位を反転
してビット線ＢＴＬに出力するインバータＩＬを構成す
る。同様に、負荷ＲＭＲおよびトランジスタＱＭＲの直
列接続回路は、記憶ノードＮＬの電位を反転してビット
線ＢＴＲに出力するインバータＩＲを構成する。この結
果、データ読出し時にはＢＴＬおよびＢＴＲ間に電位差
が生じる。この電位差を第４図におけるセンスアンプ５
が検知して、選択されたメモリセルＭＣの記憶データを
得る。
各々ＬレベルおよびＨレベルであれば、ビットＩＪＢＴ
Ｌ側においてメモリセルＭＣのトランジスタＱＭＬが導
通し、ビット線ＢＴＲ側においてトランジスタＱＲＷＲ
が導通する。したがって、この場合には、ビット線ＢＴ
Ｌの電位が−１゜８ｖとなり、ビット線ＢＴＲの電位−
２゜４ｖとなる。つまり、負荷ＲＭＬおよびトランジス
タＱＭＬの直列接続回路は記憶ノードＮＲの電位を反転
してビット線ＢＴＬに出力するインバータＩＬを構成す
る。同様に、負荷ＲＭＲおよびトランジスタＱＭＲの直
列接続回路は、記憶ノードＮＬの電位を反転してビット
線ＢＴＲに出力するインバータＩＲを構成する。この結
果、データ読出し時にはＢＴＬおよびＢＴＲ間に電位差
が生じる。この電位差を第４図におけるセンスアンプ５
が検知して、選択されたメモリセルＭＣの記憶データを
得る。
このメモリセルＭＣにデータを書込む場合には、正側ワ
ード線ＷＰの電位を高電位■８に引上げるとともに、ト
ランジスタＱＲＷＬおよびＱ ＲＷＲのベースに書込ま
れるべきデータに応じた相補的な電位が与えられる。今
、このメモリセルＭＣに既にデータが書込まれており、
記憶ノードＮＬおよびＮＲの電位がＨレベルおよびＬレ
ベルであった場合を想定する。この場合、トランジスタ
ＱＭＬおよびＱＭＲはＥＣＬを構成するので、トランジ
スタＱＭＬがＯＦＦ状態となり、もう一方のトランジス
タＱＭＲがＯＮ状態となる。このメモリセルＭＣに、現
在書込まれているデータと逆のデータを書込む場合、す
なわち、記憶ノードＮＬおよびＮＲの電位を各々Ｌレベ
ルおよびＨレベルに反転させる場合、トランジスタＱＲ
ＷＬのベースに記憶ノードＮＲの保持電位ＶＬよりも低
い電位Ｖｗｃ（通常−２，４Ｖ）が与えられ、トランジ
スタＱＲＷＲのベースに記憶ノードＮＬの保持電位ｖＨ
よりも高い電位ＶｖＨ（通常−０，８Ｖ）が与えられる
。これによって、トランジスタＱＭＬおよびＱＲＷＬの
うちトランジスタＱＭＬがＯＦＦ状態からＯＮ状態に切
換わり、トランジスタＱＲＷＬはＯＦＦ状態となる。一
方、トランジスタＱＭＲおよびＱＲＷＲのうちトランジ
スタＱＭＲがＯＮ状態からＯＦＦ状態に切換わり、トラ
ンジスタＱＲＷＲがＯＮ状態となる。
ード線ＷＰの電位を高電位■８に引上げるとともに、ト
ランジスタＱＲＷＬおよびＱ ＲＷＲのベースに書込ま
れるべきデータに応じた相補的な電位が与えられる。今
、このメモリセルＭＣに既にデータが書込まれており、
記憶ノードＮＬおよびＮＲの電位がＨレベルおよびＬレ
ベルであった場合を想定する。この場合、トランジスタ
ＱＭＬおよびＱＭＲはＥＣＬを構成するので、トランジ
スタＱＭＬがＯＦＦ状態となり、もう一方のトランジス
タＱＭＲがＯＮ状態となる。このメモリセルＭＣに、現
在書込まれているデータと逆のデータを書込む場合、す
なわち、記憶ノードＮＬおよびＮＲの電位を各々Ｌレベ
ルおよびＨレベルに反転させる場合、トランジスタＱＲ
ＷＬのベースに記憶ノードＮＲの保持電位ＶＬよりも低
い電位Ｖｗｃ（通常−２，４Ｖ）が与えられ、トランジ
スタＱＲＷＲのベースに記憶ノードＮＬの保持電位ｖＨ
よりも高い電位ＶｖＨ（通常−０，８Ｖ）が与えられる
。これによって、トランジスタＱＭＬおよびＱＲＷＬの
うちトランジスタＱＭＬがＯＦＦ状態からＯＮ状態に切
換わり、トランジスタＱＲＷＬはＯＦＦ状態となる。一
方、トランジスタＱＭＲおよびＱＲＷＲのうちトランジ
スタＱＭＲがＯＮ状態からＯＦＦ状態に切換わり、トラ
ンジスタＱＲＷＲがＯＮ状態となる。
トランジスタＱＭＬがＯＮ状態となることによって、正
側ワード線ＷＰから負荷ＲＭＬおよびトランジスタＱＭ
Ｌを介してビット線ＢＴＬに流れる電流が生じ、記憶ノ
ードＮＬの電位が下降する。
側ワード線ＷＰから負荷ＲＭＬおよびトランジスタＱＭ
Ｌを介してビット線ＢＴＬに流れる電流が生じ、記憶ノ
ードＮＬの電位が下降する。
一方、トランジスタＱＭＲがＯＦＦ状態となることによ
って、ワード線ＷＰから負荷ＲＭＲに流れ込む電流が消
滅し、記憶ノードＮＲの電位が正側ワード線ＷＰの電位
ｖ８と同電位まで上昇する。
って、ワード線ＷＰから負荷ＲＭＲに流れ込む電流が消
滅し、記憶ノードＮＲの電位が正側ワード線ＷＰの電位
ｖ８と同電位まで上昇する。
このときビット線ＢＴＲには電源ｖｃｅからトランジス
タＱＲＷＲを介して電流が流れる。このように、記憶ノ
ードＮＲは正側ワード線ＷＰの高電位によって充電され
、記憶ノードＮＬには放電が生じる。最終的には、記憶
ノードＮＨの電位が正側ワード線ＷＰの電位ｖ８にほぼ
等しくなり、記憶ノードＮＬの電位がＬレベルの電位ｖ
Ｌとなる。
タＱＲＷＲを介して電流が流れる。このように、記憶ノ
ードＮＲは正側ワード線ＷＰの高電位によって充電され
、記憶ノードＮＬには放電が生じる。最終的には、記憶
ノードＮＨの電位が正側ワード線ＷＰの電位ｖ８にほぼ
等しくなり、記憶ノードＮＬの電位がＬレベルの電位ｖ
Ｌとなる。
記憶ノードＮＬおよびＮＲを各々“Ｈ“および“Ｌｏの
電位に強制するデータ書込みの場合には、この場合とは
逆に、トランジスタＱＲＷＬのベースに電位ｖｗＨが与
えられ、トランジスタＱＲＷＲのベースに電位ｖｖＬが
与えられる。この場合には、トランジスタＱＭＬおよび
ＱＲＷＬのうち高電位をベースに受けるトランジスタＱ
ＲＷＬがＯＮ状態となり、トランジスタＱＭＬがＯＦＦ
状態となる。一方、トランジスタＱＭＲおよびＱＲＷＲ
のうち高電位をベースに受けるトランジスタＱＭＲがＯ
Ｎ状態となり、トランジスタＱＲＷＲがＯＦＦ状態とな
る。したがって、この場合にはメモリセルＭｅにおいて
トランジスタＱＭＬおよびＱＭＲの導通状態に変化がな
いので記憶ノードＮＬおよびＮＲの保持電位も変化しな
い。 さて、このようにして書込まれたデータ（記憶ノ
ードＮＬおよびＮＲの電位）は、書込み終了後も保持さ
れなければならない。この書込みによって記憶ノードＮ
ＬおよびＮＲの電位が各々“Ｌｏおよび“Ｈ”となった
場合、記憶ノードＮＬおよびＮＲの電位の論理レベルが
保持されるには、ＯＮ状態となったトランジスタＱＭＬ
が書込み終了後もＯＮ状態に保持され、かつ、ＯＦＦ状
態となったトランジスタＱＭＲが書込み終了後もＯＦＦ
状態に保持されなければならない。逆に、書込みによっ
て記憶ノードＮＬおよびＮＲの電位が“Ｈｏおよび“Ｌ
“となった場合には、書込み終了後もトランジスタＱＭ
ＬおよびＱＭＲが各々ＯＦＦ状態およびＯＮ状態に保持
されなければならない。しかしながら、書込み終了後正
側ワード線ＷＰの電位はもとの電位ｖＮＨに引下げられ
るので、トランジスタＱＭＬおよびＱＭＲのベース電位
は電位■Ｎｌ＋およびｖＮＬに引下げられる。このため
、トランジスタＱＭＬおよびＱＭＲの導通状態ばデータ
書込み時と同一状態に保持されない。トランジスタＱＭ
ＬおよびＱＭＲの導通状態が変化すると、記憶ノードＮ
ＬおよびＮＲの電位が保持されない。
電位に強制するデータ書込みの場合には、この場合とは
逆に、トランジスタＱＲＷＬのベースに電位ｖｗＨが与
えられ、トランジスタＱＲＷＲのベースに電位ｖｖＬが
与えられる。この場合には、トランジスタＱＭＬおよび
ＱＲＷＬのうち高電位をベースに受けるトランジスタＱ
ＲＷＬがＯＮ状態となり、トランジスタＱＭＬがＯＦＦ
状態となる。一方、トランジスタＱＭＲおよびＱＲＷＲ
のうち高電位をベースに受けるトランジスタＱＭＲがＯ
Ｎ状態となり、トランジスタＱＲＷＲがＯＦＦ状態とな
る。したがって、この場合にはメモリセルＭｅにおいて
トランジスタＱＭＬおよびＱＭＲの導通状態に変化がな
いので記憶ノードＮＬおよびＮＲの保持電位も変化しな
い。 さて、このようにして書込まれたデータ（記憶ノ
ードＮＬおよびＮＲの電位）は、書込み終了後も保持さ
れなければならない。この書込みによって記憶ノードＮ
ＬおよびＮＲの電位が各々“Ｌｏおよび“Ｈ”となった
場合、記憶ノードＮＬおよびＮＲの電位の論理レベルが
保持されるには、ＯＮ状態となったトランジスタＱＭＬ
が書込み終了後もＯＮ状態に保持され、かつ、ＯＦＦ状
態となったトランジスタＱＭＲが書込み終了後もＯＦＦ
状態に保持されなければならない。逆に、書込みによっ
て記憶ノードＮＬおよびＮＲの電位が“Ｈｏおよび“Ｌ
“となった場合には、書込み終了後もトランジスタＱＭ
ＬおよびＱＭＲが各々ＯＦＦ状態およびＯＮ状態に保持
されなければならない。しかしながら、書込み終了後正
側ワード線ＷＰの電位はもとの電位ｖＮＨに引下げられ
るので、トランジスタＱＭＬおよびＱＭＲのベース電位
は電位■Ｎｌ＋およびｖＮＬに引下げられる。このため
、トランジスタＱＭＬおよびＱＭＲの導通状態ばデータ
書込み時と同一状態に保持されない。トランジスタＱＭ
ＬおよびＱＭＲの導通状態が変化すると、記憶ノードＮ
ＬおよびＮＲの電位が保持されない。
つまり、このメモリセルＭＣのデータが破壊される。そ
こで、このようなデータ破壊を防ぐためにメモリセルＭ
Ｃから負側ワード線ＷＮに常時微少電流を流しておくと
いう方法がとられる。負側ワード線ＷＮには、トランジ
スタＱＭＬの２つのエミッタのうちビット線ＢＴＬに接
続されないエミッタおよび、トランジスタＱＭＲの２つ
のエミッタのうちビット線ＢＴＲに接続されないエミッ
タが接続される。したがって、この方法によれば、トラ
ンジスタＱＭＬおよびＱＭＨのうち、書込みによってＯ
Ｎ状態となったトランジスタを介して、書込みによって
Ｌレベルの電位■、となった記憶ノードから負側ワード
＠ＷＮに常時電流が流れる。
こで、このようなデータ破壊を防ぐためにメモリセルＭ
Ｃから負側ワード線ＷＮに常時微少電流を流しておくと
いう方法がとられる。負側ワード線ＷＮには、トランジ
スタＱＭＬの２つのエミッタのうちビット線ＢＴＬに接
続されないエミッタおよび、トランジスタＱＭＲの２つ
のエミッタのうちビット線ＢＴＲに接続されないエミッ
タが接続される。したがって、この方法によれば、トラ
ンジスタＱＭＬおよびＱＭＨのうち、書込みによってＯ
Ｎ状態となったトランジスタを介して、書込みによって
Ｌレベルの電位■、となった記憶ノードから負側ワード
＠ＷＮに常時電流が流れる。
このため、書−込みによってＬレベルとなった記憶ノー
ドの電位は、データ書込み終了後もＬレベルに保持され
る。インバータＩＬおよびＩＲは互いに交差接続される
ので、一方の記憶ノードの電位が保持されることによっ
て他方の記憶ノードの電位も保持される。したがって、
メモリセルＭＣの記憶データは破壊されない。このよう
にメモリセルＭＣの記憶データを保持するために負側ワ
ード線ＷＮに常時流す電流をデータ保持電流と呼ぶ。
ドの電位は、データ書込み終了後もＬレベルに保持され
る。インバータＩＬおよびＩＲは互いに交差接続される
ので、一方の記憶ノードの電位が保持されることによっ
て他方の記憶ノードの電位も保持される。したがって、
メモリセルＭＣの記憶データは破壊されない。このよう
にメモリセルＭＣの記憶データを保持するために負側ワ
ード線ＷＮに常時流す電流をデータ保持電流と呼ぶ。
また、正側ワード線ＷＰの電位は、これに接続されるメ
モリセルに対するデータ書込みおよびデータ読出しが行
なわれる場合にのみＨレベルに引上げられ、データ読出
しおよびデータ書込みが終了するともとのレベルに引下
げられる。この、正側ワード線ＷＰの電位降下速度を早
めるために、データ書込みおよびデータ読出しが終了す
ると正側ワード線ＷＰに蓄積された電荷をこれに接続さ
れるメモリセルおよび負側ワード線ＷＮを介して高速に
引抜くという方法が用いられる。
モリセルに対するデータ書込みおよびデータ読出しが行
なわれる場合にのみＨレベルに引上げられ、データ読出
しおよびデータ書込みが終了するともとのレベルに引下
げられる。この、正側ワード線ＷＰの電位降下速度を早
めるために、データ書込みおよびデータ読出しが終了す
ると正側ワード線ＷＰに蓄積された電荷をこれに接続さ
れるメモリセルおよび負側ワード線ＷＮを介して高速に
引抜くという方法が用いられる。
再度第４図を参照して、ロウアドレス端子ＴＡ８に与え
られるロウアドレス信号は、メモリアレイ１内の正側ワ
ード線ＷＰのうちの、データ書込みまたはデータ読出し
が行なわれるべきメモリセルに接続されるもの１本のみ
を指示する。同様に、コラムアドレス端子ＴＡＹに与え
られるコラムアドレス信号は、メモリアレイ１内のビッ
ト線対ＢＰのうち、データ書込みまたはデータ読出しが
行なわれるべきメモリセルに接続されるもの１組のみを
指示する。ロウアドレスバッファ・デコーダ２は、ロウ
アドレス端子ＴＡＸに与えられたロウアドレス信号に応
答して、メモリアレイ１内の正側’７−１’ｌｌＷ Ｐ
のうち、ロウアドレス信号によって指示されるもののみ
に高電位ｖ８を供給する。
られるロウアドレス信号は、メモリアレイ１内の正側ワ
ード線ＷＰのうちの、データ書込みまたはデータ読出し
が行なわれるべきメモリセルに接続されるもの１本のみ
を指示する。同様に、コラムアドレス端子ＴＡＹに与え
られるコラムアドレス信号は、メモリアレイ１内のビッ
ト線対ＢＰのうち、データ書込みまたはデータ読出しが
行なわれるべきメモリセルに接続されるもの１組のみを
指示する。ロウアドレスバッファ・デコーダ２は、ロウ
アドレス端子ＴＡＸに与えられたロウアドレス信号に応
答して、メモリアレイ１内の正側’７−１’ｌｌＷ Ｐ
のうち、ロウアドレス信号によって指示されるもののみ
に高電位ｖ８を供給する。
コラムアドレスバッファΦデコーダ３は、コラムアドレ
ス端子ＴＡＹに与えられたコラムアドレス信号に応答し
て、メモリアレイ１内の各ビット線対ＢＰに対応する列
のうちから、コラムアドレス信号が指示するものを選択
する。
ス端子ＴＡＹに与えられたコラムアドレス信号に応答し
て、メモリアレイ１内の各ビット線対ＢＰに対応する列
のうちから、コラムアドレス信号が指示するものを選択
する。
一方、読出し／書込み制御回路８は、書込み制御端子Ｔ
。ＴＬに与えられるライトイネーブル信号ＷＥに応答し
て、読出し／書込み１回路４およびワード線放電回路・
保持電流源７を制御する。ライトイネーブル信号ＷＥは
、メモリアレイ１に対してデータ書込みおよびデータ読
出しのいずれを行なうかを指示する。ライトイネーブル
信号ＷＥが“データ書込み”を指示しているとき、読出
し／書込み制御回路８は、入力データ端子ＴＯＩ に与
えられた入力データ信号ＤＩ１１を読出し／書込み回路
４に与える。読出し／書込み回路４は、メモリアレイ１
内のビット線対ＢＰの各々に対応して設けられる書込み
読出しトランジスタＱＲＷＬおよびＱＲＷＲ（第５図参
照）を含む。読出し書込み回路４は、与えられた入力デ
ータ信号Ｄｌｎに応答して、ビット線対ＢＰの各々に対
応して設けられた読出し書込みトランジスタＱＲＷＬお
よびＱＲＷＲのうち、コラムアドレスバッファ・デコー
ダ３によって選択された列に対応するもののみに前述し
たような相補的なベース電圧を供給する。この結果、ロ
ウアドレス信号が指示する行と、コラムアドレス信号が
指示する列との交点に設けられたメモリセル（選択され
たメモリセル）に、前述したような原理でデータが書込
まれる。
。ＴＬに与えられるライトイネーブル信号ＷＥに応答し
て、読出し／書込み１回路４およびワード線放電回路・
保持電流源７を制御する。ライトイネーブル信号ＷＥは
、メモリアレイ１に対してデータ書込みおよびデータ読
出しのいずれを行なうかを指示する。ライトイネーブル
信号ＷＥが“データ書込み”を指示しているとき、読出
し／書込み制御回路８は、入力データ端子ＴＯＩ に与
えられた入力データ信号ＤＩ１１を読出し／書込み回路
４に与える。読出し／書込み回路４は、メモリアレイ１
内のビット線対ＢＰの各々に対応して設けられる書込み
読出しトランジスタＱＲＷＬおよびＱＲＷＲ（第５図参
照）を含む。読出し書込み回路４は、与えられた入力デ
ータ信号Ｄｌｎに応答して、ビット線対ＢＰの各々に対
応して設けられた読出し書込みトランジスタＱＲＷＬお
よびＱＲＷＲのうち、コラムアドレスバッファ・デコー
ダ３によって選択された列に対応するもののみに前述し
たような相補的なベース電圧を供給する。この結果、ロ
ウアドレス信号が指示する行と、コラムアドレス信号が
指示する列との交点に設けられたメモリセル（選択され
たメモリセル）に、前述したような原理でデータが書込
まれる。
ライトイネーブル信号ＷＥが“データ読出し。
を指示しているとき、読出し／書込み制御回路８は人力
データ端子Ｔｏ＋に与えられる入力データ信号ＤＩＮを
取込まない。このとき、読出し／書込み回路４は、コラ
ムアドレスバッファ・デコーダ３によって選択された列
の書込み読出しトランジスタＱＲＷＬおよびＱＲＷＲの
みに、Ｈレベルの電位Ｖ８とＬレベルの電位Ｖ、との中
間の電位Ｖ２Ｄをゲート電位として与える。この結果、
選択されたメモリセルの記憶データに応じて、選択され
たメモリセルに対応するビット線対を構成する２本のビ
ット線に電位差が生じる。センスアンプ５は、この電位
差を検知・増幅して出力する。
データ端子Ｔｏ＋に与えられる入力データ信号ＤＩＮを
取込まない。このとき、読出し／書込み回路４は、コラ
ムアドレスバッファ・デコーダ３によって選択された列
の書込み読出しトランジスタＱＲＷＬおよびＱＲＷＲの
みに、Ｈレベルの電位Ｖ８とＬレベルの電位Ｖ、との中
間の電位Ｖ２Ｄをゲート電位として与える。この結果、
選択されたメモリセルの記憶データに応じて、選択され
たメモリセルに対応するビット線対を構成する２本のビ
ット線に電位差が生じる。センスアンプ５は、この電位
差を検知・増幅して出力する。
出力バッファ６は、センスアンプ５から出力された信号
をバッファリングし、選択されたメモリセルからの読出
しデータＤ。Ｕτとして出力データ端子”ｒｏｏに導出
する。
をバッファリングし、選択されたメモリセルからの読出
しデータＤ。Ｕτとして出力データ端子”ｒｏｏに導出
する。
なお、ワード線放電回路・保持電流制御回路７は、メモ
リアレイ１内のすべての負側ワード線ＷＮに保持電流を
流すとともに、データ読出し時およびデータ書込み時に
おいて、メモリアレイ１内の正側ワード線ＷＰのうち選
択されたワード線への高電位の供給が停止されたことに
応答してこの選択されたワード線の放電を助長する。
リアレイ１内のすべての負側ワード線ＷＮに保持電流を
流すとともに、データ読出し時およびデータ書込み時に
おいて、メモリアレイ１内の正側ワード線ＷＰのうち選
択されたワード線への高電位の供給が停止されたことに
応答してこの選択されたワード線の放電を助長する。
以下、データ読出し時およびデータ書込み時に電位ＶＮ
を与えられる正側ワード線を選択状態のワード線または
選択されたワード線という。同様に、データ書込み時お
よびデータ読出し時にコラムアドレスバッファ・デコー
ダ３によって選択された列に対応するビット線対を選択
状態のビット線対または選択されたピッ）４１対と呼ぶ
。
を与えられる正側ワード線を選択状態のワード線または
選択されたワード線という。同様に、データ書込み時お
よびデータ読出し時にコラムアドレスバッファ・デコー
ダ３によって選択された列に対応するビット線対を選択
状態のビット線対または選択されたピッ）４１対と呼ぶ
。
第６図は、バイポーラＳＲＡＭの具体的な回路構成を示
す部分回路図である。このバイポーラＳＲＡＭの回路形
式および読出し書込み方式は、たとえば、特開昭６０−
２４２５８４に開示されている。第７図は、第６図に示
される構成のバイポーラＳＲＡＭのデータ読出し時およ
びデータ書込み時における動作を示すタイミングチャー
ト図である。以下、第６図および第７図を参照しながら
、バイポーラＳＲＡＭの具体的な回路動作について詳細
に説明する。なお、メモリアレイ１は第６図において簡
単のために４つのメモリセルが２行２列のマトリクス状
に配列された構成を有するものとして示されるが、実際
にはさらに多くのメモリセルがマトリクス状に配列され
た構成を有する。
す部分回路図である。このバイポーラＳＲＡＭの回路形
式および読出し書込み方式は、たとえば、特開昭６０−
２４２５８４に開示されている。第７図は、第６図に示
される構成のバイポーラＳＲＡＭのデータ読出し時およ
びデータ書込み時における動作を示すタイミングチャー
ト図である。以下、第６図および第７図を参照しながら
、バイポーラＳＲＡＭの具体的な回路動作について詳細
に説明する。なお、メモリアレイ１は第６図において簡
単のために４つのメモリセルが２行２列のマトリクス状
に配列された構成を有するものとして示されるが、実際
にはさらに多くのメモリセルがマトリクス状に配列され
た構成を有する。
第６図を参照して、メモリアレイ１においてメモリセル
Ｍｌｌ、Ｍ１２．Ｍ２１．およびＭ２２は２行２列のマ
トリクス状に配列される。これらのメモリセルの各々の
構成は、第５図に示されるとおりである。メモリセルＭ
ｌｌおよびＭ１２は共通の正側ワード！ＩＷＰＩおよび
共通の負側ワード線ＷＮＩに接続される。メモリセルＭ
２１およびＭ２２は前記正側ワード線ＷＰ１および前記
負側ワード線ＷＮＩとは異なる正側ワード線ＷＰ２およ
び負側ワード線ＷＮ２に共通に接続される。
Ｍｌｌ、Ｍ１２．Ｍ２１．およびＭ２２は２行２列のマ
トリクス状に配列される。これらのメモリセルの各々の
構成は、第５図に示されるとおりである。メモリセルＭ
ｌｌおよびＭ１２は共通の正側ワード！ＩＷＰＩおよび
共通の負側ワード線ＷＮＩに接続される。メモリセルＭ
２１およびＭ２２は前記正側ワード線ＷＰ１および前記
負側ワード線ＷＮＩとは異なる正側ワード線ＷＰ２およ
び負側ワード線ＷＮ２に共通に接続される。
ロウデコーダＸＤは正側ワード線ＷＰＩを選択状態／非
選択状態にするための選択回路ＸＤ、と、もう一方の正
側ワード線ＷＰ２を選択状態／非選択状態にするための
選択回路ＸＤ２とを含む。
選択状態にするための選択回路ＸＤ、と、もう一方の正
側ワード線ＷＰ２を選択状態／非選択状態にするための
選択回路ＸＤ２とを含む。
選択回路ＸＤ、は、ＥＣＬを構成するＮＰＮ型トランジ
スタＱ１およびＴ１と、トランジスタＱ１のコレクタに
ベースを接続されるＮＰＮ型トランジスタＱＷＤ１とを
含む。トランジスタＱ１のコレクタは抵抗ＲＸＤ１を介
して電源ＶＣＣに接続され、トランジスタＴ１およびＱ
ＷＤｌのコレクタは電源ＶＣＣに直接接続される。トラ
ンジスタＱＷＤ１のエミッタは正側ワード線ＷＰＩに接
続される。トランジスタＱ１およびＴｌのエミッタは定
電流源ＩＭＤＩに接続される。
スタＱ１およびＴ１と、トランジスタＱ１のコレクタに
ベースを接続されるＮＰＮ型トランジスタＱＷＤ１とを
含む。トランジスタＱ１のコレクタは抵抗ＲＸＤ１を介
して電源ＶＣＣに接続され、トランジスタＴ１およびＱ
ＷＤｌのコレクタは電源ＶＣＣに直接接続される。トラ
ンジスタＱＷＤ１のエミッタは正側ワード線ＷＰＩに接
続される。トランジスタＱ１およびＴｌのエミッタは定
電流源ＩＭＤＩに接続される。
もう一方の選択回路ＸＤ２も上記選択回路ＸＤ、と同一
の構成を有する。
の構成を有する。
ロウデコーダＸＤは、外部からのアドレス信号に対応し
て、トランジスタＱ１のベースに与える信号Ｘ１および
トランジスタＱ２のベースに与える信号Ｘ２のうちのい
ずれか一方を高電位とし、他方を低電位とすることによ
って正側ワード線ＷＰ１およびＷＰ２のうちのいずれか
一方を選択状態とする。次に、ロウデコーダＸＤの回路
動作について説明する。
て、トランジスタＱ１のベースに与える信号Ｘ１および
トランジスタＱ２のベースに与える信号Ｘ２のうちのい
ずれか一方を高電位とし、他方を低電位とすることによ
って正側ワード線ＷＰ１およびＷＰ２のうちのいずれか
一方を選択状態とする。次に、ロウデコーダＸＤの回路
動作について説明する。
トランジスタＴ１およびＴ２のベース電位は、前記高電
位と前記低電位の中間の電位ＶＲに設定される。したが
って、トランジスタＱ１のベースへの入力信号Ｘ１が高
電位となり、トランジスタＱ２のベースへの入力信号Ｘ
２が低電位となると、選択回路ＸＤ、においてトランジ
スタＱ１およびＴ１のうちトランジスタＱ１が導通する
。逆に選択回路ＸＤ２においては、トランジスタＱ２お
よびＴ２のうちトランジスタＴ２が導通し、トランジス
タＱ２は非導通状態となる。トランジスタＱ１が導通す
ることによって、電源ｖｃｃから抵抗ＲＸＤ１およびト
ランジスタＱ」を介して定電流源ＩＸＤ１に電流が流れ
るので、トランジスタＸ１のコレクタ電位（トランジス
タＱＷＤ１のベース電位）が降下する。これによって、
トランジスタＱＷＤ１は非導通状態となる。したがって
、正側ワード線ＷＰＩはフローティング状態となる。
位と前記低電位の中間の電位ＶＲに設定される。したが
って、トランジスタＱ１のベースへの入力信号Ｘ１が高
電位となり、トランジスタＱ２のベースへの入力信号Ｘ
２が低電位となると、選択回路ＸＤ、においてトランジ
スタＱ１およびＴ１のうちトランジスタＱ１が導通する
。逆に選択回路ＸＤ２においては、トランジスタＱ２お
よびＴ２のうちトランジスタＴ２が導通し、トランジス
タＱ２は非導通状態となる。トランジスタＱ１が導通す
ることによって、電源ｖｃｃから抵抗ＲＸＤ１およびト
ランジスタＱ」を介して定電流源ＩＸＤ１に電流が流れ
るので、トランジスタＸ１のコレクタ電位（トランジス
タＱＷＤ１のベース電位）が降下する。これによって、
トランジスタＱＷＤ１は非導通状態となる。したがって
、正側ワード線ＷＰＩはフローティング状態となる。
一方、トランジスタＱ２が非導通状態となることによっ
て、電源ＶＣＣから抵抗ＲＸＤ２およびトランジスタＱ
２を介して定電流源ＩＸＤ２に電流が流れなくなるので
、トランジスタＱ２のコレクタ電位（トランジスタＱＷ
Ｄ２のベース電位）が電源ＶＣＣの出力電圧によって上
昇する。これによって、トランジスタＱＷＤ２が導通状
態となる。
て、電源ＶＣＣから抵抗ＲＸＤ２およびトランジスタＱ
２を介して定電流源ＩＸＤ２に電流が流れなくなるので
、トランジスタＱ２のコレクタ電位（トランジスタＱＷ
Ｄ２のベース電位）が電源ＶＣＣの出力電圧によって上
昇する。これによって、トランジスタＱＷＤ２が導通状
態となる。
したがって、もう一方の正側ワード線ＷＰ２の電位が電
源ＶＣＣの出力電圧によって高電位ｖＩｌ（−１，ＯＶ
）に引上げられる。逆に、入力信号Ｘ１が低電位となり
、入力信号Ｘ２が高電位となった場合には、選択回路Ｘ
Ｄ、においてトランジスタＱ１が非導通状態となるので
、先の場合とは逆に正側ワード線ＷＰＩがＨレベルの電
位に引上げられる。
源ＶＣＣの出力電圧によって高電位ｖＩｌ（−１，ＯＶ
）に引上げられる。逆に、入力信号Ｘ１が低電位となり
、入力信号Ｘ２が高電位となった場合には、選択回路Ｘ
Ｄ、においてトランジスタＱ１が非導通状態となるので
、先の場合とは逆に正側ワード線ＷＰＩがＨレベルの電
位に引上げられる。
メモリアレイ１においてメモリセルＭｌｌおよびＭ２１
はビット線対ＢＰＩを構成する２本のビット線ＢＴＬ１
およびＢＴＲＩに共通に接続される。メモリセルＭ１２
およびＭ２２は、ビット線対ＢＰ２を構成する２本のビ
ット線対ＢＴＬ２およびＢＴＲ２に共通に接続される。
はビット線対ＢＰＩを構成する２本のビット線ＢＴＬ１
およびＢＴＲＩに共通に接続される。メモリセルＭ１２
およびＭ２２は、ビット線対ＢＰ２を構成する２本のビ
ット線対ＢＴＬ２およびＢＴＲ２に共通に接続される。
ビット線ＢＴＬ１とＢＴＲＩとの間には逆直列に接続さ
れた２つのダイオードＤＢＤＬ１およびＤＢＤＲＩが設
けられる。同様に、ビット線ＢＴＬ２とビット線ＢＴＲ
２との間には、逆直列に接続された２つのダイオードＤ
ＢＤＬ２とＤＢＤＲ２とが設けられる。ダイオードＤＢ
ＤＬＩおよびＤＢＤＲＩの接続点と、ダイオードＤＢＤ
Ｌ２およびＤＢＤＲ２の接続点とは定電流源ＢＴＤＳＣ
Ｓに共通に接続される。
れた２つのダイオードＤＢＤＬ１およびＤＢＤＲＩが設
けられる。同様に、ビット線ＢＴＬ２とビット線ＢＴＲ
２との間には、逆直列に接続された２つのダイオードＤ
ＢＤＬ２とＤＢＤＲ２とが設けられる。ダイオードＤＢ
ＤＬＩおよびＤＢＤＲＩの接続点と、ダイオードＤＢＤ
Ｌ２およびＤＢＤＲ２の接続点とは定電流源ＢＴＤＳＣ
Ｓに共通に接続される。
ビット線対ＢＰＩおよびＢＦ２はビット線クランプ回路
ＢＴＣＬに接続される。ビット線クランプ回路ＢＴＣＬ
は、非選択状態のビット線対を構成する２本のビット線
の電位を同一電位に固定する。
ＢＴＣＬに接続される。ビット線クランプ回路ＢＴＣＬ
は、非選択状態のビット線対を構成する２本のビット線
の電位を同一電位に固定する。
ビット線クランプ回路ＢＴＣＬは、ビット線対ＢＰＩに
対応して設けられるクランプ回路ＢＴＣＬ、と、ビット
線対ＢＰ２に対応して設けられるクランプ回路ＢＴＣＬ
２とを含む。
対応して設けられるクランプ回路ＢＴＣＬ、と、ビット
線対ＢＰ２に対応して設けられるクランプ回路ＢＴＣＬ
２とを含む。
クランプ回路ＢＴＣＬ、は、ビット線ＢＴＬ １に接続
されるエミッタと電源ＶＣＣに接続されるコレクタとを
有するＮＰＮ型トランジスタＱＢＣＬ１と、ビット線Ｂ
ＴＲ１に接続されるエミッタと電源ＶＣＣに接続される
コレクタとを有するＮＰＮ型トランジスタＱＢＣＲＩと
を含む。トランジスタＱＢＣＬ１のベースとトランジス
タＱＢＣＲ１のベースとは共通の抵抗ＲＢＣＩおよびダ
イオードＤを介して電源ｖｃｅに接続される。
されるエミッタと電源ＶＣＣに接続されるコレクタとを
有するＮＰＮ型トランジスタＱＢＣＬ１と、ビット線Ｂ
ＴＲ１に接続されるエミッタと電源ＶＣＣに接続される
コレクタとを有するＮＰＮ型トランジスタＱＢＣＲＩと
を含む。トランジスタＱＢＣＬ１のベースとトランジス
タＱＢＣＲ１のベースとは共通の抵抗ＲＢＣＩおよびダ
イオードＤを介して電源ｖｃｅに接続される。
クランプ回路ＢＴＣＬ２も上記クランプ回路ＢＴＣＬ、
と同一の構成を有する。
と同一の構成を有する。
読出し／書込み回路ＲＷｌ）は、メモリアレイ１内のす
べてのビット線ＢＴＬＩ、ＢＴＲＩ、ＢＴＬ２．ＢＴＲ
２に各々対応して設けられるＮＰＮ型トランジスタｓ’
ｒＱ１．ＳＴ、１．ＳＴＱ ２゜５Ｔｅ２を含む。読出
し／書込み回路ＲＷゎは、さらに、ビット線クランプ回
路ＢＴＣＬにおける、トランジスタＱＢＣＬ１およびＱ
ＢＣＲＩのベース接続点ＮＢＣＩとトランジスタＱＢＣ
Ｌ２およびＱＢＣＲ２のベース接続点ＮＢＣ２とに各々
対応して設けられるＮＰＮ型トランジスタ５Ｔｂ１と５
Ｔｂ２とを含む。トランジスタ５ＴＱＩおよび５Ｔａ２
は、対応するビット線ＢＴＬ１およびＢＴＬ２と定電流
源ＩＲＷＬとの間に直列に接続される。トランジスタ５
Ｔｃ１および５Ｔｃ２は、対応するビット線ＢＴＲＩお
よびＢＴＲ２と定電流源ＩＲＷＲとの間に直列に接続さ
れる。トランジスタ５Ｔｌ）１およびＳＴ、２は、ビッ
ト線りランプ回路ＢＴＣＬ内の対応するベース接続点Ｎ
ＢＣ１およびＮＢＣ２と定電流源ＩＢＴＣＬとの間に直
列に接続される。これらのトランジスタＳＴａ １．ｓ
’ｒｂ １．ｓ”ｒｃｌ、ｓ”ｒａ２．ｓ’ｒｂ ２゜
および５Ｔｃ２のベース電圧はコラムデコーダＹＤによ
って制御される。
べてのビット線ＢＴＬＩ、ＢＴＲＩ、ＢＴＬ２．ＢＴＲ
２に各々対応して設けられるＮＰＮ型トランジスタｓ’
ｒＱ１．ＳＴ、１．ＳＴＱ ２゜５Ｔｅ２を含む。読出
し／書込み回路ＲＷゎは、さらに、ビット線クランプ回
路ＢＴＣＬにおける、トランジスタＱＢＣＬ１およびＱ
ＢＣＲＩのベース接続点ＮＢＣＩとトランジスタＱＢＣ
Ｌ２およびＱＢＣＲ２のベース接続点ＮＢＣ２とに各々
対応して設けられるＮＰＮ型トランジスタ５Ｔｂ１と５
Ｔｂ２とを含む。トランジスタ５ＴＱＩおよび５Ｔａ２
は、対応するビット線ＢＴＬ１およびＢＴＬ２と定電流
源ＩＲＷＬとの間に直列に接続される。トランジスタ５
Ｔｃ１および５Ｔｃ２は、対応するビット線ＢＴＲＩお
よびＢＴＲ２と定電流源ＩＲＷＲとの間に直列に接続さ
れる。トランジスタ５Ｔｌ）１およびＳＴ、２は、ビッ
ト線りランプ回路ＢＴＣＬ内の対応するベース接続点Ｎ
ＢＣ１およびＮＢＣ２と定電流源ＩＢＴＣＬとの間に直
列に接続される。これらのトランジスタＳＴａ １．ｓ
’ｒｂ １．ｓ”ｒｃｌ、ｓ”ｒａ２．ｓ’ｒｂ ２゜
および５Ｔｃ２のベース電圧はコラムデコーダＹＤによ
って制御される。
コラムデコーダＹＤは、ビット線対ＢＰＩを選択状！！
！／非選択状態にするための選択回路ＹＤ。
！／非選択状態にするための選択回路ＹＤ。
と、ビット線対ＢＰ２を選択状態／非選択状態にするた
めの選択回路ＹＤ２とを含む。
めの選択回路ＹＤ２とを含む。
選択回路ＹＤ、は、ＥＣＬを構成する２つのＮＰＮ型ト
ランジスタＱ３およびＴ３と、トランジスタＱ３のコレ
クタにベースを接続されるＮＰＮ型トランジスタＱＢＤ
Ｉとを含む。トランジスタＱ３のコレクタは抵抗ＲＹＤ
ａｌおよびダイオードＤＹＱ １を介して電源ＶＣＣに
接続される。トランジスタＴ３のコレクタは抵抗ＲＹＤ
ｂ１を介して前記ダイオードＤＹＱ １に接続される。
ランジスタＱ３およびＴ３と、トランジスタＱ３のコレ
クタにベースを接続されるＮＰＮ型トランジスタＱＢＤ
Ｉとを含む。トランジスタＱ３のコレクタは抵抗ＲＹＤ
ａｌおよびダイオードＤＹＱ １を介して電源ＶＣＣに
接続される。トランジスタＴ３のコレクタは抵抗ＲＹＤ
ｂ１を介して前記ダイオードＤＹＱ １に接続される。
トランジスタＱ３およびＴ３のエミッタは定電流源ＩＹ
Ｄａ１に共通に接続される。トランジスタＱＢＤ１のコ
レクタは電源ＶＣＣに直接接続される。
Ｄａ１に共通に接続される。トランジスタＱＢＤ１のコ
レクタは電源ＶＣＣに直接接続される。
トランジスタＱＢＤＩのエミッタはダイオードＤＹ、１
を介して、読出し／書込み回路ＲＷｂ内のトランジスタ
ＳＴａ １，５Ｔｂ１，５Ｔｃ１のベースと、定電流源
ＩＹＤｂ１とに接続される。
を介して、読出し／書込み回路ＲＷｂ内のトランジスタ
ＳＴａ １，５Ｔｂ１，５Ｔｃ１のベースと、定電流源
ＩＹＤｂ１とに接続される。
選択回路ＹＤ２も、上記選択回路ＹＤ、と同一の構成を
有する。
有する。
次にコラムデコーダＹＤ、読出し／書込み回路ＲＷｂ、
ビット線クランプ回路ＢＴＣＬの動作について説明
する。
ビット線クランプ回路ＢＴＣＬの動作について説明
する。
コラムデコーダＹＤは、外部からのコラムアドレス信号
に対応して、トランジスタＱ３のベースに印加する信号
Ｙ１およびトランジスタＱ４のベースに印加す墨信号Ｙ
２のうちのいずれか一方を高電位とし、他方を低電位に
することによって、ビット線対ＢＰＩおよびＢＦ２のう
ちのいずれか一方のみを選択状態にする。たとえば、ト
ランジスタＱ３のベース入力される信号Ｙ１が高電位と
され、トランジスタＱ４のベースに入力される信号Ｙ２
が低電位とされる場合を想定する。この場合、選択回路
ＹＤ、においては、トランジスタＱ３およびＴ３のうち
トランジスタＱ３が導通して、電源ｖｃｅからダイオー
ドＤＹａｌおよび抵抗Ｒｙｐａ １ならびにトランジス
タＱ３に流れる電流が生じる。これによって、トランジ
スタＱ３のコレクタ電位が下降するので、トランジスタ
ＱＢＤ１が非導通状態となる。この結果、ダイオードＤ
Ｙｂ１から読出し／書込み回路ＲＷｂ内のトランジスタ
ｓ’ｒａ１．ＳＴｂ’１および５Ｔｃ１のベースに流れ
込む電流が生じない。つまり、選択回路ＹＤ、の出力信
号（以下ビット線選択信号と称す）ＹＳＩが高電位とな
ってトランジスタ５Ｔａｌ。
に対応して、トランジスタＱ３のベースに印加する信号
Ｙ１およびトランジスタＱ４のベースに印加す墨信号Ｙ
２のうちのいずれか一方を高電位とし、他方を低電位に
することによって、ビット線対ＢＰＩおよびＢＦ２のう
ちのいずれか一方のみを選択状態にする。たとえば、ト
ランジスタＱ３のベース入力される信号Ｙ１が高電位と
され、トランジスタＱ４のベースに入力される信号Ｙ２
が低電位とされる場合を想定する。この場合、選択回路
ＹＤ、においては、トランジスタＱ３およびＴ３のうち
トランジスタＱ３が導通して、電源ｖｃｅからダイオー
ドＤＹａｌおよび抵抗Ｒｙｐａ １ならびにトランジス
タＱ３に流れる電流が生じる。これによって、トランジ
スタＱ３のコレクタ電位が下降するので、トランジスタ
ＱＢＤ１が非導通状態となる。この結果、ダイオードＤ
Ｙｂ１から読出し／書込み回路ＲＷｂ内のトランジスタ
ｓ’ｒａ１．ＳＴｂ’１および５Ｔｃ１のベースに流れ
込む電流が生じない。つまり、選択回路ＹＤ、の出力信
号（以下ビット線選択信号と称す）ＹＳＩが高電位とな
ってトランジスタ５Ｔａｌ。
５Ｔｂ１．および５Ｔｃ１をＯＦＦ状態にする。
これによって、ビット線ＢＴＬ１および定電流源ＩＲＷ
Ｌ間、ビット線ＢＴＲＩおよび定電流源１ＲＷＲ間、お
よびビット線りランプ回路ＢＴＣＬ内のベース接続点Ｎ
ＢＣＩおよび定電流源ＩＢＴＣＬ間のそれぞれの電気的
接続が遮断される。
Ｌ間、ビット線ＢＴＲＩおよび定電流源１ＲＷＲ間、お
よびビット線りランプ回路ＢＴＣＬ内のベース接続点Ｎ
ＢＣＩおよび定電流源ＩＢＴＣＬ間のそれぞれの電気的
接続が遮断される。
方、選択回路ＹＤ２においては、入力信号Ｙ２が低電位
となることによって、トランジスタＱ４およびＴ４のう
ちトランジスタＴ４がＯＮ状態となりトランジスタＱ４
がＯＦＦ状態となる。このため、選択回路ＹＤ、の場合
とは逆にトランジスタＱ４のコレクタは電源ｖｅｃの出
力電圧によって高電位となってトランジスタＱＢＤ２が
導通ずる。
となることによって、トランジスタＱ４およびＴ４のう
ちトランジスタＴ４がＯＮ状態となりトランジスタＱ４
がＯＦＦ状態となる。このため、選択回路ＹＤ、の場合
とは逆にトランジスタＱ４のコレクタは電源ｖｅｃの出
力電圧によって高電位となってトランジスタＱＢＤ２が
導通ずる。
この結果、ダイオードＤＹゎ２から読出し／書込み回路
ＲＷｂ内のビット線対ＢＰ２に対応して設けられたトラ
ンジスタｓ’ｒａ２，５Ｔｂ２．および５Ｔｅ２のベー
スに流れる電流が生じる。つまり、選択回路ＹＤ２から
のビット線選択信号ＹＳ２が高電位となりトランジスタ
ＳＴＱ ２．５Ｔｂ２、ｓ’ｒｃ２を導通させる。これ
によって、ビット線ＢＴＬ１が定電流源ＩＲＷＬに電気
的に接続され、ビット線ＢＴＲ２が定電流源Ｉ ＲＷＲ
に電気的に接続され、ビット線りランプ回路ＢＴＣＬ内
のベース接続点ＮＥＣ２が定電流源ＩＢＴＣＬに電気的
に接続される。
ＲＷｂ内のビット線対ＢＰ２に対応して設けられたトラ
ンジスタｓ’ｒａ２，５Ｔｂ２．および５Ｔｅ２のベー
スに流れる電流が生じる。つまり、選択回路ＹＤ２から
のビット線選択信号ＹＳ２が高電位となりトランジスタ
ＳＴＱ ２．５Ｔｂ２、ｓ’ｒｃ２を導通させる。これ
によって、ビット線ＢＴＬ１が定電流源ＩＲＷＬに電気
的に接続され、ビット線ＢＴＲ２が定電流源Ｉ ＲＷＲ
に電気的に接続され、ビット線りランプ回路ＢＴＣＬ内
のベース接続点ＮＥＣ２が定電流源ＩＢＴＣＬに電気的
に接続される。
このように、選択回路ＹＤ２への人力信号Ｙ２が低電位
である場合には、ビット線対ＢＰ２が選択的に定電流源
ＩＲＷＬ、ＩＲＷＲ，およびＩＢＴＣＬに電気的に接続
される。これによって、電源ＶＣＣからダイオードＤ、
抵抗ＲＢＣ２，およびトランジスタＳＴ、２を介して定
電流＃ＩＢＴＣＬに電流が流れ、ベース接続点ＮＢＣＩ
の電位が降下する。このため、トランジスタＱＢＣＬ２
およびＱＢＣＲ２は非導通状態となる。一方、ＱＢＣＬ
ＩおよびＱＢＣＲＩのベース接続点ＮＢＣ１の電位は、
抵抗ＲＢＣＩに流れる電流が生じないために、電源ｖｅ
ｅの出力電圧によって上昇する。これによって、トラン
ジスタＱＢＣＬＩおよびＱＢＣＲＩは導通し、ビット線
ＢＴＬＩおよびＢＴＲＩに高電位を供給する。この結果
、ダイオードＤＢＤＬＩおよびＤＢＤＲＩが順バイアス
状態となって導通して、ビット線ＢＴＬ１とビット線Ｂ
ＴＲ１とを短絡状態にする。ダイオードＤＢＤＬ！およ
びＤＢＤＲｌのカソードがら流れ出す電流は定電流源Ｂ
ＴＤＳＣ５によって一定に保持されるので、ビット１Ｉ
ｉＢＴＬＩおよびＢＴＲＩは、互いに等しい一定電位に
保持される。つまり、この場合には、ビット線対ＢＰＩ
が非選択状態となりビット線対ＢＰ２が選択状態となる
。
である場合には、ビット線対ＢＰ２が選択的に定電流源
ＩＲＷＬ、ＩＲＷＲ，およびＩＢＴＣＬに電気的に接続
される。これによって、電源ＶＣＣからダイオードＤ、
抵抗ＲＢＣ２，およびトランジスタＳＴ、２を介して定
電流＃ＩＢＴＣＬに電流が流れ、ベース接続点ＮＢＣＩ
の電位が降下する。このため、トランジスタＱＢＣＬ２
およびＱＢＣＲ２は非導通状態となる。一方、ＱＢＣＬ
ＩおよびＱＢＣＲＩのベース接続点ＮＢＣ１の電位は、
抵抗ＲＢＣＩに流れる電流が生じないために、電源ｖｅ
ｅの出力電圧によって上昇する。これによって、トラン
ジスタＱＢＣＬＩおよびＱＢＣＲＩは導通し、ビット線
ＢＴＬＩおよびＢＴＲＩに高電位を供給する。この結果
、ダイオードＤＢＤＬＩおよびＤＢＤＲＩが順バイアス
状態となって導通して、ビット線ＢＴＬ１とビット線Ｂ
ＴＲ１とを短絡状態にする。ダイオードＤＢＤＬ！およ
びＤＢＤＲｌのカソードがら流れ出す電流は定電流源Ｂ
ＴＤＳＣ５によって一定に保持されるので、ビット１Ｉ
ｉＢＴＬＩおよびＢＴＲＩは、互いに等しい一定電位に
保持される。つまり、この場合には、ビット線対ＢＰＩ
が非選択状態となりビット線対ＢＰ２が選択状態となる
。
逆に、選択回路Ｙ Ｄ ’＋への入力信号Ｙ１が低電位
となり、選択回路ＹＤ２への入力信号Ｙ２が高電位であ
る場合には、ビット線対ＢＰＩに対応して設けられるト
ランジスタＳＴａ １．ＳＴｂ １および５Ｔｃ１のベ
ースに与えられる信号Ｙ８１が高電位となる。一方、ビ
ット線対ＢＰ２に対応して設けられたトランジスタＳＴ
ａ ２．ＳＴｂ ２および５Ｔｃ２のベースに与えれる
信号ＹＳ２が低電位となる。このため、この場合には、
ビット線対ＢＰＩが選択状態となりビット線対ＢＰ２が
非選択状態となる。
となり、選択回路ＹＤ２への入力信号Ｙ２が高電位であ
る場合には、ビット線対ＢＰＩに対応して設けられるト
ランジスタＳＴａ １．ＳＴｂ １および５Ｔｃ１のベ
ースに与えられる信号Ｙ８１が高電位となる。一方、ビ
ット線対ＢＰ２に対応して設けられたトランジスタＳＴ
ａ ２．ＳＴｂ ２および５Ｔｃ２のベースに与えれる
信号ＹＳ２が低電位となる。このため、この場合には、
ビット線対ＢＰＩが選択状態となりビット線対ＢＰ２が
非選択状態となる。
読出し／書込み回路ＲＷｔ）は、さらに、ビット線対Ｂ
ＰＩに対、応して設けられる読出し書込みトランジスタ
ＱＲＷＬＩおよびＱＲＷＲＩと、ビット線対ＢＰ２に対
応して設けられる読出し書込みトランジスタＱＲＷＬ２
およびＱＲＷＲ２とを含む。トランジスタＱＲＷＬＩお
よびＱＲＷＲｌは各々ビット線ＢＰＩを構成するビット
線ＢＴＬ １およびＢＴＲＩと電源ＶＣＣとの間に設け
られる。
ＰＩに対、応して設けられる読出し書込みトランジスタ
ＱＲＷＬＩおよびＱＲＷＲＩと、ビット線対ＢＰ２に対
応して設けられる読出し書込みトランジスタＱＲＷＬ２
およびＱＲＷＲ２とを含む。トランジスタＱＲＷＬＩお
よびＱＲＷＲｌは各々ビット線ＢＰＩを構成するビット
線ＢＴＬ １およびＢＴＲＩと電源ＶＣＣとの間に設け
られる。
同様に、トランジスタＱＲＷＬ２およびＱ ＲＷＲ２は
各々、ビット線対ＢＰ２を構成するビット線ＢＴＬ２お
よびＢＴＲ２と電源ＶＣＣとの間に設けられる。トラン
ジスタＱＲＷＬＩおよびＱＲＷＬ２のベース電位ＴＲＢ
と、トランジスタＱＲＷＲ１およびＱＲＷＲ２のベース
電位ＴＲＡとは、読出し／書込み制御回路ＲＷＣによっ
て制御される。
各々、ビット線対ＢＰ２を構成するビット線ＢＴＬ２お
よびＢＴＲ２と電源ＶＣＣとの間に設けられる。トラン
ジスタＱＲＷＬＩおよびＱＲＷＬ２のベース電位ＴＲＢ
と、トランジスタＱＲＷＲ１およびＱＲＷＲ２のベース
電位ＴＲＡとは、読出し／書込み制御回路ＲＷＣによっ
て制御される。
読出し／書込み制御回路ＲＷＣは、トランジスタＱＲＷ
ＬＩおよびＱＲＷＬ２ならびにトランジスタＱＲＷＲＩ
およびＱＲＷＲ２がデータ読出し時およびデータ書込み
時に前述したように動作するように、外部からのライト
イネーブル信号ＷＥおよび入力データ信号ＤＩＮに従っ
てトランジスタＱＲＷＬＩおよびＱＲＷＬ２ならびにト
ランジスタＱＲＷＲＩおよびＱＲＷＲ２のベース電位を
制御する。
ＬＩおよびＱＲＷＬ２ならびにトランジスタＱＲＷＲＩ
およびＱＲＷＲ２がデータ読出し時およびデータ書込み
時に前述したように動作するように、外部からのライト
イネーブル信号ＷＥおよび入力データ信号ＤＩＮに従っ
てトランジスタＱＲＷＬＩおよびＱＲＷＬ２ならびにト
ランジスタＱＲＷＲＩおよびＱＲＷＲ２のベース電位を
制御する。
データ保持電流制御回路７ａは、負側ワード線ＷＮＩお
よびＷＮ２に各々接続される定電流源ＩＨ１およびＩＨ
２を含む。定電流源ＩＨＩは負側ワード線ＷＮＩに常時
微少電流を流して、メモリセルＭ１１およびＭｌ２の記
憶データを保持する。
よびＷＮ２に各々接続される定電流源ＩＨ１およびＩＨ
２を含む。定電流源ＩＨＩは負側ワード線ＷＮＩに常時
微少電流を流して、メモリセルＭ１１およびＭｌ２の記
憶データを保持する。
同様に、定電流源ＩＨ２は、もう一方の負側ワード線Ｗ
Ｎ２に常時微少電流を流して、メモリセルＭ２１および
Ｍ２２の記憶データを保持する。
Ｎ２に常時微少電流を流して、メモリセルＭ２１および
Ｍ２２の記憶データを保持する。
ワード線放電回路７ｂは、負側ワード線ＷＮＩにアノー
ドを接続されるダイオードＱＤＤ１と、もう一方の負側
ワード線ＷＮ２にアノードを接続されるダイオードＱＤ
Ｄ２と、定電流源ＩＷＤＣ８とを含む。定電流源ＩＷＤ
Ｃ３はダイオードＱＤＤＩおよびＱＤＤ２のカソードに
共通に接続される。正側ワード線ＷＰＩが選択状態から
非選択状態に切換わると、ダイオードＱＤＤ１が導通す
る。これによって、正側ワード線ＷＰＩからメモリセル
Ｍｌ １． Ｍｌ ２．および負側ワード線ＷＮ１を介
して定電流源ＩＷＤＣ３によって規定される大きさの電
流が流れる。この結果、正側ワード線ＷＰＩに蓄積され
た電荷が高速に引抜かれて、正側ワード線ＷＰＩが迅速
に非選択状態となる。
ドを接続されるダイオードＱＤＤ１と、もう一方の負側
ワード線ＷＮ２にアノードを接続されるダイオードＱＤ
Ｄ２と、定電流源ＩＷＤＣ８とを含む。定電流源ＩＷＤ
Ｃ３はダイオードＱＤＤＩおよびＱＤＤ２のカソードに
共通に接続される。正側ワード線ＷＰＩが選択状態から
非選択状態に切換わると、ダイオードＱＤＤ１が導通す
る。これによって、正側ワード線ＷＰＩからメモリセル
Ｍｌ １． Ｍｌ ２．および負側ワード線ＷＮ１を介
して定電流源ＩＷＤＣ３によって規定される大きさの電
流が流れる。この結果、正側ワード線ＷＰＩに蓄積され
た電荷が高速に引抜かれて、正側ワード線ＷＰＩが迅速
に非選択状態となる。
正側ワード線ＷＰ２が選択状態から非選択状態に切換わ
ると、ダイオードＱＤＤ２が導通する。したがって、こ
の場合には正側ワード線ＷＰ２に蓄積された電荷が定電
流源ＩＷＤＣ３によって高速に引抜かれるので、正側ワ
ード１ｉｌＷＰ２が迅速に非選択状態に戻る。このよう
に正側ワード線を非選択状態に速く戻すために流す電流
をワード線数ｍＷ流という。なお、第６図に示されるワ
ード線放電回路７ｂの構成および動作の詳細は、たとえ
ば特公昭５７−１７３１６に開示されている。
ると、ダイオードＱＤＤ２が導通する。したがって、こ
の場合には正側ワード線ＷＰ２に蓄積された電荷が定電
流源ＩＷＤＣ３によって高速に引抜かれるので、正側ワ
ード１ｉｌＷＰ２が迅速に非選択状態に戻る。このよう
に正側ワード線を非選択状態に速く戻すために流す電流
をワード線数ｍＷ流という。なお、第６図に示されるワ
ード線放電回路７ｂの構成および動作の詳細は、たとえ
ば特公昭５７−１７３１６に開示されている。
次に、第５図〜第７図を参照しながら、このバイポーラ
ＳＲＡＭのデータ読出し動作について説明する。説明に
あたっては、メモリセルＭｌｌが選択されるものと仮定
する。さらに、第５図を参照して、メモリセルＭｌｌに
おいて記憶ノードＮＲおよびＮＬが各々Ｈレベルおよび
Ｌレベルの電位に保持されているものと仮定する。
ＳＲＡＭのデータ読出し動作について説明する。説明に
あたっては、メモリセルＭｌｌが選択されるものと仮定
する。さらに、第５図を参照して、メモリセルＭｌｌに
おいて記憶ノードＮＲおよびＮＬが各々Ｈレベルおよび
Ｌレベルの電位に保持されているものと仮定する。
メモリセルＭｌｌからデータが読出される場合、第６図
を参照して、まず時刻ｔ。において、外部からのロウア
ドレス信号に応答して、ロウデコーダＸＤ内の信号Ｘ１
がＨレベルからＬレベルとなる。これによって、正側ワ
ードＩＩＷＰＩが低電位ｖＮドから高電位Ｖ、ｌになる
。これに伴ってメモリセルＭｌｌおよびＭ１２の各々に
おいて負荷ＲＭＲあるいはＲＭＬに正側ワード線ＷＰＩ
から電流が流れるｇこの結果、負側ワード線ＷＮＩの電
位は、メモリセルＭｌｌおよびＭ１２のＯＮ状態にある
トランジスタＱＭＬまたはＱＭＲと、このトランジスタ
に直列に接続される負荷ＲＭＲまたはＲＭＬとによって
生じる電圧降下分だけ、正側ワード線ＷＰＩの電位ｖ８
よりも低い電位となる。
を参照して、まず時刻ｔ。において、外部からのロウア
ドレス信号に応答して、ロウデコーダＸＤ内の信号Ｘ１
がＨレベルからＬレベルとなる。これによって、正側ワ
ードＩＩＷＰＩが低電位ｖＮドから高電位Ｖ、ｌになる
。これに伴ってメモリセルＭｌｌおよびＭ１２の各々に
おいて負荷ＲＭＲあるいはＲＭＬに正側ワード線ＷＰＩ
から電流が流れるｇこの結果、負側ワード線ＷＮＩの電
位は、メモリセルＭｌｌおよびＭ１２のＯＮ状態にある
トランジスタＱＭＬまたはＱＭＲと、このトランジスタ
に直列に接続される負荷ＲＭＲまたはＲＭＬとによって
生じる電圧降下分だけ、正側ワード線ＷＰＩの電位ｖ８
よりも低い電位となる。
このようにして、メモリセルＭｌｌおよびＭ１２が非選
択状態から選択状態になる。この結果、メモリセルＭｌ
ｌの記憶ノードＮＲの電位は第７図における■で示され
るように、非選択時におけるレベルｖ＃ＩＨから選択時
におけるレベルｖ１１に立上がる。同様に、メモリセル
Ｍｌｌのもう一方の記憶ノードＮＬの電位は第７図にお
ける■で示されるように、非選択時におけるレベルＶＮ
Ｌから選択時におけるレベルＶ、に立上がる。
択状態から選択状態になる。この結果、メモリセルＭｌ
ｌの記憶ノードＮＲの電位は第７図における■で示され
るように、非選択時におけるレベルｖ＃ＩＨから選択時
におけるレベルｖ１１に立上がる。同様に、メモリセル
Ｍｌｌのもう一方の記憶ノードＮＬの電位は第７図にお
ける■で示されるように、非選択時におけるレベルＶＮ
Ｌから選択時におけるレベルＶ、に立上がる。
一方、外部からのコラムアドレス信号に応答して、コラ
ムデコーダＹＤにおける信号Ｙ１およびＹ２は各々Ｌレ
ベルおよびＨレベルとなる。この結果、ビット線選択信
号ＹＳＩがＨレベルとなりビット線対ＢＰＩが選択され
る。これによって、定電流源ＩＲＷＬにビットｖＡＢＴ
Ｌ１が電気的に接続され、定電流源ＩＲＷＲにはビット
線ＢＴＲ１が電気的に接続される。さらに、抵抗ＲＢＣ
Ｉが定電流源ＩＢＴＣＬに電気的に接続される。このよ
うにして、ビット線対ＢＰＩが非選択状態から選択状態
となる。
ムデコーダＹＤにおける信号Ｙ１およびＹ２は各々Ｌレ
ベルおよびＨレベルとなる。この結果、ビット線選択信
号ＹＳＩがＨレベルとなりビット線対ＢＰＩが選択され
る。これによって、定電流源ＩＲＷＬにビットｖＡＢＴ
Ｌ１が電気的に接続され、定電流源ＩＲＷＲにはビット
線ＢＴＲ１が電気的に接続される。さらに、抵抗ＲＢＣ
Ｉが定電流源ＩＢＴＣＬに電気的に接続される。このよ
うにして、ビット線対ＢＰＩが非選択状態から選択状態
となる。
なお、抵抗ＲＢＣＩの抵抗値は、これに定電流源ＩＢＴ
ＣＬによって規定される大きさの電流が流れた場合にベ
ース接続点ＮＢＣ１の電位が電位Ｖ、よりも低くなるよ
うな値に設定される。同様に、抵抗ＲＢＣ２の抵抗値は
、これに定電流源ＩＢＴＣＬによって規定される大きさ
の電流が流れた場合にベース接続点ＮＢＣ２の電位が電
位ＶＬよりも低くなるような値に設定される。抵抗ＲＢ
Ｃ１およびＲＢＣ２の抵抗値がこのように設定される理
由は、以後の説明において明らかとなるのでここでは説
明は行なわない。
ＣＬによって規定される大きさの電流が流れた場合にベ
ース接続点ＮＢＣ１の電位が電位Ｖ、よりも低くなるよ
うな値に設定される。同様に、抵抗ＲＢＣ２の抵抗値は
、これに定電流源ＩＢＴＣＬによって規定される大きさ
の電流が流れた場合にベース接続点ＮＢＣ２の電位が電
位ＶＬよりも低くなるような値に設定される。抵抗ＲＢ
Ｃ１およびＲＢＣ２の抵抗値がこのように設定される理
由は、以後の説明において明らかとなるのでここでは説
明は行なわない。
一方、外部からのライトイネーブル信号ＷＥはデータ読
出し時において“データ読出しモード”を指示するＨレ
ベルとなる。読出し／書込み制御回路ＲＷＣは、このＨ
レベルのライトイネーブル信号ＷＥに応答して、読出し
書込みトランジスタＱＲＷＬ１およびＱＲＷＲＩのベー
ス電位ＴＲＡおよびＴＲＢを選択されたメモリセルＭｌ
ｌの記憶ノードＮＬおよびＮＲの電位ｖＬおよびＶ工の
中間の電位ＶＩＤに制御する。
出し時において“データ読出しモード”を指示するＨレ
ベルとなる。読出し／書込み制御回路ＲＷＣは、このＨ
レベルのライトイネーブル信号ＷＥに応答して、読出し
書込みトランジスタＱＲＷＬ１およびＱＲＷＲＩのベー
ス電位ＴＲＡおよびＴＲＢを選択されたメモリセルＭｌ
ｌの記憶ノードＮＬおよびＮＲの電位ｖＬおよびＶ工の
中間の電位ＶＩＤに制御する。
ここで、ビット線ＢＴＬ１にエミッタを接続される４つ
のトランジスタ、すなわち、トランジスタＱＲＷＬＩお
よびＱＢＣＬＩならびにメモリセルＭｌｌおよびＭ２１
の各々におけるトランジスタＱＭＬは、定電流源ＩＲＷ
Ｌに対してＥＣＬを構成する。したがって、これら４つ
のトランジスタのうち、ベース電位がｖＨと最も高いメ
モリセルＭｌｌのトランジスタＱＭＬが導通し、定電流
源ＩＲＷＬに電流を供給する。同様に、ビット線ＢＴＲ
１にエミッタを接続される４つのトランジスタ、すなわ
ち、トランジスタＱＲ：ＷＲ１およびＱＢＣＲＩならび
にメモリセルＭ１１およびＭ２１の各々におけるトラン
ジスタＱＭＲは、定電流源ＩＲＷＲに対してＥＣＬを構
成する。したがって、これら４つのトランジスタのうち
、ベース電位がＶ、。と最も高いトランジスタＱＲＷＲ
Ｉが導通して定電流源Ｉ ＲＷＲに電流を供給する。
のトランジスタ、すなわち、トランジスタＱＲＷＬＩお
よびＱＢＣＬＩならびにメモリセルＭｌｌおよびＭ２１
の各々におけるトランジスタＱＭＬは、定電流源ＩＲＷ
Ｌに対してＥＣＬを構成する。したがって、これら４つ
のトランジスタのうち、ベース電位がｖＨと最も高いメ
モリセルＭｌｌのトランジスタＱＭＬが導通し、定電流
源ＩＲＷＬに電流を供給する。同様に、ビット線ＢＴＲ
１にエミッタを接続される４つのトランジスタ、すなわ
ち、トランジスタＱＲ：ＷＲ１およびＱＢＣＲＩならび
にメモリセルＭ１１およびＭ２１の各々におけるトラン
ジスタＱＭＲは、定電流源ＩＲＷＲに対してＥＣＬを構
成する。したがって、これら４つのトランジスタのうち
、ベース電位がＶ、。と最も高いトランジスタＱＲＷＲ
Ｉが導通して定電流源Ｉ ＲＷＲに電流を供給する。
ビット線ＢＴＬＩの電位は、これにエミ゛ツタを接続さ
れるトランジスタのうち導通しているトランジスタのベ
ース電位によって決まる。したがって、ビット線ＢＴＬ
Ｉの電位は、メモリセル間１１内のトランジスタＱＭＬ
のベース電位ｖＨよりもトランジスタのベース・エミッ
タ間電圧ＶＢＥだけ低い電位Ｖ。−ＶＢＥとなる。同様
に、ビット１ＩＢＴＲ１の電位は、これに接続されるト
ランジスタのうち導通しているトランジスタのコレクタ
電位によって決まる。したがって、ビット線ＢＴＲＩの
電位は、トランジスタＱＲＷＲＩのベース電位ＶＩＩＤ
よりもベース・エミッタ間電圧■ｂ［だけ低い電位Ｖ、
。−ＶａＥとなる。この結果、選択されたビット１ｌＢ
ＴＬ１およびＢＴＲ１間に電位差Ｖ。−■、。が生じる
。この電位差■Ｈ−ＶＩＤが、センスアンプ（図示せず
）によって検知されるべき電位差である。
れるトランジスタのうち導通しているトランジスタのベ
ース電位によって決まる。したがって、ビット線ＢＴＬ
Ｉの電位は、メモリセル間１１内のトランジスタＱＭＬ
のベース電位ｖＨよりもトランジスタのベース・エミッ
タ間電圧ＶＢＥだけ低い電位Ｖ。−ＶＢＥとなる。同様
に、ビット１ＩＢＴＲ１の電位は、これに接続されるト
ランジスタのうち導通しているトランジスタのコレクタ
電位によって決まる。したがって、ビット線ＢＴＲＩの
電位は、トランジスタＱＲＷＲＩのベース電位ＶＩＩＤ
よりもベース・エミッタ間電圧■ｂ［だけ低い電位Ｖ、
。−ＶａＥとなる。この結果、選択されたビット１ｌＢ
ＴＬ１およびＢＴＲ１間に電位差Ｖ。−■、。が生じる
。この電位差■Ｈ−ＶＩＤが、センスアンプ（図示せず
）によって検知されるべき電位差である。
次に、このバイポーラＳＲＡＭの書込み動作について、
メモリセルＭｌｌにデータを書込む場合を例にとって説
明する。なお、説明にあたっては、メモリセルＭｌｌの
記憶ノードＮＬおよびＮＲに各々ＬレベルおよびＨレベ
ルの電位がすでに保持されているものと仮定する。
メモリセルＭｌｌにデータを書込む場合を例にとって説
明する。なお、説明にあたっては、メモリセルＭｌｌの
記憶ノードＮＬおよびＮＲに各々ＬレベルおよびＨレベ
ルの電位がすでに保持されているものと仮定する。
メモリセルＭｌｌのデータを書換える場合、すなわち、
メモリセルＭｌｌの記憶ノードＮＬおよびＮＲの電位を
各々ＨレベルおよびＬレベルに反転させる場合を想定す
る。この場合、第４図における入力データ端子ＴＯ＋
に、メモリセルＭｌｌにすでに記憶されているデータと
は逆のデータに対応するデータ信号が入力信号ＤＩＮと
して与えられる。さらに、外部からのライトイネーブル
信号ＷＥが“書込みモード“を指示するＬレベルとされ
る。読出し／書込み制御回路ＲＷＣは、Ｌレベルのライ
トイネーブル信号ＷＥと、入力データ信号ＤＩＮとに応
答して、読出し／書込みトランジスタＱＲＷＲ１のベー
ス電位ＴＲＡ （第７図■）を電位ｖＬよりも低い所定
の電位ＶｗＬに設定し、かつ、読出し／書込みトランジ
スタＱＲＷＬＩのベース電位ＴＲＢ （第７図■）を電
位ｖＮよりも高い所定の電位ＶＷＨに設定する。
メモリセルＭｌｌの記憶ノードＮＬおよびＮＲの電位を
各々ＨレベルおよびＬレベルに反転させる場合を想定す
る。この場合、第４図における入力データ端子ＴＯ＋
に、メモリセルＭｌｌにすでに記憶されているデータと
は逆のデータに対応するデータ信号が入力信号ＤＩＮと
して与えられる。さらに、外部からのライトイネーブル
信号ＷＥが“書込みモード“を指示するＬレベルとされ
る。読出し／書込み制御回路ＲＷＣは、Ｌレベルのライ
トイネーブル信号ＷＥと、入力データ信号ＤＩＮとに応
答して、読出し／書込みトランジスタＱＲＷＲ１のベー
ス電位ＴＲＡ （第７図■）を電位ｖＬよりも低い所定
の電位ＶｗＬに設定し、かつ、読出し／書込みトランジ
スタＱＲＷＬＩのベース電位ＴＲＢ （第７図■）を電
位ｖＮよりも高い所定の電位ＶＷＨに設定する。
一方ロウデコーダＸＤは、正側ワード線ＷＰ１を選択状
態とするためにデータ読出し時と同様に動作する。これ
によって、正側ワード線ＷＰＩの電位がＨレベルの電位
ｖＨに上昇する。同時に、コラムデコーダＹＤはビット
線対ＢＰＩを選択状態とするためにデータ読出し時と同
様に動作する。
態とするためにデータ読出し時と同様に動作する。これ
によって、正側ワード線ＷＰＩの電位がＨレベルの電位
ｖＨに上昇する。同時に、コラムデコーダＹＤはビット
線対ＢＰＩを選択状態とするためにデータ読出し時と同
様に動作する。
これによって、ビット１ｌｊｌＢＰ１を構成するビット
線ＢＴＬ１およびＢＴＲＩが各々定電流源ＩＲＷＬおよ
びＩＲＷＲに電気的に接続される。さらに、ビット線り
ランプ回路ＢＴＣＬ内のベース接続点ＮＢＣＩも定電流
源Ｉ ＢＴＣＬに電気的に接続される。したがって、デ
ータ読出し時と同様に、メモリセルＭｌｌにおいて記憶
ノードＮＬおよびＮＲの電位は各々非選択時における電
位ｖＮＬおよびｖＮｌｌよりも高い電位ｖＬおよびｖＨ
となる。
線ＢＴＬ１およびＢＴＲＩが各々定電流源ＩＲＷＬおよ
びＩＲＷＲに電気的に接続される。さらに、ビット線り
ランプ回路ＢＴＣＬ内のベース接続点ＮＢＣＩも定電流
源Ｉ ＢＴＣＬに電気的に接続される。したがって、デ
ータ読出し時と同様に、メモリセルＭｌｌにおいて記憶
ノードＮＬおよびＮＲの電位は各々非選択時における電
位ｖＮＬおよびｖＮｌｌよりも高い電位ｖＬおよびｖＨ
となる。
ここで、選択されたメモリセルＭｌｌにおいてＬレベル
の電位が保持される記憶ノードＮＬの電位ＶＬは、非選
択状態のメモリセルＭ２１においてＨレベルが保持され
る記憶ノードの電位ＶＭ□よりも高くなるように設定さ
れるものとする。この場合、選択されたメモリセルの記
憶ノードの電位ＶＮ ＋ ｖＬと、非選択のメモリセ
ルの記憶ノードの電位Ｖ＄１ 、 、 ＶＮ Ｌと、読
出し書込みトランジスタＱＲＷＬＩおよびＱＲＷＲＩの
ベース電位ＶＶＮ ＋ ＶｗＬとの間に次式のような大
小関係が成り立つ。
の電位が保持される記憶ノードＮＬの電位ＶＬは、非選
択状態のメモリセルＭ２１においてＨレベルが保持され
る記憶ノードの電位ＶＭ□よりも高くなるように設定さ
れるものとする。この場合、選択されたメモリセルの記
憶ノードの電位ＶＮ ＋ ｖＬと、非選択のメモリセ
ルの記憶ノードの電位Ｖ＄１ 、 、 ＶＮ Ｌと、読
出し書込みトランジスタＱＲＷＬＩおよびＱＲＷＲＩの
ベース電位ＶＶＮ ＋ ＶｗＬとの間に次式のような大
小関係が成り立つ。
Ｖｖ Ｈ＞ＶＮ ＞ （Ｖｌ ｏ ） ＞ＶＬ ＞Ｖｖ
ｔ＞ｖ、、＞Ｖ、、 Ｌ このとき、ビット１ｉｌＢＴＲ１にエミッタを接続され
て定電流源Ｉ ＲＷＲに対してＥＣＬを構成するトラン
ジスタのうち、ベース電位が最も高いのは、メモリセル
Ｍ２１の保持データに関係なく、メモリセルＭｌｌのト
ランジスタＱＭＲである。
ｔ＞ｖ、、＞Ｖ、、 Ｌ このとき、ビット１ｉｌＢＴＲ１にエミッタを接続され
て定電流源Ｉ ＲＷＲに対してＥＣＬを構成するトラン
ジスタのうち、ベース電位が最も高いのは、メモリセル
Ｍ２１の保持データに関係なく、メモリセルＭｌｌのト
ランジスタＱＭＲである。
一方、ビット線ＢＴＬＩにエミッタを接続されて定電流
源ＩＲＷＬに対してＥＣＬを構成するトランジスタのう
ち、ベース電位が最も高いのは、メモリセルＭ２１の保
持データに関係なく、読出し書込みトランジスタＱＲＷ
ＬＩである。したがって、メモリセルＭｌｌにおいて、
トランジスタＱＭＲが導通し、トランジスタＱＭＬが非
導通となる。この結果、負荷ＲＭＲに電流が流れること
によって記憶ノードＮＲの電位は第７図の時刻ｔ。
源ＩＲＷＬに対してＥＣＬを構成するトランジスタのう
ち、ベース電位が最も高いのは、メモリセルＭ２１の保
持データに関係なく、読出し書込みトランジスタＱＲＷ
ＬＩである。したがって、メモリセルＭｌｌにおいて、
トランジスタＱＭＲが導通し、トランジスタＱＭＬが非
導通となる。この結果、負荷ＲＭＲに電流が流れること
によって記憶ノードＮＲの電位は第７図の時刻ｔ。
以後に低下する。一方、記憶ノードＮＬには正側ワード
線ＷＰＩから電荷が供給されるため、記憶ノードＮＬの
電位は第７図の時刻ｔ、以後に上昇する。最終的に、記
憶ノードＮＬの電位は、選択状態の正側ワード線ＷＰＩ
の電位■イまで上昇して、記憶ノードＮＲの電位よりも
高くなる。このようにして、メモリセルＭｌｌのデータ
が書換えられる。
線ＷＰＩから電荷が供給されるため、記憶ノードＮＬの
電位は第７図の時刻ｔ、以後に上昇する。最終的に、記
憶ノードＮＬの電位は、選択状態の正側ワード線ＷＰＩ
の電位■イまで上昇して、記憶ノードＮＲの電位よりも
高くなる。このようにして、メモリセルＭｌｌのデータ
が書換えられる。
以上のように、従来のバイポーラＳＲＡＭにおいては、
データ書込み時に、選択されたメモリセルのトランジス
タＱＭＲおよびＱＭＬのベース電位が、このメモリセル
と同一のビット線にエミッタを接続される非選択のメモ
リセルのトランジスタＱＭＲおよびＱＭＬのベース電位
よりも高く設定される。すなわち、選択されたメモリセ
ルのＬレベルが保持される記憶ノードの電位ｖＬが非選
択のメモリセルのＨレベルが保持される記憶ノードの電
位ＶＮ工よりも高く設定される。このため、￥Ｓ７図に
示されるように、電位ｖＬと、電位ＶＮ８との間に電位
差ＶＭのマージンを必要とする。
データ書込み時に、選択されたメモリセルのトランジス
タＱＭＲおよびＱＭＬのベース電位が、このメモリセル
と同一のビット線にエミッタを接続される非選択のメモ
リセルのトランジスタＱＭＲおよびＱＭＬのベース電位
よりも高く設定される。すなわち、選択されたメモリセ
ルのＬレベルが保持される記憶ノードの電位ｖＬが非選
択のメモリセルのＨレベルが保持される記憶ノードの電
位ＶＮ工よりも高く設定される。このため、￥Ｓ７図に
示されるように、電位ｖＬと、電位ＶＮ８との間に電位
差ＶＭのマージンを必要とする。
もし、電位■、と電位ＶＮ□との間の大小関係反転する
と（ＶＬ ＜ＶＮ Ｈとなると）、次のような現象が生
じる。
と（ＶＬ ＜ＶＮ Ｈとなると）、次のような現象が生
じる。
任意のメモリセルにこれに既に保持されているデータと
は異なるデータを書込む場合、たとえば、前述したよう
なメモリセルＭｌｌへのデータ書込み時に、定電流源Ｉ
ＲＷＬに対してＥＣＬを構成するトランジスタのうち、
ベース電位が最も高いのは非選択のメモリセルＭ２１の
トランジスタＱＭＲとなる（メモリセルＭ２１にメモリ
セルＭ１１の保持データと逆のデータが記憶されており
、メモリセルＭ１１の記憶ノードＮＬが電位ｖ−８であ
る場合）。このため、非選択のメモリセルＭ２１のトラ
ンジスタＱＭＲが導通し、本来導通すべきメモリセルＭ
ｌｌ内のトランジスタＱＭＲは非導通となる。この結果
、選択されたメモリセルＭｌｌにおいて、記憶ノードＮ
Ｒの電位が低下しないので、選択されたメモリセルＭｌ
ｌの記憶データを反転させることができない。このよう
な問題を回避するために、データ書込み時において電位
ｖＬとＶＩＪ、との間にＶＬ＞Ｖ１１１４の大小関係が
成立するように回路最諸元値を設定する必要がある。つ
まり、電位ＶＮ １１は電位ｖ２と電位Ｖ。
は異なるデータを書込む場合、たとえば、前述したよう
なメモリセルＭｌｌへのデータ書込み時に、定電流源Ｉ
ＲＷＬに対してＥＣＬを構成するトランジスタのうち、
ベース電位が最も高いのは非選択のメモリセルＭ２１の
トランジスタＱＭＲとなる（メモリセルＭ２１にメモリ
セルＭ１１の保持データと逆のデータが記憶されており
、メモリセルＭ１１の記憶ノードＮＬが電位ｖ−８であ
る場合）。このため、非選択のメモリセルＭ２１のトラ
ンジスタＱＭＲが導通し、本来導通すべきメモリセルＭ
ｌｌ内のトランジスタＱＭＲは非導通となる。この結果
、選択されたメモリセルＭｌｌにおいて、記憶ノードＮ
Ｒの電位が低下しないので、選択されたメモリセルＭｌ
ｌの記憶データを反転させることができない。このよう
な問題を回避するために、データ書込み時において電位
ｖＬとＶＩＪ、との間にＶＬ＞Ｖ１１１４の大小関係が
成立するように回路最諸元値を設定する必要がある。つ
まり、電位ＶＮ １１は電位ｖ２と電位Ｖ。
との間の値に設定できない。このため、電位ＶＮ、と電
位■、との差ＩＶＬ−ＶＮＭＩを、選択されたメモリセ
ルの記憶ノードＮＬおよびＮＲ間の電位差（これをメモ
リセルの論理振幅という）Ｖ□−ｖＬよりも小さくする
ことができない。
位■、との差ＩＶＬ−ＶＮＭＩを、選択されたメモリセ
ルの記憶ノードＮＬおよびＮＲ間の電位差（これをメモ
リセルの論理振幅という）Ｖ□−ｖＬよりも小さくする
ことができない。
一方、選択されたメモリセルからデータを正しく読出す
には、データ読出し時において、選択されたメモリセル
ＭＣのＨレベルが保持される記憶ノードＮＬまたはＮＲ
の電位ｖＮをベースに受けるトランジスタＱＭＬまたは
ＱＭＲのいずれか一方が導通し、他方が非導通状態とな
ればよい。したがって、選択されたメモリセルのＨレベ
ルが保持される記憶ノードの電位ｖＨが非選択のメモリ
セルのＨレベルが保持される記憶ノードの電位ＶＮ８よ
りも高ければよい。この制限はデータ書込み時に比べて
緩い。したがって、選択されたメモリセルの記憶ノード
の電位と非選択のメモリセルの記憶ノードの電位との差
は、データ読出し時において必要以上に大きくなる。
には、データ読出し時において、選択されたメモリセル
ＭＣのＨレベルが保持される記憶ノードＮＬまたはＮＲ
の電位ｖＮをベースに受けるトランジスタＱＭＬまたは
ＱＭＲのいずれか一方が導通し、他方が非導通状態とな
ればよい。したがって、選択されたメモリセルのＨレベ
ルが保持される記憶ノードの電位ｖＨが非選択のメモリ
セルのＨレベルが保持される記憶ノードの電位ＶＮ８よ
りも高ければよい。この制限はデータ書込み時に比べて
緩い。したがって、選択されたメモリセルの記憶ノード
の電位と非選択のメモリセルの記憶ノードの電位との差
は、データ読出し時において必要以上に大きくなる。
さて、半導体記憶装置の近年の大容量化に伴い、半導体
記憶装置のメモリセル数は増大しつつある。
記憶装置のメモリセル数は増大しつつある。
メモリセル数が増大することは、第６図においてロウデ
コーダＸＤ内のトランジスタＱＷＤ１およびＱＷＤ２に
よって各々駆動される正側ワード線ＷＰＩおよびＷＦ２
に結合される総負荷量の増大を意味する。つまり、トラ
ンジスタＱＷＤ１およびＱＷＤ２から見た正側ワード線
ＷＰＩおよびＷＦ２の寄生容量は大きくなる。この結果
、正側ワード線ＷＰＩおよびＷＦ２の電位が各々トラン
ジスタＱＷＤ１およびＱＷＤ２によって高電位に引上げ
られるのに要する時間が長くなる。つまり、正側ワード
線ＷＰＩおよびＷＦ２の充電時間が長くなる。正側ワー
ド線ＷＰＩおよびＷＦ２は各々トランジスタＱＷＤ１お
よびＱＷＤ２によって電位を低電位ＶＮ 、から高電位
ｖＨに引上げられて選択状態から非選択状態に切換わる
。したがって、このような充電時間の増大は、正側ワー
ド線ＷＰ１およびＷＦ２が非選択状態から選択状態に切
換わるまての時間を増大させる。正側ワード線ＷＰ１お
よびＷＦ２の充電時間は、正側ワード線ＷＰ１およびＷ
Ｆ２の非選択状態における電位ＶＮＨと選択状態におけ
る電位Ｖ８との差ＩＶＮ１４Ｖ８１ （ワード線振幅）
にも依存する。すなわち、ワード線振幅が大きいほど、
正側ワード線ＷＰ１およびＷＦ２の電位が各々トランジ
スタＱＷＤ １およびＱＷＤ２によって所定の選択電位
ｖＨまで上桁させられるのに要する時間が長くなる。
コーダＸＤ内のトランジスタＱＷＤ１およびＱＷＤ２に
よって各々駆動される正側ワード線ＷＰＩおよびＷＦ２
に結合される総負荷量の増大を意味する。つまり、トラ
ンジスタＱＷＤ１およびＱＷＤ２から見た正側ワード線
ＷＰＩおよびＷＦ２の寄生容量は大きくなる。この結果
、正側ワード線ＷＰＩおよびＷＦ２の電位が各々トラン
ジスタＱＷＤ１およびＱＷＤ２によって高電位に引上げ
られるのに要する時間が長くなる。つまり、正側ワード
線ＷＰＩおよびＷＦ２の充電時間が長くなる。正側ワー
ド線ＷＰＩおよびＷＦ２は各々トランジスタＱＷＤ１お
よびＱＷＤ２によって電位を低電位ＶＮ 、から高電位
ｖＨに引上げられて選択状態から非選択状態に切換わる
。したがって、このような充電時間の増大は、正側ワー
ド線ＷＰ１およびＷＦ２が非選択状態から選択状態に切
換わるまての時間を増大させる。正側ワード線ＷＰ１お
よびＷＦ２の充電時間は、正側ワード線ＷＰ１およびＷ
Ｆ２の非選択状態における電位ＶＮＨと選択状態におけ
る電位Ｖ８との差ＩＶＮ１４Ｖ８１ （ワード線振幅）
にも依存する。すなわち、ワード線振幅が大きいほど、
正側ワード線ＷＰ１およびＷＦ２の電位が各々トランジ
スタＱＷＤ １およびＱＷＤ２によって所定の選択電位
ｖＨまで上桁させられるのに要する時間が長くなる。
一方、データを読出す場合、たとえば、メモリセルＭ・
１１からデータを読出す場合の回路動作について考える
。選択された正側ワード線ＷＰ１の電位上昇によって、
メモリセルＭ１１におけるＨレベルが保持される記憶ノ
ードＮＬまたはＮＲの電位が読出し書込みトランジスタ
ＱＲＷＬＩまたはＱＲＷＲＩのベース電位ＶｔＯを超え
ると、メモリセルＭｌｌにおいてトランジスタＱＭＬお
よびＱＭＲのうち、Ｈレベルを保持する記憶ノードの電
位をベースに受けるトランジスタが導通する。
１１からデータを読出す場合の回路動作について考える
。選択された正側ワード線ＷＰ１の電位上昇によって、
メモリセルＭ１１におけるＨレベルが保持される記憶ノ
ードＮＬまたはＮＲの電位が読出し書込みトランジスタ
ＱＲＷＬＩまたはＱＲＷＲＩのベース電位ＶｔＯを超え
ると、メモリセルＭｌｌにおいてトランジスタＱＭＬお
よびＱＭＲのうち、Ｈレベルを保持する記憶ノードの電
位をベースに受けるトランジスタが導通する。
これによって、ビット線ＢＴＬ１およびＢＴＲＩ間に電
位差が生じ、データ読出しが可能となる。
位差が生じ、データ読出しが可能となる。
したがって、選択されるべきメモリセルが指定されてか
ら実際に指定されたメモリセルからデータが読出される
のに要する時間（アクセスタイム）は、第７図において
、指定されたメモリセルのＨレベルを保持する記憶ノー
ドの電位ｖＮｔ＋が読出し基準電位ＶＩＤを超えるのに
要する時間ｔＡ１に比例する。選択されたメモリセルの
記憶ノードの電位上昇速度は、選択されたワード線の電
位上昇速度に比例する。したがって、正側ワード線ＷＰ
１およびＷＦ２が非選択状態から選択状態になるまでの
時間が長いほど、前記時間ｔＡ１は増大してデータ読出
し時のアクセスタイムを増大させる。
ら実際に指定されたメモリセルからデータが読出される
のに要する時間（アクセスタイム）は、第７図において
、指定されたメモリセルのＨレベルを保持する記憶ノー
ドの電位ｖＮｔ＋が読出し基準電位ＶＩＤを超えるのに
要する時間ｔＡ１に比例する。選択されたメモリセルの
記憶ノードの電位上昇速度は、選択されたワード線の電
位上昇速度に比例する。したがって、正側ワード線ＷＰ
１およびＷＦ２が非選択状態から選択状態になるまでの
時間が長いほど、前記時間ｔＡ１は増大してデータ読出
し時のアクセスタイムを増大させる。
したがって、近年のメモリセル数の増大を考慮シテバイ
ボーラＳＲＡＭのアクセスタイムの増大を抑制するには
、ワード線振幅を小さくする必要がある。前述のような
アクセスタイムの増大という問題点を解消するための先
行技術の１つに米国特許４，５３６．８６０に開示され
た技術がある。
ボーラＳＲＡＭのアクセスタイムの増大を抑制するには
、ワード線振幅を小さくする必要がある。前述のような
アクセスタイムの増大という問題点を解消するための先
行技術の１つに米国特許４，５３６．８６０に開示され
た技術がある。
しかし、この米国特許に開示された方法とは異なり、デ
ータ書込み時にワード線振幅を大きくし、データ読出し
時にはワード線振幅を小さくするという方法で前記問題
点を解決することが提案されている。第８図はそのよう
な方法で前記問題点を解決した場合のバイポーラＳＲＡ
Ｍの主要部分の構成を示す回路図である。このバイポー
ラＳＲＡＭの全体構成は、第４図に示されるものと同様
である。ただし、本例においては、第４図におけるワー
ド線放電回路・保持電流源７に正側ワード線ＷＰも接続
される。以下、このバイポーラＳＲＡＭの構成および動
作について説明する。
ータ書込み時にワード線振幅を大きくし、データ読出し
時にはワード線振幅を小さくするという方法で前記問題
点を解決することが提案されている。第８図はそのよう
な方法で前記問題点を解決した場合のバイポーラＳＲＡ
Ｍの主要部分の構成を示す回路図である。このバイポー
ラＳＲＡＭの全体構成は、第４図に示されるものと同様
である。ただし、本例においては、第４図におけるワー
ド線放電回路・保持電流源７に正側ワード線ＷＰも接続
される。以下、このバイポーラＳＲＡＭの構成および動
作について説明する。
第８図においてもメモリアレイ１は２行２列のマトリク
ス状に配列された４つのメモリセルＭ１〜Ｍ４によって
構成されるが、実際にはさらに多数のメモリセルを含む
。メモリセルＭ１〜Ｍ４の各々の基本構成は第５図に示
されるとおりである。
ス状に配列された４つのメモリセルＭ１〜Ｍ４によって
構成されるが、実際にはさらに多数のメモリセルを含む
。メモリセルＭ１〜Ｍ４の各々の基本構成は第５図に示
されるとおりである。
ただし、本例においては、第５図における負荷ＲＭＬお
よびＲＭＲが各々ＰＮＰ型トランジスタによって構成さ
れる。すなわち、第８図を参照して、メモリセルＭ１は
、ビット線ＢＬＩに一方のエミッタを接続されるＮＰＮ
型マルチエミッタトランジスタＱ１と、ビット線ＢＲＩ
に一方のエミッタを接続されるＮＰＮ型マルチエミッタ
トランジスタＱ２と、トランジスタＱ１のコレクタにベ
ースを接続されるＰＮＰ型トランジスタＱＲＩと、トラ
ンジスタＱ２のコレクタにベースを接続されるＰＮＰ型
トランジスタＱＲ２とを含む。トランジスタＱＲＩおよ
びＱＲ２のエミッタは同一の正側ワード線ＷＰＩに接続
される。トランジスタＱＲ１のコレクタはトランジスタ
Ｑ１およびＱＲ２のベースに接続される。一方、トラン
ジスタＱＲ２のコレクタはＱ２およびＱＲＩのベースに
接続される。トランジスタＱ１およびＱＲ２のベース接
続点およびトランジスタＱＲＩおよびＱ２のベース接続
点が各々、メモリセルＭ１における記憶ノードＮ１およ
びＮ２である。トランジスタＱＲＩおよびＱＲ２は、各
々、トランジスタＱ１およびＱ２の負荷として機能する
。トランジスタＱ１のもう一方のエミッタおよび、トラ
ンジスタＱ２のもう一方のエミッタは同一の負側ワード
線ＷＮＩに接続される。記憶ノードＮ１の電位が低いと
トランジスタＱＲ２が低抵抗化され、記憶ノードＮ２の
電位が低いとトランジスタＱＲＩが低抵抗化される。−
ビット線ＢＬＩおよびＢＲＩは１つのビット線対ＢＰＩ
を構成する。
よびＲＭＲが各々ＰＮＰ型トランジスタによって構成さ
れる。すなわち、第８図を参照して、メモリセルＭ１は
、ビット線ＢＬＩに一方のエミッタを接続されるＮＰＮ
型マルチエミッタトランジスタＱ１と、ビット線ＢＲＩ
に一方のエミッタを接続されるＮＰＮ型マルチエミッタ
トランジスタＱ２と、トランジスタＱ１のコレクタにベ
ースを接続されるＰＮＰ型トランジスタＱＲＩと、トラ
ンジスタＱ２のコレクタにベースを接続されるＰＮＰ型
トランジスタＱＲ２とを含む。トランジスタＱＲＩおよ
びＱＲ２のエミッタは同一の正側ワード線ＷＰＩに接続
される。トランジスタＱＲ１のコレクタはトランジスタ
Ｑ１およびＱＲ２のベースに接続される。一方、トラン
ジスタＱＲ２のコレクタはＱ２およびＱＲＩのベースに
接続される。トランジスタＱ１およびＱＲ２のベース接
続点およびトランジスタＱＲＩおよびＱ２のベース接続
点が各々、メモリセルＭ１における記憶ノードＮ１およ
びＮ２である。トランジスタＱＲＩおよびＱＲ２は、各
々、トランジスタＱ１およびＱ２の負荷として機能する
。トランジスタＱ１のもう一方のエミッタおよび、トラ
ンジスタＱ２のもう一方のエミッタは同一の負側ワード
線ＷＮＩに接続される。記憶ノードＮ１の電位が低いと
トランジスタＱＲ２が低抵抗化され、記憶ノードＮ２の
電位が低いとトランジスタＱＲＩが低抵抗化される。−
ビット線ＢＬＩおよびＢＲＩは１つのビット線対ＢＰＩ
を構成する。
他のメモリセルＭ２〜Ｍ４の内部構成は上記メモリセル
Ｍ１と同一であるが、メモリセルＭ３およびＭ４の内部
回路は簡略化のため図示されない。
Ｍ１と同一であるが、メモリセルＭ３およびＭ４の内部
回路は簡略化のため図示されない。
メモリセルＭ２はメモリセルＭ１と同じ列に配列されて
、ビット線ＢＬＩおよびＢＲＩ間に設けられる。メモリ
セルＭ３およびＭ４はビットｌｊＢＬ２およびＢＨ３間
に設けられる。メモリセルＭ３はメモリセルＭ２と同じ
く、正側ワード線ＷＰ２および負側ワード線ＷＮ２間に
設けられる。メモリーセルＭ４はメモリセルＭ１と同じ
く正側ワード線ＷＰＩおよび負側ワード線ＷＮＩ間に設
けられる。
、ビット線ＢＬＩおよびＢＲＩ間に設けられる。メモリ
セルＭ３およびＭ４はビットｌｊＢＬ２およびＢＨ３間
に設けられる。メモリセルＭ３はメモリセルＭ２と同じ
く、正側ワード線ＷＰ２および負側ワード線ＷＮ２間に
設けられる。メモリーセルＭ４はメモリセルＭ１と同じ
く正側ワード線ＷＰＩおよび負側ワード線ＷＮＩ間に設
けられる。
読出し／書込み回路ＲＷＣは、ＮＰＮ型トランジスタＱ
ＲＷＩ〜ＱＲＷ４およびＱＣ５Ｉ〜ＱＣ８４を含む。ト
ランジスタＱＲＷＩ〜ＱＲＷ４は、第６図においてビッ
ト線クランプ回路ＢＴＣＬを構成するトランジスタＱＢ
ＣＬ１．ＱＢＣＲＩ。
ＲＷＩ〜ＱＲＷ４およびＱＣ５Ｉ〜ＱＣ８４を含む。ト
ランジスタＱＲＷＩ〜ＱＲＷ４は、第６図においてビッ
ト線クランプ回路ＢＴＣＬを構成するトランジスタＱＢ
ＣＬ１．ＱＢＣＲＩ。
ＢＱＣＬ２、ＱＢＣＲ２の機能と、第６図における読出
し書込みトランジスタＱＲＷＬＩ、ＱＲＷＲ１，ＱＲＷ
Ｌ２．ＱＲＷＲ２の機能の両方を果たす。トランジスタ
ＱＲＷＩはビット線ＢＬＩと電源ＶＣＣとの間に設けら
れ、トランジスタＱＲＷ２はビット線ＢＲＩと電源ＶＣ
Ｃとの間に設けられる。トランジスタＱＲＷＩおよびＱ
ＲＷ２のベースは抵抗ＲＲＷＩを介して読出し／書込み
制御回路ＲＷＣに接続される。一方、トランジスタＱＲ
Ｗ３はビット線対ＢＰ２を構成するビット線ＢＬ２と電
源ｖｃｅとの間に設けられる。トランジスタＱＲＷ４は
ビット線対ＢＰ２を構成するもう一本のビット線ＢＲ２
と電源ＶＣＣとの間に設けられる。トランジスタＱＲＷ
３およびＱ ＲＷ４のベースは抵抗ＲＲＷ２を介して読
出し／書込み制御回路ＲＷＣに接続される。
し書込みトランジスタＱＲＷＬＩ、ＱＲＷＲ１，ＱＲＷ
Ｌ２．ＱＲＷＲ２の機能の両方を果たす。トランジスタ
ＱＲＷＩはビット線ＢＬＩと電源ＶＣＣとの間に設けら
れ、トランジスタＱＲＷ２はビット線ＢＲＩと電源ＶＣ
Ｃとの間に設けられる。トランジスタＱＲＷＩおよびＱ
ＲＷ２のベースは抵抗ＲＲＷＩを介して読出し／書込み
制御回路ＲＷＣに接続される。一方、トランジスタＱＲ
Ｗ３はビット線対ＢＰ２を構成するビット線ＢＬ２と電
源ｖｃｅとの間に設けられる。トランジスタＱＲＷ４は
ビット線対ＢＰ２を構成するもう一本のビット線ＢＲ２
と電源ＶＣＣとの間に設けられる。トランジスタＱＲＷ
３およびＱ ＲＷ４のベースは抵抗ＲＲＷ２を介して読
出し／書込み制御回路ＲＷＣに接続される。
トランジスタＱＣ３ＩのコレクタおよびトランジスタＱ
Ｃ９２のコレクタは各々ビット線ＢＬＩおよびＢＲＩに
接続される。トランジスタＱＣ３３のコレクタトランジ
スタＱＣＳ４のコレクタは各々ビット線ＢＬ２およびＢ
１０に接続される。
Ｃ９２のコレクタは各々ビット線ＢＬＩおよびＢＲＩに
接続される。トランジスタＱＣ３３のコレクタトランジ
スタＱＣＳ４のコレクタは各々ビット線ＢＬ２およびＢ
１０に接続される。
トランジスタＱＣ８Ｉ〜ＱＣ８４のエミッタは定電流源
ＩＱＣ８に共通に接続される。トランジスタＱＣ８Ｉお
よびＱＣ３２のベースと、トランジスタＱＣ３３および
ＱＣ３４のベースとには各々抵抗ＲＣ８ＩおよびＲＣ３
２を介して固定電位Ｅが与えられる。
ＩＱＣ８に共通に接続される。トランジスタＱＣ８Ｉお
よびＱＣ３２のベースと、トランジスタＱＣ３３および
ＱＣ３４のベースとには各々抵抗ＲＣ８ＩおよびＲＣ３
２を介して固定電位Ｅが与えられる。
読出し／書込み回路ＲＷｃは、さらにビット線ＢＬＩお
よびＢＲＩに各々コレクタを接続されるＮＰＮ型トラン
ジスタ５Ｔａｌおよび５Ｔｄｌと、ビット線ＢＬ２およ
びＢ１０に各々コレクタを接続されるＮＰＮ型トランジ
スタ５ＴＱ２および５Ｔｄ２とを含む。読出し／書込み
回路ＲＷｃは、さらにトランジスタＱＲＷＩおよびＱＲ
Ｗ２のベース接続点にコレクタを接続されるＮＰＮ型ト
ランジスタ５Ｔｂ１と、トランジスタＱＲＷ３およびＱ
ＲＷ４のベース接続点にコレクタを接続されるＮＰＮｌ
１２トランジスタＳＴ、２と、トランジスタＱＣＳＩお
よびＱＣＳ２のベース接続点にコレクタを接続されるＮ
ＰＮ型トランジスタ５Ｔｃ１と、トランジスタＱＣ８３
およびＱＣＳ４のベース接続点にコレクタを接続される
ＮＰＮ型トランジスタ５Ｔｃ２とを含む。トランジスタ
５Ｔａｌおよび５ＴＱ２のエミッタは定電流源ＩＲＷＩ
に共通に接続される。トランジスタ５Ｔｄｌおよび５Ｔ
ｄ２のエミッタは定電流源ＩＲＷ２に共通に接続される
。トランジスタＳＴ、１およびＳＴ。
よびＢＲＩに各々コレクタを接続されるＮＰＮ型トラン
ジスタ５Ｔａｌおよび５Ｔｄｌと、ビット線ＢＬ２およ
びＢ１０に各々コレクタを接続されるＮＰＮ型トランジ
スタ５ＴＱ２および５Ｔｄ２とを含む。読出し／書込み
回路ＲＷｃは、さらにトランジスタＱＲＷＩおよびＱＲ
Ｗ２のベース接続点にコレクタを接続されるＮＰＮ型ト
ランジスタ５Ｔｂ１と、トランジスタＱＲＷ３およびＱ
ＲＷ４のベース接続点にコレクタを接続されるＮＰＮｌ
１２トランジスタＳＴ、２と、トランジスタＱＣＳＩお
よびＱＣＳ２のベース接続点にコレクタを接続されるＮ
ＰＮ型トランジスタ５Ｔｃ１と、トランジスタＱＣ８３
およびＱＣＳ４のベース接続点にコレクタを接続される
ＮＰＮ型トランジスタ５Ｔｃ２とを含む。トランジスタ
５Ｔａｌおよび５ＴＱ２のエミッタは定電流源ＩＲＷＩ
に共通に接続される。トランジスタ５Ｔｄｌおよび５Ｔ
ｄ２のエミッタは定電流源ＩＲＷ２に共通に接続される
。トランジスタＳＴ、１およびＳＴ。
２のエミッタは定電流源ｆＲＷ３に共通に接続される。
トランジスタ５Ｔｃ１およびトランジスタ５Ｔｃ２のエ
ミッタは定電流源Ｉ ＲＷ４に共通に接続される。トラ
ンジスタ５ＴＱＩおよび５Ｔａ２のエミッタおよび、ト
ランジスタ５Ｔｄ２および５Ｔｄｌのエミッタにはそれ
ぞれ、読出し／書込み制御回路ＲＷＣの出力電圧Ｃおよ
びＤが与えられる。
ミッタは定電流源Ｉ ＲＷ４に共通に接続される。トラ
ンジスタ５ＴＱＩおよび５Ｔａ２のエミッタおよび、ト
ランジスタ５Ｔｄ２および５Ｔｄｌのエミッタにはそれ
ぞれ、読出し／書込み制御回路ＲＷＣの出力電圧Ｃおよ
びＤが与えられる。
データ書込み時およびデータ読出し時におけるワード線
選択は、ロウデコーダＸＤによって行なわれる。ロウデ
コーダＸＤは、第６図に示されるそれと同様の構成を有
する。簡略化のため、第８図にはロウデコーダＸＤに含
まれるワード線駆動トランジスタＷＤＩおよびＷＤ２の
みが示される。
選択は、ロウデコーダＸＤによって行なわれる。ロウデ
コーダＸＤは、第６図に示されるそれと同様の構成を有
する。簡略化のため、第８図にはロウデコーダＸＤに含
まれるワード線駆動トランジスタＷＤＩおよびＷＤ２の
みが示される。
ワード線駆動トランジスタＷＤ１は、電源ｖｃｃと正側
ワード線ＷＰＩとの間に設けらるＮＰＮ型トランジスタ
である。もう一方のワード線駆動トランジスタＷＤ２は
、電源ＶＣＣと正側ワード線ＷＰ２との間に設けられる
ＮＰＮ型トランジスタである。正側ワード線ＷＰＩが選
択される場合には、トランジスタＷＤＩが導通してトラ
ンジスタＷＤ２は非導通となる。これによって、正側ワ
−ド線ＷＰＩのみが、トランジスタＷＤＩによって高電
位Ｖ、に引上げられる。逆に、正側ワード線ＷＰ２が選
択される場合には、トランジスタＷＤ２が導通し、トラ
ンジスタＷＤ１が非導通となる。
ワード線ＷＰＩとの間に設けらるＮＰＮ型トランジスタ
である。もう一方のワード線駆動トランジスタＷＤ２は
、電源ＶＣＣと正側ワード線ＷＰ２との間に設けられる
ＮＰＮ型トランジスタである。正側ワード線ＷＰＩが選
択される場合には、トランジスタＷＤＩが導通してトラ
ンジスタＷＤ２は非導通となる。これによって、正側ワ
−ド線ＷＰＩのみが、トランジスタＷＤＩによって高電
位Ｖ、に引上げられる。逆に、正側ワード線ＷＰ２が選
択される場合には、トランジスタＷＤ２が導通し、トラ
ンジスタＷＤ１が非導通となる。
これによって、正側ワード線ＷＰ２のみがトランジスタ
ＷＤ２によって高電位ｖ１１に引上げられる。
ＷＤ２によって高電位ｖ１１に引上げられる。
ビット線対の選択は、コラムデコーダＹＤによって行な
われる。コラムデコーダＹＤはビット線対ＢＰＩおよび
ＢＦ２の各々に対応して設けられる選択回路ＹＤ、およ
びＹＤ２を含む。選択回路ＹＤｌとＹＤ２とは同一構成
を有する。選択回路ＹＤ、およびＹＤ２の基本構成は、
第６図に示されるそれと同様である。すなわち、選択回
路ＹＤ、およびＹＤ２は各々、定電流源ＩＭＤＩに対し
てＥＣＬを構成する２つのＮＰＮ型トランジスタＱＹＲ
およびＱＹと、トランジスタＱＹのコレクタ電圧をベー
スに受けるＮＰＮ型トランジスタＱＢＤとを含んで構成
される。選択回路ＹＤ、のトランジスタＱＹのベースに
は、ビット線対ＤＰＩを指示する外部アドレス信号に対
応して、低電位（−１，７Ｖ）が与えられ、ビット線対
ＢＰＩを指示しない外部アドレス信号に対応して高電位
（−０，９Ｖ）が与えられる。逆に選択回路ＹＤ２のト
ランジスタＱＹのベースには、ビット線対ＢＰ２を指示
するアドレス信号に対応して低電位が与えられる。トラ
ンジスタＱＹＲのベース電位Ｖ、Ｂｌは、この高電位と
低電位との中間の電位（−１，３Ｖ）に設定される。
われる。コラムデコーダＹＤはビット線対ＢＰＩおよび
ＢＦ２の各々に対応して設けられる選択回路ＹＤ、およ
びＹＤ２を含む。選択回路ＹＤｌとＹＤ２とは同一構成
を有する。選択回路ＹＤ、およびＹＤ２の基本構成は、
第６図に示されるそれと同様である。すなわち、選択回
路ＹＤ、およびＹＤ２は各々、定電流源ＩＭＤＩに対し
てＥＣＬを構成する２つのＮＰＮ型トランジスタＱＹＲ
およびＱＹと、トランジスタＱＹのコレクタ電圧をベー
スに受けるＮＰＮ型トランジスタＱＢＤとを含んで構成
される。選択回路ＹＤ、のトランジスタＱＹのベースに
は、ビット線対ＤＰＩを指示する外部アドレス信号に対
応して、低電位（−１，７Ｖ）が与えられ、ビット線対
ＢＰＩを指示しない外部アドレス信号に対応して高電位
（−０，９Ｖ）が与えられる。逆に選択回路ＹＤ２のト
ランジスタＱＹのベースには、ビット線対ＢＰ２を指示
するアドレス信号に対応して低電位が与えられる。トラ
ンジスタＱＹＲのベース電位Ｖ、Ｂｌは、この高電位と
低電位との中間の電位（−１，３Ｖ）に設定される。
したがって、ビット線対ＢＰＩが選択される場合には、
トランジスタＱＹが非導通となるためトランジスタＱＢ
Ｄが、電源ＶＣＣの出力電圧によって上昇した、トラン
ジスタＱＹのコレクタ電位を受けて導通する。これによ
って、定電流源ＩＹＤ２にトランジスタＱＢＤから電流
が供給される。
トランジスタＱＹが非導通となるためトランジスタＱＢ
Ｄが、電源ＶＣＣの出力電圧によって上昇した、トラン
ジスタＱＹのコレクタ電位を受けて導通する。これによ
って、定電流源ＩＹＤ２にトランジスタＱＢＤから電流
が供給される。
この結果、トランジスタｓ’ｒＱ１，５Ｔｂ１．Ｓ’ｒ
ｃ１．および５Ｔｄｌのベース電位ＢＳＩが、トランジ
スタＱＹＲのベース電位よりもダイオードＤ１およびＤ
２による電圧降下分、すなわち、２ＶｌｌＥだけ低い高
電位となる。一方、ビット線対ＢＰ２に関しては、対応
する選択回路ＹＤ、において、トランジスタＱＹが導通
するため、トランジスタＱＢＤはベース電位の低下によ
って非導通となる。この結果、トランジスタ５ＴＱ２，
５Ｔｌ）２．ＳＴ、２．および５Ｔｄ２のベース電位Ｂ
Ｓ２は低電位となる。したがって、トランジスタＳＴゎ
１およびＳＴ、１が導通し、トランジスタｓ”ｒＱｌ、
ＳＴｄ １が導通可能となる。そして、トランジスタｓ
’ｒａ２，５ＴＩｌ１２，５Ｔｃ２．および５Ｔｄ２が
非導通となる。このようにして、ビット線対ＢＰＩが選
択される場合には、ビット線ＢＬＩおよびＢＲＩが各々
定電流源ＩＲＷＩおよび１ＲＷ２に電気的に接続可能と
なる。同時に、トランジスタＱＲＷＩおよびＱＲＷ２の
ベース接続点と、トランジスタＱ ＣＳ−１およびＱＣ
Ｓ２のベース接続点とが各々定電流源ＩＲＷ３およびＸ
ＲＷ４に電気的に接続される。逆に、ビット線対ＢＰ２
が選択される場合には、選択回路ＹＤ、の動作と、選択
回路ＹＤ２の動作とがビット線対ＢＰ１が選択される場
合と逆になる。このため、ビット線ＢＬ２およびＢＲ２
が各々定電流源ＩＲＷ１およびＩＲＷ２に接続可能とな
り、トランジスタＱＲＷ３およびＱＲＷ４のベース接続
点とトランジスタＱＣ３３およびＱＣ８４のベース接続
点とが各々定電流源ＩＲＷ３およびＩＲＷ４に接続され
る。このように、ビット線対の選択は、コラムデコーダ
ＹＤからのビット線選択信号ＢＳＩおよびＢＳ２のうち
のいずれか一方が高電位となることによって行なわれる
。
ｃ１．および５Ｔｄｌのベース電位ＢＳＩが、トランジ
スタＱＹＲのベース電位よりもダイオードＤ１およびＤ
２による電圧降下分、すなわち、２ＶｌｌＥだけ低い高
電位となる。一方、ビット線対ＢＰ２に関しては、対応
する選択回路ＹＤ、において、トランジスタＱＹが導通
するため、トランジスタＱＢＤはベース電位の低下によ
って非導通となる。この結果、トランジスタ５ＴＱ２，
５Ｔｌ）２．ＳＴ、２．および５Ｔｄ２のベース電位Ｂ
Ｓ２は低電位となる。したがって、トランジスタＳＴゎ
１およびＳＴ、１が導通し、トランジスタｓ”ｒＱｌ、
ＳＴｄ １が導通可能となる。そして、トランジスタｓ
’ｒａ２，５ＴＩｌ１２，５Ｔｃ２．および５Ｔｄ２が
非導通となる。このようにして、ビット線対ＢＰＩが選
択される場合には、ビット線ＢＬＩおよびＢＲＩが各々
定電流源ＩＲＷＩおよび１ＲＷ２に電気的に接続可能と
なる。同時に、トランジスタＱＲＷＩおよびＱＲＷ２の
ベース接続点と、トランジスタＱ ＣＳ−１およびＱＣ
Ｓ２のベース接続点とが各々定電流源ＩＲＷ３およびＸ
ＲＷ４に電気的に接続される。逆に、ビット線対ＢＰ２
が選択される場合には、選択回路ＹＤ、の動作と、選択
回路ＹＤ２の動作とがビット線対ＢＰ１が選択される場
合と逆になる。このため、ビット線ＢＬ２およびＢＲ２
が各々定電流源ＩＲＷ１およびＩＲＷ２に接続可能とな
り、トランジスタＱＲＷ３およびＱＲＷ４のベース接続
点とトランジスタＱＣ３３およびＱＣ８４のベース接続
点とが各々定電流源ＩＲＷ３およびＩＲＷ４に接続され
る。このように、ビット線対の選択は、コラムデコーダ
ＹＤからのビット線選択信号ＢＳＩおよびＢＳ２のうち
のいずれか一方が高電位となることによって行なわれる
。
ワード線放電回路ＷＤＩＳは、従来と同様に、正側ワー
ド線ＷＰＩおよびＷＦ２の選択状態から非選択状態への
移行を加速する。ワード線放電回路ＷＤＩＳは、正側ワ
ード線ＷＰＩの選択状態から非選択状態への移行を加速
するための放電回路ＷＤＩＳ、と正側ワード線ＷＰ２の
選択状態から非選択状態への移行を加速する放電回路Ｗ
Ｄ Ｉ Ｓ２とを含む。放電回路ＷＤＩＳ、は、正側ワ
ード線ＷＰＩにベースを接続されるＮＰＮ型）ランジス
タＱｌｌと、トランジスタＱｌｌのエミッタと定電流源
ＩＤｌ５Ｉとの間に直列に接続される抵抗Ｒ１およびＲ
２と、抵抗Ｒ１およびＲ２の接続点の電位をベースに受
けるＮＰＮ型トランジスタＱＩ２と、トランジスタＱＩ
２のベースに接続されるコンデンサＣ１とを含む。トラ
ンジスタＱ１１のコレクタは電源ＶｅＣに接続され、ト
ランジスタＱ１２のコレクタおよびエミッタは各々負側
ワード線ＷＮＩおよび定電流源ＩＤｌ５２に接続される
。放電回路ＷＤ Ｉ Ｓ ２は、前記放電回路ＷＤＩＳ
、と同一の構成を有して、正側ワード線ＷＰ２および負
側ワード線ＷＮ２に対応して設けられる。なお、定電流
源ＩＤｌ５２と電源ＶＣＣとの間にはＮＰＮ型トランジ
スタＱＷが設けられる。
ド線ＷＰＩおよびＷＦ２の選択状態から非選択状態への
移行を加速する。ワード線放電回路ＷＤＩＳは、正側ワ
ード線ＷＰＩの選択状態から非選択状態への移行を加速
するための放電回路ＷＤＩＳ、と正側ワード線ＷＰ２の
選択状態から非選択状態への移行を加速する放電回路Ｗ
Ｄ Ｉ Ｓ２とを含む。放電回路ＷＤＩＳ、は、正側ワ
ード線ＷＰＩにベースを接続されるＮＰＮ型）ランジス
タＱｌｌと、トランジスタＱｌｌのエミッタと定電流源
ＩＤｌ５Ｉとの間に直列に接続される抵抗Ｒ１およびＲ
２と、抵抗Ｒ１およびＲ２の接続点の電位をベースに受
けるＮＰＮ型トランジスタＱＩ２と、トランジスタＱＩ
２のベースに接続されるコンデンサＣ１とを含む。トラ
ンジスタＱ１１のコレクタは電源ＶｅＣに接続され、ト
ランジスタＱ１２のコレクタおよびエミッタは各々負側
ワード線ＷＮＩおよび定電流源ＩＤｌ５２に接続される
。放電回路ＷＤ Ｉ Ｓ ２は、前記放電回路ＷＤＩＳ
、と同一の構成を有して、正側ワード線ＷＰ２および負
側ワード線ＷＮ２に対応して設けられる。なお、定電流
源ＩＤｌ５２と電源ＶＣＣとの間にはＮＰＮ型トランジ
スタＱＷが設けられる。
トランジスタＱＷのベースには読出し／書込み制御回路
ＲＷＣの出力電圧Ａが印加される。
ＲＷＣの出力電圧Ａが印加される。
ここで、ワード線放電回路ＷＤ Ｉ Ｓの動作説明に先
立って、読出し／書込み制御回路ＲＷＣの動作について
説明する。読出し／書込み制御回路ＲＷＣは、“データ
読出し°を指示するＨレベルのライトイネーブル信号Ｗ
Ｅに応答して、出力信号ＡおよびＢを各々低電位（−２
，６Ｖ）および高電位（−〇、８Ｖ）に設定し、出力信
号ＣおよびＤをいずれも低電位（−３，２Ｖ）に設定す
る。
立って、読出し／書込み制御回路ＲＷＣの動作について
説明する。読出し／書込み制御回路ＲＷＣは、“データ
読出し°を指示するＨレベルのライトイネーブル信号Ｗ
Ｅに応答して、出力信号ＡおよびＢを各々低電位（−２
，６Ｖ）および高電位（−〇、８Ｖ）に設定し、出力信
号ＣおよびＤをいずれも低電位（−３，２Ｖ）に設定す
る。
さらに、読出し／書込み制御回路ＲＷＣは、゛データ書
込み°を指示するＬレベルのライトイネーブル信号Ｗ下
および外部からの入力データ信号ＤＩＮに応答して、出
力信号ＡおよびＢを各々高電位（−１，６Ｖ）および読
出し基準電位ＶＩＤ（−１，６Ｖ）に設定するとともに
、出力信号ＣおよびＤのうちのいずれか一方および他方
を各々高電位（−２，ＯＶ）および低電位（−３，２Ｖ
）に設定する。
込み°を指示するＬレベルのライトイネーブル信号Ｗ下
および外部からの入力データ信号ＤＩＮに応答して、出
力信号ＡおよびＢを各々高電位（−１，６Ｖ）および読
出し基準電位ＶＩＤ（−１，６Ｖ）に設定するとともに
、出力信号ＣおよびＤのうちのいずれか一方および他方
を各々高電位（−２，ＯＶ）および低電位（−３，２Ｖ
）に設定する。
正側ワード線ＷＰＩが選択状態である期間には、放電回
路ＷＤＩＳ、において、トランジスタＱ１１が導通する
。これによって、コンデンサｃ１が充電される。同様に
、正側ワード線ＷＰ２が選択状態である期間には、放電
回路ＷＤ Ｉ Ｓ ２において、トランジスタＱＩ３が
導通するため、コンデンサＣ２が充電される。トランジ
スタＱｌｌが導通状態であるとき、トランジスタＱＩ２
に与えられるベース電位は正側ワード線ＷＰＩの選択状
態における電位ｖ８よりもトランジスタのベース・エミ
ッタ間電圧ＶａＥおよび抵抗Ｒ２による電圧降下分だけ
低い電位（−１，８ｖ以下）である。
路ＷＤＩＳ、において、トランジスタＱ１１が導通する
。これによって、コンデンサｃ１が充電される。同様に
、正側ワード線ＷＰ２が選択状態である期間には、放電
回路ＷＤ Ｉ Ｓ ２において、トランジスタＱＩ３が
導通するため、コンデンサＣ２が充電される。トランジ
スタＱｌｌが導通状態であるとき、トランジスタＱＩ２
に与えられるベース電位は正側ワード線ＷＰＩの選択状
態における電位ｖ８よりもトランジスタのベース・エミ
ッタ間電圧ＶａＥおよび抵抗Ｒ２による電圧降下分だけ
低い電位（−１，８ｖ以下）である。
同様に、正側ワード線ＷＰ２が選択状態であるときにト
ランジスタＱＩ４のベースに与えられる電位は、電位ｖ
Ｈよりもベース・エミッタ間電圧Ｖ６Ｅおよび抵抗Ｒ４
による電圧降下分だけ低い電位である。
ランジスタＱＩ４のベースに与えられる電位は、電位ｖ
Ｈよりもベース・エミッタ間電圧Ｖ６Ｅおよび抵抗Ｒ４
による電圧降下分だけ低い電位である。
正側ワード線ＷＰＩが選択状態から非選択状態に切換わ
ると、放電回路ＷＤＪＳ＋においてトランジスタＱｌｌ
が非導通状態となる。これによって、トランジスタＱＩ
２のベース電位が、コンデンサＣＩの容量値および抵抗
Ｒ１の抵抗値によって決まる時定数に従って一定期間高
電位に保持された後降下する。正側ワードＩＩＷＰ２が
選択状態から非選択状態に切換わった場合には、放電回
路ＷＤＩＳ２においてこれと同様の現象が生じる。
ると、放電回路ＷＤＪＳ＋においてトランジスタＱｌｌ
が非導通状態となる。これによって、トランジスタＱＩ
２のベース電位が、コンデンサＣＩの容量値および抵抗
Ｒ１の抵抗値によって決まる時定数に従って一定期間高
電位に保持された後降下する。正側ワードＩＩＷＰ２が
選択状態から非選択状態に切換わった場合には、放電回
路ＷＤＩＳ２においてこれと同様の現象が生じる。
すなわち、トランジスタＱＩ４のベース電位が一定期間
高電位に保持される。ここで、トランジスタＱＩ２およ
びＱ１０は、トランジスタＱＷと定電流源Ｉ Ｄ Ｉ
Ｓ ２に対してＥＣＬを構成する。したがって、読出し
／書込み制御回路ＲＷＣの出力Ａが高電位となるデータ
書込み時には、正側ワード線ＷＰＩおよびＷＦ２のいず
れが選択されても、トランジスタＱＷが導通しトランジ
スタＱＩ２およびＱ１０が非導通状態となる。このため
、負側ワード線ＷＮＩおよびＷＮ２のいずれからも定電
流源ＩＤｌ５２に電流は供給されない。つまり、負側ワ
ード線ＷＮＩおよびＷＮ２のいずれにもワード線放電電
流は流れない。しかし、読出し／書込み制御回路ＲＷＣ
の出力Ａが低電位となるデータ読出し時には、トランジ
スタＱＩ２およびＱ１４のうちベースが高電位である方
が導通し他方およびトランジスタＱＷは非導通状態とな
る。したがって、データ読出し時には、選択された正側
ワード線ＷＰＩまたはＷＦ２が非選択状態に切換わると
、対応する負側ワードｆ＠ＷＮ１またはＷＮ２から定電
流源ＩＤｌ５２によって規定される大きさの電流がワー
ド線放電電流として流れる。これによって、選択された
正側ワード線ＷＰＩまたはＷＦ２が迅速に非選択電位に
戻る。なお、このワ−ド線放電回路ＷＤ Ｉ Ｓの詳細
はたとえば米国特許４，３７０，７３６に開示されてい
る。
高電位に保持される。ここで、トランジスタＱＩ２およ
びＱ１０は、トランジスタＱＷと定電流源Ｉ Ｄ Ｉ
Ｓ ２に対してＥＣＬを構成する。したがって、読出し
／書込み制御回路ＲＷＣの出力Ａが高電位となるデータ
書込み時には、正側ワード線ＷＰＩおよびＷＦ２のいず
れが選択されても、トランジスタＱＷが導通しトランジ
スタＱＩ２およびＱ１０が非導通状態となる。このため
、負側ワード線ＷＮＩおよびＷＮ２のいずれからも定電
流源ＩＤｌ５２に電流は供給されない。つまり、負側ワ
ード線ＷＮＩおよびＷＮ２のいずれにもワード線放電電
流は流れない。しかし、読出し／書込み制御回路ＲＷＣ
の出力Ａが低電位となるデータ読出し時には、トランジ
スタＱＩ２およびＱ１４のうちベースが高電位である方
が導通し他方およびトランジスタＱＷは非導通状態とな
る。したがって、データ読出し時には、選択された正側
ワード線ＷＰＩまたはＷＦ２が非選択状態に切換わると
、対応する負側ワードｆ＠ＷＮ１またはＷＮ２から定電
流源ＩＤｌ５２によって規定される大きさの電流がワー
ド線放電電流として流れる。これによって、選択された
正側ワード線ＷＰＩまたはＷＦ２が迅速に非選択電位に
戻る。なお、このワ−ド線放電回路ＷＤ Ｉ Ｓの詳細
はたとえば米国特許４，３７０，７３６に開示されてい
る。
データ保持電流制御回路ＤＨは、メモリセルＭ１〜Ｍ４
のデータ保持電流を制御する。このデータ保持電流制御
回路ＤＨによって、データ書込み時におけるワード線振
幅を従来よりも小さくすることが可能となる。次に、デ
ータ保持電流制御回路ＤＩの構成および動作について説
明する。データ保持電流制御回路ＤＨは、メモリセルＭ
１およびＭ４のデータ保持電流を制御する保持電流制御
回路ＤＨ，と、メモリセルＭ２およびＭ３のデータ保持
電流を制御する保持電流制御回路ＤＢ、とを含む。保持
電流制御回路ＤＩ、は、正側ワード線ＷＰＩにゲートを
接続されるＮＰＮ型トランジスタＱＤＩと、定電流源夏
ＨＩに対してＥＣＬを構成する２つのＮＰＮ型トランジ
スタＱＤ２およびＱＤ３とを含む。トランジスタＱＤＩ
のエミッタはトランジスタＱＤ２のベースに接続される
。
のデータ保持電流を制御する。このデータ保持電流制御
回路ＤＨによって、データ書込み時におけるワード線振
幅を従来よりも小さくすることが可能となる。次に、デ
ータ保持電流制御回路ＤＩの構成および動作について説
明する。データ保持電流制御回路ＤＨは、メモリセルＭ
１およびＭ４のデータ保持電流を制御する保持電流制御
回路ＤＨ，と、メモリセルＭ２およびＭ３のデータ保持
電流を制御する保持電流制御回路ＤＢ、とを含む。保持
電流制御回路ＤＩ、は、正側ワード線ＷＰＩにゲートを
接続されるＮＰＮ型トランジスタＱＤＩと、定電流源夏
ＨＩに対してＥＣＬを構成する２つのＮＰＮ型トランジ
スタＱＤ２およびＱＤ３とを含む。トランジスタＱＤＩ
のエミッタはトランジスタＱＤ２のベースに接続される
。
トランジスタＱＤ２のベースは抵抗ＲＤＩを介して定電
流源ＩＨ３に接続される。保持電流制御回路ＤＨ２は、
保持電流制御回路ＤＨ，と同一の構成を有する。保持電
流制御回路ＤＢ、のトランジスタＱＤ３および保持電流
制御回路ＤＨ，のトランジスタＱＤ６のベース電位はワ
ード線振幅の中間に対応する電位に固定される。定電流
源ＩＨＩはメモリセルＭ１およびＭ４にデータ保持電流
を供給する保持電流源であり、定電流源ＩＨ２はメモリ
セルＭ２およびＭ３にデータ保持電流を供給する保持電
流源である。
流源ＩＨ３に接続される。保持電流制御回路ＤＨ２は、
保持電流制御回路ＤＨ，と同一の構成を有する。保持電
流制御回路ＤＢ、のトランジスタＱＤ３および保持電流
制御回路ＤＨ，のトランジスタＱＤ６のベース電位はワ
ード線振幅の中間に対応する電位に固定される。定電流
源ＩＨＩはメモリセルＭ１およびＭ４にデータ保持電流
を供給する保持電流源であり、定電流源ＩＨ２はメモリ
セルＭ２およびＭ３にデータ保持電流を供給する保持電
流源である。
正側ワード線ＷＰＩが選択されておらず低電位ｖＮＨで
あれば、保持電流制御回路ＤＨ，においてトランジスタ
ＱＤＩは非導通状態である。したがって、トランジスタ
ＱＤ２のベースに電源■。
あれば、保持電流制御回路ＤＨ，においてトランジスタ
ＱＤＩは非導通状態である。したがって、トランジスタ
ＱＤ２のベースに電源■。
。の高電位は伝達されない。一方、トランジスタＱＤ３
のベース電位Ｖａａ２は、ワード線振幅の中間に対応す
る電位すなわち、非選択状態のワード線の電位ｖド射よ
りも高く選択状態にあるワード線の電位ｖ１１よりも低
い電位である。したがって、トランジスタＱＤ２が非導
通となりトランジスタＱＤ３が導通する。この結果、定
電流源ＩＨ１に負側ワード線ＷＮＩからトランジスタＱ
Ｄ３を介して電流が供給される。つまり、負側ワード線
ＷＮＩにメモリセルＭ１およびＭ４のデータ保持電流が
流れる。しかし、正側ワード線ＷＰＩが選択されて高電
位となると、トランジスタＱＤＩが導通する。これによ
って、トランジスタＱＤ２のベースにトランジスタＱＤ
Ｉを介して高電位が付与される。この結果、トランジス
タＱＤ２のベース電位がトランジスタＱＤ３のそれより
も高くなり、トランジスタＱＤ２が導通しトランジスタ
ＱＤ３が非導通となる。この結果、定電流源ＩＨ１には
トランジスタＱＤ２から電流が供給され、トランジスタ
ＱＤ３から電流が供給されなくなる。
のベース電位Ｖａａ２は、ワード線振幅の中間に対応す
る電位すなわち、非選択状態のワード線の電位ｖド射よ
りも高く選択状態にあるワード線の電位ｖ１１よりも低
い電位である。したがって、トランジスタＱＤ２が非導
通となりトランジスタＱＤ３が導通する。この結果、定
電流源ＩＨ１に負側ワード線ＷＮＩからトランジスタＱ
Ｄ３を介して電流が供給される。つまり、負側ワード線
ＷＮＩにメモリセルＭ１およびＭ４のデータ保持電流が
流れる。しかし、正側ワード線ＷＰＩが選択されて高電
位となると、トランジスタＱＤＩが導通する。これによ
って、トランジスタＱＤ２のベースにトランジスタＱＤ
Ｉを介して高電位が付与される。この結果、トランジス
タＱＤ２のベース電位がトランジスタＱＤ３のそれより
も高くなり、トランジスタＱＤ２が導通しトランジスタ
ＱＤ３が非導通となる。この結果、定電流源ＩＨ１には
トランジスタＱＤ２から電流が供給され、トランジスタ
ＱＤ３から電流が供給されなくなる。
つまり、負側ワード線ＷＮＩにデータ保持電流が流れな
くなる。保持電流制御回路ＤＨ２も、対応するワード線
ＷＰ２およびＷＮ２に関して、保持電流制御回路ＤＨ，
と同様に動作する。すなわち、正側ワード線ＷＰ２が非
選択状態であるときには負側ワード線ＷＮ２にメモリセ
ルＭ２およびＭ３のデータ保持電流を流す。二方、正側
ワード線ＷＰ２が選択状態であるときには、保持電流制
御回路ＤＨ２はメモリセルＭ２およびＭ３のデータ保持
電流を遮断する。このように、データ保持電流制御回路
ＤＨは、選択状態にあるワード線に接続されるすべての
メモリセルのデータ保持電流を遮断するように動作する
。
くなる。保持電流制御回路ＤＨ２も、対応するワード線
ＷＰ２およびＷＮ２に関して、保持電流制御回路ＤＨ，
と同様に動作する。すなわち、正側ワード線ＷＰ２が非
選択状態であるときには負側ワード線ＷＮ２にメモリセ
ルＭ２およびＭ３のデータ保持電流を流す。二方、正側
ワード線ＷＰ２が選択状態であるときには、保持電流制
御回路ＤＨ２はメモリセルＭ２およびＭ３のデータ保持
電流を遮断する。このように、データ保持電流制御回路
ＤＨは、選択状態にあるワード線に接続されるすべての
メモリセルのデータ保持電流を遮断するように動作する
。
以下、このバイポーラＳＲＡＭのデータ書込み動作およ
びデータ読出し動作について説明する。
びデータ読出し動作について説明する。
以下の説明にあたっては、第９図も参照する。第９図は
、このバイポーラＳＲＡＭのデータ読出し動作およびデ
ータ書込み動作を示すタイミングチャート図である。な
お、このバイポーラＳＲＡＭのデータ読出し原理は従来
と同様である。
、このバイポーラＳＲＡＭのデータ読出し動作およびデ
ータ書込み動作を示すタイミングチャート図である。な
お、このバイポーラＳＲＡＭのデータ読出し原理は従来
と同様である。
まず、データ読出し動作について、メモリセルＭ１から
データを読出す場合を例にとって説明する。説明にあた
っては、メモリセルＭ１の記憶ノードＮ１およびＮ２に
ＨレベルおよびＬレベルの電位が保持されているものと
する。
データを読出す場合を例にとって説明する。説明にあた
っては、メモリセルＭ１の記憶ノードＮ１およびＮ２に
ＨレベルおよびＬレベルの電位が保持されているものと
する。
メモリセルＭ１からデータが読出される場合、ロウデコ
ーダＸＤによって正側ワード線ＷＰ１の電位が選択電位
Ｖｌｌ （１，ＯＶ）に引上げられる。同時に、コラ
ムデコーダＹＤによってトランジスタｓ’ｒａ１，５Ｔ
ｂ１，５Ｔｃ１．および５Ｔｄ１のベース電位ＢＳＩが
高電位（−２，４Ｖ）に引上げられる。これによりて、
トランジスタＱＲＷＩおよびＱＲＷ２のベース、トラン
ジスタＱＣ８１およびＱＣ８２のベースと、対応する定
電流源ＩＲＷ３．ＩＲＷ４との間の電流経路が活性化さ
れる。また、トランジスタ５Ｔａｌおよび５Ｔｄ１のエ
ミッタ電位は読出し／書込み制御回路ＲＷＣの出力Ｃお
よびＤによって、低電位となる。
ーダＸＤによって正側ワード線ＷＰ１の電位が選択電位
Ｖｌｌ （１，ＯＶ）に引上げられる。同時に、コラ
ムデコーダＹＤによってトランジスタｓ’ｒａ１，５Ｔ
ｂ１，５Ｔｃ１．および５Ｔｄ１のベース電位ＢＳＩが
高電位（−２，４Ｖ）に引上げられる。これによりて、
トランジスタＱＲＷＩおよびＱＲＷ２のベース、トラン
ジスタＱＣ８１およびＱＣ８２のベースと、対応する定
電流源ＩＲＷ３．ＩＲＷ４との間の電流経路が活性化さ
れる。また、トランジスタ５Ｔａｌおよび５Ｔｄ１のエ
ミッタ電位は読出し／書込み制御回路ＲＷＣの出力Ｃお
よびＤによって、低電位となる。
このため、トランジスタ５Ｔａｌおよび５Ｔｄｌは順バ
イアス状態となって導通するので、ピット線対ＢＰＩと
定電流源ｓ’ｒａ１．ｓ’ｒｄ１との間の電流経路も活
性化される。一方、読出し／書込み制御回路ＲＷＣの出
力Ｂが高電位（−０，８Ｖ）となる。この信号Ｂの電位
は抵抗ＲＲＷＩによる電圧降下分だけ低下されて読出し
基準レベルｖ訛ｏ （１，６Ｖ）となッテトランジス
タＱＲＷ１およびＱＲＷ２のベースに印加される。
イアス状態となって導通するので、ピット線対ＢＰＩと
定電流源ｓ’ｒａ１．ｓ’ｒｄ１との間の電流経路も活
性化される。一方、読出し／書込み制御回路ＲＷＣの出
力Ｂが高電位（−０，８Ｖ）となる。この信号Ｂの電位
は抵抗ＲＲＷＩによる電圧降下分だけ低下されて読出し
基準レベルｖ訛ｏ （１，６Ｖ）となッテトランジス
タＱＲＷ１およびＱＲＷ２のベースに印加される。
正側ワード線ＷＰＩが第９図における時刻ｔ。
において非選択状態から選択状態に切換わると、メモリ
セルＭ１において記憶ノードＮ１の電位は第９図におけ
る■で示されるように、非選択時における電位ＶＮ 、
から、導通状態にあるトランジスタＱＲＩによって正側
ワード線ＷＰ１の電位Ｖ、とほぼ同電位まで上昇する。
セルＭ１において記憶ノードＮ１の電位は第９図におけ
る■で示されるように、非選択時における電位ＶＮ 、
から、導通状態にあるトランジスタＱＲＩによって正側
ワード線ＷＰ１の電位Ｖ、とほぼ同電位まで上昇する。
一方、トランジスタＱＲ２は非導通状態であるから、記
憶ノードＮ２の電位は第８図における■で示されるよう
に、正側ワード線ＷＰＩの電位上昇に伴い記憶ノードＮ
１よりも低い電位ｖＬまで上昇する。
憶ノードＮ２の電位は第８図における■で示されるよう
に、正側ワード線ＷＰＩの電位上昇に伴い記憶ノードＮ
１よりも低い電位ｖＬまで上昇する。
トランジスタＱＲＷＩおよびＱＲＷ２のベース電位Ｖ＆
Ｄは電位ｖ、Ｉと電位ｖＬとの間に設定される。したが
って、従来と同様に、ビット線ＢＬ１にエミッタを接続
されるトランジスタのうちトランジスタＱ１が導通して
ビット線ＢＬＩの電位を電位ＶＨよりもトランジスタの
ベース・エミッタ間電圧ＶａＥ分だけ低い電位に設定す
る。さらに、読出し基準電位ＶＩＤは非選択のメモリセ
ルのＨレベルを保持する記憶ノードの電位ＶＮ Ｈより
も高く設定される。このため、ビット線ＢＲＩにエミッ
タを接続されるトランジスタのうちトランジスタＱＲＷ
２のみが導通する。これによって、ビット線ＢＲＩの電
位がトランジスタＱＲＷ２のベース電位ｖ、Ｄよりも電
圧ＶＩＩＥだけ低い電位に設定される。これらのビット
線ＢＬＩおよびＢＨ３間の電位差を図示されないセンス
アンプが検知することによって、メモリセルＭ１の記憶
データが読出される。
Ｄは電位ｖ、Ｉと電位ｖＬとの間に設定される。したが
って、従来と同様に、ビット線ＢＬ１にエミッタを接続
されるトランジスタのうちトランジスタＱ１が導通して
ビット線ＢＬＩの電位を電位ＶＨよりもトランジスタの
ベース・エミッタ間電圧ＶａＥ分だけ低い電位に設定す
る。さらに、読出し基準電位ＶＩＤは非選択のメモリセ
ルのＨレベルを保持する記憶ノードの電位ＶＮ Ｈより
も高く設定される。このため、ビット線ＢＲＩにエミッ
タを接続されるトランジスタのうちトランジスタＱＲＷ
２のみが導通する。これによって、ビット線ＢＲＩの電
位がトランジスタＱＲＷ２のベース電位ｖ、Ｄよりも電
圧ＶＩＩＥだけ低い電位に設定される。これらのビット
線ＢＬＩおよびＢＨ３間の電位差を図示されないセンス
アンプが検知することによって、メモリセルＭ１の記憶
データが読出される。
なお、選択されたワード１ｉＷＰ１に接続されるメモリ
セルＭ１およびＭ４のデータ保持電流はデータ保持電流
制御回路ＤＨによって遮断される。
セルＭ１およびＭ４のデータ保持電流はデータ保持電流
制御回路ＤＨによって遮断される。
しかしながら、ワード線放電回路ＷＤ Ｉ Ｓが負側ワ
ード線ＷＮＩに定電流源ＩＤｌ５Ｉによって規定される
大きさの電流を流す。このため、メモリセルＭ１および
Ｍ４の記憶データは、ワード線放電電流によって保持さ
れる。
ード線ＷＮＩに定電流源ＩＤｌ５Ｉによって規定される
大きさの電流を流す。このため、メモリセルＭ１および
Ｍ４の記憶データは、ワード線放電電流によって保持さ
れる。
次に、書込み動作について、メモリセルＭ１の記憶デー
タを反転させる場合を例に、とって説明する。説明にあ
たっては、メモリセルＭ１の記憶ノードＮ１およびＮ２
に各々すでにＨレベルおよびＬレベルの電位が保持され
ており、かつ、メモリセルＭ２の記憶ノードＮ３および
Ｎ４に各々すでにＬレベルおよびＨレベルの電位が保持
されているものとする。
タを反転させる場合を例に、とって説明する。説明にあ
たっては、メモリセルＭ１の記憶ノードＮ１およびＮ２
に各々すでにＨレベルおよびＬレベルの電位が保持され
ており、かつ、メモリセルＭ２の記憶ノードＮ３および
Ｎ４に各々すでにＬレベルおよびＨレベルの電位が保持
されているものとする。
まず、ワード線振幅が大きく、非選択めメモリセルにお
いてＨレベルの電位が保持される記憶ノードの電位■Ｎ
ＩＩが選択されたメモリセルにおいてＬレベルの電位を
保持する記憶ノードの電位Ｖ、よりも低い場合には、従
来と同様の回路動作によってメモリセルＭ１の記憶ノー
ドＮ１およびＮ２の電位レベルが従来どおり反転される
。まず、この場合の回路動作について説明する。
いてＨレベルの電位が保持される記憶ノードの電位■Ｎ
ＩＩが選択されたメモリセルにおいてＬレベルの電位を
保持する記憶ノードの電位Ｖ、よりも低い場合には、従
来と同様の回路動作によってメモリセルＭ１の記憶ノー
ドＮ１およびＮ２の電位レベルが従来どおり反転される
。まず、この場合の回路動作について説明する。
メモリセルＭ１にデータが書込まれる場合、ロウデコー
ダＸＤおよびコラムデコーダＹＤによって各々正側ワー
ド線ＷＰＩおよびビット線対ＢＰ１が選択状態とされる
。これによって、メモリセルＭ１の記憶ノードＮ１およ
びＮ２の電位が選択時の電位ｖ８およびｖＬまで上昇す
る。一方、データ書込み時には読出し／書込み制御回路
ＲＷＣの出力Ｂが読出し基準レベルＶＩＩＤとなる。こ
のため、トランジスタＱＲＷＩおよびＱＲＷ２のベース
電位は、電位ＶｆｆｉＤよりも抵抗ＲＲＷＩによる電圧
降下分（０，８Ｖ）だけ低い電位（−２゜４Ｖ）となる
。
ダＸＤおよびコラムデコーダＹＤによって各々正側ワー
ド線ＷＰＩおよびビット線対ＢＰ１が選択状態とされる
。これによって、メモリセルＭ１の記憶ノードＮ１およ
びＮ２の電位が選択時の電位ｖ８およびｖＬまで上昇す
る。一方、データ書込み時には読出し／書込み制御回路
ＲＷＣの出力Ｂが読出し基準レベルＶＩＩＤとなる。こ
のため、トランジスタＱＲＷＩおよびＱＲＷ２のベース
電位は、電位ＶｆｆｉＤよりも抵抗ＲＲＷＩによる電圧
降下分（０，８Ｖ）だけ低い電位（−２゜４Ｖ）となる
。
一方、読出し／書込み制御回路ＲＷＣの出力ＣおよびＤ
は各々、入力データ信号ＤＩＮに対応して、高電位（−
２，ＯＶ）および低電位（−３゜２Ｖ）となる。これに
よって、トランジスタＳＴα１が逆バイアス状態となっ
て０ＦＦＬ、 トランジスタ５Ｔｌ）１が順バイアス
状態となって導通する。このため、ビット線ＢＲＩが定
電流源ＩＲＷ２に接続される。このとき、トランジスタ
Ｑ２のベース電位ｖＬはトランジスタＱ４のベース電位
ｖ１＃８およびトランジスタＱＲＷ２のベース電位ＶＩ
Ｄ Ｖ８Ｅよりも低いので、トランジスタＱ２は非導
通状態から導通状態に切換わる。この結果、トランジス
タＱ２のコレクタからビット線ＢＲ１に流れる電流が生
じ記憶ノードＮ１の電位が降下する。記憶ノードＮ１の
電位がトランジスタＱ３およびＱＲＷＩのベース電位以
下となるとトランジスタＱ１は非導通状態となる。最終
的に、記憶ノードＮ１およびＮ２の電位は各々、選択時
におけるＬレベルの電位ｖＬおよび選択時におけるＨレ
ベルの電位ＶＨとなる。
は各々、入力データ信号ＤＩＮに対応して、高電位（−
２，ＯＶ）および低電位（−３゜２Ｖ）となる。これに
よって、トランジスタＳＴα１が逆バイアス状態となっ
て０ＦＦＬ、 トランジスタ５Ｔｌ）１が順バイアス
状態となって導通する。このため、ビット線ＢＲＩが定
電流源ＩＲＷ２に接続される。このとき、トランジスタ
Ｑ２のベース電位ｖＬはトランジスタＱ４のベース電位
ｖ１＃８およびトランジスタＱＲＷ２のベース電位ＶＩ
Ｄ Ｖ８Ｅよりも低いので、トランジスタＱ２は非導
通状態から導通状態に切換わる。この結果、トランジス
タＱ２のコレクタからビット線ＢＲ１に流れる電流が生
じ記憶ノードＮ１の電位が降下する。記憶ノードＮ１の
電位がトランジスタＱ３およびＱＲＷＩのベース電位以
下となるとトランジスタＱ１は非導通状態となる。最終
的に、記憶ノードＮ１およびＮ２の電位は各々、選択時
におけるＬレベルの電位ｖＬおよび選択時におけるＨレ
ベルの電位ＶＨとなる。
次に、ワード線振幅（Ｖｌｌ −ＶＮ １１ ）がメモ
リセルの論理振幅よりも小さい場合、すなわち、電位ｖ
Ｌが非選択のメモリセルのＨレベルを保持する記憶ノー
ドの電位ｖＮＨよりも低い場合の回路動作について、第
９図を参照しながら説明する。
リセルの論理振幅よりも小さい場合、すなわち、電位ｖ
Ｌが非選択のメモリセルのＨレベルを保持する記憶ノー
ドの電位ｖＮＨよりも低い場合の回路動作について、第
９図を参照しながら説明する。
第６図に示される従来のバイポーラＳＲＡＭによれば、
このような場合にメモリセルＭ１の記憶データを反転さ
せることはできなかった。しかし、このバイポーラＳＲ
ＡＭによれば、以下のような回路動作の結果メモリセル
Ｍ１の記憶データを反転させることができる。 まず、
先の場合と同様に正側ワード線ＷＰＩがロウデコーダＸ
Ｄによって電位ｖＨまで昇圧され、ビット線対ＢＰＩが
コラムデコーダＹＤによって選択状態とされる。これに
よって、メモリセルＭ１においてトランジスタＱ１およ
びＱ２のベース電位が各々電位ｖＨおよびＶ、まで上昇
する。同時に、トランジスタＱＲＷＩおよびＱＲＷ２の
ベース電位（第９図■）も、先の場合と同様に、読出し
／書込み制御回路ＲＷＣの出力Ｂによって、電位ＶＩＩ
Ｄ ＶＩＩＥとなる（第９図における時刻１２）。し
かしながら、電位Ｖｌｊ、が電位ｖＬよりも高いため、
ビット線ＢＲＩにエミッタを接続されるトランジスタＱ
２゜Ｑ４．およびＱＲＷ２のうちベース電位が最も高い
のはトランジスタＱ４となる。このため、先の場合とは
異なり、非選択のメモリセルＭ２のトランジスタＱ４が
導通しメモリセルＭ１のトランジスタＱ２が非導通のま
まとなる。しかし、従来とは異なり、選択された正側ワ
ード線ＷＰＩに対応する負側ワード線ＷＮＩと定電流源
ＩＨＩおよびＩＤｌ５２とは、ワード線放電回路ＷＤＩ
Ｓおよびデータ保持電流制御回路ＤＨによって電気的に
遮断されている。また、ビット線ＢＬＩと定電流源ＩＲ
ＷＩとの間の電流経路も不活性化されている。このため
、選択されたメモリセルＭ１のトランジスタＱ１から負
側ワード線ＷＮＩおよびビット線ＢＬＩに流れる電流は
生じないので、記憶ノードＮ２からトランジスタＱ１を
介して電荷は流出しない。したがって、記憶ノードＮ２
の電位（第９図の■）は、正側ワード線ＷＰＩから負荷
トランジスタＱＲＩを介して供給される電荷によって、
次第に上昇する（第９図における書込み開始時刻ｔ２以
降）。そして、記憶ノードＮ２の電位がトランジスタＱ
４のベース電位ｖＮＮを超えると（第９図における時刻
ｔｓ）、トランジスタＱ２が導通しトランジスタＱ４が
非導通状態となる。トランジスタＱ２が導通すると、先
の場合と同様に、トランジスタＱ２からビット線ＢＲＩ
を介して定電流源ＩＲＷ２に流れる電流が生じるため、
トランジスタＱ２のコレクタ電位（記憶ノードＮ１の電
位）が第９図の■で示されるように急激に下降する。こ
れによって負荷トランジスタＱＲ２が導通するので、記
憶ノードＮ２の電位は第９図における時刻ｔ、以後、急
激に上昇し、正側ワード線ＷＰＩの電位ＶＨとなる。
このような場合にメモリセルＭ１の記憶データを反転さ
せることはできなかった。しかし、このバイポーラＳＲ
ＡＭによれば、以下のような回路動作の結果メモリセル
Ｍ１の記憶データを反転させることができる。 まず、
先の場合と同様に正側ワード線ＷＰＩがロウデコーダＸ
Ｄによって電位ｖＨまで昇圧され、ビット線対ＢＰＩが
コラムデコーダＹＤによって選択状態とされる。これに
よって、メモリセルＭ１においてトランジスタＱ１およ
びＱ２のベース電位が各々電位ｖＨおよびＶ、まで上昇
する。同時に、トランジスタＱＲＷＩおよびＱＲＷ２の
ベース電位（第９図■）も、先の場合と同様に、読出し
／書込み制御回路ＲＷＣの出力Ｂによって、電位ＶＩＩ
Ｄ ＶＩＩＥとなる（第９図における時刻１２）。し
かしながら、電位Ｖｌｊ、が電位ｖＬよりも高いため、
ビット線ＢＲＩにエミッタを接続されるトランジスタＱ
２゜Ｑ４．およびＱＲＷ２のうちベース電位が最も高い
のはトランジスタＱ４となる。このため、先の場合とは
異なり、非選択のメモリセルＭ２のトランジスタＱ４が
導通しメモリセルＭ１のトランジスタＱ２が非導通のま
まとなる。しかし、従来とは異なり、選択された正側ワ
ード線ＷＰＩに対応する負側ワード線ＷＮＩと定電流源
ＩＨＩおよびＩＤｌ５２とは、ワード線放電回路ＷＤＩ
Ｓおよびデータ保持電流制御回路ＤＨによって電気的に
遮断されている。また、ビット線ＢＬＩと定電流源ＩＲ
ＷＩとの間の電流経路も不活性化されている。このため
、選択されたメモリセルＭ１のトランジスタＱ１から負
側ワード線ＷＮＩおよびビット線ＢＬＩに流れる電流は
生じないので、記憶ノードＮ２からトランジスタＱ１を
介して電荷は流出しない。したがって、記憶ノードＮ２
の電位（第９図の■）は、正側ワード線ＷＰＩから負荷
トランジスタＱＲＩを介して供給される電荷によって、
次第に上昇する（第９図における書込み開始時刻ｔ２以
降）。そして、記憶ノードＮ２の電位がトランジスタＱ
４のベース電位ｖＮＮを超えると（第９図における時刻
ｔｓ）、トランジスタＱ２が導通しトランジスタＱ４が
非導通状態となる。トランジスタＱ２が導通すると、先
の場合と同様に、トランジスタＱ２からビット線ＢＲＩ
を介して定電流源ＩＲＷ２に流れる電流が生じるため、
トランジスタＱ２のコレクタ電位（記憶ノードＮ１の電
位）が第９図の■で示されるように急激に下降する。こ
れによって負荷トランジスタＱＲ２が導通するので、記
憶ノードＮ２の電位は第９図における時刻ｔ、以後、急
激に上昇し、正側ワード線ＷＰＩの電位ＶＨとなる。
このように、このバイポーラＳＲＡＭによれば、ワード
線振幅がメモリセルの論理振幅ｖ、１−ｖＬよりも小さ
い場合でも、任意のメモリセルの記憶データを反転させ
ることが可能となる。したがって、従来よりもワード線
振幅を小さくすることができる。この結果、ワード線の
、選択状態から非選択状態への切換わりおよび非選択状
態から選択状態への切換わりの際の充放電時間が短縮さ
れるので、従来よりもアクセスタイムを短縮することが
可能となる。
線振幅がメモリセルの論理振幅ｖ、１−ｖＬよりも小さ
い場合でも、任意のメモリセルの記憶データを反転させ
ることが可能となる。したがって、従来よりもワード線
振幅を小さくすることができる。この結果、ワード線の
、選択状態から非選択状態への切換わりおよび非選択状
態から選択状態への切換わりの際の充放電時間が短縮さ
れるので、従来よりもアクセスタイムを短縮することが
可能となる。
さて、このバイポーラＳＲＡＭによれば、データ書込み
時において、選択されたワード線に接続されるすべての
メモリセルのデータ保持電流およびワード線放電電流が
遮断される。このため、データ書込み時には、選択され
たメモリセルと同一のワード線に接続される非選択のメ
モリセルの記憶データが破壊される可能性がある。これ
を防止するためにトランジスタＱＣ８Ｉ〜ＱＣＳ４が設
けられる。
時において、選択されたワード線に接続されるすべての
メモリセルのデータ保持電流およびワード線放電電流が
遮断される。このため、データ書込み時には、選択され
たメモリセルと同一のワード線に接続される非選択のメ
モリセルの記憶データが破壊される可能性がある。これ
を防止するためにトランジスタＱＣ８Ｉ〜ＱＣＳ４が設
けられる。
たとえば、上記例のようなデータ書込みが行なわれる場
合、選択されたビット線対ＢＰＩに関してトランジスタ
５Ｔｃｌが導通するため、トランジスタＱＣＳＩおよび
ＱＣ３２のベース電位は低下する。一方、非選択のビッ
ト線対ＢＰ２に関して、トランジスタ５Ｔｃ２は非導通
であるためトランジスタＱＣＳ３およびＱＣＳ４のベー
ス電位は低下しない。したがって、トランジスタＱＣ８
１およびＱＣＳ２は非導通状態となるが、トランジスタ
ＱＣ３３およびＱＣＳ４は導通する。一方、非選択のビ
ット線対ＢＰ２に対応して設けられたトランジスタ５Ｔ
ｌ）２は非導通状態であるので、トランジスタＱＲＷ２
およびＱＲＷ４のベース電位は読出し／書込み制御回路
ＲＷＣの出力Ｂの電位ＶＩＤに等しくなる。したがって
、非選択のビット線対ＢＰ２はデータ読出し時と同じ状
態となる。データ読出し時には選択されたワード線に接
続されるメモリセルにおいてＨレベルを保持する記憶ノ
ードにゲートを接続されるトランジスタ導通しＬレベル
を保持する記憶ノードにゲートを接続されるトランジス
タ非導通状態となる。したがって、非選択のビット線対
ＢＰ２がデータ読出し時と同じ状態となることによって
、選択されたワード線ＷＰ２に接続される非選択のメモ
リセルＭ４の記憶データの破壊は防止される。
合、選択されたビット線対ＢＰＩに関してトランジスタ
５Ｔｃｌが導通するため、トランジスタＱＣＳＩおよび
ＱＣ３２のベース電位は低下する。一方、非選択のビッ
ト線対ＢＰ２に関して、トランジスタ５Ｔｃ２は非導通
であるためトランジスタＱＣＳ３およびＱＣＳ４のベー
ス電位は低下しない。したがって、トランジスタＱＣ８
１およびＱＣＳ２は非導通状態となるが、トランジスタ
ＱＣ３３およびＱＣＳ４は導通する。一方、非選択のビ
ット線対ＢＰ２に対応して設けられたトランジスタ５Ｔ
ｌ）２は非導通状態であるので、トランジスタＱＲＷ２
およびＱＲＷ４のベース電位は読出し／書込み制御回路
ＲＷＣの出力Ｂの電位ＶＩＤに等しくなる。したがって
、非選択のビット線対ＢＰ２はデータ読出し時と同じ状
態となる。データ読出し時には選択されたワード線に接
続されるメモリセルにおいてＨレベルを保持する記憶ノ
ードにゲートを接続されるトランジスタ導通しＬレベル
を保持する記憶ノードにゲートを接続されるトランジス
タ非導通状態となる。したがって、非選択のビット線対
ＢＰ２がデータ読出し時と同じ状態となることによって
、選択されたワード線ＷＰ２に接続される非選択のメモ
リセルＭ４の記憶データの破壊は防止される。
第１０図は読出し／書込制御回路ＲＷＣの構成の一例を
示す囲路図である。第１０図を参照して、ライトイネー
ブル信号Ｗτが“読出しモード”を指示するＨレベルで
あるとき、２人力ＡＮＤゲートＧ１の一方の人力にはイ
ンバータＩＮＶからＬレベルの電位が与えられる。同時
に、２人力ＡＮＤゲートＧ２の一方の入力にも、インバ
ータＩＮＶからＬレベルの電位が与えられる。したがっ
て、ＡＮＤゲートＧ１およびＧ２の出力はいずれも、他
方の入力端の電位にかかわらずＬレベルとなる。
示す囲路図である。第１０図を参照して、ライトイネー
ブル信号Ｗτが“読出しモード”を指示するＨレベルで
あるとき、２人力ＡＮＤゲートＧ１の一方の人力にはイ
ンバータＩＮＶからＬレベルの電位が与えられる。同時
に、２人力ＡＮＤゲートＧ２の一方の入力にも、インバ
ータＩＮＶからＬレベルの電位が与えられる。したがっ
て、ＡＮＤゲートＧ１およびＧ２の出力はいずれも、他
方の入力端の電位にかかわらずＬレベルとなる。
このＡＮＤゲートＧ１およびＧ２の出力が各々読出し／
書込み制御回路ＲＷＣの出力りおよびＣとなる。一方、
インバータｒＮＶのＬレベルの出力が読出し／書込み制
御回路ＲＷＣの出力Ａとなる。
書込み制御回路ＲＷＣの出力りおよびＣとなる。一方、
インバータｒＮＶのＬレベルの出力が読出し／書込み制
御回路ＲＷＣの出力Ａとなる。
さらに、バッファＢＦは、インバータＩＮＶの出力電位
を所定の高電位（−０，８Ｖ）に調整して読出し／書込
み制御回路ＲＷＣの出力Ｂとして出力する。
を所定の高電位（−０，８Ｖ）に調整して読出し／書込
み制御回路ＲＷＣの出力Ｂとして出力する。
逆にライトイネーブル信号ＷＥが“書込みモード°を指
示するＬレベルのとき、インバータＩＮＶはＡＮＤゲー
）Ｇｌ、Ｇ２およびバッファＢＦにＨレベルの電位を入
力する。したがって、この場合にはＡＮＤゲートＧ１お
よびＧ２の出力はそれぞれもう一方の入力端の電位によ
って決定される。ＡＮＤゲートＧ１のもう一方の入力端
および、ＡＮＤゲートＧ２のもう一方の入力端には、ゲ
ー）Ｇ３から互いに相補的なレベルの電位が付与される
。したがって、ＡＮＤゲートＧ１およびＧ２の出力りお
よびＣは互いに相補的な電位をとる。
示するＬレベルのとき、インバータＩＮＶはＡＮＤゲー
）Ｇｌ、Ｇ２およびバッファＢＦにＨレベルの電位を入
力する。したがって、この場合にはＡＮＤゲートＧ１お
よびＧ２の出力はそれぞれもう一方の入力端の電位によ
って決定される。ＡＮＤゲートＧ１のもう一方の入力端
および、ＡＮＤゲートＧ２のもう一方の入力端には、ゲ
ー）Ｇ３から互いに相補的なレベルの電位が付与される
。したがって、ＡＮＤゲートＧ１およびＧ２の出力りお
よびＣは互いに相補的な電位をとる。
ゲートＧ３は、入力データ信号ＤＩＮの非反転信号をＡ
ＮＤゲートＧ２に与え、入力データ信号Ｄ！Ｎの反転信
号をＡＮＤゲートＧｌに与える。このため、読出し／書
込み制御回路ＲＷＣの出力ＣおよびＤの電位レベルは、
入力データ信号ＤＩＭの論理レベルの変化に応答して切
換わる。バッファＢＦはインバータＩＮＶのＨレベルの
出力電位を読出し基準レベルＶ、。 （−１，６Ｖ）に
調整して出力する。このときの読出し／書込み制御回路
ＲＷＣの出力Ａは、インバータＩＮＶの出力によってＨ
レベルとなる。
ＮＤゲートＧ２に与え、入力データ信号Ｄ！Ｎの反転信
号をＡＮＤゲートＧｌに与える。このため、読出し／書
込み制御回路ＲＷＣの出力ＣおよびＤの電位レベルは、
入力データ信号ＤＩＭの論理レベルの変化に応答して切
換わる。バッファＢＦはインバータＩＮＶのＨレベルの
出力電位を読出し基準レベルＶ、。 （−１，６Ｖ）に
調整して出力する。このときの読出し／書込み制御回路
ＲＷＣの出力Ａは、インバータＩＮＶの出力によってＨ
レベルとなる。
［発明が解決しようとする課題］
以上のように、データ書込み時にワード線振幅を小さく
することが可能なバイポーラＳＲＡＭによれば、選択さ
れた正側ワード線から対応する負側ワード線に流れるデ
ータ保持電流およびワード線放電電流がデータ書込み時
に遮断される。さらに、選択されたメモリセルのＨレベ
ルとなるべき記憶ノードにコレクタを接続されるマルチ
エミッタトランジスタ側のビット線が導通不能となる。
することが可能なバイポーラＳＲＡＭによれば、選択さ
れた正側ワード線から対応する負側ワード線に流れるデ
ータ保持電流およびワード線放電電流がデータ書込み時
に遮断される。さらに、選択されたメモリセルのＨレベ
ルとなるべき記憶ノードにコレクタを接続されるマルチ
エミッタトランジスタ側のビット線が導通不能となる。
この結果、ワード線振幅がメモリセルの論理振幅よりも
小さい場合にも、選択されたメモリセルと同一のビット
線に接続されるメモリセルの記憶データにかかわらず選
択されたメモリセルのデータを書換えることが可能とな
った。しかし、このような構成によれば以下のような問
題が新たに生じる。
小さい場合にも、選択されたメモリセルと同一のビット
線に接続されるメモリセルの記憶データにかかわらず選
択されたメモリセルのデータを書換えることが可能とな
った。しかし、このような構成によれば以下のような問
題が新たに生じる。
たとえば、第８図において、メモリセルＭ１の記憶ノー
ドＮ１およびＮ２に各々ＨレベルおよびＬレベルの電位
が保持されている場合を考える。
ドＮ１およびＮ２に各々ＨレベルおよびＬレベルの電位
が保持されている場合を考える。
この場合にメモリセルＭ１からデータを読出すと、前述
のような回路動作の結果、ビット線ＢＬＩに関してはト
ランジスタＱ１が導通し、ビット線ＰＲ１に関してはト
ランジスタＱＲＷ２が導通する。
のような回路動作の結果、ビット線ＢＬＩに関してはト
ランジスタＱ１が導通し、ビット線ＰＲ１に関してはト
ランジスタＱＲＷ２が導通する。
この結果、ビット線ＢＬｉの電位は、トランジスタＱ１
のベース電位ｖＭよりも電圧ＶＩＳＥだけ低い電位ＶＨ
−ＶＢＥとなり、ビット線ＢＲＩの電位はトランジスタ
ＱＲ２のベース電位■虞ｏよりも電圧ＶＩＳＥだけ低い
電位ｖ＊ｏ ＶＩＬＥとなる。
のベース電位ｖＭよりも電圧ＶＩＳＥだけ低い電位ＶＨ
−ＶＢＥとなり、ビット線ＢＲＩの電位はトランジスタ
ＱＲ２のベース電位■虞ｏよりも電圧ＶＩＳＥだけ低い
電位ｖ＊ｏ ＶＩＬＥとなる。
このとき、負側ワード線ＷＮＩには、ワード線放電回路
ＷＤ Ｉ ＳによってメモリセルＭ１およびＭ４から負
側ワード線ＷＮＩにデータ保持電流が流される。次に、
このデータ読出しに続いてメモリセルＭ１にデータを書
込む場合を想定する。
ＷＤ Ｉ ＳによってメモリセルＭ１およびＭ４から負
側ワード線ＷＮＩにデータ保持電流が流される。次に、
このデータ読出しに続いてメモリセルＭ１にデータを書
込む場合を想定する。
メモリセルＭ１の記憶ノードＮ１およびＮ２の電位を各
々ＬレベルおよびＨレベルの反転させるデータ書込みの
場合には、読出し／書込み制御回路ＲＷＣがトランジス
タ５Ｔａｌのエミッタに高電位（−２，ＯＶ）を与える
。したがって、このようなデータ書込みの場合には、ト
ランジスタＳＴａ １が非導通となる。さらに、データ
書込み時にはワード線放電回路ＷＤＩＳによってワード
線放電電流も遮断される。したがって、ビット線ＢＬ１
は、電位ＶＨ−ＶｆｌＥに固定された状態からフローテ
ィング状態に切換わる。
々ＬレベルおよびＨレベルの反転させるデータ書込みの
場合には、読出し／書込み制御回路ＲＷＣがトランジス
タ５Ｔａｌのエミッタに高電位（−２，ＯＶ）を与える
。したがって、このようなデータ書込みの場合には、ト
ランジスタＳＴａ １が非導通となる。さらに、データ
書込み時にはワード線放電回路ＷＤＩＳによってワード
線放電電流も遮断される。したがって、ビット線ＢＬ１
は、電位ＶＨ−ＶｆｌＥに固定された状態からフローテ
ィング状態に切換わる。
一方、このとき、トランジスタＱ ＲＷ １のベース電
位はトランジスタＱ１のベース電位ｖＨより低い電位ｖ
ｌｏ ＶａＥに設定される。したがって、ビット線Ｂ
ＬＩの電位はトランジスタＱＲＷ１のエミッタ出力によ
ってトランジスタＱＲＷＩのベース電位よりも低くなる
。この結果、トランジスタＱ１のビット線ＢＬＩに接続
されるエミッタの電位がベース電位ＶＨ（１，’ Ｏ
Ｖ）よりも低くなり、トランジスタＱ１のベース・エミ
ッタ間は順バイアス状態となる。このため、実際には、
ビット線ＢＬＩにトランジスタＱ１から電流が供給され
る。この漏れ電流は微少であるが、記憶ノードＮ２（ト
ランジスタＱ１のコレクタ）の電位上昇を妨げる電流、
すなわち、メモリセルＭ１のデータ保持電流となる。こ
の電流はビット線ＢＬ１が充電され終わるまで流れる。
位はトランジスタＱ１のベース電位ｖＨより低い電位ｖ
ｌｏ ＶａＥに設定される。したがって、ビット線Ｂ
ＬＩの電位はトランジスタＱＲＷ１のエミッタ出力によ
ってトランジスタＱＲＷＩのベース電位よりも低くなる
。この結果、トランジスタＱ１のビット線ＢＬＩに接続
されるエミッタの電位がベース電位ＶＨ（１，’ Ｏ
Ｖ）よりも低くなり、トランジスタＱ１のベース・エミ
ッタ間は順バイアス状態となる。このため、実際には、
ビット線ＢＬＩにトランジスタＱ１から電流が供給され
る。この漏れ電流は微少であるが、記憶ノードＮ２（ト
ランジスタＱ１のコレクタ）の電位上昇を妨げる電流、
すなわち、メモリセルＭ１のデータ保持電流となる。こ
の電流はビット線ＢＬ１が充電され終わるまで流れる。
第２図は、第８図のバイポーラＳＲＡＭおよび第１図に
示される実施例のバイポーラＳＲＡＭのデータ書込み時
の動作を示すタイミングチャート図である。記憶ノード
Ｎ２の電位は第２図の■で示されるように、データ書込
み開始後迅速に上昇せず、長時間（数百ｎ５ｅｃ）かか
って電位Ｖ。まで上昇する。記憶ノードＮ１の電位は前
述したように記憶ノードＮ２の電位上昇に追従して降下
する。したがって、記憶ノードＮ２の電位上昇が遅いと
、記憶ノードＮ１の電位は、第２図の■で示されるよう
に、データ書込み開始後、記憶ノードＮ２の電位がトラ
ンジスタＱ４およびＱＲＷ２のベース電位以上に長時間
かかって上昇した時点で降下し始める。この結果、メモ
リセルＭ１のデータを反転させるのに要する時間（書込
み時間”ｒｗ）が長くなる。
示される実施例のバイポーラＳＲＡＭのデータ書込み時
の動作を示すタイミングチャート図である。記憶ノード
Ｎ２の電位は第２図の■で示されるように、データ書込
み開始後迅速に上昇せず、長時間（数百ｎ５ｅｃ）かか
って電位Ｖ。まで上昇する。記憶ノードＮ１の電位は前
述したように記憶ノードＮ２の電位上昇に追従して降下
する。したがって、記憶ノードＮ２の電位上昇が遅いと
、記憶ノードＮ１の電位は、第２図の■で示されるよう
に、データ書込み開始後、記憶ノードＮ２の電位がトラ
ンジスタＱ４およびＱＲＷ２のベース電位以上に長時間
かかって上昇した時点で降下し始める。この結果、メモ
リセルＭ１のデータを反転させるのに要する時間（書込
み時間”ｒｗ）が長くなる。
このように、従来の改良されたバイポーラＳＲＡＭによ
れば、同一のビット線対に接続されるメモリセルに対し
てデータ読出しおよびデータ書込みを連続して行なった
場合、データ書込みに長時間を要するという問題が生じ
る。
れば、同一のビット線対に接続されるメモリセルに対し
てデータ読出しおよびデータ書込みを連続して行なった
場合、データ書込みに長時間を要するという問題が生じ
る。
それゆえに本発明の目的は、上記のような問題点を解決
し、ワード線振幅の縮小によって実現されるデータ読出
し時のアクセスタイムの短縮という従来技術の利点を損
なうことなく、データ書込み時間の短縮された半導体記
憶装置を提供することである。
し、ワード線振幅の縮小によって実現されるデータ読出
し時のアクセスタイムの短縮という従来技術の利点を損
なうことなく、データ書込み時間の短縮された半導体記
憶装置を提供することである。
［課題を解決するための手段］
上記のような目的を達成するために本発明にかかる半導
体記憶装置は、行および列のマトリクス状に配列される
メモリセルを含むメモリセルアレイと、行の各々に対応
して設けられる第１および第２のワード線と、列の各々
に対応して設けられる第１および第２のビット線と、ア
ドレス信号に応答してメモリセルアレイから１つのメモ
リセルを選択する選択手段と、選択手段によって選択さ
れたメモリセルの行に対応する第１のワード線を所定の
電位に設定する手段と、データ書込み時に選択手段によ
って選択されたメモリセルの列に対応する第２のワード
線を、選択されたメモリセルから電気的に遮断する手段
とを含む。メモリセルの各々は、第１および第２のエミ
ッタとコレクタとベースとを有し、かつ、互いのベース
およびコレクタが交差接続された第１および第２のマル
チエミッタトランジスタ手段を含む。メモリセルの第１
および第２のマルチエミッタトランジスタ手段の第１の
エミッタは、対応する行の第２のワード線に接続される
。メモリセルの第１および第２のマルチエミッタトラン
ジスタ手段のコレクタは、対応する行の第１のワード線
に接続される。メモリセルの′！Ｊ１のマルチエミッタ
トランジスタ手段の第２のエミッタおよび第２のマルチ
エミッタトランジスタ手段の第２のエミッタはそれぞれ
、対応する列の第１のビット線および第２のビット線に
接続される。
体記憶装置は、行および列のマトリクス状に配列される
メモリセルを含むメモリセルアレイと、行の各々に対応
して設けられる第１および第２のワード線と、列の各々
に対応して設けられる第１および第２のビット線と、ア
ドレス信号に応答してメモリセルアレイから１つのメモ
リセルを選択する選択手段と、選択手段によって選択さ
れたメモリセルの行に対応する第１のワード線を所定の
電位に設定する手段と、データ書込み時に選択手段によ
って選択されたメモリセルの列に対応する第２のワード
線を、選択されたメモリセルから電気的に遮断する手段
とを含む。メモリセルの各々は、第１および第２のエミ
ッタとコレクタとベースとを有し、かつ、互いのベース
およびコレクタが交差接続された第１および第２のマル
チエミッタトランジスタ手段を含む。メモリセルの第１
および第２のマルチエミッタトランジスタ手段の第１の
エミッタは、対応する行の第２のワード線に接続される
。メモリセルの第１および第２のマルチエミッタトラン
ジスタ手段のコレクタは、対応する行の第１のワード線
に接続される。メモリセルの′！Ｊ１のマルチエミッタ
トランジスタ手段の第２のエミッタおよび第２のマルチ
エミッタトランジスタ手段の第２のエミッタはそれぞれ
、対応する列の第１のビット線および第２のビット線に
接続される。
本発明に係る半導体記憶装置は、さらに、データ書込み
時に、書込みデータに応じて、選択手段によって選択さ
れたメモリセルに接続される第１および第２のビット線
のうちのいずれか一方を導通可能状態にし、他方を、選
択されたメモリセルのｔＪｌおよび第２のマルチエミッ
タトランジスタ手段のうち、この他方のビット線に接続
されるマルチエミッタトランジスタ手段のベース電位よ
りも高い電位に固定する手段を備える。
時に、書込みデータに応じて、選択手段によって選択さ
れたメモリセルに接続される第１および第２のビット線
のうちのいずれか一方を導通可能状態にし、他方を、選
択されたメモリセルのｔＪｌおよび第２のマルチエミッ
タトランジスタ手段のうち、この他方のビット線に接続
されるマルチエミッタトランジスタ手段のベース電位よ
りも高い電位に固定する手段を備える。
［作用］
本発明に係る半導体記憶装置は、上記のように構成され
るため、データ書込み時に、選択されたメモリセルの第
１および第２のマルチエミッタトランジスタ手段のうち
、高電位に固定されたビット線に接続されるマルチエミ
ッタトランジスタ手段の第２のエミッタと、前記高電位
に固定されたビット線との間は逆バイアス状態となる。
るため、データ書込み時に、選択されたメモリセルの第
１および第２のマルチエミッタトランジスタ手段のうち
、高電位に固定されたビット線に接続されるマルチエミ
ッタトランジスタ手段の第２のエミッタと、前記高電位
に固定されたビット線との間は逆バイアス状態となる。
また、データ書込み時には選択されたメモリセルが、こ
の選択されたメモリセルに接続される第２のワード線か
ら電気的に遮断される。したがって、データ書込み時に
、選択されたメモリセルの第１および第２のマルチエミ
ッタトランジスタ手段のうち、逆バイアス状態となった
マルチエミッタトランジスタ手段と、これに接続される
ビット線およびワード線との間に流れる電流は生じない
。
の選択されたメモリセルに接続される第２のワード線か
ら電気的に遮断される。したがって、データ書込み時に
、選択されたメモリセルの第１および第２のマルチエミ
ッタトランジスタ手段のうち、逆バイアス状態となった
マルチエミッタトランジスタ手段と、これに接続される
ビット線およびワード線との間に流れる電流は生じない
。
選択されたメモリセルの第１のマルチエミッタトランジ
スタ手段のコレクタ電位がＬレベルであり、選択された
メモリセルの第２のマルチエミッタトランジスタ手段の
コレクタ電位がＨレベルである場合を想定する。この場
合、データ書込時に第１のビット線が高電位に固定され
ると、第１のマルチエミッタトランジスタ手段の第２の
エミッタおよび第１のビット線間が逆バイアス状態とな
る。これによって、第１のマルチエミッタトランジスタ
手段のベースから第１および第２のエミッタに流れる電
流は遮断される。一方、第１のマルチエミッタトランジ
スタ手段のベースおよびコレクタ間は順バイアス状態で
ある。このため、第１のマルチエミッタトランジスタ手
段のベースからコレクタ方向に電流が流れる。この電流
によって、第２のマルチエミッタトランジスタ手段のベ
ースに電荷が供給され、第２のマルチェミッタトランジ
スタ手段のベース電位は加速的に上昇する。第２のマル
チエミッタトランジスタ手段に接続される第２のビット
線は導通可能状態であるため、第２のマルチエミッタト
ランジスタ手段はベース電位上昇に応答して導通する。
スタ手段のコレクタ電位がＬレベルであり、選択された
メモリセルの第２のマルチエミッタトランジスタ手段の
コレクタ電位がＨレベルである場合を想定する。この場
合、データ書込時に第１のビット線が高電位に固定され
ると、第１のマルチエミッタトランジスタ手段の第２の
エミッタおよび第１のビット線間が逆バイアス状態とな
る。これによって、第１のマルチエミッタトランジスタ
手段のベースから第１および第２のエミッタに流れる電
流は遮断される。一方、第１のマルチエミッタトランジ
スタ手段のベースおよびコレクタ間は順バイアス状態で
ある。このため、第１のマルチエミッタトランジスタ手
段のベースからコレクタ方向に電流が流れる。この電流
によって、第２のマルチエミッタトランジスタ手段のベ
ースに電荷が供給され、第２のマルチェミッタトランジ
スタ手段のベース電位は加速的に上昇する。第２のマル
チエミッタトランジスタ手段に接続される第２のビット
線は導通可能状態であるため、第２のマルチエミッタト
ランジスタ手段はベース電位上昇に応答して導通する。
これによって、第２のマルチエミッタトランジスタ手段
のコレクタ電位（第１のマルチエミッタトランジスタ手
段のベース電位）が下降する。
のコレクタ電位（第１のマルチエミッタトランジスタ手
段のベース電位）が下降する。
逆に、データ書込み時に、第２のビット線が高電位に固
定されると、第２のマルチエミッタトランジスタ手段の
第１および第２のエミッタから第２のワード線および第
２のビット線に流れる電流は遮断される。しかし、第２
のマルチエミッタトランジスタ手段のベースおよびコレ
クタ間は逆バイアス状態であるため、第１のマルチエミ
ッタトランジスタ手段のベース電位は上昇しない。一方
、第１のビット線は導通可能状態であるため、第１のマ
ルチエミッタトランジスタ手段はＨレベルのベース電位
によって導通状態となる。したがって、第１のマルチエ
ミッタトランジスタ手段のベース電位はＨレベルに保持
され、第２のマルチエミッタトランジスタ手段のベース
電位もＬレベルに保持される。
定されると、第２のマルチエミッタトランジスタ手段の
第１および第２のエミッタから第２のワード線および第
２のビット線に流れる電流は遮断される。しかし、第２
のマルチエミッタトランジスタ手段のベースおよびコレ
クタ間は逆バイアス状態であるため、第１のマルチエミ
ッタトランジスタ手段のベース電位は上昇しない。一方
、第１のビット線は導通可能状態であるため、第１のマ
ルチエミッタトランジスタ手段はＨレベルのベース電位
によって導通状態となる。したがって、第１のマルチエ
ミッタトランジスタ手段のベース電位はＨレベルに保持
され、第２のマルチエミッタトランジスタ手段のベース
電位もＬレベルに保持される。
［実施例］
第１図は、本発明の一実施例のバイポーラＳＲＡＭの主
要部分の構成を示す回路図である。このバイポーラＳＲ
ＡＭの全体構成は第４図に示されるものと同様である。
要部分の構成を示す回路図である。このバイポーラＳＲ
ＡＭの全体構成は第４図に示されるものと同様である。
次に、本実施例と第８図に示される従来のバイポーラＳ
ＲＡＭとの差異を明確にするために、第１図に示される
回路構成のうち、第８図に示される回路構成と異なる部
分について説明する。
ＲＡＭとの差異を明確にするために、第１図に示される
回路構成のうち、第８図に示される回路構成と異なる部
分について説明する。
第１図を参照して、本実施例では読出し／書込み回路Ｒ
Ｗａにおいて、読出し書込みトランジスタＱＲＷＩ〜Ｑ
ＲＷ４のベースが対応するビット線対ごとにコラムデコ
ーダＹＤに接続される。すなわち、トランジスタＱＲＷ
ＩおよびＱＲＷ２のベースは各々抵抗ＲＲＷＩＯおよび
ＲＲＷＩ １を介してビット線対ＢＰＩに対応するコラ
ムデコーダＹＤ、内のトランジスタＱＢＤのエミッタに
接続される。同様に、トランジスタＱＲＷ３およびＱＲ
Ｗ４のベースは各々抵抗ＲＲＷ２０およびＲＲＷ２１を
介してコラムデコーダＹＤ２のトランジスタＱＢＤのエ
ミッタに接続される。トランジスタＱＲＷＩおよびＱＲ
Ｗ３に対応して共通の定電流源ＩＲＷ３ａが設けられ、
トランジスタＱＲＷ２およびＱＲＷ４に対応して共通の
定電流源ＩＲＷ３１）が設けられる。トランジスタＱＲ
ＷＩおよびＱＲＷ２のベースは各々個別のＮＰＮ型トラ
ンジスタ５Ｔｂ１ａおよび５Ｔ６１１）を介して定電流
源ＩＲＷ３ａおよびＩＲＷ３゜に接続される。
Ｗａにおいて、読出し書込みトランジスタＱＲＷＩ〜Ｑ
ＲＷ４のベースが対応するビット線対ごとにコラムデコ
ーダＹＤに接続される。すなわち、トランジスタＱＲＷ
ＩおよびＱＲＷ２のベースは各々抵抗ＲＲＷＩＯおよび
ＲＲＷＩ １を介してビット線対ＢＰＩに対応するコラ
ムデコーダＹＤ、内のトランジスタＱＢＤのエミッタに
接続される。同様に、トランジスタＱＲＷ３およびＱＲ
Ｗ４のベースは各々抵抗ＲＲＷ２０およびＲＲＷ２１を
介してコラムデコーダＹＤ２のトランジスタＱＢＤのエ
ミッタに接続される。トランジスタＱＲＷＩおよびＱＲ
Ｗ３に対応して共通の定電流源ＩＲＷ３ａが設けられ、
トランジスタＱＲＷ２およびＱＲＷ４に対応して共通の
定電流源ＩＲＷ３１）が設けられる。トランジスタＱＲ
ＷＩおよびＱＲＷ２のベースは各々個別のＮＰＮ型トラ
ンジスタ５Ｔｂ１ａおよび５Ｔ６１１）を介して定電流
源ＩＲＷ３ａおよびＩＲＷ３゜に接続される。
同様に、トランジスタＱＲＷ３およびＱＲＷ４のベース
も各々個別のＮＰＮ型トランジスタ５Ｔｂ２Ｑおよび５
Ｔｂ２ｂを介して定電流源Ｉ ＲＷ３ａおよびＩＲＷ３
゜に接続される。
も各々個別のＮＰＮ型トランジスタ５Ｔｂ２Ｑおよび５
Ｔｂ２ｂを介して定電流源Ｉ ＲＷ３ａおよびＩＲＷ３
゜に接続される。
さらに、従来と異なり、読出し／書込み制御回路ＲＷＣ
の出力ＣはトランジスタＱＲＷＩのベース電位を制御す
るトランジスタ５Ｔｂ１ａおよび、トランジスタＱＲＷ
３のベース電位を制御するトランジスタ５Ｔｂ２．のエ
ミッタに与えられる。
の出力ＣはトランジスタＱＲＷＩのベース電位を制御す
るトランジスタ５Ｔｂ１ａおよび、トランジスタＱＲＷ
３のベース電位を制御するトランジスタ５Ｔｂ２．のエ
ミッタに与えられる。
さらに、読出し／書込み制御回路ＲＷＣの出力りは、ト
ランジスタＱＲＷ２のベース電位を制御するトランジス
タＳＴｂ １ｂおよび、トランジスタＱＲＷ４のベース
電位を制御するトランジスタＳＴ、２゜のエミッタに与
えられる。
ランジスタＱＲＷ２のベース電位を制御するトランジス
タＳＴｂ １ｂおよび、トランジスタＱＲＷ４のベース
電位を制御するトランジスタＳＴ、２゜のエミッタに与
えられる。
このように本実施例では、読出し書込みトランジスタＱ
ＲＷＩ〜ＱＲＷ４のベースにコラムデコーダＹＤの出力
が抵抗を介して与えられる。それゆえ、従来トランジス
タＱＲＷＩ〜ＱＲＷ４のベース電位を決定していた、読
出し／書込み制御回路ＲＷＣの出力Ｂは削除される。
ＲＷＩ〜ＱＲＷ４のベースにコラムデコーダＹＤの出力
が抵抗を介して与えられる。それゆえ、従来トランジス
タＱＲＷＩ〜ＱＲＷ４のベース電位を決定していた、読
出し／書込み制御回路ＲＷＣの出力Ｂは削除される。
このバイポーラＳＲＡＭの他の部分の構成および動作な
らびに各ノードに付与される電位間の大小関係は第８図
に示されるバイポーラＳＲＡＭにおけるそれと同一であ
る。
らびに各ノードに付与される電位間の大小関係は第８図
に示されるバイポーラＳＲＡＭにおけるそれと同一であ
る。
以下、このバイポーラＳＲＡＭのデータ読出し動作およ
びデータ書込み動作について説明する。
びデータ書込み動作について説明する。
なお、説明にあたっては、メモリセルＭ１の記憶ノード
Ｎ１およびＮ２に各々ＨレベルおよびＬレベルの電位が
保持されているものと仮定する。
Ｎ１およびＮ２に各々ＨレベルおよびＬレベルの電位が
保持されているものと仮定する。
まず、データ読出し動作について説明する。たとえば、
メモリセルＭ１からデータを読出す場合、選択されたワ
ード線ＷＰＩの電位上昇によってトランジスタＱ１およ
びＱ２のベース電位が各々電位ＶＨ（−１，０■） お
よびＶＬ （−２，ＯＶ）まで上昇する。一方、コラム
デコーダＹＤ、において、トランジスタＱＢＤが導通す
るため、トランジスタＱＢＤのエミッタ電位Ｂ５ｌ０は
−ｖＢＥ（−−０，８Ｖ）の高電位となる。このため、
トランジスタ５Ｔ（１１，５Ｔｃ１，５Ｔ（１１が導通
し、トランジスタ５ＴＩ）ＩＱ 、Ｓｒ１ ｌｂは導通
可能となる。一方、読出し／書込み制御回路ＲＷＣの出
力ＣおよびＤはいずれも低電位（−３゜２Ｖ）であるの
で、トランジスタ５Ｔｂ１ａおよび５Ｔｂ１１）も導通
する。このため、抵抗ＲＲＷ１０およびＲＲＷＩＩに電
流が流れる。この結果、コラムデコーダＹＤ、の出力Ｂ
５２０は抵抗ＲＲＷ１０およびＲＲＷＩＩによる電圧降
下分だけ電位降下してトランジスタＱＲＷＩおよびＱＲ
Ｗ２のベースに印加される。これによって、トランジス
タＱＲＷＩおよびＱＲＷ２のベース電位が従来と同様に
読出し基準レベルｖよ。（−１，６Ｖ）に設定される。
メモリセルＭ１からデータを読出す場合、選択されたワ
ード線ＷＰＩの電位上昇によってトランジスタＱ１およ
びＱ２のベース電位が各々電位ＶＨ（−１，０■） お
よびＶＬ （−２，ＯＶ）まで上昇する。一方、コラム
デコーダＹＤ、において、トランジスタＱＢＤが導通す
るため、トランジスタＱＢＤのエミッタ電位Ｂ５ｌ０は
−ｖＢＥ（−−０，８Ｖ）の高電位となる。このため、
トランジスタ５Ｔ（１１，５Ｔｃ１，５Ｔ（１１が導通
し、トランジスタ５ＴＩ）ＩＱ 、Ｓｒ１ ｌｂは導通
可能となる。一方、読出し／書込み制御回路ＲＷＣの出
力ＣおよびＤはいずれも低電位（−３゜２Ｖ）であるの
で、トランジスタ５Ｔｂ１ａおよび５Ｔｂ１１）も導通
する。このため、抵抗ＲＲＷ１０およびＲＲＷＩＩに電
流が流れる。この結果、コラムデコーダＹＤ、の出力Ｂ
５２０は抵抗ＲＲＷ１０およびＲＲＷＩＩによる電圧降
下分だけ電位降下してトランジスタＱＲＷＩおよびＱＲ
Ｗ２のベースに印加される。これによって、トランジス
タＱＲＷＩおよびＱＲＷ２のベース電位が従来と同様に
読出し基準レベルｖよ。（−１，６Ｖ）に設定される。
したがって、従来と同様に、ビット１ｊｌＢＬ１に関し
てはトランジスタＱ１が導通しビット線ＢＲＩに関して
はトランジスタＱＲＷ２が導通してビットＩＩＢＬＩお
よびＢＨ３間にメモリセルＭ１の記憶データに応じた電
位差が生じる。
てはトランジスタＱ１が導通しビット線ＢＲＩに関して
はトランジスタＱＲＷ２が導通してビットＩＩＢＬＩお
よびＢＨ３間にメモリセルＭ１の記憶データに応じた電
位差が生じる。
それゆえ、従来のバイポーラＳＲＡＭの場合と同様にメ
モリセルＭ１からデータを読出すことができる。
モリセルＭ１からデータを読出すことができる。
なお、コラムデコーダＹＤ２においてはトランジスタＱ
ＢＤが非導通であるため、コラムデコーダＹＤ、の出力
Ｂ５２０は低電位（−１，６Ｖ）となる。したがって、
トランジスタＱＲＷ３およびＱＲＷ４のベース電位は読
出し基準レベルＶ。
ＢＤが非導通であるため、コラムデコーダＹＤ、の出力
Ｂ５２０は低電位（−１，６Ｖ）となる。したがって、
トランジスタＱＲＷ３およびＱＲＷ４のベース電位は読
出し基準レベルＶ。
０よりもさらに低くなるので、非選択のビット線対ＢＰ
２に接続されるメモリセルＭ３およびＭ４の記憶データ
に影響を与えない。
２に接続されるメモリセルＭ３およびＭ４の記憶データ
に影響を与えない。
次に、書込み動作について第２図も参照しながら説明す
る。
る。
たとえば、メモリセルＭ１の記憶ノードＮ１およびＮ２
に各々ＨレベルおよびＬレベルの電位が保持されており
、このメモリセルＭ１の記憶データを反転させる場合を
想定する。メモリセルＭ１にデータが書込まれる場合、
コラムデコーダＸＤの選択動作によって記憶ノードＮ１
およびＮ２の電位が各々電位Ｖ工およびｖＬまで上昇す
る。同時に、コラムデコーダＹＤ、の出力Ｂ５ｌ０の電
位が高電位（−０，８Ｖ）となる。一方、データ書込み
時には、読出し／書込み制御回路ＲＷＣの出力Ｃおよび
Ｄが各々高電位（−２，ＯＶ）および低電位（−３，２
Ｖ）となる。つまりトランジスタ５Ｔｂ１ａのエミッタ
電位が高くなりトランジスタ５Ｔｂ１ｂのエミッタ電位
が低くなる。よって、トランジスタＳＴ、１ｂは導通す
るが、トランジスタ５Ｔｂ１ａは非導通となる。したが
って、抵抗ＲＲＷＩＯには電流が流れないのでトランジ
スタＱＲＷＩのベース電位はコラムデコーダＹＤ、の出
力Ｂ５ｌ０に等しい高電位となる。−方、抵抗ＲＲＷＩ
１には電流が流れるので、トランジスタＱＲＷ２のベ
ース電位はコラムデコーダＹＤ、の出力Ｂ５ｌ０の電位
よりも抵抗ＲＲＷ１１による電圧降下分だけ低い電位、
すなわち、読出し基準電位ＶＩＯとなる。
に各々ＨレベルおよびＬレベルの電位が保持されており
、このメモリセルＭ１の記憶データを反転させる場合を
想定する。メモリセルＭ１にデータが書込まれる場合、
コラムデコーダＸＤの選択動作によって記憶ノードＮ１
およびＮ２の電位が各々電位Ｖ工およびｖＬまで上昇す
る。同時に、コラムデコーダＹＤ、の出力Ｂ５ｌ０の電
位が高電位（−０，８Ｖ）となる。一方、データ書込み
時には、読出し／書込み制御回路ＲＷＣの出力Ｃおよび
Ｄが各々高電位（−２，ＯＶ）および低電位（−３，２
Ｖ）となる。つまりトランジスタ５Ｔｂ１ａのエミッタ
電位が高くなりトランジスタ５Ｔｂ１ｂのエミッタ電位
が低くなる。よって、トランジスタＳＴ、１ｂは導通す
るが、トランジスタ５Ｔｂ１ａは非導通となる。したが
って、抵抗ＲＲＷＩＯには電流が流れないのでトランジ
スタＱＲＷＩのベース電位はコラムデコーダＹＤ、の出
力Ｂ５ｌ０に等しい高電位となる。−方、抵抗ＲＲＷＩ
１には電流が流れるので、トランジスタＱＲＷ２のベ
ース電位はコラムデコーダＹＤ、の出力Ｂ５ｌ０の電位
よりも抵抗ＲＲＷ１１による電圧降下分だけ低い電位、
すなわち、読出し基準電位ＶＩＯとなる。
このように、本実施例では、データ書込み時に、選択さ
れたメモリセルＭ１において非導通となるべきトランジ
スタＱ１側に設けられた読出し書込みトランジスタＱＲ
ＷＩのベース電位が高電位Ｖ、０となる。一方、正側ワ
ード線ＷＰＩから負側ワード線ＷＮＩに流れるデータ保
持電流およびワード線放電電流はワード線放電回路ＷＤ
Ｉ Ｓおよびデータ保持電流制御回路ＤＨによって遮
断される。しかしながら、トランジスタＱＲＷＩのベー
スに高電位が与えられているため、ビット線ＢＬ１はト
ランジスタＱＲＷＩのエミッタ出力によって高電位に固
定され、フローティング状態とならない。このため、ト
ランジスタＱ１のビット線ＢＬ１に接続されるエミッタ
およびコレクタ間は逆バイアス状態となるので、トラン
ジスタＱ１からビット線ＢＬＩに電流が流れなくなる。
れたメモリセルＭ１において非導通となるべきトランジ
スタＱ１側に設けられた読出し書込みトランジスタＱＲ
ＷＩのベース電位が高電位Ｖ、０となる。一方、正側ワ
ード線ＷＰＩから負側ワード線ＷＮＩに流れるデータ保
持電流およびワード線放電電流はワード線放電回路ＷＤ
Ｉ Ｓおよびデータ保持電流制御回路ＤＨによって遮
断される。しかしながら、トランジスタＱＲＷＩのベー
スに高電位が与えられているため、ビット線ＢＬ１はト
ランジスタＱＲＷＩのエミッタ出力によって高電位に固
定され、フローティング状態とならない。このため、ト
ランジスタＱ１のビット線ＢＬ１に接続されるエミッタ
およびコレクタ間は逆バイアス状態となるので、トラン
ジスタＱ１からビット線ＢＬＩに電流が流れなくなる。
一方、トランジスタＱ１のコレクタには記憶ノードＮ２
の低電位Ｖ、が付与されている。このため、トランジス
タＱ１のベース・コレクタ間は順バイアス状態であるの
で、トランジスタＱ１のベースからコレクタに流れる電
流が生じる。この結果、記憶ノードＮ２はトランジスタ
Ｑ１から電荷を供給されるので、記憶ノードＮ２の電位
は第２図の■で示されるようにデータ書込み開始後非常
に迅速に上昇する。記憶ノードＮ２の電位がトランジス
タＱ４のベース電位およびトランジスタＱＲＷ２のベー
ス電位ＶＩＤよりも高くなると、トランジスタＱ２が導
通してビット線ＢＲＩに電流を供給する。
の低電位Ｖ、が付与されている。このため、トランジス
タＱ１のベース・コレクタ間は順バイアス状態であるの
で、トランジスタＱ１のベースからコレクタに流れる電
流が生じる。この結果、記憶ノードＮ２はトランジスタ
Ｑ１から電荷を供給されるので、記憶ノードＮ２の電位
は第２図の■で示されるようにデータ書込み開始後非常
に迅速に上昇する。記憶ノードＮ２の電位がトランジス
タＱ４のベース電位およびトランジスタＱＲＷ２のベー
ス電位ＶＩＤよりも高くなると、トランジスタＱ２が導
通してビット線ＢＲＩに電流を供給する。
これに応答して記憶ノードＮ１の電位は降下する。
したがって、記憶ノードＮ１の電位は、第２図の■で示
されるように、データ書込み開始後従来よりも迅速に降
下する。つまり、メモリセルＭ１の記憶データが従来よ
りも短時間で書換えられる。
されるように、データ書込み開始後従来よりも迅速に降
下する。つまり、メモリセルＭ１の記憶データが従来よ
りも短時間で書換えられる。
逆に、メモリセルＭ１に、その保持データと同じデータ
を書込む場合には、書込み／読出し制御回路ＲＷＣの出
力ＣおよびＤがそれぞれ低電位および高電位となる。こ
のため、先の場合とは逆に、トランジスタＱＲＷＩのベ
ース電位がトランジスタＱ１のベース電位よりも低い電
位ＶＲＤとなる。
を書込む場合には、書込み／読出し制御回路ＲＷＣの出
力ＣおよびＤがそれぞれ低電位および高電位となる。こ
のため、先の場合とは逆に、トランジスタＱＲＷＩのベ
ース電位がトランジスタＱ１のベース電位よりも低い電
位ＶＲＤとなる。
したがって、この場合にはトランジスタＱ１が直ちに導
通するので、メモリセルＭ１の記憶データは変化しない
。
通するので、メモリセルＭ１の記憶データは変化しない
。
なお、データ書込み時には、選択されたワード線の放電
電流および選択されたワード線に接続されるすべてのメ
モリセルのデータ保持電流が遮断されるが、非選択のビ
ット線対に対応して設けられた読出し書込みトランジス
タＱＲＷ３およびＱＲＷ４のベース電位がコラムデコー
ダＹＤ２によって従来と同様に読出し基準電位Ｖ＆０に
設定される。したがって、非選択のビット線対ＢＰ２は
データ読出し時と同じ状態になるので、選択されたワー
ド線ＷＰＩに接続される非選択のメモリセルＭ４のデー
タは破壊されない。
電流および選択されたワード線に接続されるすべてのメ
モリセルのデータ保持電流が遮断されるが、非選択のビ
ット線対に対応して設けられた読出し書込みトランジス
タＱＲＷ３およびＱＲＷ４のベース電位がコラムデコー
ダＹＤ２によって従来と同様に読出し基準電位Ｖ＆０に
設定される。したがって、非選択のビット線対ＢＰ２は
データ読出し時と同じ状態になるので、選択されたワー
ド線ＷＰＩに接続される非選択のメモリセルＭ４のデー
タは破壊されない。
このように、本実施例によれば、データ書込み時に選択
されたメモリセルにおいて非導通となるべきトランジス
タのベース・エミッタ間が逆バイアス状態に強制される
。これによって、従来書込み速度を劣化させていた、選
択されたメモリセル内のトランジスタからビット線への
漏れ電流が遮断されるので、データ書込み時間Ｔ、が従
来に比べ大幅に短縮される。本実施例のバイポーラＳＲ
ＡＭによれば、データ書込み時間Ｔ、を５ｎｓｅＣ以下
に短縮することが可能である。
されたメモリセルにおいて非導通となるべきトランジス
タのベース・エミッタ間が逆バイアス状態に強制される
。これによって、従来書込み速度を劣化させていた、選
択されたメモリセル内のトランジスタからビット線への
漏れ電流が遮断されるので、データ書込み時間Ｔ、が従
来に比べ大幅に短縮される。本実施例のバイポーラＳＲ
ＡＭによれば、データ書込み時間Ｔ、を５ｎｓｅＣ以下
に短縮することが可能である。
第３図は、第１図の読出し／書込み制御回路ＲＷＣの構
成の一具体例を示す回路図である。第３図を参照して、
この読出し／書込み制御回路ＲＷＣは、第８図における
従来のそれ（第１０図）からバッファＢＦが除去された
構成を有する。第１０図に示される読出し／書込み制御
回路の場合と同様に、２人力ＡＮＤゲートＧｌおよびＧ
２の出力が各々この読出し／書込み制御回路ＲＷＣの出
力りおよびＣとなり、インバータＩＮＶの出力がこの読
出し／書込み制御回路ＲＷＣの出力Ａとなる。それゆえ
、ライトイネーブル信号ＷＥがＨレベルとなるデータ読
出し時には、出力ＡがＨレベルとなり出力ＣおよびＤが
いずれもＬレベルとなる。そして、ライトイネーブル信
号ＷＥがＬレベルとなるデータ書込み時には、出力Ａが
Ｌレベルとなり出力ＣおよびＤは入力データ信号ＤＩＮ
に応じた相補的な電位をとる。このように、本実施例に
よれば、読出し／ｉＦ込み制御回路から読出し書込みト
ランジスタＱＲＷＩ〜ＱＲＷ４のゲート電位を決定する
信号を得る必要がないので、読出し／書込み制御回路Ｒ
ＷＣの構成が従来よりも簡略化される。
成の一具体例を示す回路図である。第３図を参照して、
この読出し／書込み制御回路ＲＷＣは、第８図における
従来のそれ（第１０図）からバッファＢＦが除去された
構成を有する。第１０図に示される読出し／書込み制御
回路の場合と同様に、２人力ＡＮＤゲートＧｌおよびＧ
２の出力が各々この読出し／書込み制御回路ＲＷＣの出
力りおよびＣとなり、インバータＩＮＶの出力がこの読
出し／書込み制御回路ＲＷＣの出力Ａとなる。それゆえ
、ライトイネーブル信号ＷＥがＨレベルとなるデータ読
出し時には、出力ＡがＨレベルとなり出力ＣおよびＤが
いずれもＬレベルとなる。そして、ライトイネーブル信
号ＷＥがＬレベルとなるデータ書込み時には、出力Ａが
Ｌレベルとなり出力ＣおよびＤは入力データ信号ＤＩＮ
に応じた相補的な電位をとる。このように、本実施例に
よれば、読出し／ｉＦ込み制御回路から読出し書込みト
ランジスタＱＲＷＩ〜ＱＲＷ４のゲート電位を決定する
信号を得る必要がないので、読出し／書込み制御回路Ｒ
ＷＣの構成が従来よりも簡略化される。
上記実施例では、メモリセルがＰＮＰ型トランジスタを
負荷とし、かつビット線に接続されるトランジスタをＮ
ＰＮ型トランジスタとする構成を有する場合が説明され
たが、他の構成のメモリセルを有するバイポーラＳＲＡ
Ｍに本発明が適用されても上記実施例の場合と同様の効
果が得られる。
負荷とし、かつビット線に接続されるトランジスタをＮ
ＰＮ型トランジスタとする構成を有する場合が説明され
たが、他の構成のメモリセルを有するバイポーラＳＲＡ
Ｍに本発明が適用されても上記実施例の場合と同様の効
果が得られる。
また、ワード線放電回路を付さないバイポーラＳＲＡＭ
に本発明が適用されても本実施例と同様の効果が得られ
る。
に本発明が適用されても本実施例と同様の効果が得られ
る。
なお、本発明のバイポーラＳＲＡＭの具体的な回路構成
は第１図に示されるものに限定されず、データ書込み時
に非導通となるべきトランジスタとビット線との間に生
じる漏れ電流を遮断する機能を実現できる構成であれば
よい。また、各ノードに付与される電位も、回路動作に
説明にあたって０内に示した数値に限定されない。
は第１図に示されるものに限定されず、データ書込み時
に非導通となるべきトランジスタとビット線との間に生
じる漏れ電流を遮断する機能を実現できる構成であれば
よい。また、各ノードに付与される電位も、回路動作に
説明にあたって０内に示した数値に限定されない。
［発明の効果］
以上のように、本発明によれば、ワード線振幅をメモリ
セルの論理振幅よりも小さくすることができる半導体記
憶装置において、データ書込み時に選択されたメモリセ
ルの非導通となるべきトランジスタと対応するビット線
との間の漏れ電流が遮断される。これによって特に、反
転書込みに要する時間が大幅に短縮される。したがって
、本発明に係る半導体記憶装置は、データ読出し動作の
高速化とともにデータ書込み動作の高速化も実現するこ
とができる。
セルの論理振幅よりも小さくすることができる半導体記
憶装置において、データ書込み時に選択されたメモリセ
ルの非導通となるべきトランジスタと対応するビット線
との間の漏れ電流が遮断される。これによって特に、反
転書込みに要する時間が大幅に短縮される。したがって
、本発明に係る半導体記憶装置は、データ読出し動作の
高速化とともにデータ書込み動作の高速化も実現するこ
とができる。
【図面の簡単な説明】
第１図は本発明の一実施例のバイポーラＳＲＡＭの主要
部分の構成を示す回路図、第２図は本発明のバイポーラ
ＳＲＡＭのデータ書込み動作を示すタイミングチャート
図、第３図は第１図における読出し／書込み制御回路Ｒ
ＷＣの構成の具体例を示す回路図、第４図は従来および
本発明のバイポーラＳＲＡＭの全体構成を示す概略ブロ
ック図、第５図はバイポーラＳＲＡＭのメモリセルの基
本構成を示す回路図、第６図は従来のバイポーラＳＲＡ
Ｍの主要部分の構成を示す回路図、第７図は従来のバイ
ポーラＳＲＡＭの動作を説明するためのタイミングチャ
ート図、第８図にはワード線振幅の短縮が可能な従来の
バイポーラＳＲＡＭの主要部分の構成を示す回路図、第
９図は第８図に示されるバイポーラＳＲＡＭの動作を説
明するためのタイミングチャート図、第１０図は第８図
に示される読出し／書込み制御回路ＲＷＣの構成の具体
例を示す回路図である。 図において、１はメモリアレイ、Ｍ１〜Ｍ４゜Ｍ１１〜
Ｍ２２．ＭＣはメモリセル、ＢＰ、 ＢＰｌ、ＢＰ２
はビット線対、ＢＬＩ、ＢＬ２．ＢＲｌ、ＢＨ３，ＢＴ
ＬＩ、ＢＴＬ２．ＢＴＲＩ、ＢＴＲ２はビット線、ＷＰ
、ＷＰｌ、ＷＰ２は正側ワード線、ＷＮ、ＷＮＩ、ＷＮ
２は負側ワード線、ＱＲＷＬｌ、ＱＲＷＬ２．ＱＲＷＲ
ｌ、ＱＲＷＲ２、ＱＲＷＬ、ＱＲＷＲ，ＱＲＷＩ〜ＱＲ
Ｗ４は読出し書込みトランジスタ、ＸＤはロウデコーダ
、ＹＤはコラムデコーダ、ＤＨ，７ａはデータ保持電流
制御回路、ＷＤＩＳ、７ｂはワード線放電回路、ＲＷＣ
は読出し／書込み制御回路である。 なお、図中、同一符号は同一または相当部分を示す。 第３図 ＩＮＶ ：イ／／ぐ−４ ＷＰ： ＪＥ４リワーＬ′塗４ヒ ｗＮ：＃ＪリフーＦ矛５【 １４図 ■ＣＣ 第５図 ＣＣ ＪＩ７図 １１９図 第１０図 Ｆ ／く・１７ア ２、発明の名称 ３．補正をする者 事件との関係 住所 名称 代表者 ４、代理人 住所 手続補正書（自発） 平成３年９月５日 平成２年特許願第１４９５０９号 半導体記憶装置
部分の構成を示す回路図、第２図は本発明のバイポーラ
ＳＲＡＭのデータ書込み動作を示すタイミングチャート
図、第３図は第１図における読出し／書込み制御回路Ｒ
ＷＣの構成の具体例を示す回路図、第４図は従来および
本発明のバイポーラＳＲＡＭの全体構成を示す概略ブロ
ック図、第５図はバイポーラＳＲＡＭのメモリセルの基
本構成を示す回路図、第６図は従来のバイポーラＳＲＡ
Ｍの主要部分の構成を示す回路図、第７図は従来のバイ
ポーラＳＲＡＭの動作を説明するためのタイミングチャ
ート図、第８図にはワード線振幅の短縮が可能な従来の
バイポーラＳＲＡＭの主要部分の構成を示す回路図、第
９図は第８図に示されるバイポーラＳＲＡＭの動作を説
明するためのタイミングチャート図、第１０図は第８図
に示される読出し／書込み制御回路ＲＷＣの構成の具体
例を示す回路図である。 図において、１はメモリアレイ、Ｍ１〜Ｍ４゜Ｍ１１〜
Ｍ２２．ＭＣはメモリセル、ＢＰ、 ＢＰｌ、ＢＰ２
はビット線対、ＢＬＩ、ＢＬ２．ＢＲｌ、ＢＨ３，ＢＴ
ＬＩ、ＢＴＬ２．ＢＴＲＩ、ＢＴＲ２はビット線、ＷＰ
、ＷＰｌ、ＷＰ２は正側ワード線、ＷＮ、ＷＮＩ、ＷＮ
２は負側ワード線、ＱＲＷＬｌ、ＱＲＷＬ２．ＱＲＷＲ
ｌ、ＱＲＷＲ２、ＱＲＷＬ、ＱＲＷＲ，ＱＲＷＩ〜ＱＲ
Ｗ４は読出し書込みトランジスタ、ＸＤはロウデコーダ
、ＹＤはコラムデコーダ、ＤＨ，７ａはデータ保持電流
制御回路、ＷＤＩＳ、７ｂはワード線放電回路、ＲＷＣ
は読出し／書込み制御回路である。 なお、図中、同一符号は同一または相当部分を示す。 第３図 ＩＮＶ ：イ／／ぐ−４ ＷＰ： ＪＥ４リワーＬ′塗４ヒ ｗＮ：＃ＪリフーＦ矛５【 １４図 ■ＣＣ 第５図 ＣＣ ＪＩ７図 １１９図 第１０図 Ｆ ／く・１７ア ２、発明の名称 ３．補正をする者 事件との関係 住所 名称 代表者 ４、代理人 住所 手続補正書（自発） 平成３年９月５日 平成２年特許願第１４９５０９号 半導体記憶装置
Claims (1)
- 【特許請求の範囲】 行および列のマトリクス状に配列されるメモリセルを含
むメモリセルアレイを備え、 前記メモリセルの各々は、第１および第２のエミッタと
コレクタとベースとを有し、かつ、互いのベースおよび
コレクタが交差接続された第１および第２のマルチエミ
ッタトランジスタ手段を含み、 前記行の各々に対応して設けられる第１および第２のワ
ード線と、 前記列の各々に対応して設けられる第１および第２のビ
ット線とをさらに備え、 前記メモリセルの前記第１および第２のマルチエミッタ
トランジスタ手段の前記第１のエミッタは、対応する行
の前記第２のワード線に接続され、 前記メモリセルの前記第１および第２のマルチエミッタ
トランジスタ手段の前記コレクタは、対応する行の前記
第１のワード線に接続され、前記メモリセルの前記第１
のマルチエミッタトランジスタ手段の前記第２のエミッ
タおよび、第２のマルチエミッタトランジスタ手段の前
記第２のエミッタは、それぞれ、対応する列の第１のビ
ット線および第２のビット線に接続され、アドレス信号
に応答して、前記メモリセルアレイから１つのメモリセ
ルを選択する手段と、前記選択手段によって選択された
メモリセルに接続される前記第１のワード線を所定の電
位に設定する手段と、 データ書込み時に、前記選択手段によって選択されたメ
モリセルに接続される前記第２のワード線を前記選択さ
れたメモリセルから電気的に遮断する手段と、 データ書込み時に、書込みデータに応じて、前記選択手
段によって選択されたメモリセルに接続される第１およ
び第２のビット線のうちのいずれか一方を導通可能状態
にし、他方を前記選択されたメモリセルの前記第１及び
第２のマルチエミッタトランジスタ手段のうち、前記他
方に接続される方のベース電位よりも高い電位に固定す
る手段とをさらに備えた、半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2149509A JPH0442495A (ja) | 1990-06-07 | 1990-06-07 | 半導体記憶装置 |
| US07/675,628 US5216630A (en) | 1990-06-07 | 1991-03-26 | Static semiconductor memory device using bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2149509A JPH0442495A (ja) | 1990-06-07 | 1990-06-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442495A true JPH0442495A (ja) | 1992-02-13 |
Family
ID=15476697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2149509A Pending JPH0442495A (ja) | 1990-06-07 | 1990-06-07 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5216630A (ja) |
| JP (1) | JPH0442495A (ja) |
Cited By (1)
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1990
- 1990-06-07 JP JP2149509A patent/JPH0442495A/ja active Pending
-
1991
- 1991-03-26 US US07/675,628 patent/US5216630A/en not_active Expired - Fee Related
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| US8964456B2 (en) | 2012-04-26 | 2015-02-24 | Gn Resound A/S | Semiconductor memory with similar RAM and ROM cells |
Also Published As
| Publication number | Publication date |
|---|---|
| US5216630A (en) | 1993-06-01 |
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