JP3514813B2 - 記憶装置およびその情報書込み方法 - Google Patents

Description

【発明の詳細な説明】

【産業上の利用分野】本発明は、ＳＲＡＭ（Static Ran
dom Access Memory）等に好適な記憶装置に係り、より
詳細にはメモリセルとして負性微分特性およびしきい値
特性を有しているＲＨＥＴ（Resonant-tunneling Hot E
lectron Transistor；共鳴トンネリング・ホットエレク
トロン・トランジスタ）やＲＢＴ（Resonance Bipolar
Transistor；共鳴トンネリング・バイポーラ・トランジ
スタ）等のトランジスタを用いた記憶装置およびその情
報書込み方法に関する。近年、半導体メモリの大規模化
が進み、今日では６４ＭｂのＤＲＡＭ（Dynamic Random
Access Memory ）や１６ＭｂのＳＲＡＭの開発が試みら
れている。しかしながら、現状のメモリセル構造では高
密度化に限界があり、より高密度化が可能な新規な半導
体メモリセルの開発が望まれている。

【従来の技術】一般に、ＤＲＡＭのメモリセルは情報を
記憶するためのＦＥＴ（Field Effect Transistor）の
接合容量を利用したコンデンサとこのコンデンサに対す
る情報の書き込み、読み出しを行うためのＦＥＴから構
成されている。また、ＳＲＡＭは、フリップフロップ形
のメモリセル構造からなり、通常６個のＦＥＴを用いて
構成されている。

【発明が解決しようとする課題】上述のように、ＳＲＡ
Ｍのメモリセルは少なくとも６個分のＦＥＴの面積を必
要とし、微細化を進めるには限界がある。本発明の目的
は、より少ない素子数で、小さな面積で構成することが
可能である、同一出願人による特願平４−２５６７０２
号明細書にて提案した記憶装置において、メモリセルと
同一構造をもつ行アドレス信号線ドライバーを付加し、
メモリセルや周辺回路の設計を容易に行える記憶装置お
よびその情報書込み方法を提供することにある。

【課題を解決するための手段】上記目的は、行アドレス
信号線（Ａx）と、一対の列アドレス信号線（Ａy1，Ａy
2）と、前記行アドレス信号線（Ａx）と前記列アドレス
信号線（Ａy1，Ａy2）との交差部に設けられたメモリセ
ル（ＭＣ）と、前記行アドレス信号線（Ａx）の一方の
端に設けられた行アドレス信号線ドライバー（ＢＤ）と
を有し、前記メモリセル（ＭＣ）は、１つのコレクタ電
極（Ｃ）および２つのエミッタ電極（Ｅ1，Ｅ2）を有し
て負性微分特性を示すダブルエミッタ構造のメモリトラ
ンジスタ（Ｔr）からなり、前記メモリトランジスタ
（Ｔr）の一方のエミッタ電極（Ｅ1）が低電位側である
前記列アドレス信号線の一方（Ａy1）に接続され、他方
のエミッタ電極（Ｅ2）が高電位側である前記列アドレ
ス信号線の他方（Ａy2）に接続され、且つ前記メモリト
ランジスタ（Ｔr）のコレクタ電極（Ｃ）が行アドレス
信号線（Ａx）に接続され、前記行アドレス信号線ドラ
イバー（ＢＤ）は、１つのコレクタ電極（ＣBD）および
面積の小さいエミッタ電極（ＥBD1）と面積の大きいエ
ミッタ電極（ＥBD2）を有して負性微分特性を示すダブ
ルエミッタ構造のドライバートランジスタ（ＢＤＴr）
からなり、前記ドライバートランジスタ（ＢＤＴr）の
前記面積の小さいエミッタ電極（ＥBD1）が接地され、
且つ前記ドライバートランジスタ（ＢＤＴr）のコレク
タ電極（ＣBD）が行アドレス信号線（Ａx）に接続され
ていることを特徴とする記憶装置により達成される。ま
た、行アドレス信号線（Ａx）と、一対の列アドレス信
号線（Ａy1，Ａy2）と、前記行アドレス信号線（Ａx）
と前記列アドレス信号線（Ａy1，Ａy2）との交差部に設
けられたメモリセル（ＭＣ）と、前記行アドレス信号線
（Ａx）の一方の端に接続された第１の行アドレス信号
線ドライバー（ＢＤ1）と第２の行アドレス信号線ドラ
イバー（ＢＤ2）とを有し、前記メモリセル（ＭＣ）
は、１つのコレクタ電極（Ｃ）および２つのエミッタ電
極（Ｅ1，Ｅ2）を有して負性微分特性を示すダブルエミ
ッタ構造のメモリトランジスタ（Ｔr）からなり、前記
メモリトランジスタ（Ｔr）の一方のエミッタ電極（Ｅ
1）が低電位側である前記列アドレス信号線の一方（Ａy
1）に接続され、他方のエミッタ電極（Ｅ2）が高電位側
である前記列アドレス信号線の他方（Ａy2）に接続さ
れ、且つ前記トランジスタ（Ｔr）のコレクタ電極
（Ｃ）が行アドレス信号線（Ａx）に接続され、前記第
１の行アドレス信号線ドライバー（ＢＤ1）は、１つの
コレクタ電極（ＣBD1）および面積の小さいエミッタ電
極（ＥBD11）と面積の大きいエミッタ電極（ＥBD21）を
有して負性微分特性を示すダブルエミッタ構造をもつ第
１のドライバートランジスタ（ＢＤＴr1）からなり、前
記第１のドライバートランジスタ（ＢＤＴr1）の前記面
積の小さいエミッタ電極（ＥBD11）が接地され、且つ前
記第１のドライバートランジスタ（ＢＤＴr1）のコレク
タ電極（ＣBD1）が行アドレス信号線（Ａx）に接続さ
れ、前記第２の行アドレス信号線ドライバー（ＢＤ2）
は、前記第１の行アドレス信号線ドライバーと等しく、
１つのコレクタ電極（ＣBD2）および面積の小さいエミ
ッタ電極（ＥBD12）と面積の大きいエミッタ電極（ＥBD
22）を有して負性微分特性を示すダブルエミッタ構造を
もつ第２のドライバートランジスタ（ＢＤＴr2）からな
り、前記第２のドライバートランジスタ（ＢＤＴr2）の
前記面積の小さいエミッタ電極（ＥBD12）が接地され、
且つ前記第２のドライバートランジスタ（ＢＤＴr）の
コレクタ電極（ＣBD2）が行アドレス信号線（Ａx）に接
続されていることを特徴とする記憶装置により達成され
る。また、上述した記憶装置において、更に、前記ドラ
イバートランジスタ（ＢＤＴr）のベース電流を制御す
るゲート制御信号線（ＳｂBD）を有し、前記行アドレス
信号線ドライバー（ＢＤ）は、一方の前記エミッタ電極
（ＥBD1）に設けた、印加される電圧により前記エミッ
タ電極（ＥBD1）の実効的な面積を変化するゲート（ＧB
D）を更に有し、前記ゲート（ＧBD）が前記ゲート制御
信号線（ＳｂBD）に接続されていることを特徴とする記
憶装置により達成される。また、上述した記憶装置にお
いて、更に、前記ドライバートランジスタ（ＢＤＴr）
のベース電流を制御するゲート制御信号線（ＳｂBD）を
有し、前記第１の行アドレス信号線ドライバー（ＢＤ
1）は、一方の前記エミッタ電極（ＥBD11）に設けた、
印加される電圧により前記エミッタ電極（ＥBD11）の実
効的な面積を変化するゲート（ＧBD1）を更に有し、前
記ゲート（ＧBD1）が前記ゲート制御信号線（ＳｂBD1）
に接続されており、前記第２の行アドレス信号線ドライ
バー（ＢＤ2）は、一方のエミッタ電極（ＥBD12）に設
けた、印加される電圧により前記エミッタ電極（ＥBD1
2）の実効的な面積を変化するゲート（ＧBD2）を更に有
し、前記ゲート（ＧBD2）が前記ゲート制御信号線（Ｓ
ｂBD2）に接続されていることを特徴とする記憶装置に
より達成される。また、上述した記憶装置において、更
に、スタンバイ信号線（Ｓｂ）を有し、前記メモリセル
（ＭＣ）は、印加される電圧により前記メモリトランジ
スタ（Ｔr）のベース電流を制御するゲート（Ｇ）を更
に有し、前記ゲート（Ｇ）が前記スタンバイ信号線（Ｓ
ｂ）に接続されていることを特徴とする記憶装置により
達成される。また、上述した記憶装置において、前記ド
ライバートランジスタ（ＢＤＴr）は、ダブルエミッタ
構造の共鳴トンネリングホットエレクトロントランジス
タ（ＲＨＥＴ）であることを特徴とする記憶装置により
達成される。また、上述した記憶装置において、前記ド
ライバートランジスタ（ＢＤＴr）は、エミッタｐｎ接
合の逆方向耐圧を低くした、ダブルエミッタ構造の共鳴
トンネリングバイポーラトランジスタ（ＲＢＴ）である
ことを特徴とする記憶装置により達成される。また、上
述した記憶装置の情報書込み方法であって、前記メモリ
セル（ＭＣ）の２つのベース・エミッタ接合層（Ｄ1，
Ｄ2）により生成される２つの動作安定点および不安定
点のうちの負側の安定点（Ｓ1）への情報書き込み時に
は、前記ドライバートランジスタ（ＢＤＴr）の２つの
前記エミッタ電極（ＥBD1，ＥBD2）間が双安定状態にな
るように、前記面積の大きいエミッタ電極（ＥBD2）に
低レベルの電位（Ｌｏｗ）を加え、且つ前記列アドレス
信号線（Ａy1，Ａy2）に高レベルの電位（Ｈｉｇｈ）を
加え、前記動作安定点のうちの正側の安定点（Ｓ2）へ
の情報書き込み時には、前記ドライバートランジスタ
（ＢＤＴr）の２つの前記エミッタ電極（ＥBD1，ＥBD
2）間が双安定状態になるように、前記面積の大きいエ
ミッタ電極（ＥBD2）に高レベルの電位（Ｈｉｇｈ）を
加え、且つ前記列アドレス信号線（Ａy1，Ａy2）に低レ
ベルの電位（Ｌｏｗ）を加えることを特徴とする記憶装
置の情報書込み方法により達成される。また、上述した
記憶装置の情報書込み方法であって、前記メモリセル
（ＭＣ）の２つのベース・エミッタ接合層（Ｄ1，Ｄ2）
により生成される２つの動作安定点および不安定点のう
ちの負側の安定点（Ｓ1）への情報書き込み時には、前
記第１のドライバートランジスタ（ＢＤＴr1）の２つの
前記エミッタ電極（ＥBD11，ＥBD21）間が双安定状態に
なるように、前記面積の大きなエミッタ電極（ＥBD21）
に低レベルの電位（Ｌｏｗ）を加え、且つ前記列アドレ
ス信号線（Ａy1，Ａy2）に高レベルの電位（Ｈｉｇｈ）
を加え、前記動作安定点のうちの正側の安定点（Ｓ2）
への情報書き込み時には、前記第２のドライバートラン
ジスタ（ＢＤＴr2）の２つの前記エミッタ電極（ＥBD1
2，ＥBD22）間が双安定状態になるように、前記面積の
大きなエミッタ電極（ＥBD22）に高レベルの電位（Ｈｉ
ｇｈ）を加え、且つ前記列アドレス信号線（Ａy1，Ａy
2）に低レベルの電位（Ｌｏｗ）を加えることを特徴と
する記憶装置の情報書込み方法により達成される。ま
た、上述した記憶装置の情報書込み方法において、前記
メモリセル（ＭＣ）の２つのベース・エミッタ接合層
（Ｄ1，Ｄ2）により生成される２つの動作安定点および
不安定点のうちの負側の安定点（Ｓ1）への情報書き込
み時には、前記ゲート制御信号線（ＳｂBD）に負の電位
を加え、前記ドライバートランジスタ（ＢＤＴr）の２
つの前記エミッタ電極（ＥBD1，ＥBD2）間が双安定状態
になるように、前記面積の大きいエミッタ電極（ＥBD
2）に低レベルの電位（Ｌｏｗ）を加え、且つ前記列ア
ドレス信号線（Ａy1，Ａy2）に高レベルの電位（Ｈｉｇ
ｈ）を加え、前記動作安定点のうちの正側の安定点（Ｓ
2）への情報書き込み時には、前記ゲート制御信号線
（ＳｂBD）に負の電位を加え、前記行アドレス信号線ド
ライバー（ＢＤ）の前記ドライバートランジスタ（ＢＤ
Ｔr）の２つの前記エミッタ電極（ＥBD1，ＥBD2）間が
双安定状態になるように、前記面積の大きいエミッタ電
極（ＥBD2）に高レベルの電位（Ｈｉｇｈ）を加え、且
つ前記列アドレス信号線（Ａy1，Ａy2）に低レベルの電
位（Ｌｏｗ）を加えることを特徴とする記憶装置の情報
書込み方法により達成される。また、上述した記憶装置
の情報書込み方法であって、前記メモリセル（ＭＣ）の
２つのベース・エミッタ接合層（Ｄ1，Ｄ2）により生成
される２つの動作安定点および不安定点のうちの負側の
安定点（Ｓ1）への情報書き込み時には、前記ゲート制
御信号線（ＳｂBD1）に負の電位を加え、前記第１のド
ライバートランジスタ（ＢＤＴr1）の２つの前記エミッ
タ電極（ＥBD11，ＥBD21）間が双安定状態になるよう
に、前記面積の大きなエミッタ電極（ＥBD21）に低レベ
ルの電位（Ｌｏｗ）を加え、且つ前記列アドレス信号線
（Ａy1，Ａy2）に高レベルの電位（Ｈｉｇｈ）を加え、
前記動作安定点のうちの正側の安定点（Ｓ2）への情報
書き込み時には、前記ゲート制御信号線（ＳｂBD2）に
負の電位を加え、前記第２のドライバートランジスタ
（ＢＤＴr2）の２つの前記エミッタ電極（ＥBD12，ＥBD
22）間が双安定状態になるように、前記面積の大きなエ
ミッタ電極（ＥBD22）に高レベルの電位（Ｈｉｇｈ）を
加え、且つ前記列アドレス信号線（Ａy1，Ａy2）に低レ
ベルの電位（Ｌｏｗ）を加えることを特徴とする記憶装
置の情報書込み方法により達成される。さらに、上述し
た記憶装置において、前記行アドレス信号線（Ａx）に
行アドレス信号を供給する行アドレスデコーダ（１）
と、前記列アドレス信号線（Ａy1，Ａy2）に列アドレス
信号を供給する列アドレスデコーダ（２）と、前記行ア
ドレス信号線（Ａx）から前記メモリセル（ＭＣ）の記
憶情報を検出するセンス回路（３）と、を備えているこ
とを特徴とする記憶装置により達成される。

【作用】本発明によれば、行アドレス信号線ドライバー
を構成するトランジスタに、メモリセルのトランジスタ
Ｔrと同一構造をもつトランジスタを用いることによ
り、保持状態を０電位に設定できると共に、動作安定点
Ｓ１あるいはＳ２に書き込む際に設定する電圧の幅を正
方向と負方向で同一にすることができる。また、このた
め回路設計を容易に行うことができる。また、行アドレ
ス信号線Ａxにメモリセルを構成するトランジスタと同
一の構造をもつ２つの行アドレス信号線ドライバーを設
けることにより、メモリセルを動作安定点Ｓ１あるいは
Ｓ２の状態に書き込む際に、１つの行アドレス信号線ド
ライバーは中間レベルの電位（Ｍｉｄ）と低レベルの電
位（Ｌｏｗ）の２レベルで動作させることができ、もう
１つの行アドレス信号線ドライバーは中間レベルの電位
（Ｍｉｄ）と高レベルの電位（Ｈｉｇｈ）の２レベルで
動作させることができる。このため、従来の３レベルで
動作する場合と比較して、行アドレスデコーダの設計を
容易に行うことができる。

【実施例】次に、本発明の好適な実施例を図面に基づい
て説明する。 〔Ｉ〕メモリセルＭＣ （ｉ）メモリセルＭＣの回路構成 図１に示すように、行方向（Ｘ）に行アドレス信号線Ａ
xが配され、この行アドレス信号線Ａxに交差して２本一
対の列アドレス信号線Ａy1，Ａy2が配され、更にこれら
の列アドレス信号線Ａy1，Ａy2に平行にスタンバイ信号
線Ｓｂが配されている。列アドレス信号線Ａy1にはメモ
リセルＭＣとなるトランジスタＴrのエミッタＥ1が接続
され、列アドレス信号線Ａy2には第２のエミッタＥ2が
接続されている。コレクタＣは行アドレス信号線Ａxに
接続されている。またトランジスタＴrのベース電流を
制御するゲートＧがスタンバイ信号線Ｓｂに接続されて
いる。従ってこれらのトランジスタＴrおよびゲートＧ
によってメモリセルＭＣが構成される。トランジスタＴ
rは、ダブルエミッタ構造を有し、例えばＲＨＥＴやＲ
ＢＴ等の共鳴トンネル構造の素子が用いられる。ここ
で、ベース・第１エミッタ接合ＢＥ1をＤ1とし、ベース
・第２エミッタ接合ＢＥ2をＤ2とし、ベース・コレクタ
接合をＤ3として以下説明する。図２は、列アドレス線
の一方Ａy1を接地電位ＧＮＤとして列アドレス線Ａy1の
共用化を図った例を示している。 （ii）メモリセルの動作原理 ＲＨＥＴのエミッタ接地におけるベース電流電圧特性を
図３に示す。ここで、図３（ａ）はスタンバイ信号線Ｓ
ｂに電圧が加わっていない場合、即ちゲートＧが０の電
位であって、ベース・エミッタ接合層Ｄ1，Ｄ2に流れる
電流を変化させない場合であり、図３（ｂ）はスタンバ
イ信号線Ｓｂに所定の負の電圧が加わっている場合、即
ちゲートＧが負の電位であって、ゲートＧからの空乏層
の延びによってベース・エミッタ接合層Ｄ1，Ｄ2に流れ
る電流を減少させた場合である。 ピーク電流をＩp、
バレー電流をＩVとし、立ち上がり電圧をＶth、ピーク
電圧をＶp、バレー電圧をＶv、再び電流が流れ出してピ
ーク電流と同じ電流が流れる電圧をＶp2と定義する。ベ
ースの電位が正の方向にはサフィックス＋、負の方には
−のサフィックスを付けてある。一方、ＲＨＥＴのベー
ス・コレクタ電流電圧特性を図４に示す。電圧がしきい
値Ｖthを越えると、急激的に電流が流れる。次に、図５
〜図８を用いて、メモリセルの動作原理を説明する。
尚、この場合、説明をわかりやすくするため、ゲートＧ
は０の電位であるとする。図５（ａ）、（ｂ）にＲＨＥ
Ｔのエミッタ接地におけるベース電流のベース電圧依存
を示す。ここで、−Ｉeはエミッタから注入される電子
による電流（電流にするとマイナスがつく）、Ｉb→ｅ
はエミッタからベースに注入された電子の内ベースでエ
ネルギーを失いベース電流となった成分（電流の向きで
はベースからエミッタ）、Ｉc→ｅはエミッタからベー
スに注入された電子の内コレクタに到達してコレクタ電
流となった成分（電流の向きではコレクタからエミッ
タ）、Ｉb→ｃはコレクタからコレクタバリアを通して
ベースに流れる電子によるベース電流（電流の向きでは
ベースからコレクタ）を表している。従ってベース電流
Ｉb＝Ｉb→ｅ＋Ｉb→ｃである。コレクタの電位が立ち
上がり電圧（エミッタ接地でコレクタ電流が流れ出すコ
レクタ・エミッタ電圧）より低い場合で、エミッタから
注入された電子は全てベースに流れるので、図５（ａ）
のようになる。コレクタの電位が立ち上がり電圧Ｖrよ
り高ければエミッタから注入された電子の一部はコレク
タに到達して電流となるのでベースの電流電圧特性は図
５（ｂ）のようになる。図６（ａ）のように２つのエミ
ッタＥ1、Ｅ2にアドレス信号線Ａy1（Ｅ1側）とＡy2
（Ｅ2側）を接続する。両アドレス信号線の間に電圧を
印加していくと、印加電圧が２Ｖpまでの間は安定点が
１つである（図６（ｂ））。ところがそれ以上の電圧を
印加すると、安定点が２つ（Ｓ1，Ｓ2）、不安定点が１
つ（Ｓn）が現われる（図６（ｃ））。Ｓ1は第１エミッ
タＥ1とベースの間に加わる電圧がピーク電圧より低く
第２エミッタＥ2とベースＢの間に加わる電圧がバレー
電圧より高い、Ｓ2はその逆で、この２つの安定点のど
ちらにいるかで記憶ができる。図７（ａ）のように図５
（ａ）に加えてコレクタにアドレス信号線Ａxを接続
し、各アドレス信号線Ａx、Ａy1，Ａy2に電圧ＶAx、ＶA
y1，ＶAy2を加える。図７（ｂ）（ｃ）（ｄ）および図
８（ａ）（ｂ）はその時、ベースの電位に対して、ベー
スから第１エミッタＥ1に流れる電流Ｉb→ｅ1と第２エ
ミッタＥ2からベースに流れる電流Ｉe2→ｂおよびコレ
クタからベースに流れる電流Ｉb→ｃを示した図である
（参考のためコレクタからエミッタ１に流れる電流Ｉc
→ｅ1も示している）。ここでベース電流は０ではなく
てはならないのでＩb→ｅ1＝Ｉe2→ｂ＋Ｉc→ｃとなる
ところが動作点である。図７はＶAx＜ＶAy1＋Ｖrのと
き、即ちコレクタ電位が第１エミッタ電位より低くトラ
ンジスタ動作しないとき、図８はＶAx＞ＶAy1＋Ｖrのと
き、即ちコレクタ電位が第１エミッタ電位より高くトラ
ンジスタ動作しているときであり、共にＶy1＜Ｖy2であ
る。図７（ｂ）は記憶保持状態のときの特性図でＶAx＋
Ｖth＞Ｖs2であり、２つの安定点が存在し且つコレクタ
に電流が流れないことを示している。図７（ｃ）は、安
定点Ｓ2に情報が書き込まれているかどうかを読み出す
時の特性図で、Ｖsn＜ＶAx＋Ｖth＜Ｖs2であり、２つの
安定点が存在し、その安定点がＳ2の時にはコレクタに
電流が流れるが、その安定点がＳ1の時にはコレクタに
電流が流れないことを示している。図７（ｄ）は安定点
Ｓ1に情報を書き込むときの特性図で、ＶAx＋Ｖth＜Ｖs
nで安定点が一つしかなく、その安定点はエミッタＥ1と
ベースとの間にかかっている電圧がピークより低い状態
であるからＳ1と同じ性質のものであることを示してい
る。以上のように情報の保持、安定点Ｓ2の情報の読み
出し及び安定点Ｓ1への書き込みは実現できる。一方、
Ｓ2の書き込みを図７（ｄ）のＳ1の書き込みを応用して
行おうとすると、Ｄ3は正側のしきい値電圧を持つが、
負側のしきい値電圧は持っていない（或いは持っていて
も非常に低い）ので図７（ｄ）を見る限りでは、ＶAxを
上げただけではＳ2の書き込みを行い得ないように見え
るが、ＶAxを上げるとメモリセルはトランジスタ動作す
るようになるので特性は図７から図８に変わる。図８
（ａ）に示す状態は、第１エミッタＥ1から流れ込んだ
電流がコレクタＣに流れ出るとともに、一部第２エミッ
タＥ2へも流れている。ＡxのレベルＶAxをあまり引き上
げない状態では依然として２つの安定点が存在するので
書き込みを行うことができない。図８（ｂ）は、Ａxの
電位ＶAxを更に引き上げたときの特性図であり、電位Ｖ
Axを上げるとゲインが向上するのでＶAx＞ＶAy1＋Ｖrで
且つ安定点がＳ2の一つしかなくなってしまう。その安
定点はエミッタＥ2とベースとの間にかかっている電圧
がピークより低い状態であるからＳ2と同じ性質のもの
であることを示している。 (iii) 情報の記憶保持 保持時には図７（ａ）の状態である必要がある。電流が
できるだけ流れない方が消費電力を抑さえられるので、
２つの安定点がバレーにあるような状態が望ましい。
尚、この記録保持時における消費電力の抑制を図るた
め、本実施例はメモリセルＭＣにゲートＧを設けている
が、その詳細については、後述する（vi）メモリセルの
物理的構造の説明後に述べる。 （iv）情報の読み出し 読み出しの操作はマトリクス状に並べられたメモリセル
のうちあるアドレス信号線ＡxとＡyのクロスする所のメ
モリセルだけを読み出さなくてはならないので、Ａxの
みに信号を加えた時とＡyのみに信号を加えた時には、
図７（ｂ）の状態で、両方に信号を加えた時に図７
（ｃ）の状態にならなくてはならない。ここで、信号を
加えるというのは、アドレス信号線の電位を変化させる
ということである。この際、しきい値が＋と−で異なる
場合は、以後の説明において中間の電位を０にするよう
なオフセットを考えればよいので、説明では対称な特性
を考える。従って、Ｓ2の読み出しでは、Ｖsn＜ＶAx＋
Ｖth＜Ｖs2となるように、ＡxにはＬｏｗ、Ａy1，Ａy2
にはＨｉｇｈを加える。ＡxをＬｏｗにすると、ＶAx＋
Ｖthの電位が下がる。一方、Ａy1，Ａy2をＨｉｇｈにす
ると、Ｖs2の電位が上がる。その際の信号の大きさは、
片方だけの場合には、まだＶAx＋Ｖth＞Ｖs2、即ち図７
（ｂ）の状態にあり、両方を加えた時にはＶAx＋Ｖth＜
Ｖs2、即ち図７（ｃ）の状態になるように決めれば、両
方のアドレス信号線Ａxと、Ａy（Ａy1，Ａy2）のクロス
するところだけが読み出されることとなる。図９では、
（ａ）がＡxにだけＬｏｗを加えた時を、（ｂ）がＡy
1，Ａy2にだけＨｉｇｈを加えた時を、（ｃ）がＡxにＬ
ｏｗ、Ａy1，Ａy2にＨｉｇｈを加えた時を示している。
図１０に示したように、（Ａx：Ｌｏｗ、Ａy1，Ａy2：
Ｈｉｇｈ）の代わりに、（Ａx：Ｌｏｗ、Ａy2：Ｈｉｇ
ｈ）の組み合わせでも上記条件を満たすように電位設定
できる。上記説明では、読み出し動作の初期状態は保持
状態と同じにしてある。（これは、保持状態は通常一番
消費電力を抑さえるようにしてあることと、別の電位を
設定する必要がないことなどによる。）しかしながら、
上記の条件さえ成り立てばよいので、初期状態が保持状
態と同じである必要はない。尚、本発明の構成では、Ｄ
3が負側のしきい値電圧をもっているのでＳ1の読み出し
を行うことはできない。 （ｖ）情報の書き込み 書き込みの操作はマトリクス状に並べられたメモリセル
のうちあるアドレス信号線ＡxとＡyのクロスする所のメ
モリセルだけに書き込まなくてはならないので、Ａxの
みに信号を加えた時とＡyのみに信号を加えた時には、
図７（ｂ）、（ｃ）または図８（ａ）の状態で、両方に
信号を加えた時に図７（ｄ）または図８（ｂ）の状態に
ならなくてはならない。ここで、信号を加えるというの
は、アドレス信号線の電位を変化させるということであ
る。この際、しきい値が＋と−で異なる場合は、以後の
説明において中間の電位を０にするようなオフセットを
考えればよいので、説明では対称な特性を考える。Ｓ1
の書き込みでは、ＡxにはＬｏｗ、Ａy1，Ａy2にはＨｉ
ｇｈを加える。ＡxをＬｏｗにすると、ＶAx＋Ｖthの電
位が下がる。一方、Ａy2をＨｉｇｈにすると、Ｖsnの電
位が上がる。その際の信号の大きさは、片方だけの場合
には、まだＶAx＋Ｖth＞Ｖsn即ち図７（ｂ）または
（ｃ）の状態にあり、両方を加えた時にはＶAx＋Ｖth＜
Ｖsn即ち図７（ｄ）の状態になるように決めれば、両方
のアドレス信号線ＡxとＡy（Ａy1，Ａy2）のクロスする
ところだけが安定点が１つになり、その安定点はＤ1に
かかっている電圧がピークより低い状態であるからＳ1
と同じ性質のものである。両アドレス信号線を元の保持
状態に戻せば、安定点はＳ1となるので、Ｓ1の書き込み
ができる。図１１では、（ａ）がＡxにだけＬｏｗを加
えた時を、（ｂ）がＡy1，Ａy2にＨｉｇｈを加えた時
を、（ｃ）がＡxにＬｏｗ、Ａy1，Ａy2にＨｉｇｈを加
えた時を示している。図１２に示したように、（Ａx：
Ｌｏｗ、Ａy1，Ａy2：Ｈｉｇｈ）の代わりに、（Ａx：
Ｌｏｗ、Ａy2：Ｈｉｇｈ）の組み合わせでも、同様な条
件設定はできる。また図には示していないが、特性によ
っては（Ａx：Ｌｏｗ、Ａy1：Ｈｉｇｈ）の組み合わせ
でも同様な条件設定ができる。Ｓ2の書き込みでは、Ａx
にはＨｉｇｈ、Ａy1，Ａy2にはＬｏｗを加える。Ａxだ
けＨｉｇｈでも、Ａy1，Ａy2だけＬｏｗでも、ＶAx＜Ｖ
Ay1＋Ｖr即ち図７（ｂ）もしくはＶAx＞ＶAy1＋Ｖrでも
ゲインが余り出ない（エミッタ１から注入された電子が
あまりコレクタに到達しない）条件で安定点が２つある
ような状態、即ち図８（ａ）のような状態、ＡxにＨｉ
ｇｈ且つＡy1にＬｏｗとした時には、ＶAx＞ＶAy1＋Ｖr
で且つゲインが大きくて、安定点が１つとなるような状
態、即ち図８（ｂ）のような状態になるようにＡxのＨ
ｉｇｈのレベルＡy1，Ａy2のＬｏｗのレベルを決めれ
ば、ＡxとＡyのクロスしたところだけがＳ2に書き変え
ることができる。図１３では、（ａ）がＡxにだけＨｉ
ｇｈを加えた時を、（ｂ）がＡy1，Ａy2にだけＬｏｗを
加えた時を、（ｃ）がＡxにＨｉｇｈ、Ａy1，Ａy2にＬ
ｏｗを加えた時を示している。図１４に示したように、
（Ａx：Ｈｉｇｈ、Ａy1，Ａy2：Ｌｏｗ）の代わりに
（Ａx：Ｈｉｇｈ、Ａy1：Ｌｏｗ）の組み合わせでも、
上記条件を満たすように電位設定できる。また図には示
していないが、特性によっては（Ａx：Ｈｉｇｈ、Ａy
2：Ｌｏｗ）、（Ａx：Ｈｉｇｈ、Ａy1：Ｈｉｇｈ）の組
み合わせでも、上記条件を満たすように電位設定でき
る。上記説明では、書き込み動作の初期状態は保持状態
と同じにしてある。これは、保持状態は通常一番消費電
力を抑さえるようにしてあることと、別の電位を設定す
る必要がないことなどによる。しかしながら、上記の条
件さえ成り立てばよいので、初期状態が保持状態と同じ
である必要はない。尚、情報の書き込みは、メモリセル
のそれぞれについて上記方法に従ってＳ1，Ｓ2に書き込
んでもよし、まず、全メモリセルをＳ2（Ｓ1）に書き込
んでからでもよい。 （vi）メモリセルの物理的構造 図１５に、メモリセルの立体構造を示す。図１５に示す
ように、行アドレス信号配線層Ａxが配され、これに交
差して２本一対で平行の信号配線層からなる列アドレス
信号配線層Ａy1，Ａy2が配され、列アドレス信号配線層
Ａy1，Ａy2に平行にスタンバイ信号配線層Ｓｂが配さ
れ、行アドレス信号配線層Ａxと列アドレス信号配線層
Ａy1，Ａy2との交差部にはメモリセル層ＭＣが形成され
ている。メモリセル層ＭＣは、各アドレス信号配線層Ａ
x，Ａy1，Ａy2間において、行アドレス信号配線層Ａx側
に所定のしきい値電圧Ｖthで電流を流す特性を有するベ
ース・コレクタ接合層Ｄ3がその一面において行アドレ
ス信号配線層Ａxに電気的に接触して形成され、ベース
・コレクタ接合層Ｄ3の他面と前記列アドレス信号配線
層Ａy1，Ａy2のうちの一方の配線層Ａy1との間にベース
・エミッタ接合層Ｄ1が電気的に接触して形成され、且
つ前記ベース・コレクタ接合層Ｄ3の他面と前記列アド
レス信号配線層Ａy1，Ａy2のうちの他方の配線層Ａy2と
の間にベース・エミッタ接合層Ｄ2が電気的に接触して
積層状に形成されている。そしてベース・エミッタ接合
層Ｄ1，Ｄ2の周囲には、所定の印加電圧により空乏層を
伸縮させてベース・エミッタ接合層Ｄ1，Ｄ2に流れる電
流を制御するゲート電極Ｇが形成され、このゲート電極
Ｇはスタンバイ信号配線層Ｓｂに電気的に接触してい
る。図１６（ａ）にＲＨＥＴによるメモリセルの半導体
層１００の断面構造を示し、図１６（ｂ）にそのエネル
ギバンド図を示す。図示するように、半絶縁性もしくは
絶縁性基板（Ｓ．Ｉ．ＧａＡｓ）１１上に、順次、良導
体層（ｎ++−ＧａＡｓ）１２、導体層（ｎ+−ＧａＡ
ｓ）１３、シングルバリア層（ｉ−ＡｌＧａＡｓ）１
４、導体層（ｎ+−ＧａＡｓ）１５、共鳴トンネルバリ
ア層（ｉ−ＡｌＡｓ／ｉ−ＧａＡｓ／ｉ−ＡｌＡｓ）１
６、導体層（ｎ+−ＧａＡｓ）２０および良導体層（ｎ+
+−ＧａＡｓ）２１が積層状に形成されている。ここ
で、共鳴トンネルバリア層１６は、トンネルバリア層
（ｉ−ＡｌＡｓ）１７、１９の間に量子井戸層（ｉ−Ｇ
ａＡｓ）１８が挟まれた共鳴トンネル構造をなしてい
る。そして導体層（ｎ+−ＧａＡｓ）１５とシングルバ
リア層（ｉ−ＡｌＧａＡｓ）１４とが積層してベース・
コレクタ接合層Ｄ3を構成しており、共鳴トンネルバリ
ア層（ｉ−ＡｌＡｓ／ｉ−ＧａＡｓ／ｉ−ＡｌＡｓ）１
６が導体層（ｎ+−ＧａＡｓ）１５と導体層（ｎ+−Ｇａ
Ａｓ）２０および良導体層（ｎ++−ＧａＡｓ）２１とに
挟まれた共鳴トンネル構造により、ベース・エミッタ接
合層Ｄ1，Ｄ2を構成している。このように、ベース・エ
ミッタ接合層Ｄ1，Ｄ2が共鳴トンネル構造を用いてお
り、図１５に示すように、スタンバイ信号配線層Ｓｂに
接続するゲート電極Ｇがこれらベース・エミッタ接合層
Ｄ1，Ｄ2周囲の共鳴トンネルバリア層（ｉ−ＡｌＡｓ／
ｉ−ＧａＡｓ／ｉ−ＡｌＡｓ）１６上方に形成されてい
るため、このゲート電極Ｇに負の電位を加えると、ゲー
ト電極Ｇからの空乏層が延びて、共鳴トンネルバリアの
実効的な面積を小さくすることになる。これにより、ベ
ース・エミッタ接合層Ｄ1，Ｄ2を流れる電流が小さくな
る。逆に、このゲート電極Ｇに正の電位を加えると、ゲ
ート電極Ｇからの空乏層の延びが減縮されて、共鳴トン
ネルバリアの実効的な面積を大きくし、ベース・エミッ
タ接合層Ｄ1，Ｄ2を流れる電流が大きくなる。尚、この
ゲート電極Ｇが形成されていない場合にも、導体層（ｎ
+−ＧａＡｓ）２０表面に形成される表面準位によって
空乏層が生成されて、共鳴トンネルバリアの実効的な面
積をある程度小さくしているため、ゲート電極Ｇには正
の電位ではなく０の電位であっても、空乏層の延びを減
縮して共鳴トンネルバリアの実効的な面積を大きくする
効果がある。従って、スタンバイ時には、上記図３
（ｂ）に示すように、ゲート電極Ｇに負の電位を加え、
ベース電流を減少させることにより、消費電力を小さく
することが可能となり、読出し書込み動作時には、上記
図３（ａ）に示すように、ゲート電極Ｇに正または０の
電位を加え、ベース電流を増大させることにより、情報
の読出しおよび書込みのスピードを速くすることが可能
となる。尚、図１６におけるメモリセルＭＣはＲＨＥＴ
によって構成されているが、このＲＨＥＴの代わりにＲ
ＢＴで構成してもよい。その場合のメモリセルＭＣの立
体構造は図１６とほぼ同様であるが、ＲＢＴを形成する
半導体層は、半絶縁性もしくは絶縁性基板（Ｓ．Ｉ．Ｇ
ａＡｓ）上に、順次、ｎ++−ＧａＡｓ層、ｎ+−ＧａＡ
ｓ層、ｐ+−ＧａＡｓ層、共鳴トンネルバリア層（ｉ−
ＡｌＡｓ／ｉ−ＧａＡｓ／ｉ−ＡｌＡｓ）、ｎ−ＡｌＧ
ａＡｓ層、ｎ+−ＧａＡｓ層およびｎ++−ＧａＡｓ層が
積層状に形成されている。ここで、共鳴トンネルバリア
層は、トンネルバリア層（ｉ−ＡｌＡｓ）間に量子井戸
層（ｉ−ＧａＡｓ）が挟まれた共鳴トンネル構造をなし
ている。 〔II〕行アドレス信号線ドライバー 〔Ｉ〕項で述べたとおり、メモリセルを書き込む際に
は、保持状態の電位である中間レベルの電位（Ｍｉｄ）
と、書き込みの際の電位である高いレベルの電位（Ｈｉ
ｇｈ）と低いレベルの電位（Ｌｏｗ）の、計３レベルが
必要である。また、行アドレスデコーダとメモリセルＭ
Ｃを行アドレス信号線Ａxと直結した場合、動作安定点
Ｓ１に書き込む際にはメモリセルＭＣのトランジスタＴ
rのコレクタＣに負の電位がかかるので、書き込みの際
の電流は（コレクタバリアのリーク電流）のみであるの
に対して、動作安定点Ｓ２に書き込む際にはメモリセル
ＭＣのトランジスタＴrのコレクタＣに正の電位がかか
るので、トランジスタＴrは動作状態となり、（エミッ
タから注入された電流）×（トランジスタＴrの利得）
＋（コレクタバリアのリーク電流）が書き込みの際の電
流となるので、セルの設計が難しい。このため、これら
を解決できる行アドレス信号線ドライバーを提案し、以
下に説明する。 ［実施例１］ 図１７はメモリセルと行アドレス信号線ドライバーＢＤ
の等価回路を、図１８乃至図２４は動作状態でのエネル
ギーバンド図を示している。図１７は、２行２列の配列
をもつメモリセルアレーと、それに連なる行アドレス信
号線ドライバーＢＤを示したものである。図１７に示す
ように、行方向に行アドレス信号線ＡＸ1、ＡＸ2が配さ
れており、且つこれら行方向に行アドレス信号線ＡＸに
電気的に非接触で交差する各２本一対の列アドレス信号
線ＡＹ1、ＡＹ2が配されている。各交差部のそれぞれに
は、トランジスタ１個からなるメモリセルＣ1、Ｃ2、Ｃ
3、Ｃ4が形成されており、またそれぞれの行アドレス信
号線ＡＸの一方の端には、行アドレス信号線ドライバー
ＢＤ1及びＢＤ2が設けられている。以下に、行アドレス
信号線ドライバーＢＤに関して、行アドレス信号線ＡＸ
1に接続されている行アドレス信号線ドライバーＢＤ1を
例にとって説明する。行アドレス信号線ドライバーＢＤ
1は、一つのコレクタ電極ＣBDと、２つのエミッタ電極
ＥBD1およびＥBD2からなる１つのトランジスタで構成さ
れている。トランジスタＢＤＴrのコレクタＣBDには行
アドレス信号線ＡＸ1が接続され、２つのエミッタＥBD1
およびＥBD2には行アドレスデコーダ１から出力された
行アドレス信号が入力されるようになっている。行アド
レス信号線ドライバーＢＤを構成するトランジスタＢＤ
Ｔrは基本的にはメモリセルを構成しているダブルエミ
ッタトランジスタと同様の構造である。ダブルエミッタ
型の共鳴トンネリングホットエレクトロントランジスタ
（ＲＨＥＴ）や、エミッタｐｎ接合の逆方向耐圧を小さ
くしたダブルエミッタ型の共鳴トンネリングバイポーラ
トランジスタ（ＲＢＴ）を用いればよい。メモリセルの
トランジスタと異なる点は、２つのエミッタ電極の面積
が等しくなく、面積の小さいエミッタＥBD1と面積の大
きいエミッタＥBD2を設けていることにある。図１７で
は、面積の大きいエミッタＥBD2を区別するため、２本
の矢印で記述している。保持状態のエネルギーバンドを
図１８に示す。図１８（ａ）はメモリセルＣ2が動作安
定点Ｓ１の状態にある場合、図１８（ｂ）はメモリセル
Ｃ2が動作安定点Ｓ２の状態にある場合を示している。
保持状態では、行アドレス信号線ドライバーＢＤ1の２
つのエミッタＥBD1およびＥBD2には共に例えば０Ｖの行
アドレス信号を印加する。列アドレス信号線Ａy11には
例えば−０．６Ｖを、Ａy12には例えば０．６Ｖを印加
する。行アドレス信号線ＡＸ1を選択するためには、行
アドレス信号線ドライバーＢＤ1の面積の大きいエミッ
タＥBD2に、保持状態よりも高いレベルの電圧（例えば
＋１．５Ｖ）か低いレベルの電圧（例えば−１．５Ｖ）
を加え、面積の小さいエミッタＥBD1には例えば０Ｖを
印加する。面積の大きなエミッタＥBD2に印加する電圧
は、メモリセルＣ2を動作安定点Ｓ２の状態に書き込む
際には高いレベルの電圧を、メモリセルＣ2を動作安定
点Ｓ１の状態に書き込む際には低いレベルの電圧を必要
とする。面積の大きいエミッタＥBD2に高レベルの電圧
を印加した場合（図１９）、行アドレス信号線ドライバ
ーＢＤ1のベース電位は上昇するが、メモリセルのベー
ス電位は変化しない。このため、メモリセルＣ2のベー
ス電位と行アドレス信号線ドライバーＢＤ1のベース電
位との電位差がメモリセルの状態を書き換えるほど大き
くないので、メモリセルＣ2の状態は変化しない。面積
の大きいエミッタＥBD2に低レベルの電圧を印加した場
合（図２０）、行アドレス信号線ドライバーＢＤ1のベ
ース電位は低下するが、メモリセルＣ2のベース電位は
変化しない。このため、メモリセルＣ2のベース電位と
行アドレス信号線ドライバーＢＤ1のベース電位との電
位差がメモリセルＣ2の状態を書き換えるほど大きくな
いので、メモリセルＣ2の状態は変化しない。列アドレ
ス信号線ＡＹ2を選択するためには、列アドレス信号線
ＡＹ2に保持状態よりも例えば０．９Ｖ高いレベルの電
圧か、例えば０．９Ｖ低いレベルの電圧を印加する。列
アドレス信号線ＡＹ2に印加する電圧は、メモリセルＣ2
を動作安定点Ｓ２の状態に書き込む際には低いレベルの
電圧を、メモリセルＣ2を動作安定点Ｓ１の状態に書き
込む際には高いレベルの電圧を必要とする。列アドレス
信号線Ａy21およびＡy22のそれぞれに低いレベルの電圧
を印加した場合（図２１）、メモリセルＣ2のベース電
位は低下するが、行アドレス信号線ドライバーＢＤ1の
ベース電位は変化しない。このため、メモリセルＣ2の
ベース電位と行アドレス信号線ドライバーＢＤ1のベー
ス電位との電位差がメモリセルの状態を書き換えるほど
大きくないので、メモリセルＣ2の状態は変化しない。
また、同一の列アドレス信号線に連なる他のメモリセル
Ｃ4の状態も変化しない。列アドレス信号線Ａy21および
Ａy22のそれぞれに高いレベルの電圧を印加した場合
（図２２）、メモリセルＣ2のベース電位は上昇する
が、行アドレス信号線ドライバーＢＤ1のベース電位は
変化しない。この場合にも、メモリセルＣ2のベース電
位と行アドレス信号線ドライバーＢＤ1のベース電位と
の電位差がメモリセルの状態を書き換えるほど大きくな
いので、メモリセルＣ2の状態は変化しない。また、同
一の列アドレス信号線に連なる他のメモリセルＣ4の状
態も変化しない。このように、行アドレス信号線ＡＸも
しくは列アドレス信号線ＡＹの一方を選択しても、全て
のメモリセルは選択されない。次に、行アドレス信号に
加えて、列アドレス信号を列アドレス信号線Ａy21およ
びＡy22に加え、メモリセルＣ2を書き換える方法を説明
する。 ［動作安定点Ｓ２の状態への書き込み］ 列アドレス信号により、列アドレス信号線ＡＹ2列のメ
モリセルＣ2を選択するには、動作安定点Ｓ１あるいは
Ｓ２どちらに書き込むかによって、列アドレス信号線Ａ
Ｙ2に低レベルの電位あるいは高レベルの電位を印加す
る。動作安定点Ｓ２の状態に書き込む際には保持状態よ
り例えば０．９Ｖ低い電圧を列アドレス信号線Ａy21、
Ａy22それぞれに印加する。まず、行アドレス信号線Ａ
Ｘ1を選択するために、行アドレス信号線ドライバーＢ
Ｄ1の面積の大きいエミッタＥBD2に高いレベルの電圧を
印加する。次いで列アドレス信号線ＡＹ2を選択するた
めに、低いレベルの電圧を列アドレス信号線Ａy21、Ａy
22それぞれに印加する。メモリセルＣ2を動作安定点Ｓ
１の状態から動作安定点Ｓ２の状態に書き換えるときに
は２つの状態が存在するが、上記の手順によりアドレス
を指定することにより、それらの状態は図２３（ａ）お
よび図２３（ｂ）に変化する。図２３（ａ）あるいは図
２３（ｂ）の状態になると、メモリセルＣ2のベース電
位と、行アドレス信号線ドライバーＢＤ2のベース電位
との間に大きな電位差が発生する。これにより行アドレ
ス信号線ドライバーＢＤ1のコレクタバリアは、行アド
レス信号線ドライバーＢＤ1のトランジスタＢＤＴrが動
作し、利得を得るに十分なほど逆方向にバイアスされ
る。その結果、行アドレス信号線ドライバーＢＤ1のベ
ースに電子が流れ込み、メモリセルＣ2のベース電位が
動作安定点Ｓ２の状態に移行できるほど上昇する。この
ようにして、動作安定点Ｓ１の状態から動作安定点Ｓ２
の状態への書き込み動作が完了する（図２３（ｃ）およ
び図２３（ｄ））。 ［動作安定点Ｓ１の状態への書き込み］ 動作安定点Ｓ１の状態に書き込む際には保持状態より例
えば０．９Ｖ高い電圧をＡy21、Ａy22それぞれに印加す
る（図２４）。まず、行アドレス信号線Ａx1を選択する
ために、行アドレス信号線ドライバーＢＤ1の面積の大
きいエミッタＥBD2に低いレベルの電圧を印加する。次
いで列アドレス信号線ＡＹ2を選択するために、高いレ
ベルの電圧を列アドレス信号線Ａy21、Ａy22それぞれに
印加する。メモリセルＣ2を動作安定点Ｓ２の状態から
動作安定点Ｓ１の状態に書き換えるときには２つの状態
が存在するが、上記の手順によりアドレスを指定するこ
とにより、それらの状態は図２４（ａ）および図２４
（ｂ）に変化する。図２４（ａ）あるいは図２４（ｂ）
の状態になると、メモリセルＣ2のベース電位と、行ア
ドレス信号線ドライバーＢＤ1のベース電位との間に大
きな電位差が発生する。これによりメモリセルＣ2のコ
レクタバリアは、メモリセルＣ2のトランジスタＴrが動
作し、利得を得るに十分なほど逆方向にバイアスされ
る。その結果、メモリセルＣ2のベースに電子が流れ込
み、メモリセルＣ2のベース電位が動作安定点Ｓ１の状
態に移行できるほど下降する。このようにして、動作安
定点Ｓ２の状態から動作安定点Ｓ１の状態への書き込み
動作が完了する（図２４（ｃ）おび図２４（ｄ））。上
述した手順によりメモリセルＣ2の書き込み動作を行う
が、行アドレス信号線ドライバーＢＤ1の面積の大きい
エミッタＥBD2に印加する電圧は、面積の小さいエミッ
タＥBD1に対して、以下のように設定することが望まし
い。すなわち、メモリセルの保持時には行アドレス信号
線ドライバーＢＤ1のトランジスタＢＤＴrが動作状態に
ならない程度の電圧に設定し、動作安定点Ｓ２に書き込
む際は行アドレス信号線ドライバーＢＤ1の２つのエミ
ッタ間が双安定状態になる電圧まで降圧し、動作安定点
Ｓ１に書き込む際は行アドレス信号線ＢＤ1の２つのエ
ミッタ間が双安定状態になる電圧まで昇圧する。この
際、行アドレス信号線ドライバーＢＤの２つのエミッタ
電極の面積が異なっていることは、行アドレス信号線ド
ライバーＢＤのベース電位を設定するうえで有効であ
る。すなわち、行アドレス信号がエミッタＥBD1とＥBD2
との間に印加されると、エミッタＥBD1とエミッタＥBD2
の面積が異なるので、電流駆動能力が高いエミッタＥBD
2とベース間に加わる電圧より、面積が小さく電流駆動
能力の低いエミッタＥBD1とベース間に加わる電圧の方
が高くなる（図２５（ａ）、（ｂ））。従って、２つの
エミッタ間が双安定状態になるまで２つのエミッタ間に
電圧を加えた場合には（図２５（ｃ））、エミッタＥBD
2とベース間にはバレー電圧に相当する高い電圧がかか
り、逆にエミッタＥBD1とベース間にはほとんど電圧が
かからない。このように、エミッタ面積に差をつけるこ
とにより、ベース電位に大きな差をつけることができ、
且つベース電圧を一意的に決定できる。なお、エミッタ
面積に差がない場合には双安定状態のどちらになるかは
不定で、ベース電位を一意的には決定することはできな
い。また、本実施例では行アドレス信号線ドライバーＢ
ＤのトランジスタＢＤＴrに、メモリセルのトランジス
タＴrと同一構造をもつトランジスタを用いたが、これ
によりメモリセルＣのベースと行アドレス信号線ドライ
バーＢＤのトランジスタＢＤＴrのベースとの間には、
行アドレス信号線ＡＸを対称にしてコレクタバリアが２
つ接続されていることになる。このような状態でそれぞ
れのベース間に電位差がある場合、どちらかのコレクタ
バリアは順方向にバイアスされ、もう一方のコレクタバ
リアは逆方向にバイアスされる。従って、行アドレス信
号線ドライバーのエミッタＥBD2に正の電圧を印加して
も負の電圧を印加しても回路はほぼ等価とみることがで
きるので、保持状態を０電位に設定できると共に、動作
安定点Ｓ１あるいはＳ２に書き込む際に設定する電圧の
幅を正方向と負方向で同一にすることができる。また、
このため回路設計を容易に行うことができる。 ［実施例２］ 図２６は、行アドレス信号線ドライバーＢＤのトランジ
スタにゲートを設けた例を示している。図２６に示した
行アドレス信号線ドライバーＢＤは、１つのコレクタ電
極ＣBDおよび２つのエミッタ電極ＥBD1およびＥBD2を有
するダブルエミッタ構造のトランジスタＢＤＴrと、一
方のエミッタ電極ＥBD1に設けた、印加される電圧によ
り実効的なエミッタ電極ＥBD1の面積を変化するゲート
ＧBDとから構成されている。トランジスタＢＤＴrの、
ゲートＧBDを設けたエミッタ電極ＥBD1は接地され（Ｇ
ＮＤ）、トランジスタＢＤＴrのコレクタ電極ＣBDが行
アドレス信号線Ａxに接続され、ゲートＧBDがゲート制
御信号線ＳｂBDに接続されている。図１７に示した実施
例では、エミッタ電極の面積の異なる２つのエミッタ電
極を用いてベース電位を決定したが、図２６では、ゲー
ト制御信号線ＳｂBDに入力する信号によって空乏層の伸
びを制御することで実効的なエミッタ面積を変えること
ができる。すなわち、書き込みの際にゲートＧBDに予め
負の電位を印加することにより、片方のエミッタ面積が
実効的に小さいトランジスタを構成することができる。
従って、書き込み方法は、予めゲートＧBDに負の電圧を
印加する他は、図１７に示した実施例１と全く同様に行
うことができる。 ［実施例３］ 図２７は、１本の行アドレス信号線に対して行アドレス
信号線ドライバーＢＤを２個づつ設けた例を示してい
る。図２７に示すように、行方向に行アドレス信号線Ａ
Ｘ1、ＡＸ2が配されており、且つこれら行方向に行アド
レス信号線ＡＸに電気的に非接触で交差する各２本一対
の列アドレス信号線ＡＹ1、ＡＹ2が配されている。各交
差部のそれぞれには、トランジスタ１個からなるメモリ
セルＣ1、Ｃ2、Ｃ3、Ｃ4が形成されており、またそれぞ
れの行アドレス信号線ＡＸの一方の端には、形状や特性
の等しい２つの行アドレス信号線ドライバーＢＤ1及び
ＢＤ2（またはＢＤ3及びＢＤ4）が設けられている。以
下に、行アドレス信号線ドライバーＢＤに関して、行ア
ドレス信号線ＡＸ1に接続されている行アドレス信号線
ドライバーＢＤ1およびＢＤ2を例にとって説明する。行
アドレス信号線ドライバーＢＤ1は、一つのコレクタ電
極ＣBD1と、面積の小さいエミッタ電極ＥBD11および面
積の大きいエミッタ電極ＥBD21からなる１つのトランジ
スタで構成されている。トランジスタのコレクタＣBD1
には行アドレス信号線ＡＸ1が接続され、２つのエミッ
タ電極ＥBD11およびＥBD21には行アドレスデコーダ１か
ら出力された行アドレス信号が入力されるようになって
いる。行アドレス信号線ドライバーＢＤ2は、一つのコ
レクタ電極ＣBD2と、面積の小さいエミッタ電極ＥBD12
および面積の大きいエミッタ電極ＥBD22からなる１つの
トランジスタで構成されている。トランジスタのコレク
タＣBD2には行アドレス信号線ＡＸ1が接続され、２つの
エミッタ電極ＥBD12およびＥBD22には行アドレスデコー
ダ１から出力された行アドレス信号が入力されるように
なっている。ＢＤ1あるいはＢＤ2を構成するトランジス
タは基本的にはメモリセルを構成しているダブルエミッ
タトランジスタと同様の構造である。ダブルエミッタ型
の共鳴トンネリングホットエレクトロントランジスタ
（ＲＨＥＴ）や、エミッタｐｎ接合の逆方向耐圧を小さ
くしたダブルエミッタ型の共鳴トンネリングバイポーラ
トランジスタ（ＲＢＴ）を用いればよい。メモリセルの
トランジスタと異なる点は、２つのエミッタ電極の面積
が一定でなく、面積の小さいエミッタＥBD11あるいはＥ
BD12と面積の大きいエミッタＥBD21あるいはＥBD22を設
けていることにある。［動作安定点Ｓ２の状態への書き
込み］列アドレス信号により、ＡＹ2列のメモリセルＣ2
を選択するには、動作安定点Ｓ１あるいはＳ２に書き込
むかによって、列アドレス信号線ＡＹに低レベルの電位
あるいは高レベルの電位を印加する。動作安定点Ｓ２の
状態に書き込む際には保持状態より低いレベルの電圧を
ＡＹに印加する。また、動作安定点Ｓ２に書き込む場合
には、行アドレスＡＸ1に接続された行アドレス信号線
ドライバーＢＤ1のみを用い、ＢＤ2は使用しない。ま
ず、行アドレス信号線ＡＸ1を選択するために、行アド
レス信号線ドライバーＢＤ1の面積の大きいエミッタＥB
D21に高いレベルの電圧を印加する。次いで列アドレス
信号線ＡＹ2を選択するために、低いレベルの電圧を列
アドレス信号線Ａy21、Ａy22それぞれに印加する。これ
により、メモリセルＣ2は図２３（ａ）あるいは図２３
（ｂ）に示した状態と同様の状態になり、動作安定点Ｓ
２状態への書き込みができる。このとき、もう一つの行
アドレス信号線ドライバーＢＤ2には保持状態の電圧が
印加されているが、行アドレス信号線の電位が上昇する
ためにコレクタ電極のエネルギー準位が高くなるだけ
で、書き込み作用に対しては分離されていることにな
る。 ［動作安定点Ｓ１の状態への書き込み］ 動作安定点Ｓ１の状態に書き込む際には保持状態より低
いレベルの電圧をＡＹ2に印加する。また、動作安定点
Ｓ１に書き込む場合には、行アドレスＡＸ1に接続され
た行アドレス信号線ドライバーＢＤ2のみを用い、ＢＤ1
は使用しない。まず、行アドレス信号線ＡＸ1を選択す
るために、行アドレス信号線ドライバーＢＤ2の面積の
大きいエミッタＥBD22に低いレベルの電圧を印加する。
次いで列アドレス信号線ＡＹ2を選択するために、高い
レベルの電圧を列アドレス信号線Ａy21、Ａy22それぞれ
に印加する。これにより、メモリセルＣ2は図２４
（ａ）あるいは図２４（ｂ）に示した状態と同様の状態
になり、動作安定点Ｓ１状態への書き込みができる。こ
のとき、もう一つの行アドレス信号線ドライバーＤ1に
は保持状態の電圧が印加されているが、行アドレス信号
線の電位が下降するためにコレクタ電極のエネルギー準
位が低くなるだけで、書き込み作用に対しては分離され
ていることになる。このように、図２７に示した実施例
によれば、２つの行アドレス信号線ドライバーＢＤ1お
よびＢＤ2を１つの行アドレス信号線ＡＸ1に接続し、動
作安定点Ｓ１あるいはＳ２に書き込む際に行アドレス信
号線ドライバーを使い分けたが、このように構成するこ
とにより、１つの行アドレス信号線ドライバーは中間レ
ベルの電位（Ｍｉｄ）と低レベルの電位（Ｌｏｗ）の２
レベルで動作させることができ、もう１つの行アドレス
信号線ドライバーは中間レベルの電位（Ｍｉｄ）と高レ
ベルの電位（Ｈｉｇｈ）の２レベルで動作させることが
できる。また、行アドレス信号線ドライバーを一つ用い
た場合と同様に、行アドレス信号線ドライバーＢＤ1ま
たはＢＤ2のトランジスタＢＤＴrに、メモリセルのトラ
ンジスタＴrと同一構造をもつトランジスタを用いるこ
とにより、保持状態を０電位に設定できると共に、動作
安定点Ｓ１あるいはＳ２に書き込む際に設定する電圧の
幅を正方向と負方向で同一にすることができる。また、
このため回路設計を容易に行うことができる。なお、図
２７に示した実施例では、行アドレス信号線ドライバー
ＢＤは大小のエミッタ電極を有するトランジスタによっ
て構成したが、一方のエミッタ電極の面積を電気的に制
御するためのゲートを設けた、図２６の行アドレス信号
線ドライバーを２つ用い、図２８に示す回路を構成して
もよい。また、図１７乃至図２７に示した実施例では、
メモリセルにベース電流を制御するゲート電極を設けな
い例を示したが、図２に示すメモリセルを用い、読み出
し書き込み速度が早く、消費電力の少ない回路を構成し
てもよい。 〔III〕ＳＲＡＭ 図２９に、図１のメモリセルＭＣと、図１７の行アドレ
ス信号線ドライバーＢＤを用いて構成されるＳＲＡＭの
例を開示する。図２９に示すように、行方向に行アドレ
ス信号線群Ａx1〜Ａx5が配されており、且つこれらの行
アドレス信号線群Ａxに電気的に非接触で交差する各２
本一対の列アドレス信号線群Ａy11〜Ａy52が配されてお
り、且つこれらの列アドレス信号線群ＬＹ1，ＬＹ2に平
行にスタンバイ信号線群Ｓｂ1〜Ｓｂ5が配されている。
各交差部のそれぞれには、ベース・エミッタ接合層Ｄ
1，Ｄ2、ベース・コレクタ接合層Ｄ3およびゲート電極
ＧからなるメモリセルＭＣが形成されている。各メモリ
セルＭＣは図１に示した構成をもつのでその説明を援用
する。行アドレス信号線群Ａxの一方の線端には、行ア
ドレス信号線ドライバーＢＤを介して、行アドレスデー
タを解読してそのデータ内容に対応する電圧を印加する
ための行アドレスデコーダ１が接続されている。各行ア
ドレス信号線ドライバーＢＤは図１７に示した構成をも
つのでその説明を援用する。行アドレス信号線群Ａxの
他方の線端には、各行アドレス信号線Ａx1〜Ａx5に流れ
る電流を検出しメモリセルＭＣ内の情報を読出すための
センス回路３が接続されている。列アドレス信号線群Ａ
y1，Ａy2およびスタンバイ信号線群Ｓｂの線端には、列
アドレスデータを解読してそのデータ内容に対応する電
圧を印加すると共に、情報の書き込み、読み出し時また
はスタンバイ時に応じてゲートＧに所定の電圧を印加す
るための列アドレスデコーダ２が接続されている。メモ
リセルＭＣへのデータの書き込みは、必要な行アドレス
データおよび列アドレスデータのそれぞれを行アドレス
デコーダ１および列アドレスデコーダ２に与えて記憶す
べきアドレスを選択して実行される。また、その際、必
要なスタンバイ信号線Ｓｂには、ゲートＧに正または０
の電位を与えるスタンバイ信号が供給される。尚、各メ
モリセルＭＣにおける行アドレス信号線Ａxおよび列ア
ドレス信号線Ａy1、列アドレス信号線Ａy2への電圧の印
加の態様および書込み時の動作には図３〜図１４および
その関連説明に示した通りであるので、その説明は省略
する。メモリセルＭＣからのデータの読み出しは、必要
な行アドレスデータおよび列アドレスデータを行アドレ
スデコーダ１および列アドレスデコーダ２にそれぞれ与
えて読出しアドレスを選択し、行アドレス信号線Ａx1〜
Ａx5に現われた電流をセンス回路３により検出して行
う。また、その際、必要なスタンバイ信号線Ｓｂには、
ゲートＧに正または０の電位を与えるスタンバイ信号を
供給する。このように、各メモリセルＭＣがアドレス選
択性をもつため、任意のアドレスのメモリセルＭＣにデ
ータを書込んだり或いは読取ったりすることができる。
また、その際に、スタンバイ信号線Ｓｂを介してゲート
Ｇに正または０の電位を与えることにより、ベース・エ
ミッタ接合層Ｄ1，Ｄ2に流れる電流を増大させて、書込
みまたは読取りのスピードを速くすることができる。図
３０は、図２６に示す行アドレス信号線ドライバーを用
いてＳＲＡＭを構成した場合の回路図を示している。図
２９からわかるように、それぞれの行アドレス信号線ド
ライバーにはゲート制御信号線ＳｂBDを接続し、実効的
なエミッタ電極面積を変えることが可能である。

【発明の効果】以上の通り本発明によれば、行アドレス
信号線ドライバーを構成するトランジスタに、メモリセ
ルのトランジスタＴrと同一構造をもつトランジスタを
用いることにより、保持状態を０電位に設定できると共
に、動作安定点Ｓ１あるいはＳ２に書き込む際に設定す
る電圧の幅を正方向と負方向で同一にすることができ
る。また、このため回路設計を容易に行うことができ
る。また、行アドレス信号線Ａxにメモリセルを構成す
るトランジスタと同一の構造をもつ２つの行アドレス信
号線ドライバーを設けることにより、メモリセルを動作
安定点Ｓ１あるいはＳ２の状態に書き込む際に、１つの
行アドレス信号線ドライバーは中間レベルの電位（Ｍｉ
ｄ）と低レベルの電位（Ｌｏｗ）の２レベルで動作させ
ることができ、もう１つの行アドレス信号線ドライバー
は中間レベルの電位（Ｍｉｄ）と高レベルの電位（Ｈｉ
ｇｈ）の２レベルで動作させることができる。このた
め、従来の３レベルで動作する場合と比較して、行アド
レスデコーダの設計を容易に行うことができる。

【図面の簡単な説明】

【図１】本発明に係る記憶装置のメモリセルの等価回路
図である。

【図２】本発明に係る他のメモリセルの等価回路図であ
る。

【図３】ベース電流のベース・エミッタ間電圧依存性を
示す特性図である。

【図４】ベース電流のベース・コレクタ間電圧依存性を
示す特性図である。

【図５】メモリセルの動作原理説明図である。

【図６】メモリセルの動作原理説明図である。

【図７】メモリセルの動作原理説明図である。

【図８】メモリセルの動作原理説明図である。

【図９】読み出し動作１を示す特性図である。

【図１０】読み出し動作２を示す特性図である。

【図１１】メモリセルの安定点Ｓ1の書き込み動作１を
示す特性図である。

【図１２】メモリセルの安定点Ｓ1の書き込み動作２を
示す特性図である。

【図１３】メモリセルの安定点Ｓ2の書き込み動作１を
示す特性図である。

【図１４】メモリセルの安定点Ｓ2の書き込み動作２を
示す特性図である。

【図１５】メモリセル（ＲＨＥＴ）の立体構造を示す斜
視図である。

【図１６】図１５のメモリセルの断面構造を示す断面図
およびそのエネルギバンド図である。

【図１７】本発明による行アドレス信号線ドライバーを
付加したメモリセルの等価回路図である。

【図１８】保持状態にあるときのメモリセルと行アドレ
ス信号線ドライバーのエネルギーバンド図である。

【図１９】行アドレス信号線ドライバーを高レベル側の
電位に選択したときのメモリセルと行アドレス信号線ド
ライバーのエネルギーバンド図である。

【図２０】行アドレス信号線ドライバーを低レベル側の
電位に選択したときのメモリセルと行アドレス信号線ド
ライバーのエネルギーバンド図である。

【図２１】列アドレス信号線を低レベル側の電位に選択
したときのメモリセルと行アドレス信号線ドライバーの
エネルギーバンド図である。

【図２２】列アドレス信号線を高レベル側の電位に選択
したときのメモリセルと行アドレス信号線ドライバーの
エネルギーバンド図である。

【図２３】メモリセルにＳ２の状態を書き込む際のエネ
ルギーバンド図の変化を示す図である。

【図２４】メモリセルにＳ１の状態を書き込む際のエネ
ルギーバンド図の変化を示す図である。

【図２５】行アドレス信号線ドライバーの動作を説明す
るための負荷線図である。

【図２６】ゲート制御信号線を付加した行アドレス信号
線ドライバーの等価回路図である。

【図２７】行アドレス信号線ドライバーを２つ用いた際
のセルアレーおよび行アドレス信号線ドライバーの回路
構成図である。

【図２８】ゲートを付加した行アドレス信号線ドライバ
ーを２つ用いた際のセルアレーおよび行アドレス信号線
ドライバーの回路構成図である。

【図２９】本発明によるＳＲＡＭの回路のブロック図で
ある。

【図３０】本発明による他のＳＲＡＭの回路のブロック
図である。

【符号の説明】

Ａx，ＡＸ…行アドレス信号線 Ａy，Ａy1，Ａy2，ＡＹ1，ＡＹ2…列アドレス信号線 ＢＤ，ＢＤ1，ＢＤ2…行アドレス信号線ドライバー ＢＤＴr…行アドレス信号線ドライバーを構成するトラ
ンジスタ Ｃ…メモリセルのトランジスタのコレクタ電極 ＣBD…行アドレス信号線ドライバーのトランジスタのコ
レクタ電極 Ｄ1…ベース・エミッタ2接合層（ＢＥ1） Ｄ2…ベース・エミッタ2接合層（ＢＥ2） Ｄ3…ベース・コレクタ接合層 Ｅ1，Ｅ2…メモリセルのトランジスタのエミッタ電極 ＥBD1，ＥBD2…行アドレス信号線ドライバーのトランジ
スタのエミッタ電極 Ｇ…メモリセルのゲート ＧBD…行アドレス信号線ドライバーのゲート ＧＮＤ…接地電位線 ＭＣ，Ｃ1，Ｃ2，Ｃ3，Ｃ4…メモリセル Ｓ1，Ｓ2…動作安定点 Ｓｂ…メモリセルのスタンバイ信号線 ＳｂBD…行アドレス信号線ドライバーのスタンバイ信号
線 Ｔr…メモリセルを構成するトランジスタ ＶAx…行アドレス電圧 ＶAy，ＶAy1，ＶAy2…列アドレス電圧 Ｖth…しきい値電圧 Ｖp1，Ｖp2…ピーク電圧 Ｖv…バレー電圧 １…行アドレスデコーダ ２…列アドレスレコーダ ３…センス回路 １１…半絶縁性もしくは絶縁性基板（Ｓ．Ｉ．ＧａＡ
ｓ） １２…良導体層（ｎ++−ＧａＡｓ） １３…導体層（ｎ+−ＧａＡｓ） １４…シングルバリア層（ｉ−ＡｌＧａＡｓ） １５…導体層（ｎ+−ＧａＡｓ） １６…共鳴トンネルバリア層（ｉ−ＡｌＡｓ／ｉ−Ｇａ
Ａｓ／ｉ−ＡｌＡｓ） １７…トンネルバリア層（ｉ−ＡｌＡｓ） １８…量子井戸層（ｉ−ＧａＡｓ） １９…トンネルバリア層（ｉ−ＡｌＡｓ） ２０…導体層（ｎ+−ＧａＡｓ） ２１…良導体層（ｎ++−ＧａＡｓ）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−3142（ＪＰ，Ａ) 特開 平６−132491（ＪＰ，Ａ) 特開 平３−119756（ＪＰ，Ａ) 特開 平３−262165（ＪＰ，Ａ) 特開 平３−280573（ＪＰ，Ａ) 特公 昭41−12445（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/102

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 行アドレス信号線（Ａx）と、一対の列
   アドレス信号線（Ａy1，Ａy2）と、前記行アドレス信号
   線（Ａx）と前記列アドレス信号線（Ａy1，Ａy2）との
   交差部に設けられたメモリセル（ＭＣ）と、前記行アド
   レス信号線（Ａx）の一方の端に設けられた行アドレス
   信号線ドライバー（ＢＤ）と、を有し、 前記メモリセル（ＭＣ）は、１つのコレクタ電極（Ｃ）
   および２つのエミッタ電極（Ｅ1，Ｅ2）を有して負性微
   分特性を示すダブルエミッタ構造のメモリトランジスタ
   （Ｔr）からなり、 前記メモリトランジスタ（Ｔr）の一方の前記エミッタ
   電極（Ｅ1）が低電位側である前記列アドレス信号線の
   一方（Ａy1）に接続され、他方の前記エミッタ電極（Ｅ
   2）が高電位側である前記列アドレス信号線の他方（Ａy
   2）に接続され、且つ前記メモリトランジスタ（Ｔr）の
   前記コレクタ電極（Ｃ）が前記行アドレス信号線（Ａ
   x）に接続され、 前記行アドレス信号線ドライバー（ＢＤ）は、１つのコ
   レクタ電極（ＣBD）および面積の小さいエミッタ電極
   （ＥBD1）と面積の大きいエミッタ電極（ＥBD2）を有し
   て負性微分特性を示すダブルエミッタ構造のドライバー
   トランジスタ（ＢＤＴr）からなり、 前記ドライバートランジスタ（ＢＤＴr）の前記面積の
   小さいエミッタ電極（ＥBD1）が接地され、且つ前記ド
   ライバートランジスタ（ＢＤＴr）の前記コレクタ電極
   （ＣBD）が前記行アドレス信号線（Ａx）に接続されて
   いることを特徴とする記憶装置。
2. 【請求項２】 行アドレス信号線（Ａx）と、一対の列
   アドレス信号線（Ａy1，Ａy2）と、前記行アドレス信号
   線（Ａx）と前記列アドレス信号線（Ａy1，Ａy2）との
   交差部に設けられたメモリセル（ＭＣ）と、前記行アド
   レス信号線（Ａx）の一方の端に接続された第１の行ア
   ドレス信号線ドライバー（ＢＤ1）と第２の行アドレス
   信号線ドライバー（ＢＤ2）と、を有し、 前記メモリセル（ＭＣ）は、１つのコレクタ電極（Ｃ）
   および２つのエミッタ電極（Ｅ1，Ｅ2）を有して負性微
   分特性を示すダブルエミッタ構造のメモリトランジスタ
   （Ｔr）からなり、 前記メモリトランジスタ（Ｔr）の一方の前記エミッタ
   電極（Ｅ1）が低電位側である前記列アドレス信号線の
   一方（Ａy1）に接続され、他方の前記エミッタ電極（Ｅ
   2）が高電位側である前記列アドレス信号線の他方（Ａy
   2）に接続され、且つ前記トランジスタ（Ｔr）の前記コ
   レクタ電極（Ｃ）が前記行アドレス信号線（Ａx）に接
   続され、 前記第１の行アドレス信号線ドライバー（ＢＤ1）は、
   １つのコレクタ電極（ＣBD1）および面積の小さいエミ
   ッタ電極（ＥBD11）と面積の大きいエミッタ電極（ＥBD
   21）を有して負性微分特性を示すダブルエミッタ構造を
   もつ第１のドライバートランジスタ（ＢＤＴr1）からな
   り、 前記第１のドライバートランジスタ（ＢＤＴr1）の前記
   面積の小さいエミッタ電極（ＥBD11）が接地され、且つ
   前記第１のドライバートランジスタ（ＢＤＴr1）の前記
   コレクタ電極（ＣBD1）が前記行アドレス信号線（Ａx）
   に接続され、 前記第２の行アドレス信号線ドライバー（ＢＤ2）は、
   前記第１の行アドレス信号線ドライバーと等しく、１つ
   のコレクタ電極（ＣBD2）および面積の小さいエミッタ
   電極（ＥBD12）と面積の大きいエミッタ電極（ＥBD22）
   を有して負性微分特性を示すダブルエミッタ構造をもつ
   第２のドライバートランジスタ（ＢＤＴr2）からなり、 前記第２のドライバートランジスタ（ＢＤＴr2）の前記
   面積の小さいエミッタ電極（ＥBD12）が接地され、且つ
   前記第２のドライバートランジスタ（ＢＤＴr）の前記
   コレクタ電極（ＣBD2）が前記行アドレス信号線（Ａx）
   に接続されていることを特徴とする記憶装置。
3. 【請求項３】 請求項１記載の記憶装置において、 更に、前記ドライバートランジスタ（ＢＤＴr）のベー
   ス電流を制御するゲート制御信号線（ＳｂBD）を有し、 前記行アドレス信号線ドライバー（ＢＤ）は、一方の前
   記エミッタ電極（ＥBD1）に設けた、印加される電圧に
   より前記エミッタ電極（ＥBD1）の実効的な面積を変化
   するゲート（ＧBD）を更に有し、 前記ゲート（ＧBD）が前記ゲート制御信号線（ＳｂBD）
   に接続されていることを特徴とする記憶装置。
4. 【請求項４】 請求項２記載の記憶装置において、 更に、前記第１のドライバートランジスタ（ＢＤＴr1）
   及び前記第２のドライバートランジスタ（ＢＤＴr2）の
   ベース電流を制御するゲート制御信号線（ＳｂBD）を有
   し、 前記第１の行アドレス信号線ドライバー（ＢＤ1）は、
   一方の前記エミッタ電極（ＥBD11）に設けた、印加され
   る電圧により前記エミッタ電極（ＥBD11）の実効的な面
   積を変化するゲート（ＧBD1）を更に有し、 前記ゲート（ＧBD1）が前記ゲート制御信号線（ＳｂBD
   1）に接続されており、 前記第２の行アドレス信号線ドライバー（ＢＤ2）は、
   一方のエミッタ電極（ＥBD12）に設けた、印加される電
   圧により前記エミッタ電極（ＥBD12）の実効的な面積を
   変化するゲート（ＧBD2）を更に有し、 前記ゲート（ＧBD2）が前記ゲート制御信号線（ＳｂBD
   2）に接続されていることを特徴とする記憶装置。
5. 【請求項５】 請求項１乃至４のいずれかに記載の記憶
   装置において、 更に、スタンバイ信号線（Ｓｂ）を有し、 前記メモリセル（ＭＣ）は、印加される電圧により前記
   メモリトランジスタ（Ｔr）のベース電流を制御するゲ
   ート（Ｇ）を更に有し、 前記ゲート（Ｇ）が前記スタンバイ信号線（Ｓｂ）に接
   続されていることを特徴とする記憶装置。
6. 【請求項６】 請求項１乃至５のいずれかに記載の記憶
   装置において、 前記ドライバートランジスタ（ＢＤＴr）は、ダブルエ
   ミッタ構造の共鳴トンネリングホットエレクトロントラ
   ンジスタ（ＲＨＥＴ）であることを特徴とする記憶装
   置。
7. 【請求項７】 請求項１乃至５のいずれかに記載の記憶
   装置において、 前記ドライバートランジスタ（ＢＤＴr）は、エミッタ
   ｐｎ接合の逆方向耐圧を低くした、ダブルエミッタ構造
   の共鳴トンネリングバイポーラトランジスタ（ＲＢＴ）
   であることを特徴とする記憶装置。
8. 【請求項８】 請求項１記載の記憶装置の情報書込み方
   法であって、 前記メモリセル（ＭＣ）の２つのベース・エミッタ接合
   層（Ｄ1，Ｄ2）により生成される２つの動作安定点およ
   び不安定点のうちの負側の安定点（Ｓ1）への情報書き
   込み時には、前記ドライバートランジスタ（ＢＤＴr）
   の２つの前記エミッタ電極（ＥBD1，ＥBD2）間が双安定
   状態になるように、前記面積の大きいエミッタ電極（Ｅ
   BD2）に低レベルの電位（Ｌｏｗ）を加え、且つ前記列
   アドレス信号線（Ａy1，Ａy2）に高レベルの電位（Ｈｉ
   ｇｈ）を加え、 前記動作安定点のうちの正側の安定点（Ｓ2）への情報
   書き込み時には、前記ドライバートランジスタ（ＢＤＴ
   r）の２つの前記エミッタ電極（ＥBD1，ＥBD2）間が双
   安定状態になるように、前記面積の大きいエミッタ電極
   （ＥBD2）に高レベルの電位（Ｈｉｇｈ）を加え、且つ
   前記列アドレス信号線（Ａy1，Ａy2）に低レベルの電位
   （Ｌｏｗ）を加えることを特徴とする記憶装置の情報書
   込み方法。
9. 【請求項９】 請求項２記載の記憶装置の情報書込み方
   法であって、 前記メモリセル（ＭＣ）の２つのベース・エミッタ接合
   層（Ｄ1，Ｄ2）により生成される２つの動作安定点およ
   び不安定点のうちの負側の安定点（Ｓ1）への情報書き
   込み時には、前記第１のドライバートランジスタ（ＢＤ
   Ｔr1）の２つの前記エミッタ電極（ＥBD11，ＥBD21）間
   が双安定状態になるように、前記面積の大きなエミッタ
   電極（ＥBD21）に低レベルの電位（Ｌｏｗ）を加え、且
   つ前記列アドレス信号線（Ａy1，Ａy2）に高レベルの電
   位（Ｈｉｇｈ）を加え、 前記動作安定点のうちの正側の安定点（Ｓ2）への情報
   書き込み時には、前記第２のドライバートランジスタ
   （ＢＤＴr2）の２つの前記エミッタ電極（ＥBD12，ＥBD
   22）間が双安定状態になるように、前記面積の大きなエ
   ミッタ電極（ＥBD22）に高レベルの電位（Ｈｉｇｈ）を
   加え、且つ前記列アドレス信号線（Ａy1，Ａy2）に低レ
   ベルの電位（Ｌｏｗ）を加えることを特徴とする記憶装
   置の情報書込み方法。
10. 【請求項１０】 請求項３記載の記憶装置の情報書込み
    方法において、 前記メモリセル（ＭＣ）の２つのベース・エミッタ接合
    層（Ｄ1，Ｄ2）により生成される２つの動作安定点およ
    び不安定点のうちの負側の安定点（Ｓ1）への情報書き
    込み時には、前記ゲート制御信号線（ＳｂBD）に負の電
    位を加え、前記ドライバートランジスタ（ＢＤＴr）の
    ２つの前記エミッタ電極（ＥBD1，ＥBD2）間が双安定状
    態になるように、前記面積の大きいエミッタ電極（ＥBD
    2）に低レベルの電位（Ｌｏｗ）を加え、且つ前記列ア
    ドレス信号線（Ａy1，Ａy2）に高レベルの電位（Ｈｉｇ
    ｈ）を加え、 前記動作安定点のうちの正側の安定点（Ｓ2）への情報
    書き込み時には、前記ゲート制御信号線（ＳｂBD）に負
    の電位を加え、前記行アドレス信号線ドライバー（Ｂ
    Ｄ）の前記ドライバートランジスタ（ＢＤＴr）の２つ
    の前記エミッタ電極（ＥBD1，ＥBD2）間が双安定状態に
    なるように、前記面積の大きいエミッタ電極（ＥBD2）
    に高レベルの電位（Ｈｉｇｈ）を加え、且つ前記列アド
    レス信号線（Ａy1，Ａy2）に低レベルの電位（Ｌｏｗ）
    を加えることを特徴とする記憶装置の情報書込み方法。
11. 【請求項１１】 請求項４に記載の記憶装置の情報書込
    み方法であって、 前記メモリセル（ＭＣ）の２つのベース・エミッタ接合
    層（Ｄ1，Ｄ2）により生成される２つの動作安定点およ
    び不安定点のうちの負側の安定点（Ｓ1）への情報書き
    込み時には、前記ゲート制御信号線（ＳｂBD1）に負の
    電位を加え、前記第１のドライバートランジスタ（ＢＤ
    Ｔr1）の２つの前記エミッタ電極（ＥBD11，ＥBD21）間
    が双安定状態になるように、前記面積の大きなエミッタ
    電極（ＥBD21）に低レベルの電位（Ｌｏｗ）を加え、且
    つ前記列アドレス信号線（Ａy1，Ａy2）に高レベルの電
    位（Ｈｉｇｈ）を加え、 前記動作安定点のうちの正側の安定点（Ｓ2）への情報
    書き込み時には、前記ゲート制御信号線（ＳｂBD2）に
    負の電位を加え、前記第２のドライバートランジスタ
    （ＢＤＴr2）の２つの前記エミッタ電極（ＥBD12，ＥBD
    22）間が双安定状態になるように、前記面積の大きなエ
    ミッタ電極（ＥBD22）に高レベルの電位（Ｈｉｇｈ）を
    加え、且つ前記列アドレス信号線（Ａy1，Ａy2）に低レ
    ベルの電位（Ｌｏｗ）を加えることを特徴とする記憶装
    置の情報書込み方法。
12. 【請求項１２】 請求項１乃至５のいずれかに記載の記
    憶装置において、 前記行アドレス信号線（Ａx）に行アドレス信号を供給
    する行アドレスデコーダ（１）と、 前記列アドレス信号線（Ａy1，Ａy2）に列アドレス信号
    を供給する列アドレスデコーダ（２）と、 前記行アドレス信号線（Ａx）から前記メモリセル（Ｍ
    Ｃ）の記憶情報を検出するセンス回路（３）と、を備え
    ていることを特徴とする記憶装置。