JP3190091B2 - 記憶装置とその情報読み出し方法および情報書き込み方法 - Google Patents

記憶装置とその情報読み出し方法および情報書き込み方法

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JP3190091B2
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    • G11C11/39—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using thyristors or the avalanche or negative resistance type, e.g. PNPN, SCR, SCS, UJT

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭ（Static Ran
dom Acces Memory）等に好適な記憶装置に係り、より詳
細にはメモリセルとして負性微分特性およびしきい値特
性を有するＲＨＥＴ・ＲＢＴ等のトランジスタを用いた
記憶装置とその情報読み出し方法、情報書き込み方法に
関する。
【０００２】近年、半導体メモリの大規模化が進み、今
日では６４ＭｂのＤＲＡＭ（Dynamic Random Acces Mem
ory ）や１６ＭｂのＳＲＡＭの開発が試みられている。
しかしながら、現状のメモリセル構造では高密度化に限
界があり、より高密度化が可能な新規な半導体メモリセ
ルの開発が望まれている。
【０００３】
【従来の技術】一般に、ＤＲＡＭのメモリセルは情報を
記憶するためのＦＥＴ（Field EffectTransister ）の
接合容量を利用したコンデンサとこのコンデンサに対す
る情報の書き込み、読み出しを行うためのＦＥＴから構
成されている。また、ＳＲＡＭは、フリップフロップ形
のメモリセル構造からなり、通常６個のＦＥＴを用いて
構成されている。
【０００４】
【発明が解決しようとする課題】上述のように、ＳＲＡ
Ｍのメモリセルは少なくとも６個分のＦＥＴの面積を必
要とし、微細化を進めるには限界がある。
【０００５】本発明の目的は、より少ない素子数で、小
さな面積で構成しうる新規なメモリセルからなる記憶装
置とその情報読み出し方法およびその情報書き込み方法
を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の発明に係る記憶装置は、図１に示
すように、行アドレス信号線（Ａx）と、一対の信号線
からなる列アドレス信号線（Ａy1，Ａy2）と、前記行ア
ドレス信号線（Ａx）と列アドレス信号線（Ａy1，
Ａy2）との交差部に設けられたメモリセルと、を有し、
前記メモリセル（ＭＣ）は、１つのコレクタ電極（Ｃ）
および２つのエミッタ電極（Ｅ1 ，Ｅ2）を有して、共
鳴トンネル効果によって得られる負性微分抵抗特性を有
する２つのベース・エミッタ接合を有するトランジスタ
を示すダブルエミッタ構造のトランジスタ（Ｔr）から
なり、前記トランジスタ（Ｔr）の一方のエミッタ電極
（Ｅ1）が低電位側である前記列アドレス信号線の一方
（Ａy1）に接続され、他方のエミッタ電極（Ｅ2）が高
電位側である前記列アドレス信号線の他方（Ａy2）に接
続され、かつ、前記トランジスタ（Ｔr）のコレクタ電
極（Ｃ）が前記行アドレス信号線（Ａx）に接続されて
構成される。
【０００７】請求項２に記載の発明は、図２に示すよう
に、請求項１に記載の半導体メモリにおいて、前記列ア
ドレス信号線（Ａy1，Ａy2）のうち、いずれか一方のア
ドレス信号線を共通接地配線（ＧＮＤ）として構成され
る。
【０００８】請求項３に記載の発明は、図１５に示すよ
うに、行アドレス信号配線層（Ａx）と、２本一対で平
行に配された信号配線層からなる列アドレス信号配線層
（Ａy1，Ａy2）と、前記行アドレス信号配線層（Ａx）
と列アドレス信号配線層（Ａy1，Ａy2）との交差部にお
いて相対向する行アドレス信号配線層（Ａx）と列アド
レス信号配線層（Ａy1，Ａy2）との間に挟まれて前記メ
モリセル層（ＭＣ）は、所定のしきい値電圧（Ｖth）で
電流を流すしきい値特性を有するコレクタ・ベース接合
層（Ｄ3）と、その上にそれぞれ共鳴トンネル効果によ
って得られる負性微分抵抗特性を有する２つのベース・
エミッタ接合層（Ｄ1 ，Ｄ2）が並列してそれぞれ積層
状に形成されて構成される。
【０００９】請求項４に記載の発明は、図９、図１０に
示すように、請求項１に記載の記憶装置の読み出し方法
であって、前記メモリセル（ＭＣ）の記憶情報の読み出
し時には、前記メモリセル（ＭＣ）の２つのベース・エ
ミッタ接合（Ｄ1 ，Ｄ2）の他方の動作安定点（Ｓ2）の
電圧をＶs2、不安定点（Ｓm）の電圧をＶsm、行アドレ
ス信号線（Ａx）の電圧をＶAx、ベース・コレクタ接合
（Ｄ3）のしきい値電圧をＶthとしたとき、各電圧が、
Ｖ sm ＜Ｖ Ax ＋Ｖ th ＜Ｖ s2 の関係となるように、行アドレ
ス信号線（Ａx）に低レベルの電位（Ｌｏｗ）を加え、
かつ、列アドレス線の他方（Ａy2）に高レベルの電位
（Ｈｉｇｈ）を加えるように構成される。
【００１０】請求項５に記載の発明は、図１１〜図１４
に示すように、請求項１に記載の記憶装置の書き込み方
法であって、前記メモリセル（ＭＣ）の２つのベース・
エミッタ接合層（Ｄ1 ，Ｄ2 ）により生成される２つの
動作安定点および不安定点のうちの負側の安定点
（Ｓ1 ）への情報書き込み時には、行アドレス信号線
（Ａx）の電圧ＶAx、ベース・コレクタ接合（Ｄ3 ）の
しきい値電圧Ｖthおよび不安定点電圧Ｖsmが、ＶAx＋Ｖ
th＜Ｖsmとなるように、行アドレス信号線（Ａx ）に低
レベルの電位（Ｌｏｗ）を加え、かつ、列アドレス信号
線の少なくともいずれか一方（Ａy2）に高レベルの電位
（Ｈｉｇｈ）を加え、前記動作安定点の正側の安定点
（Ｓ2 ）への情報書き込み時には、２つの安定点のうち
負側の安定点が生じないように、行アドレス信号線（Ａ
x ）に高レベルの電位（Ｈｉｇｈ）を加え、かつ、列ア
ドレス信号線に所定の電位を加えるよう構成される。
【００１１】請求項６に記載の発明は、図１９に示すよ
うに、複数の信号線からなる行アドレス信号線群
（Ａx1，Ａx2，…）と、前記行アドレス信号線群
（Ａx1，Ａx2，…）に交差する方向に配された複数の信
号線からなる列アドレス信号線群（Ａy11，Ａy12 ，
…，Ａy21 ，Ａy22 ，…）と、前記行アドレス信号線群
（Ａx1，Ａx2，…）と列アドレス信号線群（Ａy11 ，Ａ
y12 ，…，Ａy21 ，Ａy22 ）との各交差部に設けられた
請求項１記載の複数のメモリセル（ＭＣ）と、前記行ア
ドレス信号線群（Ａx1，Ａx2，…）に行アドレス信号を
供給する行アドレスデコーダ（１）と、前記列アドレス
信号線群（Ａy11 ，Ａy12 ，…，Ａy21 ，Ａy22 ，…）
に列アドレス信号を供給する列アドレスデコーダ（２）
と、前記行アドレス信号線群（Ａx1，Ａx2，…）から前
記各メモリセル（ＭＣ）の記憶情報を検出するセンス回
路（３）、を備えて構成される。
【００１２】
【作用】請求項１に記載の発明によれば、メモリセルを
構成するダブルエミッタ構造のトランジスタ（Ｔr ）に
おける負性微分特性を有する２つのベース・エミッタ接
合部Ｄ1 ，Ｄ2 の特性によって、双安定状態が実現され
る。行アドレス信号線Ａ x および列アドレス信号線
Ａx1，Ａx2それぞれに電圧信号を別個に与えても、双安
定状態をくずすことはないし、またしきい値特性を有す
るベース・コレクタ接合部Ｄ3 を流れる電流も存在しな
い。しかし、各アドレス信号線Ａx ，Ａy1，Ａ y2のそれ
ぞれのラインに同時に所定の電圧信号が加わった場合
に、安定状態、即ち記憶状態に従ってしきい値特性のベ
ース・コレクタ接合部Ｄ3 を流れる電流が発生したり、
また、安定状態を他の安定状態に切り換えることが可能
となる。すなわち、この回路をメモリセルとして縦、横
に並列に配置したときに、ある特定のメモリセルにの
み、選択的に情報を書き込んだり、また情報を読みだし
たりすることが可能なメモリデバイスを構成することが
できる。
【００１３】請求項２に記載の発明によれば、共通接地
配線ＧＮＤを設けることにより、アドレス信号線の共用
化が図られ、また、信号線の線が太くなるので電源ノイ
ズに強いメモリの実現が可能となる。
【００１４】請求項３に記載の発明によれば、互に交差
する行アドレス信号配線層（Ａx ）と２本一対の列アド
レス信号配線層（Ａy1，Ａy2）間に挟まれて積層状のメ
モリセルを構成することができ、メモリセルをダイオー
ド２個分の面積とその二つのダイオードを分離するため
の隙間の面積の和程度で実現することができる。さら
に、行アドレス信号線Ａx と、列アドレス信号線Ａy1，
Ａy2を交差するように配し、その間にメモリセルを配す
ることで、メモリセルの配列以外のエリアを必要とせ
ず、すなわちメモリセル自体の部分およびメモリセル相
互間の隙間の部分以外のエリアを必要とせず高密度にメ
モリセルを並べることができる。
【００１５】請求項４乃至６に記載の発明によれば、任
意のアドレス信号の組合せで２つある安定点Ｓ1 ，Ｓ2
に対して任意の記憶情報の読み出しおよび書き込みが可
能となる。
【００１６】
【実施例】次に、本発明の好適な実施例を図面に基づい
て説明する。 〔Ｉ〕メモリセルＭＣ （ｉ）メモリセルＭＣの回路構成 図１に示すように、行方向（Ｘ）に行アドレス信号線Ａ
x が配され、この行アドレス信号線Ａx に交差して２本
一対の列アドレス信号線Ａy1，Ａy2が配されている。列
アドレス信号線Ａy1にはメモリセルＭＣとなるトランジ
スタＴr のエミッタＥ1 が接続され、列アドレス信号線
Ａy2には第２のエミッタＥ2 が接続されている。コレク
タＣは行アドレス信号線Ａx に接続されている。
【００１７】トランジスタＴr は、ダブルエミッタ構造
を有し、例えばＲＨＥＴ（共鳴トンネリング・ホットエ
レクトロン・トランジスタ）やＲＢＴ（共鳴トンネリン
グ・バイポーラ・トランジスタ）等の共鳴トンネル構造
の素子が用いられる。ここで、ベース・エミッタ接合Ｂ
Ｅ1 をＤ1 とし、ベース・第２エミッタ接合ＢＥ2 をＤ
2 とし、ベース・コレクタ接合をＤ3 として以下説明す
る。
【００１８】図２は、列アドレス線の一方Ａy1を接地電
位ＧＮＤとして列アドレス線Ａy1の共用化を図った例を
示している。 （ii）メモリセルの動作原理 ＲＨＥＴのエミッタ接地におけるベース電流電圧特性を
図３に示す。ピーク電流をＩp 、バレー電流をＩV と
し、立ち上がり電圧をＶth、ピーク電圧をＶp 、バレー
電圧をＶv 、再び電流が流れ出してピーク電流と同じ電
流が流れる電圧をＶp2と定義する。ベースの電位が正の
方向にはサフィックス＋、負の方には−のサフィックス
を付けてある。一方、ＲＨＥＴのベース・コレクタ電流
電圧特性を図４に示す。しきい値Ｖthで急激的に電流が
流れる。
【００１９】図５（ａ）、（ｂ）にＲＨＥＴのエミッタ
接地におけるベース電流のベース電圧依存を示す。ここ
で、−Ｉe はエミッタから注入される電子による電流
（電流にするとマイナスがつく）、Ｉb →ｅはエミッタ
からベースに注入された電子の内ベースでエネルギーを
失いベース電流となった成分（電流の向きではベースか
らエミッタ）、Ｉc →ｅはエミッタからベースに注入さ
れた電子の内コレクタに到達してコレクタ電流となった
成分（電流の向きではコレクタからエミッタ）、Ｉb →
ｃはコレクタからコレクタバリアを通してベースに流れ
る電子によるベース電流（電流の向きではベースからコ
レクタ）を表している。したがってベース電流Ｉb ＝Ｉ
b →ｅ＋Ｉb →ｃである。コレクタの電位が立ち上がり
電圧（エミッタ接地でコレクタ電流が流れ出すコレクタ
・エミッタ電圧）より低い場合で、エミッタから注入さ
れた電子は全てベースに流れるので、図５（ａ）のよう
になる。コレクタの電位が立ち上がり電圧Ｖv より高け
ればエミッタから注入された電子の一部はコレクタに到
達して電流となるのでベースの電流電圧特性は図５
（ｂ）のようになる。
【００２０】図６（ａ）のように２つのエミッタＥ1 、
Ｅ2 にアドレス信号線Ａy1（Ｅ1 側）とＡy2（Ｅ2 側）
を接続する。両アドレス信号線の間に電圧を印加してい
くと、印加電圧が２Ｖp までの間は安定点が１つである
（図６（ｂ））。ところがそれ以上の電圧を印加する
と、安定点が２つ（Ｓ1 ，Ｓ2 ）、不安定点が１つ（Ｓ
n ）が現われる（図６（ｃ））。Ｓ1 は第１エミッタＥ
1 とベースの間に加わる電圧がピーク電圧より低く第２
エミッタＥ2 とベースＢの間に加わる電圧がバレー電圧
より高い、Ｓ2 はその逆で、この二つの安定点のどちら
にいるかで記憶ができる。
【００２１】図７（ａ）の様に図５（ａ）に加えてコレ
クタにアドレス信号線Ａx を接続し、各アドレス信号線
Ａx 、Ａy1，Ａy2に電圧ＶAx、ＶAy1 ，ＶAy2 を加え
る。図７（ｂ）（ｃ）（ｄ）および図８（ａ）（ｂ）は
その時、ベースの電位に対して、ベースから第１エミッ
タＥ1 に流れる電流Ｉb →ｅ1 と第２エミッタＥ2 から
ベースに流れる電流Ｉe2→ｂおよびコレクタからベース
に流れる電流Ｉb →ｃを示した図である（参考のためコ
レクタからエミッタ１に流れる電流Ｉc →ｅ1 も示して
いる）。ここでベース電流は０ではなくてはならないの
でＩb →ｅ1 ＝Ｉ e2→ｂ＋Ｉc →ｃとなるところが動作
点である。
【００２２】図７はＶAx＜ＶAy1 ＋Ｖr 、のとき、すな
わちコレクタ電位が第１エミッタ電位より低くトランジ
スタ動作しない時、図８はＶAx＞ＶAy1 ＋Ｖr 、すなわ
ち、コレクタ電位が第１エミッタ電位より高くトランジ
スタ動作している時で共にＶ y1＜Ｖy2である。図７
（ｂ）は、記憶保持状態のときの特性図でＶAx＋Ｖth＞
Ｖ s2であり、二つの安定点が存在しかつコレクタに電流
が流れないことを示している。図７（ｃ）は、安定点Ｓ
2 に情報が書き込まれているかどうかを読み出す時の特
性図で、Ｖsn＜ＶAx＋Ｖth＜Ｖs2であり、二つの安定点
が存在し、その安定点がＳ2 の時にはコレクタに電流が
流れるが、その安定点がＳ1 の時にはコレクタに電流が
流れないことを示している。図７（ｃ）は、安定点Ｓ1
に情報を書き込むときの特性図で、ＶAx＋Ｖth＜Ｖsnで
安定点が一つしかなく、その安定点はエミッタＥ1 とベ
ースとの間にかかっている電圧がピークより低い状態で
あるからＳ1 と同じ性質のものであることを示してい
る。
【００２３】以上のように情報の保持、安定点Ｓ2 の情
報の読み出し及び安定点Ｓ1 への書き込みは実現でき
る。一方、Ｓ2 の書き込みを図７（ｄ）のＳ1 の書き込
みを応用して行なおうとすると、Ｄ3 は正側のしきい値
電圧を持つが、負側のしきい値電圧は持っていない（あ
るいは持っていても非常に低い）ので図７（ｄ）を見る
限りでは、ＶAxを上げただけではＳ2 の書き込みを行い
得ないように見えるが、ＶAxを上げるとメモリセルはト
ランジスタ動作するようになるので特性は図７から図８
に変わる。図８（ａ）に示す状態は、第１エミッタＥ1
から流れ込んだ電流がコレクタＣに流れ出るとともに、
一部第２エミッタＥ2 へも流れている。Ａ x のレベルＶ
Axをあまり引き上げない状態では依然として二つの安定
点が存在するので書き込みを行うことができない。図８
（ｂ）は、Ａx の電位ＶAxをさらに引き上げたときの特
性図であり、電位ＶAxを上げるとゲインが向上するので
ＶAx＞ＶAy1 ＋Ｖr でかつ安定点がＳ2 の一つしかなく
なってしまう。その安定点はエミッタＥ2 とベースとの
間にかかっている電圧がピークより低い状態であるから
Ｓ2 と同じ性質のものであることを示している。
【００２４】(iii) 情報の記憶保持 保持時には図７（ａ）の状態である必要がある。電流が
できるだけ流れない方が消費電力を押さえられるので、
二つの安定点がバレーにある様な状態が望ましい。
【００２５】（iv）情報の読み出し 読みだしの操作はマトリクス状に並べられたメモリセル
のうちあるアドレス信号線Ａx とＡy のクロスする所の
メモリセルだけを読みだされなくてはならないので、Ａ
x のみに信号を加えた時と、Ａy のみに信号を加えた時
には、図７（ｂ）の状態で、両方に信号を加えた時に図
７（ｂ）の状態にならなくてはならない。ここで、信号
を加えるというのは、アドレス信号線の電位を変化させ
るということである。この際、しきい値が＋と−で異な
る場合は、以後の説明において中間の電位を０にするよ
うなオフセットを考えれば良いので、説明では対称な特
性を考える。
【００２６】したがって、Ｓ2 の読み出しでは、Ｖsn＜
ＶAx＋Ｖth＜Ｖs2となるように、Ａ x にはＬｏｗ、
Ａy1，Ａy2にはＨｉｇｈを加える。Ａx をＬｏｗにする
と、Ａx＋Ｖth2 の電位が下がる。一方、Ａy1，Ａy2を
Ｈｉｇｈにすると、Ｖs2の電位が上がる。その際の信号
の大きさは、片方だけの場合には、まだＶAx＋Ｖth＞Ｖ
s2すなわち図７（ｂ）の状態にあり、両方を加えた時に
はＡx ＋Ｖth＜Ｖs2すなわち図７（ｃ）の状態になるよ
うに決めれば、両方のアドレス信号線Ａx と、Ａy（Ａ
y1，Ａy2）のクロスするところだけが読みだされること
となる。図９では、（ａ）がＡx にだけＬｏｗを加えた
時を、（ｂ）がＡy1，Ａy2にだけＨｉｇｈを加えた時
を、（ｃ）がＡx にＬｏｗ、Ａy1，Ａy2にＨｉｇｈを加
えた時を示している。
【００２７】図１０に示した様に、（Ａx ：Ｌｏｗ、Ａ
y1，Ａy2：Ｈｉｇｈ）の代わりに、（Ａx ：Ｌｏｗ、Ａ
y2：Ｈｉｇｈ）の組み合わせでも上記条件を満たすよう
に電位設定できる。
【００２８】上記説明では、読みだし動作の初期状態は
保持状態と同じにしてある。（これは、保持状態は通常
一番消費電力を押さえるようにしてあることと、別の電
位を設定する必要がないことなどによる。）しかしなが
ら、上記の条件さえなりたてば良いので、初期状態が保
持状態と同じである必要はない。なお、本発明の構成で
は、Ｄ3 が負側のしきい値電圧をもっているのでＳ1 の
読み出しを行うことはできない。
【００２９】（ｖ）情報の書き込み 書き込みの操作はマトリクス状に並べられたメモリセル
のうちあるアドレス信号線Ａx とＡy のクロスする所の
メモリセルだけを書き込まれなくてはならないので、Ａ
x のみに信号を加えた時と、Ａy のみに信号を加えた時
には、図７（ｂ）（ｃ）または図８（ａ）の状態で、両
方に信号を加えた時に図７（ｄ）、または図８（ｂ）の
状態にならなくてはならない。ここで、信号を加えると
いうのは、アドレス信号線の電位を変化させるというこ
とである。この際、しきい値が＋と−で異なる場合は、
以後の説明において中間の電位を０にするようなオフセ
ットを考えれば良いので、説明では対称な特性を考え
る。
【００３０】Ｓ1 の書き込みでは、Ａx にはＬｏｗ、Ａ
y1，Ａy2にはＨｉｇｈを加える。Ａ x をＬｏｗにする
と、ＶAx＋Ｖthの電位が下がる。一方、Ａy2をＨｉｇｈ
にすると、Ｖsnの電位が上がる。その際の信号の大きさ
は、片方だけの場合には、まだＶAx＋Ｖth＞Ｖsnすなわ
ち図７（ｂ）または（ｃ）の状態にあり、両方を加えた
時にはＡx ＋Ｖth＜Ｖsnすなわち図７（ｃ）の状態にな
るように決めれば、両方のアドレス信号線Ａx とＡ
y （Ａy1，Ａy2）のクロスするところだけが安定点が１
つになり、その安定点はＤ1 にかかっている電圧がピー
クより低い状態であるからＳ1 と同じ性質のものであ
る。両アドレス信号線を元の保持状態に戻せば、安定点
はＳ1 となるので、Ｓ1 の書き込みができる。図１１で
は、（ａ）がＡxにだけＬｏｗを加えた時を、（ｂ）が
Ａy1，Ａy2にＨｉｇｈを加えた時を、（ｃ）がＡx にＬ
ｏｗ、Ａy1，Ａy2にＨｉｇｈを加えた時を示している。
【００３１】図１２に示した様に、（Ａx ：Ｌｏｗ、Ａ
y1，Ａy2：Ｈｉｇｈ）の代わりに、（Ａx ：Ｌｏｗ、Ａ
y2：Ｈｉｇｈ）の組み合わせでも、同様な条件設定はで
きる。また図には示していないが、特性によっては（Ａ
x ：Ｌｏｗ、Ａy1：Ｈｉｇｈ）、の組み合わせでも同様
な条件設定ができる。
【００３２】Ｓ2 の書き込みでは、Ａx にはＨｉｇｈ、
Ａy1，Ａy2にはＬｏｗを加える。Ａ x だけＨｉｇｈで
も、Ａy1，Ａy2だけＬｏｗでも、ＶAx＜ＶAy1 ＋Ｖr す
なわち図７（ｂ）もしくはＶAx＞ＶAy1 ＋Ｖr でもゲイ
ンが余り出ない（エミッタ１から注入された電子があま
りコレクタに到達しない）条件で安定点が二つあるよう
な状態すなわち図８（ａ）のような状態、Ａx にＨｉｇ
ｈかつＡy1にＬｏｗとした時には、ＶAx＞ＶAy1 ＋Ｖr
でかつゲインが大きくて、安定点が１つとなるような状
態即ち図８（ｂ）のような状態になるようにＡx のＨｉ
ｇｈのレベルＡy1，Ａy2のＬｏｗのレベルを決めればＡ
x とＡy のクロスしたところだけがＳ2 に書き変えるこ
とができる。図１３では、（ａ）がＡx にだけＨｉｇｈ
を加えた時を、（ｂ）がＡy1，Ａy2にだけＬｏｗを加え
た時を、（ｃ）がＡx にＨｉｇｈ、Ａy1，Ａy2にＬｏｗ
を加えた時を示している。
【００３３】図１４に示した様に、（Ａx ：Ｈｉｇｈ、
Ａy1，Ａy2：Ｌｏｗ）の代わりに（Ａx ：Ｈｉｇｈ、Ａ
y1：Ｌｏｗ）の組み合わせでも、上記条件を満たすよう
に電位設定できる。また図には示していないが、特性に
よっては、（Ａx ：Ｈｉｇｈ、Ａy2：Ｌｏｗ）、
（Ａx ：Ｈｉｇｈ、Ａy1：Ｈｉｇｈ）の組み合わせで
も、上記条件を満たすように電位設定できる。
【００３４】上記説明では、書き込み動作の初期状態は
保持状態と同じにしてある。これは、保持状態は通常一
番消費電力を押さえるようにしてあることと、別の電位
を設定する必要がないことなどによる。しかしながら、
上記の条件さえなりたてば良いので、初期状態が保持状
態と同じである必要はない。なお、情報の書き込みは、
メモリセルのそれぞれについて上記方法に従ってＳ1 ，
Ｓ2 に書き込んでもよし、まず、全メモリセルをＳ
2 （Ｓ1 ）に書き込んでからでもよい。
【００３５】なお、以上の説明において、図７（ｂ）
（ｃ）（ｄ）、図８（ａ）（ｂ）は上記動作例の説明上
必要な部分を示したものである。これらの各図の詳細
は、図３７〜図４１に示す通りであり、各図の対応関係
を以下の示す。
【００３６】 図７（ｂ）→図３７ 図７（ｃ）→図３８ 図７（ｄ）→図３９ 図８（ａ）→図４０ 図８（ｂ）→図４１ （vi）メモリセルの物理的構造 図１５に、メモリセルの立体構造を示す。図１５に示す
ように、行アドレス信号配線層Ａx が配され、これに交
差して２本一対で平行の信号配線層からなる列アドレス
信号配線層Ａy1，Ａy2が配され、行アドレス信号配線層
Ａx と列アドレス信号配線層Ａy1，Ａy2との交差部には
メモリセル層ＭＣが形成されている。
【００３７】メモリセル層ＭＣは、各アドレス信号配線
層Ａx ，Ａy1，Ａy2間において、行アドレス信号配線層
Ａx 側に所定のしきい値電圧Ｖthで電流を流す特性を有
するベース・コレクタ接合Ｄ3 がその一面において行ア
ドレス信号配線層Ａx に電気的に接触して形成され、ベ
ース・コレクタ接合Ｄ3 の他面と前記列アドレス信号配
線層Ａy1，Ａy2のうちの一方の配線層Ａy1との間にベー
ス・エミッタ接合Ｄ1が電気的に接触して形成され、か
つ、前記ベース・コレクタ接合Ｄ3 の他面と前記列アド
レス信号配線層Ａy1，Ａy2のうちの他方の配線層Ａy2と
の間にベース・エミッタ接合Ｄ2 が電気的に接触して積
層状に形成されている。
【００３８】図１６（ａ）にＲＨＥＴによるメモリセル
の半導体層１００の断面構造を示す。図示するように、
半絶縁性もしくは絶縁性基板（ＳＩ，ＧａＡｓ）１１上
に、順次良導体層（ｎ++ＧａＡｓ）１２、導体層（ｎ+
ＧａＡｓ）１３、Ｄ3 層（ｉ−ＡｌＧａＡｓ）１４、導
体層（ｎ+ −ＧａＡｓ）１５、Ｄ1 ，Ｄ2 層を形成する
ｉ−ＡｌＡｓ層１６、ｉ−ＧａＡｓ層１７、ｉ−ＡｌＡ
ｓ層１８、導体層（ｎ + −ＧａＡｓ）１９、および良導
体層（ｎ++ＧａＡｓ）２０が積層状に形成されている。
【００３９】図１６（ｂ）は図１６（ａ）におけるエネ
ルギバンド図である。図１７はメモリセルＭＣをＲＢＴ
（Resonance Bipolar Transister）で構成した場合の立
体構造を示し、図１８（ａ）はＲＢＴ半導体層の断面構
造、同図（ｂ）はＲＢＴ各部のエネルギバンドを示して
いる。
【００４０】〔II〕ＳＲＡＭ 図１９に、図１のメモリセルＭＣを用いて構成されるＳ
ＲＡＭの例を開示する。
【００４１】図１９に示すように、行方向に行アドレス
信号線群Ａx1〜Ａx5が配されており、かつ、これらの行
アドレス信号線群Ａx に電気的に非接触で交差する各２
本一対の列アドレス信号線群Ａy11 〜Ａy52 が配されて
いる。各交差部のそれぞれには、ベース・エミッタ接合
Ｄ1 ，Ｄ2 、ベース・コレクタ接合Ｄ3 からなるメモリ
セルＭＣが形成されている。各メモリセルＭＣは図１に
示した構成をもつのでその説明を援用する。
【００４２】行アドレス信号線群Ａx の一方の線端に
は、行アドレスデータを解読してそのデータ内容に対応
する電圧を印加するための行アドレスデコーダ１が接続
されている。行アドレス信号線群Ａx の他方の線端に
は、各列アドレス信号線Ａx1〜Ａ x5に流れる電流を検出
しメモリセルＭＣ内の情報を読出すためのセンス回路３
が接続されている。
【００４３】列アドレス信号線群Ａx の線端には、列ア
ドレスデータを解読してそのデータ内容に対応する電圧
を印加するための列アドレスデコーダ２が接続されてい
る。メモリセルＭＣへのデータの書込みは、必要な行ア
ドレスデータおよび列アドレスデータのそれぞれを行ア
ドレスデコーダ１および列アドレスデコーダ２に与えて
記憶すべきアドレスを選択して実行される。各メモリセ
ルＭＣにおける行アドレス信号線Ａx および列アドレス
信号線Ａy1、列アドレス信号線Ａy2への電圧の印加の態
様および書込み時の動作には図３〜図１４およびその関
連説明に示した通りであるので、その説明は省略する。
【００４４】メモリセルＭＣからのデータの読出しは、
必要な行アドレスデータおよび列アドレスデータを行ア
ドレスデコーダ１および列アドレスデコーダ２にそれぞ
れ与えて読出しアドレスを選択し、行アドレス信号線Ａ
x1〜Ａx5に現われた電流をセンス回路３により検出して
行う。
【００４５】このように、各メモリセルＭＣがアドレス
選択性をもつため、任意のアドレスのメモリセルＭＣに
データを書込んだりあるいは読取ったりすることができ
る。図２０は、図２に示すメモリセルを用いてＳＲＡＭ
を構成した場合の回路図を示している。図２０からわか
るように、列アドレス信号線の一方であるＡy11 ，Ａ
y21 ，…Ａy51 をＧＮＤに接続し、接地電位に共通接続
する構成とすることができる。
【００４６】図２１にＳＲＡＭの立体構造例を示す。図
２１に示すように、行アドレス信号線層Ａx1〜Ａx4が互
に平行に行方向に形成されており、この行アドレス信号
線層Ａx1〜Ａx4との間に所定の間隔δをおいて交叉する
方向に列アドレス信号線層Ａ y11 〜Ａy22 が互に平行に
形成されている。
【００４７】各行アドレス信号線層Ａx1〜Ａx4上には一
対の列アドレス信号線層間（Ａy11とＡy12 、又はＡ
y21 とＡy22 ）の両端間の間隔の長さを有するベース・
コレクタ接合Ｄ3 が形成されている。このベース・コレ
クタ接合Ｄ3 の一面と行アドレス信号線層Ａx に電気的
に接触している。また、ベース・コレクタ接合Ｄ3 の他
面の一端側と列アドレス信号線層Ａyn2 との間にベース
・エミッタ接合Ｄ2 が介在され、ベース・コレクタ接合
Ｄ3 の他面の他端側と列アドレス信号線層Ａyn2との間
にベース・エミッタ接合Ｄ1 が介在され、ベース・エミ
ッタ接合Ｄ2 と列アドレス信号線層Ａyn2 、ベース・エ
ミッタ接合Ｄ1 と列アドレス信号線層Ａy n1とはコンタ
クトホールＣＨにより電気的に接続されている。このよ
うに、互に交差する行アドレス信号線層Ａx と列アドレ
ス信号線層Ａyの交差部において両線に挾まれるように
ベース・エミッタ接合Ｄ1 ，Ｄ2 、ベース・コレクタ接
合Ｄ3 を積層状に形成したため、図２０に示すように、
１つのメモリセルＭＣをベース・エミッタ接合部２個程
度の面積で形成することができ、高密度化が可能とな
る。
【００４８】図２２は、図２１のＳＲＡＭの平面配置図
である。図２３は、図２のメモセルを用いた図１９のＳ
ＲＡＭの立体構造を示す斜視図である。図２４はその平
面配置図である。図２３では図２１のＡx11 及びＡx21
を共通にＧＮＤ配線と接続させている。
【００４９】図２５は、図２０に示すＳＲＡＭと基本的
に同じ構造であるが、ベース・コレクタ接合Ｄ3 の幅を
ベース・エミッタ接合Ｄ1 ，Ｄ2 と同じ幅に形成した例
である。
【００５０】〔III 〕製造方法 （ｉ）製造プロセスＡ 図２５〜図２９に、本発明の実施例を示す。この実施例
は、上述したＳＲＡＭ等の製造方法を開示する。
【００５１】製造プロセスは、大別して、半導体層１０
０の成長と、エッチングもしくはイオン注入による不活
性化により所定のつながりをもつように２つのベース・
エミッタ接合Ｄ1 、Ｄ2 の形成と、ベース・コレクタ接
合Ｄ3 の形成と、行アドレス信号線Ａx の形成と、行ア
ドレス信号線Ａy の形成、の工程からなる。
【００５２】半導体層１００はエピタキシャル成長法を
用いる。すなわち、図１５（ａ）に示すように、半絶縁
性もしくは絶縁性基板（ＳＩ、ＧａＡｓ）１１上に、順
次良導体層（ｎ++ＧａＡｓ）１２、導体層（ｎ+ ＧａＡ
ｓ）１３、ベース・コレクタ接合Ｄ3 層（ｉ−ＡｌＧａ
Ａｓ）１４、導体層（ｎ+ −ＧａＡｓ）１５、ベース・
エミッタ接合Ｄ1 ，Ｄ2 層を形成するｉ−ＡｌＡｓ層１
６、ｉ−ＧａＡｓ層１７、ｉ−ＡｌＡｓ層１８、導体層
（ｎ+ −ＧａＡｓ）１９、および良導体層（ｎ ++ＧａＡ
ｓ）２０を成長させる。
【００５３】次に、図２６，２７を用いて一連のプロセ
スを順を追って説明する。なお、図２５，２７におい
て、左側の列の図は図２２におけるＩ‐Ｉ′断面図、右
側の列の図は図２２におけるII‐II′断面図である。
【００５４】まず、図２６（１）に示すように、半導体
層１００上の良導体層２０上に、レジスト１０１を塗布
し、ベース・エミッタ接合Ｄ1 ，Ｄ2 を形成するための
パターニングを行う。次いで（２）に示すように、ベー
ス・エミッタ接合Ｄ1 ，Ｄ2をエッチングによりパター
ン形成する。次に、（３）に示すように、互に近接して
パターン形成されたベース・エミッタ接合Ｄ1 ，Ｄ2 を
それぞれ１ブロックとしてレジスト１０２により覆い、
このときレジスト１０２の幅をベース・エミッタ接合Ｄ
1 ，Ｄ2 の下層に形成されるべきベース・コレクタ接合
Ｄ3 の幅となるようにしておく。次に、（４）に示すよ
うにエッチングによりベース・コレクタ接合Ｄ3 の層を
形成する。次に、（５）に示すように、全面にレジスト
１０３を塗布し、行アドレス信号線Ａx に対応する部分
のパターニングを行う。次いで、図２７（６）に示すよ
うに、エッチングにより良導体層１２を削り、独立した
行アドレス信号線Ａx 層を形成する。次に、（７）に示
すように、レジスト（下層）１０５、レジスト（上層）
１０６の２層レジストを塗布する。次に、（８）に示す
ように、行アドレス信号線Ａy のパターニングを行い、
さらに（９）に示すように、表面に金属を蒸着し、最後
に（１０）に示すように、リフトオフを行なってメモリ
セルＭＣおよび各アドレス信号線Ａx ，Ａy が形成され
る。
【００５５】ここで、図２７（１０）右側の図に示すよ
うに、隣接する半導体層１００相互間のレジスト（下
層）１０５を除去され、金属１０７による列アドレス信
号線Ａ y はエアーブリッジ構造になっている。このエア
ーブリッジ構造により、隣接するメモリセル相互間に、
空隙１０９が形成される。空隙は誘電率ε＝１であるた
め、レジスト（下層）１０５を充填した状態よりも寄生
容量が減少する。
【００５６】以上の製造プロセスＡにより形成されたＳ
ＲＡＭの立体構造を図２８に示す。図２９は列アドレス
線の一方Ａy11 ，Ａy21 …をＧＮＤ線に共通化した場合
の例を示している。
【００５７】（ii）製造プロセスＢ 図３０，３１に、この実施例は製造プロセスＡの変形例
である。製造プロセスＢは、図２６（１）〜（５）まで
図２６，２７と同様であるので、図示ならびにその説明
は省略する。
【００５８】図３１（７）において、全面にポリイミド
１１０を塗布したのち、（８）のようにポリイミド１１
０を除去し、平坦化頭出しを行う。次いで（９）のよう
に、レジスト１１１を塗布し、行アドレス信号線Ａy の
パターニングを行う。次いで、（１０）のように、金属
膜１１２を蒸着する。次に、（１１）に示すように、リ
フトオフによりレジスト１１１とその上の金属膜１１２
を除去し、行アドレス信号線Ａy を形成する。
【００５９】(iii) 製造プロセスＣ 図３２〜図３６に、本発明の製造プロセスｃを示す。こ
の実施例は、パターニングに用いるマスクの使用を減少
させ、セルフアラインにより高密度化を達成する製造方
法を提供するものである。
【００６０】先に、図１５あるいは図２１で述べたよう
に、メモリセルＭＣを交差する行アドレス信号線Ａx と
列アドレス信号線Ａy1、列アドレス信号線Ａy2間にサン
ドイッチ状に挾み、かつ、そのメモリセルＭＣをベース
・コレクタ接合Ｄ3 上に２つのベース・エミッタ接合Ｄ
1 ，Ｄ2 を配置する構造としたことにより、メモリセル
ＭＣ以外の必要な面積としてはメモリセルＭＣ相互を分
離するための間隙の面積しか必要としないのでメモリの
集積度を向上しうる。
【００６１】ところが、各素子をパターニングするため
には、従来の製法によれば、マスクを用いる必要があ
り、基本となるベース・エミッタ接合Ｄ1 ，Ｄ2 の領域
のみならず、ベース・コレクタ接合Ｄ3 の位置行アドレ
ス信号線Ａx の位置等を決めるには全てマスクを使用し
なければならない。さらに、マスクの位置決め誤差を考
慮すると全体の面積は増大せざるを得ない。このよう
に、従来のマスクを用いてパターニングする方法では各
領域のほとんどにマスクが必要となるため工程が煩雑化
するとともに、面積の縮少化に限界がある。
【００６２】そこで、本実施例は、最少限度のマスクの
使用によるセルフアラインプロセスを実現し、パターニ
ングのルールに無関係にサイドウォールの厚さによって
各領域の面積を決定し、効率的に高密度化を図れる製造
方法を提供するものである。
【００６３】そのために、本実施例では、まず、図３６
に示すように隣接するメモリセルの各ダイオードおよび
アドレス信号線の位置関係を次のように定義する。 ａ：ベース・エミッタ接合Ｄ1 ，Ｄ2 の領域 ｂ：ベース・エミッタ接合Ｄ1 ，Ｄ2 相互の分離をする
ための領域 ｃ：ベース・エミッタ接合Ｄ1 ，Ｄ2 下にベース・コレ
クタ接合Ｄ3 を形成する際のマスクの位置決め余裕のた
めの領域 ｄ：同一アドレス信号線Ａx 上にあるメモリセル相互の
分離をするための領域 ｅ：メモリセル下にアドレス信号線Ａx を形成する際の
マスクの位置決め余裕のための領域 ｆ：アドレス信号線Ａx 相互の分離をするための領域 Ａ：ベース・エミッタ接合Ｄ1 ，Ｄ2 相互の間隔 Ｂ：同一アドレス信号線Ａx 上に隣り合うメモリセルを
構成するベース・エミッタ接合Ｄ1 ，Ｄ2 相互の最短の
間隔 Ｃ：隣り合うアドレス信号線Ａx 上にあるメモリセルを
構成するベース・エミッタ接合Ｄ1 ，Ｄ2 相互の最短の
間隔 ｄ1 ：絶縁膜２０４の厚さ ｄ2 ：絶縁膜２０５の厚さ ｄ3 ：絶縁膜２０６の厚さ そして、上記各値の大小関係を次のように規定する。
【００６４】 Ａ＜２ｄ1 ＜Ｂ＜２（ｄ1 ＋ｄ2 ）＜Ｃ＜２（ｄ1 ＋ｄ
2 ＋ｄ3 ） このような関係をもって各部の位置関係を規定し、この
規定に従って以下に述べる製造プロセスｃの処理を行
う。
【００６５】次に、図３３〜図３６を参照して本実施例
の製造プロセスを説明する。まず、半導体層１００をエ
ピタキシャル成長させる。半導体層１００の構成につい
ては図１６（ａ）を参照されたい。次に、図３３（１）
に示すように良導体層２０上に金属膜２０１を蒸着し、
さらにその上に（２）の如く絶縁膜２０２を成長させた
のち、（３）ようにレジスト２０３によりベース・エミ
ッタ接合Ｄ1 ，Ｄ2 のパターニングを行う。次に、
（４）に示すように、エッチングを行い、レジスト２０
３相互間の絶縁膜２０２を除去する。次に、（５）に示
すように、金属膜２０１のエッチングとレジスト２０３
の剥離を行なう。
【００６６】次に、図３４（６）に示すように、半導層
のエッチングを行う。これと同時にベース・エミッタ接
合Ｄ1 ，Ｄ2 のパターンが形成されることになる。次い
で、（７）に示すように、ベース・エミッタ接合Ｄ1 と
ベース・エミッタ接合Ｄ2 の間隔が埋まる厚さの絶縁膜
２０４を成長させる。次に、（８）に示すように、異方
性エッチングを行なって絶縁膜２０２のエッチングを行
なう。このプロセスによりベース・コレクタ接合Ｄ3 の
パターニングが行われたことになる。次いで、（９）に
示すように半導体のエッチングを行なうことにより、ベ
ース・コレクタ接合Ｄ3 のパターンが形成される。次
に、（１０）に示すように全体に絶縁膜２０５を成長さ
せ、次いで、図３５（１１）に示すように絶縁膜２０５
に異方性のエッチングを行ない絶縁膜２０５を除去し、
行アドレス信号線Ａx のパターニングを行う。そして、
（１２）に示すように半導体エッチングを行うことによ
り、行アドレス信号線Ａx のパターンが形成される。次
に、（１３）に示すように、全体に絶縁膜２０６を成長
させたのち、（１４）のように（１３）で成長させた絶
縁膜２０６をエッチングにより除去する。次いで、（１
５）に示すように、絶縁膜２０７を除去し、行アドレス
信号線Ａy のパターニングを行う。そして、図３６（１
６）に示すように絶縁膜２０２をエッチングにより除去
したのち、その上に（１７）のように金属膜２０８を蒸
着する。次いで、（１８）に示すように金属膜リフトを
行うことにより、行アドレス信号線Ａy が形成される。
【００６７】このように、自らのサイドウォールをパタ
ーニングに用いてエッチングを行うため、マスクを使用
することなく効率よく、かつ正確にメモリセルＭＣを形
成することが可能となる。また、マスクの位置決め精度
に起因する余裕寸法を見込む必要がなく、不要な面積を
とられることがないので、高密度化が可能となる。
【００６８】なお、以上の実施例において、メモリセル
ＭＣはＧａＡｓ半導体により形成するものとしたが、本
発明は半導体に限らず、金属を含むメモリセルで構成す
ることも可能である。例えば、行アドレス信号線Ａx と
して、ニッケルアルミ等の金属を用い、これと必要な半
導体とを組合せてメモリセルを構成することが可能であ
る。行アドレス信号線Ａx に金属を用いることは、信号
線の抵抗損失による悪影響（高速化の妨害等）を低減し
うる効果がある。あるいはまた、ベース・エミッタ接合
としての共鳴トンネルダイオードを適当な金属（ニッケ
ルアルミ等）を用いて構成することも可能であり、ベー
ス・コレクタ接合についても同様である。
【００６９】
【発明の効果】以上の通り本発明によれば、より少ない
素子数で、小さな面積で構成しうる新規なメモリセルか
らなる半導体メモリを提供しうる。
【図面の簡単な説明】
【図１】本発明に係る記憶装置のメモリセルの等価回路
図である。
【図２】本発明に係る他のメモリセルの等価回路図であ
る。
【図３】ベース電流のベース・エミッタ間電圧依存性を
示す特性図である。
【図４】ベース電流のベース・コレクタ間電圧依存性を
示す特性図である。
【図５】メモリセルの動作原理説明図である。
【図６】メモリセルの動作原理説明図である。
【図７】メモリセルの動作原理説明図である。
【図８】メモリセルの動作原理説明図である。
【図９】読み出し動作１を示す特性図である。
【図１０】読み出し動作２を示す特性図である。
【図１１】メモリセルの安定点Ｓ1 の書き込み動作１を
示す特性図である。
【図１２】メモリセルの安定点Ｓ1 の書き込み動作２を
示す特性図である。
【図１３】メモリセルの安定点Ｓ2 の書き込み動作１を
示す特性図である。
【図１４】メモリセルの安定点Ｓ2 の書き込み動作２を
示す特性図である。
【図１５】メモリセル（ＲＨＥＴ）の立体構造を示す斜
視図である。
【図１６】（ａ）はメモリセルの断面構造を示す断面
図、（ｂ）はそのエネルギバンド図である。
【図１７】他のメモリセル（ＲＢＴ）の立体構造を示す
斜視図である。
【図１８】（ａ）はメモリセルの断面構造を示す断面
図、（ｂ）はそのエネルギバンド図である。
【図１９】本発明に係るＳＲＡＭの回路のブロック図で
ある。
【図２０】本発明に係る他のＳＲＡＭの回路のブロック
図である。
【図２１】図１９のＳＲＡＭの立体構造を示す斜視図で
ある。
【図２２】図１９のＳＲＡＭの平面配置図である。
【図２３】図２０のＳＲＡＭの立体構造を示す斜視図で
ある。
【図２４】図２０のＳＲＡＭの平面配置図である。
【図２５】他のＳＲＡＭの立体構造を示す斜視図であ
る。
【図２６】本発明に係る記憶装置製造方法の製造プロセ
スＡ（その１）を示す工程図である。
【図２７】製造プロセスＡ（その２）を示す工程図であ
る。
【図２８】製造プロセスＡにより形成されたＳＲＡＭの
例を示す斜視図である。
【図２９】製造プロセスＡにより形成された他のＳＲＡ
Ｍの例を示す斜視図である。
【図３０】本発明に係る記憶装置の他の製造方法の製造
プロセスＢ（その１）を示す工程図である。
【図３１】製造プロセスＢ（その２）を示す工程図であ
る。
【図３２】本発明に係る記憶装置の他の製造方法の製造
プロセスＣの原理説明図である。
【図３３】製造プロセスＣ（その１）の工程図である。
【図３４】製造プロセスＣ（その２）の工程図である。
【図３５】製造プロセスＣ（その３）の工程図である。
【図３６】製造プロセスＣ（その４）の工程図である。
【図３７】図７（ｂ）の詳細図である。
【図３８】図７（ｃ）の詳細図である。
【図３９】図７（ｄ）の詳細図である。
【図４０】図８（ａ）の詳細図である。
【図４１】図８（ｂ）の詳細図である。
【符号の説明】
ＣＨ…コンタクトホール Ｄ1 …ベース・エミッタ1 接合（ＢＥ1 ） Ｄ2 …ベース・エミッタ2 接合（ＢＥ2 ） Ｄ3 …ベース・コレクタＢＣ接合 ＧＮＤ…接地電位線 Ａx …行アドレス信号線 Ａy …行アドレス信号線 Ａy1…列アドレス信号線 Ａy2…列アドレス信号線 ＭＣ，ＭＣ1 ，ＭＣ2 ，ＭＣ3 ，ＭＣ4 …メモリセル Ｓ1 …安定点 Ｓ2 …安定点 ＶAx…行アドレス電圧 ＶAy，ＶAy1 ，ＶAy2 …列アドレス電圧 Ｖth…しきい値電圧 Ｖp1，Ｖp2…ピーク電圧 Ｖv …バレー電圧 １…行アドレスデコーダ ２…列アドレスレコーダ ３…センス回路 １００…半導体層 １０１…レジスト １０２…レジスト １０３…レジスト １０４…Ｘアドレス線用導電層 １０５…レジスト（下層） １０６…レジスト（上層） １０７…金属膜 １０９…空隙 １１０…ポリイミド １１１…レジスト ２０１…金属膜 ２０２…絶縁膜 ２０３…レジスト ２０４…絶縁膜 ２０５…絶縁膜 ２０６…レジスト ２０７…レジスト ２０８…金属膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8229 H01L 21/331 H01L 27/102 H01L 29/73

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 行アドレス信号線（Ａx）と、一対の信
    号線からなる列アドレス信号線（Ａy1，Ａy2）と、前記
    行アドレス信号線（Ａx）と列アドレス信号線（Ａy1，
    Ａy2）との交差部に設けられたメモリセルと、を有し、 前記メモリセル（ＭＣ）は、１つのコレクタ電極（Ｃ）
    および２つのエミッタ電極（Ｅ1 ，Ｅ2）を有して、共
    鳴トンネル効果によって得られる負性微分抵抗特性を有
    する２つのベース・エミッタ接合を有するトランジスタ
    を示すダブルエミッタ構造のトランジスタ（Ｔr）から
    なり、 前記トランジスタ（Ｔr）の一方のエミッタ電極（Ｅ1）
    が低電位側である前記列アドレス信号線の一方（Ａy1）
    に接続され、他方のエミッタ電極（Ｅ2）が高電位側で
    ある前記列アドレス信号線の他方（Ａy2）に接続され、
    かつ、前記トランジスタ（Ｔr）のコレクタ電極（Ｃ）
    が前記行アドレス信号線（Ａx ）に接続されていること
    を特徴とする記憶装置。
  2. 【請求項２】 請求項１に記載の半導体メモリにおい
    て、前記列アドレス信号線（Ａy1，Ａy2）のうち、いず
    れか一方のアドレス信号線を共通接地配線（ＧＮＤ）と
    したことを特徴とする記憶装置。
  3. 【請求項３】 行アドレス信号配線層（Ａx）と、２本
    一対で平行に配された信号配線層からなる列アドレス信
    号配線層（Ａy1，Ａy2）と、前記行アドレス信号配線層
    （Ａx）と列アドレス信号配線層（Ａy1，Ａy2）との交
    差部において相対向する行アドレス信号配線層（Ａx）
    と列アドレス信号配線層（Ａy1，Ａy2）との間に挟まれ
    て前記メモリセル層（ＭＣ）は、所定のしきい値電圧
    （Ｖth）で電流を流すしきい値特性を有するコレクタ・
    ベース接合層（Ｄ3）と、その上にそれぞれ共鳴トンネ
    ル効果によって得られる負性微分抵抗特性を有する２つ
    のベース・エミッタ接合層（Ｄ1 ，Ｄ2）が並列してそ
    れぞれ積層状に形成されていることを特徴とする記憶装
    置。
  4. 【請求項４】 請求項１に記載の記憶装置の読み出し方
    法であって、前記メモリセル（ＭＣ）の記憶情報の読み
    出し時には、前記メモリセル（ＭＣ）の２つのベース・
    エミッタ接合（Ｄ1 ，Ｄ2）の他方の動作安定点（Ｓ2）
    の電圧をＶs2、不安定点（Ｓm）の電圧をＶsm、行アド
    レス信号線（Ａx）の電圧をＶAx、ベース・コレクタ接
    合（Ｄ3）のしきい値電圧をＶthとしたとき、各電圧
    が、Ｖ sm ＜Ｖ Ax ＋Ｖ th ＜Ｖ s2 の関係となるように、行ア
    ドレス信号線（Ａx）に低レベルの電位（Ｌｏｗ）を加
    え、かつ、列アドレス線の他方（Ａy2）に高レベルの電
    位（Ｈｉｇｈ）を加えることを特徴とする記憶装置の情
    報読み出し方法。
  5. 【請求項５】 請求項１に記載の記憶装置の書き込み方
    法であって、前記メモリセル（ＭＣ）の２つのベース・
    エミッタ接合層（Ｄ1 ，Ｄ2）により生成される２つの
    動作安定点および不安定点のうちの負側の安定点
    （Ｓ1）への情報書き込み時には、行アドレス信号線
    （Ａx）の電圧ＶAx、ベース・コレクタ接合（Ｄ3）のし
    きい値電圧Ｖthおよび不安定点電圧Ｖsnが、ＶAx＋Ｖth
    ＜Ｖsnとなるように、行アドレス信号線（Ａx）に低レ
    ベルの電位（Ｌｏｗ）を加え、かつ、列アドレス信号線
    の少なくともいずれか一方（Ａy2）に高レベルの電位
    （Ｈｉｇｈ）を加え、 前記動作安定点の正側の安定点（Ｓ2）への情報書き込
    み時には、２つの安定点のうち負側の安定点が生じない
    ように、行アドレス信号線（Ａx）に高レベルの電位
    （Ｈｉｇｈ）を加え、かつ、列アドレス信号線に所定の
    電位を加えることを特徴とする記憶装置の書き込み方
    法。
  6. 【請求項６】 複数の信号線からなる行アドレス信号線
    群（Ａx1，Ａx2，…）と、 前記行アドレス信号線群（Ａx1，Ａx2，…）に交差する
    方向に配された一対の信号線からなる列アドレス信号線
    群（Ａy11 ，Ａy12 ，…，Ａy21 ，Ａy22 ，…）と、 前記行アドレス信号線群（Ａx1，Ａx2，…）と列アドレ
    ス信号線群（Ａy11 ，Ａy12 ，…，Ａy21 ，Ａy22）と
    の各交差部に設けられた請求項１記載の複数のメモリセ
    ル（ＭＣ）と、 前記行アドレス信号線群（Ａx1，Ａx2，…）に行アドレ
    ス信号を供給する行アドレスデコーダ（１）と、 前記列アドレス信号線群（Ａy11 ，Ａy12 ，…，Ａ
    y21 ，Ａy22 ，…）に列アドレス信号を供給する列アド
    レスデコーダ（２）と、 前記行アドレス信号線群（Ａx1，Ａx2，…）から前記各
    メモリセル（ＭＣ）の記憶情報を検出するセンス回路
    （３）、を備えたことを特徴とする記憶装置。
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