JP3529938B2 - 半導体集積回路装置及び半導体装置の製造方法 - Google Patents
半導体集積回路装置及び半導体装置の製造方法Info
- Publication number
- JP3529938B2 JP3529938B2 JP09873496A JP9873496A JP3529938B2 JP 3529938 B2 JP3529938 B2 JP 3529938B2 JP 09873496 A JP09873496 A JP 09873496A JP 9873496 A JP9873496 A JP 9873496A JP 3529938 B2 JP3529938 B2 JP 3529938B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- regions
- semiconductor
- monolayer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/041—Doping control in crystal growth
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/169—Vacuum deposition, e.g. including molecular beam epitaxy
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/973—Substrate orientation
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Nanotechnology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Crystallography & Structural Chemistry (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Composite Materials (AREA)
- Materials Engineering (AREA)
- Bipolar Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Recrystallisation Techniques (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置及び半導体装置の製造方法に関する。
置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置は、主に半導
体基板上の全領域にほぼ一様に半導体層もしくは絶縁層
を堆積し、フォトリソグラフィにより半導体層もしくは
絶縁層をパターニングすることにより作製されていた。
体基板上の全領域にほぼ一様に半導体層もしくは絶縁層
を堆積し、フォトリソグラフィにより半導体層もしくは
絶縁層をパターニングすることにより作製されていた。
【０００３】
【発明が解決しようとする課題】フォトリソグラフィ技
術を用いて半導体層もしくは絶縁層をパターニングする
方法では、１００ｎｍ以下のパターンを加工することが
困難である。また、加工時のダメージ、汚染等が発生す
る場合もある。
術を用いて半導体層もしくは絶縁層をパターニングする
方法では、１００ｎｍ以下のパターンを加工することが
困難である。また、加工時のダメージ、汚染等が発生す
る場合もある。
【０００４】本発明の目的は、フォトリソグラフィによ
る微細加工の回数を低減し、または微細加工を行うこと
なく、半導体基板上に半導体素子を作製する技術を提供
することである。
る微細加工の回数を低減し、または微細加工を行うこと
なく、半導体基板上に半導体素子を作製する技術を提供
することである。
【０００５】
【課題を解決するための手段】本発明の一観点による
と、モノレイヤの高さを持ち、かつ一方向に延在する複
数のステップが形成された半導体表面を有するオフ基板
と、前記オフ基板の半導体表面上に半導体材料により形
成され、複数の帯状導電性領域と帯状高抵抗領域とが縞
模様状に配置され、各縞が前記ステップの延在する方向
と平行な方向に延在し、該帯状導電性領域と帯状高抵抗
領域とが共に下地表面の原子配列を引き継いで形成され
ている配線層と、前記配線層の上に形成され、前記帯状
導電性領域と電気的に接続され、かつ前記帯状導電性領
域の原子配列を引き継いで形成されている半導体領域を
含む半導体素子とを有する半導体集積回路装置が提供さ
れる。
と、モノレイヤの高さを持ち、かつ一方向に延在する複
数のステップが形成された半導体表面を有するオフ基板
と、前記オフ基板の半導体表面上に半導体材料により形
成され、複数の帯状導電性領域と帯状高抵抗領域とが縞
模様状に配置され、各縞が前記ステップの延在する方向
と平行な方向に延在し、該帯状導電性領域と帯状高抵抗
領域とが共に下地表面の原子配列を引き継いで形成され
ている配線層と、前記配線層の上に形成され、前記帯状
導電性領域と電気的に接続され、かつ前記帯状導電性領
域の原子配列を引き継いで形成されている半導体領域を
含む半導体素子とを有する半導体集積回路装置が提供さ
れる。
【０００６】各帯状導電性領域相互間が、帯状高抵抗領
域によって絶縁される。帯状導電性領域を、縞状に配置
された配線として利用することができる。
域によって絶縁される。帯状導電性領域を、縞状に配置
された配線として利用することができる。
【０００７】
【０００８】本発明の他の観点によると、モノレイヤの
高さを持ちかつ第１の方向に延在する複数のステップ、
及び前記第１の方向と交差する第２の方向に延在する仮
想的な複数の直線と前記ステップとの交差箇所にキンク
が形成された半導体表面を有するオフ基板と、前記オフ
基板の半導体表面上に半導体材料により形成され、複数
の帯状導電性領域と帯状高抵抗領域とが縞模様状に配置
され、各縞が前記第１の方向に延在し、帯状導電性領域
と帯状高抵抗領域とが共に下地表面の原子配列を引き継
いで形成されている第１の配線層と、前記オフ基板の半
導体表面上に半導体材料により形成され、複数の帯状導
電性領域と帯状高抵抗領域とが縞模様状に配置され、各
縞が前記第２の方向に延在し、帯状導電性領域と帯状高
抵抗領域とが共に下地表面の原子配列を引き継いで形成
されている第２の配線層と、前記第１の配線層と第２の
配線層との間に、かつ前記第１の配線層の帯状導電性領
域と前記第２の配線層の帯状導電性領域との交差箇所に
対応して形成され、前記第１及び第２の配線層の対応す
る帯状導電性領域と電気的に接続された複数の半導体素
子と、前記第１の配線層と第２の配線層との間に、かつ
相互に隣り合う２つの半導体素子の間に形成された高抵
抗の半導体材料からなる素子分離領域であって、下地表
面及び前記半導体素子を構成する半導体領域の結晶配列
を引き継いで形成されている前記素子分離領域とを有す
る半導体集積回路装置が提供される。
高さを持ちかつ第１の方向に延在する複数のステップ、
及び前記第１の方向と交差する第２の方向に延在する仮
想的な複数の直線と前記ステップとの交差箇所にキンク
が形成された半導体表面を有するオフ基板と、前記オフ
基板の半導体表面上に半導体材料により形成され、複数
の帯状導電性領域と帯状高抵抗領域とが縞模様状に配置
され、各縞が前記第１の方向に延在し、帯状導電性領域
と帯状高抵抗領域とが共に下地表面の原子配列を引き継
いで形成されている第１の配線層と、前記オフ基板の半
導体表面上に半導体材料により形成され、複数の帯状導
電性領域と帯状高抵抗領域とが縞模様状に配置され、各
縞が前記第２の方向に延在し、帯状導電性領域と帯状高
抵抗領域とが共に下地表面の原子配列を引き継いで形成
されている第２の配線層と、前記第１の配線層と第２の
配線層との間に、かつ前記第１の配線層の帯状導電性領
域と前記第２の配線層の帯状導電性領域との交差箇所に
対応して形成され、前記第１及び第２の配線層の対応す
る帯状導電性領域と電気的に接続された複数の半導体素
子と、前記第１の配線層と第２の配線層との間に、かつ
相互に隣り合う２つの半導体素子の間に形成された高抵
抗の半導体材料からなる素子分離領域であって、下地表
面及び前記半導体素子を構成する半導体領域の結晶配列
を引き継いで形成されている前記素子分離領域とを有す
る半導体集積回路装置が提供される。
【０００９】第１の配線層及び第２の配線層内で、各帯
状導電性領域が相互に帯状高抵抗領域によって絶縁され
る。この帯状導電性領域が、格子状に配置された配線と
して作用する。各格子点に半導体素子が配置され、これ
らの半導体素子は、素子分離領域によって相互に絶縁さ
れる。
状導電性領域が相互に帯状高抵抗領域によって絶縁され
る。この帯状導電性領域が、格子状に配置された配線と
して作用する。各格子点に半導体素子が配置され、これ
らの半導体素子は、素子分離領域によって相互に絶縁さ
れる。
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【発明の実施の形態】図１Ａ、１Ｂを参照して、本発明
の第１の実施例による半導体層の成膜原理を説明する。
の第１の実施例による半導体層の成膜原理を説明する。
【００１５】図１Ａは、（００１）面から〔１１０〕方
向に微小角度オフさせたＧａＡｓ半導体基板の平面図を
示す。図の縦方向に延在する複数のステップ１０が形成
され、その間に（００１）面が表出したテラス１１が画
定されている。
向に微小角度オフさせたＧａＡｓ半導体基板の平面図を
示す。図の縦方向に延在する複数のステップ１０が形成
され、その間に（００１）面が表出したテラス１１が画
定されている。
【００１６】図１Ｂは、図１Ａの一点鎖線Ｂ１−Ｂ１に
おける断面図を示す。基板表面にモノレイヤの高さのス
テップ１０が形成されている。この基板上にエピタキシ
ャル成長する半導体材料の原料を供給すると、供給され
た構成原子がステップ１０に沿って堆積し、ステップが
モノレイヤ分だけ図の右方に移動する。さらに原料を供
給すると、これを繰り返してステップがモノレイヤ分ず
つ図の右方へ移動し、最終的には基板全面にモノレイヤ
の半導体層が成長する。
おける断面図を示す。基板表面にモノレイヤの高さのス
テップ１０が形成されている。この基板上にエピタキシ
ャル成長する半導体材料の原料を供給すると、供給され
た構成原子がステップ１０に沿って堆積し、ステップが
モノレイヤ分だけ図の右方に移動する。さらに原料を供
給すると、これを繰り返してステップがモノレイヤ分ず
つ図の右方へ移動し、最終的には基板全面にモノレイヤ
の半導体層が成長する。
【００１７】ここで、モノレイヤとは、原子レベルで層
ごとに結晶成長を行うときに成長する層の繰り返し単位
を意味する。例えば、ＧａＡｓの場合は、１つのＧａサ
イトと１つのＡｓサイトとのペアからなる層を意味し、
ＩＶ族元素半導体の場合は、単原子層を意味する。
ごとに結晶成長を行うときに成長する層の繰り返し単位
を意味する。例えば、ＧａＡｓの場合は、１つのＧａサ
イトと１つのＡｓサイトとのペアからなる層を意味し、
ＩＶ族元素半導体の場合は、単原子層を意味する。
【００１８】基板全面にモノレイヤを堆積する間に、供
給する原料の組成を変化させると、ステップ１０に直交
する方向に関して組成が変動するモノレイヤを堆積する
ことができる。ステップ１０からモノレイヤの堆積を開
始し、成長したモノレイヤの先端が隣のステップまで達
するまでを１サイクルとし、供給原料の組成変動シーケ
ンスを同じにしてこのサイクルを複数回繰り返すと、ス
テップ１０に直交する方向に関して組成の変動する半導
体層を形成することができる。
給する原料の組成を変化させると、ステップ１０に直交
する方向に関して組成が変動するモノレイヤを堆積する
ことができる。ステップ１０からモノレイヤの堆積を開
始し、成長したモノレイヤの先端が隣のステップまで達
するまでを１サイクルとし、供給原料の組成変動シーケ
ンスを同じにしてこのサイクルを複数回繰り返すと、ス
テップ１０に直交する方向に関して組成の変動する半導
体層を形成することができる。
【００１９】なお、基板表面のステップの間隔が均一で
ない場合でも、１モノレイヤを堆積した時点で、ステッ
プの間隔がほぼ揃う。図１Ａ、１Ｂでは、（００１）面
を微小角度傾けた面が表出した基板の場合を説明した
が、その他の面が表出した基板を用いてもよい。例え
ば、（１１０）面を〔００１〕方向に微小角度傾けた面
が表出したオフ基板を用いてもよい。
ない場合でも、１モノレイヤを堆積した時点で、ステッ
プの間隔がほぼ揃う。図１Ａ、１Ｂでは、（００１）面
を微小角度傾けた面が表出した基板の場合を説明した
が、その他の面が表出した基板を用いてもよい。例え
ば、（１１０）面を〔００１〕方向に微小角度傾けた面
が表出したオフ基板を用いてもよい。
【００２０】次に、図２Ａ〜２Ｈを参照して、本発明の
第１の実施例による半導体装置の製造方法を説明する。
図２Ａ〜２Ｇは、図１Ａに示す相互に隣り合う２本のス
テップ１０に挟まれた長方形状のテラス領域１２内に成
膜される半導体層の平面パターンを示す。図２Ｈは、テ
ラス領域１２内に形成される溝の平面パターンを示す。
なお、使用する基板は、（００１）面を〔１１０〕方向
に約０．２°傾けたＧａＡｓオフ基板である。この場
合、相互に隣り合う２本のステップ１０の間隔が約８０
ｎｍになる。
第１の実施例による半導体装置の製造方法を説明する。
図２Ａ〜２Ｇは、図１Ａに示す相互に隣り合う２本のス
テップ１０に挟まれた長方形状のテラス領域１２内に成
膜される半導体層の平面パターンを示す。図２Ｈは、テ
ラス領域１２内に形成される溝の平面パターンを示す。
なお、使用する基板は、（００１）面を〔１１０〕方向
に約０．２°傾けたＧａＡｓオフ基板である。この場
合、相互に隣り合う２本のステップ１０の間隔が約８０
ｎｍになる。
【００２１】図２Ａに示すテラス領域１２の左端及び右
端の辺が、ＧａＡｓ基板表面のステップ１０に対応して
いる。下地表面上に半導体層の原料を供給すると、図の
左方から右方に向かってモノレイヤが成長する。成長し
たモノレイヤが右端のステップ１０まで達した時、図の
テラス領域１２の左側に隣接するテラス上に成長したモ
ノレイヤも図の左端のステップ１０に達する。従って、
再び図の左端のステップ１０から右方に向かって２層目
のモノレイヤが成長する。
端の辺が、ＧａＡｓ基板表面のステップ１０に対応して
いる。下地表面上に半導体層の原料を供給すると、図の
左方から右方に向かってモノレイヤが成長する。成長し
たモノレイヤが右端のステップ１０まで達した時、図の
テラス領域１２の左側に隣接するテラス上に成長したモ
ノレイヤも図の左端のステップ１０に達する。従って、
再び図の左端のステップ１０から右方に向かって２層目
のモノレイヤが成長する。
【００２２】半導体層の成膜は、例えば、固体ソースを
用い、基板温度を６９０℃、Ｖ／ＩＩＩ比を６、成長速
度を０．１μｍ／ｈとした分子線エピタキシ（ＭＢＥ）
により行う。上記成長速度で成膜を行うと、約１０．８
秒でちょうど１モノレイヤ分の半導体層が成長する。す
なわち、１サイクルが約１０．８秒になる。
用い、基板温度を６９０℃、Ｖ／ＩＩＩ比を６、成長速
度を０．１μｍ／ｈとした分子線エピタキシ（ＭＢＥ）
により行う。上記成長速度で成膜を行うと、約１０．８
秒でちょうど１モノレイヤ分の半導体層が成長する。す
なわち、１サイクルが約１０．８秒になる。
【００２３】まず、１サイクルの間に、２．７秒ごとに
供給原料の組成を変化させて、ノンドープのＡｌＧａＡ
ｓ層、ｎ+ 型のＧａＡｓ層、ノンドープのＡｌＧａＡｓ
層、及びｎ+ 型のＧａＡｓ層を順番に堆積する。なお、
ｎ+ 型のＧａＡｓ層は、Ｓｉがドープされた不純物濃度
５×１０18ｃｍ-3の層である。テラス領域１２内を図の
横方向に分割し、４つのサブ領域１２Ａ〜１２Ｄを画定
した場合に、左端のサブ領域１２Ａ及び左から３番目の
サブ領域１２ＣにノンドープのＡｌＧａＡｓのモノレイ
ヤが形成され、左から２番目のサブ領域１２Ｂと右端の
サブ領域１２Ｄにｎ+ 型のＧａＡｓのモノレイヤが形成
される。
供給原料の組成を変化させて、ノンドープのＡｌＧａＡ
ｓ層、ｎ+ 型のＧａＡｓ層、ノンドープのＡｌＧａＡｓ
層、及びｎ+ 型のＧａＡｓ層を順番に堆積する。なお、
ｎ+ 型のＧａＡｓ層は、Ｓｉがドープされた不純物濃度
５×１０18ｃｍ-3の層である。テラス領域１２内を図の
横方向に分割し、４つのサブ領域１２Ａ〜１２Ｄを画定
した場合に、左端のサブ領域１２Ａ及び左から３番目の
サブ領域１２ＣにノンドープのＡｌＧａＡｓのモノレイ
ヤが形成され、左から２番目のサブ領域１２Ｂと右端の
サブ領域１２Ｄにｎ+ 型のＧａＡｓのモノレイヤが形成
される。
【００２４】上記工程では、２．７秒ごとに供給原料の
組成を変化させたが、変化させる時間間隔を均等にする
必要はない。時間間隔を均等にしない場合には、各サブ
領域１２Ａ〜１２Ｄの大きさが不揃いになる。
組成を変化させたが、変化させる時間間隔を均等にする
必要はない。時間間隔を均等にしない場合には、各サブ
領域１２Ａ〜１２Ｄの大きさが不揃いになる。
【００２５】供給原料の組成変動シーケンスを同じに
し、このモノレイヤの成長を１００回繰り返す。テラス
領域１２以外のテラス上にも、図２Ａと同様の平面パタ
ーンを有する半導体層が形成されるため、ステップ１０
に平行な方向に延在するノンドープＡｌＧａＡｓ帯状領
域とｎ+ 型ＧａＡｓ帯状領域が、ステップ１０に直交す
る方向に関して交互に現れる厚さ約３０ｎｍのワード線
層２１が形成される。
し、このモノレイヤの成長を１００回繰り返す。テラス
領域１２以外のテラス上にも、図２Ａと同様の平面パタ
ーンを有する半導体層が形成されるため、ステップ１０
に平行な方向に延在するノンドープＡｌＧａＡｓ帯状領
域とｎ+ 型ＧａＡｓ帯状領域が、ステップ１０に直交す
る方向に関して交互に現れる厚さ約３０ｎｍのワード線
層２１が形成される。
【００２６】図２Ｂ〜図２Ｆに示す工程では、図２Ａで
説明した工程の供給原料の組成変動シーケンス及びモノ
レイヤ形成の繰り返し回数を変えて、半導体層を順次形
成する。
説明した工程の供給原料の組成変動シーケンス及びモノ
レイヤ形成の繰り返し回数を変えて、半導体層を順次形
成する。
【００２７】図２Ｂに示すように、サブ領域１２Ａ及び
１２ＣにノンドープのＡｌＧａＡｓ層を堆積し、サブ領
域１２Ｂ及び１２ＤにＢｅがドープされた不純物濃度１
×１０19ｃｍ-3のｐ+ 型のＡｌＧａＡｓ層を堆積する。
これらの半導体層の厚さを５０ｎｍとする。ノンドープ
のＡｌＧａＡｓ帯状領域とｐ+ 型のＡｌＧａＡｓ帯状領
域が交互に現れる下部エミッタ層２２が形成される。
１２ＣにノンドープのＡｌＧａＡｓ層を堆積し、サブ領
域１２Ｂ及び１２ＤにＢｅがドープされた不純物濃度１
×１０19ｃｍ-3のｐ+ 型のＡｌＧａＡｓ層を堆積する。
これらの半導体層の厚さを５０ｎｍとする。ノンドープ
のＡｌＧａＡｓ帯状領域とｐ+ 型のＡｌＧａＡｓ帯状領
域が交互に現れる下部エミッタ層２２が形成される。
【００２８】図２Ｃに示すように、サブ領域１２Ａ及び
１２ＣにノンドープのＡｌＧａＡｓ層を堆積し、サブ領
域１２Ｂ及び１２ＤにＳｉがドープされた不純物濃度５
×１０18ｃｍ-3のｎ+ 型のＡｌＧａＡｓ層を堆積する。
これらの半導体層の厚さを５０ｎｍとする。ノンドープ
のＡｌＧａＡｓ帯状領域とｎ+ 型のＡｌＧａＡｓ帯状領
域が交互に現れる上部エミッタ層２３が形成される。
１２ＣにノンドープのＡｌＧａＡｓ層を堆積し、サブ領
域１２Ｂ及び１２ＤにＳｉがドープされた不純物濃度５
×１０18ｃｍ-3のｎ+ 型のＡｌＧａＡｓ層を堆積する。
これらの半導体層の厚さを５０ｎｍとする。ノンドープ
のＡｌＧａＡｓ帯状領域とｎ+ 型のＡｌＧａＡｓ帯状領
域が交互に現れる上部エミッタ層２３が形成される。
【００２９】図２Ｄに示すように、サブ領域１２Ａにノ
ンドープのＡｌＧａＡｓ層を堆積し、サブ領域１２Ｂ〜
１２Ｄに不純物濃度５×１０19ｃｍ-3のｐ+ 型のＧａＡ
ｓ層を堆積する。これらの半導体層の厚さを７０ｎｍと
する。ノンドープＡｌＧａＡｓ帯状領域とその約３倍の
幅を持つｐ+ 型のＧａＡｓ帯状領域が交互に現れるベー
ス層２４が形成される。
ンドープのＡｌＧａＡｓ層を堆積し、サブ領域１２Ｂ〜
１２Ｄに不純物濃度５×１０19ｃｍ-3のｐ+ 型のＧａＡ
ｓ層を堆積する。これらの半導体層の厚さを７０ｎｍと
する。ノンドープＡｌＧａＡｓ帯状領域とその約３倍の
幅を持つｐ+ 型のＧａＡｓ帯状領域が交互に現れるベー
ス層２４が形成される。
【００３０】図２Ｅに示すように、サブ領域１２Ａにノ
ンドープのＡｌＧａＡｓ層を堆積し、サブ領域１２Ｂ〜
１２Ｄに不純物濃度１×１０17ｃｍ-3のｎ型のＧａＡｓ
層を堆積する。これらの半導体層の厚さを４００ｎｍと
する。ノンドープＡｌＧａＡｓ帯状領域とその約３倍の
幅を持つｎ型のＧａＡｓ帯状領域が交互に現れるコレク
タ層２５が形成される。
ンドープのＡｌＧａＡｓ層を堆積し、サブ領域１２Ｂ〜
１２Ｄに不純物濃度１×１０17ｃｍ-3のｎ型のＧａＡｓ
層を堆積する。これらの半導体層の厚さを４００ｎｍと
する。ノンドープＡｌＧａＡｓ帯状領域とその約３倍の
幅を持つｎ型のＧａＡｓ帯状領域が交互に現れるコレク
タ層２５が形成される。
【００３１】図２Ｆに示すように、テラス領域１２の全
領域に厚さ４００ｎｍ、不純物濃度５×１０18ｃｍ-3の
ｎ+ 型のＧａＡｓ層を堆積する。全面にｎ+ 型のＧａＡ
ｓからなるサブコレクタ層２６が形成される。
領域に厚さ４００ｎｍ、不純物濃度５×１０18ｃｍ-3の
ｎ+ 型のＧａＡｓ層を堆積する。全面にｎ+ 型のＧａＡ
ｓからなるサブコレクタ層２６が形成される。
【００３２】図２Ｇに示すように、基板全面に、ＡｕＧ
ｅ（下層）／Ａｕ（上層）の２層からなる配線層２７を
蒸着により形成する。図２Ｈに示すように、テラス領域
１２内に横方向に延在する２本の帯状のレジストパター
ン１３を形成する。レジストパターン１３をマスクとし
て図２Ｇの工程で形成した配線層２７から図２Ｂの工程
で形成した下部エミッタ層２２までをエッチングする。
ＡｕＧｅ／Ａｕ層のエッチングは、例えばＡｒを用いた
イオンミリングにより行う。ＧａＡｓ層やＡｌＧａＡｓ
層のエッチングは、Ｃｌ2 を用いたＲＩＥにより行う。
レジストパターン１３を除去する。
ｅ（下層）／Ａｕ（上層）の２層からなる配線層２７を
蒸着により形成する。図２Ｈに示すように、テラス領域
１２内に横方向に延在する２本の帯状のレジストパター
ン１３を形成する。レジストパターン１３をマスクとし
て図２Ｇの工程で形成した配線層２７から図２Ｂの工程
で形成した下部エミッタ層２２までをエッチングする。
ＡｕＧｅ／Ａｕ層のエッチングは、例えばＡｒを用いた
イオンミリングにより行う。ＧａＡｓ層やＡｌＧａＡｓ
層のエッチングは、Ｃｌ2 を用いたＲＩＥにより行う。
レジストパターン１３を除去する。
【００３３】このッチングにより、ステップ１０に直交
する方向に延在する複数の溝１４が形成される。基板上
にポリイミドを回転塗布して溝１４内を埋め込む。ＣＦ
4 とＯ2 との混合ガスを用いてエッチバックし、配線層
２７を表出させる。溝１４内のみにポリイミドが埋め込
まれる。
する方向に延在する複数の溝１４が形成される。基板上
にポリイミドを回転塗布して溝１４内を埋め込む。ＣＦ
4 とＯ2 との混合ガスを用いてエッチバックし、配線層
２７を表出させる。溝１４内のみにポリイミドが埋め込
まれる。
【００３４】図３は、図２Ｈの一点鎖線Ａ３−Ａ３にお
ける断面図を示す。半絶縁性のＧａＡｓ基板２０の上
に、ワード線層２１、下部エミッタ層２２、上部エミッ
タ層２３、ベース層２４、コレクタ層２５、サブコレク
タ層２６及び配線層２７がこの順番に積層されている。
ける断面図を示す。半絶縁性のＧａＡｓ基板２０の上
に、ワード線層２１、下部エミッタ層２２、上部エミッ
タ層２３、ベース層２４、コレクタ層２５、サブコレク
タ層２６及び配線層２７がこの順番に積層されている。
【００３５】サブ領域１２Ａでは、ワード線層２１から
コレクタ層２５までが高抵抗領域になり、サブ領域１２
Ｃでは、ワード線層２１から上部エミッタ層２３までが
高抵抗領域になっている。サブ領域１２Ｂ及び１２Ｄで
は、ワード線層２１において、ワード線２１Ａ、２１Ｂ
が紙面に垂直な方向に延在する。また、ワード線２１Ａ
及び２１Ｂの上には、それぞれ下部エミッタ領域２２Ａ
び２２Ｂが配置されている。
コレクタ層２５までが高抵抗領域になり、サブ領域１２
Ｃでは、ワード線層２１から上部エミッタ層２３までが
高抵抗領域になっている。サブ領域１２Ｂ及び１２Ｄで
は、ワード線層２１において、ワード線２１Ａ、２１Ｂ
が紙面に垂直な方向に延在する。また、ワード線２１Ａ
及び２１Ｂの上には、それぞれ下部エミッタ領域２２Ａ
び２２Ｂが配置されている。
【００３６】下部エミッタ領域２２Ａ及び２２Ｂの上に
は、それぞれ上部エミッタ領域２３Ａ及び２３Ｂが配置
されている。上部エミッタ層２３から配線層２７まで
は、図２Ｈに示す溝１４が形成されているため、紙面に
垂直な方向に関して素子分離されている。
は、それぞれ上部エミッタ領域２３Ａ及び２３Ｂが配置
されている。上部エミッタ層２３から配線層２７まで
は、図２Ｈに示す溝１４が形成されているため、紙面に
垂直な方向に関して素子分離されている。
【００３７】上部エミッタ領域２３Ａと２３Ｂとが、ベ
ース領域２４Ａによって接続されている。ベース領域２
４Ａの上には、コレクタ領域２５Ａが配置されている。
コレクタ領域２５Ａの上には、図の横方向に延在するサ
ブコレクタ領域２６及び配線２７Ａが形成されている。
ース領域２４Ａによって接続されている。ベース領域２
４Ａの上には、コレクタ領域２５Ａが配置されている。
コレクタ領域２５Ａの上には、図の横方向に延在するサ
ブコレクタ領域２６及び配線２７Ａが形成されている。
【００３８】図３に示すように、紙面に垂直な方向に延
在する１対のワード線２１Ａ及び２１Ｂと、図の横方向
に延在する配線２７Ａとの交差箇所に、マルチエミッタ
型ヘテロバイポーラトランジスタ（ＭＥ−ＨＢＴ）が形
成される。これらのＭＥ−ＨＢＴは、図の横方向に関し
ては、ＭＥ−ＨＢＴを構成する半導体領域の原子配列を
引き継いで形成されている高抵抗のＡｌＧａＡｓ領域に
よって素子分離され、紙面に垂直な方向に関しては、図
２Ｈに示す溝１４内に埋め込まれたポリイミドによって
素子分離されている。
在する１対のワード線２１Ａ及び２１Ｂと、図の横方向
に延在する配線２７Ａとの交差箇所に、マルチエミッタ
型ヘテロバイポーラトランジスタ（ＭＥ−ＨＢＴ）が形
成される。これらのＭＥ−ＨＢＴは、図の横方向に関し
ては、ＭＥ−ＨＢＴを構成する半導体領域の原子配列を
引き継いで形成されている高抵抗のＡｌＧａＡｓ領域に
よって素子分離され、紙面に垂直な方向に関しては、図
２Ｈに示す溝１４内に埋め込まれたポリイミドによって
素子分離されている。
【００３９】また、ＭＥ−ＨＢＴの２つの下部エミッタ
領域の間、及び２つの上部エミッタ領域の間は、下地表
面及びエミッタ領域の原子配列を引き継いだ高抵抗の半
導体領域で電気的に分離されている。また、ＭＥ−ＨＢ
Ｔの配線２１Ａ及び２１Ｂの間は、下地表面及び配線２
１Ａ、２１Ｂの原子配列を引き継いだ高抵抗の帯状の半
導体領域で分離されている。
領域の間、及び２つの上部エミッタ領域の間は、下地表
面及びエミッタ領域の原子配列を引き継いだ高抵抗の半
導体領域で電気的に分離されている。また、ＭＥ−ＨＢ
Ｔの配線２１Ａ及び２１Ｂの間は、下地表面及び配線２
１Ａ、２１Ｂの原子配列を引き継いだ高抵抗の帯状の半
導体領域で分離されている。
【００４０】このように、供給原料の組成変動シーケン
スを周期的に変化させながら、ステップを起点としてモ
ノレイヤを成長させることにより、フォトリソグラフィ
及びエッチングを行うことなく、基板面内の一方向に関
してエピタキシャル成長可能な所望の組成の半導体領域
を所望の位置に配置することができる。高抵抗の半導体
領域を周期的に配置することにより、一方向に関して素
子分離または配線間の分離を行うことができる。
スを周期的に変化させながら、ステップを起点としてモ
ノレイヤを成長させることにより、フォトリソグラフィ
及びエッチングを行うことなく、基板面内の一方向に関
してエピタキシャル成長可能な所望の組成の半導体領域
を所望の位置に配置することができる。高抵抗の半導体
領域を周期的に配置することにより、一方向に関して素
子分離または配線間の分離を行うことができる。
【００４１】このＭＥ−ＨＢＴの上部エミッタ領域２３
Ａ、２３Ｂとベース領域２４Ａとの間のｐｎ接合のトン
ネル効果による負性抵抗を利用して、１ビットの情報を
記憶することができる。
Ａ、２３Ｂとベース領域２４Ａとの間のｐｎ接合のトン
ネル効果による負性抵抗を利用して、１ビットの情報を
記憶することができる。
【００４２】次に、図４を参照して本発明の第２の実施
例による半導体層の成膜原理を説明する。図４は、（０
０１）面を〔１１０〕方向からわずかにずれた方向に微
小角度オフさせたＧａＡｓ半導体基板の平面図を示す。
図の横方向に延在する複数のステップ３０が形成され、
その間に（００１）面が表出したテラス３１が画定され
ている。また、各ステップ３０には、ほぼ等間隔に複数
のキンク３２が形成されている。相互に隣り合う２つの
キンク間の距離をｍモノレイヤ分の長さ、相互に隣り合
う２本のステップ間の距離をｎモノレイヤ分の長さとす
る。
例による半導体層の成膜原理を説明する。図４は、（０
０１）面を〔１１０〕方向からわずかにずれた方向に微
小角度オフさせたＧａＡｓ半導体基板の平面図を示す。
図の横方向に延在する複数のステップ３０が形成され、
その間に（００１）面が表出したテラス３１が画定され
ている。また、各ステップ３０には、ほぼ等間隔に複数
のキンク３２が形成されている。相互に隣り合う２つの
キンク間の距離をｍモノレイヤ分の長さ、相互に隣り合
う２本のステップ間の距離をｎモノレイヤ分の長さとす
る。
【００４３】この基板上にエピタキシャル成長する半導
体材料の原料を供給すると、供給された構成原子がキン
ク３２の部分に結合する。構成原子がキンク３２の部分
に結合すると、キンクが１モノレイヤ分だけ図の左方に
移動する。さらに原料を供給すると、これを繰り返して
キンクが１モノレイヤ分ずつ図の左方へ移動する。キン
クがｍモノレイヤ分移動すると、ステップが図の上方に
１モノレイヤ分移動したことになる。
体材料の原料を供給すると、供給された構成原子がキン
ク３２の部分に結合する。構成原子がキンク３２の部分
に結合すると、キンクが１モノレイヤ分だけ図の左方に
移動する。さらに原料を供給すると、これを繰り返して
キンクが１モノレイヤ分ずつ図の左方へ移動する。キン
クがｍモノレイヤ分移動すると、ステップが図の上方に
１モノレイヤ分移動したことになる。
【００４４】キンクがｍモノレイヤ分移動するまでの成
長過程を従サイクルとし、従サイクルをｎ回繰り返すこ
とにより、下地表面上の全領域に１モノレイヤ分の半導
体層を堆積することができる。従サイクルをｎ回繰り返
す過程を主サイクルとし、主サイクルを複数回繰り返す
ことにより、モノレイヤを複数層積層した半導体層を堆
積することができる。１つの従サイクルの間に、供給す
る原料の組成を変化させ、供給原料の組成変動シーケン
スを同じにして従サイクルを複数回実行すると、ステッ
プ３０に平行な方向に関して組成が変動する帯状のモノ
レイヤを形成することができる。
長過程を従サイクルとし、従サイクルをｎ回繰り返すこ
とにより、下地表面上の全領域に１モノレイヤ分の半導
体層を堆積することができる。従サイクルをｎ回繰り返
す過程を主サイクルとし、主サイクルを複数回繰り返す
ことにより、モノレイヤを複数層積層した半導体層を堆
積することができる。１つの従サイクルの間に、供給す
る原料の組成を変化させ、供給原料の組成変動シーケン
スを同じにして従サイクルを複数回実行すると、ステッ
プ３０に平行な方向に関して組成が変動する帯状のモノ
レイヤを形成することができる。
【００４５】１つの主サイクルの間に、その主サイクル
を構成する各従サイクルの供給原料の組成変動シーケン
スを変化させると、組成変動パターンの異なる複数の帯
状モノレイヤを形成することができる。１主サイクル中
の供給原料の組成変動シーケンスを同じにして主サイク
ルを繰り返すと、ステップ３０に平行な方向及び直交す
る方向に関して組成の変動する半導体層を形成すること
ができる。
を構成する各従サイクルの供給原料の組成変動シーケン
スを変化させると、組成変動パターンの異なる複数の帯
状モノレイヤを形成することができる。１主サイクル中
の供給原料の組成変動シーケンスを同じにして主サイク
ルを繰り返すと、ステップ３０に平行な方向及び直交す
る方向に関して組成の変動する半導体層を形成すること
ができる。
【００４６】次に、図５Ａ〜５Ｆを参照して、本発明の
第２の実施例による半導体装置の製造方法を説明する。
図５Ａ〜５Ｆは、図４に示す４つのキンクを頂点とする
平行四辺形状のテラス領域３３内に成膜される半導体層
の平面パターンを示す。なお、使用する基板は、（００
１）面を〔１１０〕方向からわずかにずれた方向に約
０．２°傾けたＧａＡｓオフ基板である。この場合、相
互に隣り合う２本のステップ３０の間隔が約８０ｎｍ
（約４００モノレイヤ分の長さ）になり、相互に隣り合
う２つのキンク３２の間隔が約４０ｎｍ（約２００モノ
レイヤ分の長さ）になる。この場合、４００回の従サイ
クルが１つの主サイクルを構成する。
第２の実施例による半導体装置の製造方法を説明する。
図５Ａ〜５Ｆは、図４に示す４つのキンクを頂点とする
平行四辺形状のテラス領域３３内に成膜される半導体層
の平面パターンを示す。なお、使用する基板は、（００
１）面を〔１１０〕方向からわずかにずれた方向に約
０．２°傾けたＧａＡｓオフ基板である。この場合、相
互に隣り合う２本のステップ３０の間隔が約８０ｎｍ
（約４００モノレイヤ分の長さ）になり、相互に隣り合
う２つのキンク３２の間隔が約４０ｎｍ（約２００モノ
レイヤ分の長さ）になる。この場合、４００回の従サイ
クルが１つの主サイクルを構成する。
【００４７】図５Ａに示すテラス領域３３の上端及び下
端の辺が、ＧａＡｓ基板表面のステップ３０に対応して
いる。下地表面上に、例えば固体ソースを用い、基板温
度を６９０℃、Ｖ／ＩＩＩ比を６、成長速度を０．００
１μｍ／ｈとしたＭＢＥにより半導体層を堆積する。上
記条件では、従サイクルが約２秒、主サイクルが約８０
０秒である。ただし、従サイクルの間に供給原料の組成
を変化させる場合は、この時間にさらにシャッタの開閉
時間が加わる。
端の辺が、ＧａＡｓ基板表面のステップ３０に対応して
いる。下地表面上に、例えば固体ソースを用い、基板温
度を６９０℃、Ｖ／ＩＩＩ比を６、成長速度を０．００
１μｍ／ｈとしたＭＢＥにより半導体層を堆積する。上
記条件では、従サイクルが約２秒、主サイクルが約８０
０秒である。ただし、従サイクルの間に供給原料の組成
を変化させる場合は、この時間にさらにシャッタの開閉
時間が加わる。
【００４８】まず、１つの従サイクルの間に、ｎ+ 型Ｇ
ａＡｓ、ノンドープＡｌＧａＡｓ、ｎ+ 型ＧａＡｓ、及
びノンドープＡｌＧａＡｓをこの順番に堆積する。この
従サイクルを４００回繰り返し、下地表面上の全領域に
１モノレイヤの半導体層を堆積する。主サイクルを１０
６１回繰り返して、厚さ３００ｎｍの半導体層を堆積す
る。
ａＡｓ、ノンドープＡｌＧａＡｓ、ｎ+ 型ＧａＡｓ、及
びノンドープＡｌＧａＡｓをこの順番に堆積する。この
従サイクルを４００回繰り返し、下地表面上の全領域に
１モノレイヤの半導体層を堆積する。主サイクルを１０
６１回繰り返して、厚さ３００ｎｍの半導体層を堆積す
る。
【００４９】テラス領域３３をステップ３０に平行な方
向に並んだ４つのサブ領域３３Ａ〜３３Ｄに分割したと
き、図の左端のサブ領域３３Ａ及び左から３番目のサブ
領域３３ＣでノンドープのＡｌＧａＡｓ、左から２番目
のサブ領域３３Ｂ及び右端のサブ領域３３Ｄでｎ+ 型Ｇ
ａＡｓとなるワード線層４１が形成される。
向に並んだ４つのサブ領域３３Ａ〜３３Ｄに分割したと
き、図の左端のサブ領域３３Ａ及び左から３番目のサブ
領域３３ＣでノンドープのＡｌＧａＡｓ、左から２番目
のサブ領域３３Ｂ及び右端のサブ領域３３Ｄでｎ+ 型Ｇ
ａＡｓとなるワード線層４１が形成される。
【００５０】図５Ｂ〜図５Ｆに示す工程では、図５Ａで
説明した工程の供給原料の組成変動シーケンス及び主サ
イクルの繰り返し回数を変えて、半導体層を順次形成す
る。図５Ｂに示すように、テラス領域３３の図の下半分
の領域では、従サイクルの供給原料の組成を変化させ
ず、サブ領域３３Ａ〜３３ＤにノンドープのＡｌＧａＡ
ｓ層を堆積し、上半分の領域では、従サイクル中の供給
原料の組成を変化させて、サブ領域３３Ａ及び３３Ｃに
ノンドープのＡｌＧａＡｓ層、サブ領域３３Ｂ及び３３
ＤにＢｅがドープされた不純物濃度１×１０19ｃｍ-3の
ｐ+ 型のＡｌＧａＡｓ層を堆積する。これらの半導体層
の厚さを５０ｎｍとする。高抵抗のノンドープＡｌＧａ
Ａｓ層の中に島状にｐ+ 型のＡｌＧａＡｓ層が配置され
た下部エミッタ層４２が形成される。
説明した工程の供給原料の組成変動シーケンス及び主サ
イクルの繰り返し回数を変えて、半導体層を順次形成す
る。図５Ｂに示すように、テラス領域３３の図の下半分
の領域では、従サイクルの供給原料の組成を変化させ
ず、サブ領域３３Ａ〜３３ＤにノンドープのＡｌＧａＡ
ｓ層を堆積し、上半分の領域では、従サイクル中の供給
原料の組成を変化させて、サブ領域３３Ａ及び３３Ｃに
ノンドープのＡｌＧａＡｓ層、サブ領域３３Ｂ及び３３
ＤにＢｅがドープされた不純物濃度１×１０19ｃｍ-3の
ｐ+ 型のＡｌＧａＡｓ層を堆積する。これらの半導体層
の厚さを５０ｎｍとする。高抵抗のノンドープＡｌＧａ
Ａｓ層の中に島状にｐ+ 型のＡｌＧａＡｓ層が配置され
た下部エミッタ層４２が形成される。
【００５１】図５Ｃに示すように、テラス領域３３の図
の下半分の領域に、ノンドープのＡｌＧａＡｓ層を堆積
し、上半分の領域では、サブ領域３３Ａ及び３３Ｃにノ
ンドープのＡｌＧａＡｓ層、サブ領域３３Ｂ及び３３Ｄ
にＳｉがドープされた不純物濃度５×１０18ｃｍ-3のｎ
+ 型のＡｌＧａＡｓ層を堆積する。これらの半導体層の
厚さを５０ｎｍとする。高抵抗のノンドープＡｌＧａＡ
ｓ層の中に島状にｎ+型のＡｌＧａＡｓ層が配置された
上部エミッタ層４３が形成される。
の下半分の領域に、ノンドープのＡｌＧａＡｓ層を堆積
し、上半分の領域では、サブ領域３３Ａ及び３３Ｃにノ
ンドープのＡｌＧａＡｓ層、サブ領域３３Ｂ及び３３Ｄ
にＳｉがドープされた不純物濃度５×１０18ｃｍ-3のｎ
+ 型のＡｌＧａＡｓ層を堆積する。これらの半導体層の
厚さを５０ｎｍとする。高抵抗のノンドープＡｌＧａＡ
ｓ層の中に島状にｎ+型のＡｌＧａＡｓ層が配置された
上部エミッタ層４３が形成される。
【００５２】図５Ｄに示すように、テラス領域３３の図
の下半分の領域に、ノンドープのＡｌＧａＡｓ層を堆積
し、上半分の領域では、サブ領域３３Ａにノンドープの
ＡｌＧａＡｓ層、サブ領域３３Ｂ〜３３ＤにＢｅがドー
プされた不純物濃度１×１０ 19ｃｍ-3のｐ+ 型のＧａＡ
ｓ層を堆積する。これらの半導体層の厚さを７０ｎｍと
する。高抵抗のノンドープＡｌＧａＡｓ層の中に島状に
ｐ+ 型のＧａＡｓ層が配置されたベース層４４が形成さ
れる。
の下半分の領域に、ノンドープのＡｌＧａＡｓ層を堆積
し、上半分の領域では、サブ領域３３Ａにノンドープの
ＡｌＧａＡｓ層、サブ領域３３Ｂ〜３３ＤにＢｅがドー
プされた不純物濃度１×１０ 19ｃｍ-3のｐ+ 型のＧａＡ
ｓ層を堆積する。これらの半導体層の厚さを７０ｎｍと
する。高抵抗のノンドープＡｌＧａＡｓ層の中に島状に
ｐ+ 型のＧａＡｓ層が配置されたベース層４４が形成さ
れる。
【００５３】図５Ｅに示すように、テラス領域３３の図
の下半分の領域に、ノンドープのＡｌＧａＡｓ層を堆積
し、上半分の領域では、サブ領域３３Ａにノンドープの
ＡｌＧａＡｓ層、サブ領域３３Ｂ〜３３ＤにＳｉがドー
プされた不純物濃度１×１０ 17ｃｍ-3のｎ型のＧａＡｓ
層を堆積する。これらの半導体層の厚さを４００ｎｍと
する。高抵抗のノンドープＡｌＧａＡｓ層の中に島状に
ｎ型のＧａＡｓ層が配置されたコレクタ層４５が形成さ
れる。
の下半分の領域に、ノンドープのＡｌＧａＡｓ層を堆積
し、上半分の領域では、サブ領域３３Ａにノンドープの
ＡｌＧａＡｓ層、サブ領域３３Ｂ〜３３ＤにＳｉがドー
プされた不純物濃度１×１０ 17ｃｍ-3のｎ型のＧａＡｓ
層を堆積する。これらの半導体層の厚さを４００ｎｍと
する。高抵抗のノンドープＡｌＧａＡｓ層の中に島状に
ｎ型のＧａＡｓ層が配置されたコレクタ層４５が形成さ
れる。
【００５４】図５Ｆに示すように、テラス領域３３の図
の下半分の領域に、ノンドープのＡｌＧａＡｓ層を堆積
し、上半分の領域に、Ｓｉがドープされた不純物濃度５
×１０18ｃｍ-3のｎ+ 型のＧａＡｓ層を堆積する。これ
らの半導体層の厚さを４００ｎｍとする。ステップ３０
に平行な方向に延在する高抵抗のＡｌＧａＡｓ帯状領域
とｎ+ 型のＧａＡｓ帯状領域が交互に配置されたサブコ
レクタ層４６が形成される。
の下半分の領域に、ノンドープのＡｌＧａＡｓ層を堆積
し、上半分の領域に、Ｓｉがドープされた不純物濃度５
×１０18ｃｍ-3のｎ+ 型のＧａＡｓ層を堆積する。これ
らの半導体層の厚さを４００ｎｍとする。ステップ３０
に平行な方向に延在する高抵抗のＡｌＧａＡｓ帯状領域
とｎ+ 型のＧａＡｓ帯状領域が交互に配置されたサブコ
レクタ層４６が形成される。
【００５５】図６は、図５Ｆに示す一点鎖線Ａ６−Ａ６
における断面図を示す。半絶縁性のＧａＡｓ基板４０の
上に、ワード線層４１、下部エミッタ層４２、上部エミ
ッタ層４３、ベース層４４、コレクタ層４５、及びサブ
コレクタ層４６がこの順番に積層されている。各層の構
成は、図３に示すＭＥ−ＨＢＴと同様である。図３で
は、サブコレクタ層２６の上に配線層２７が形成されて
いるが、図６では配線層２７が形成されておらず、サブ
コレクタ層４６が配線層を兼ねている。
における断面図を示す。半絶縁性のＧａＡｓ基板４０の
上に、ワード線層４１、下部エミッタ層４２、上部エミ
ッタ層４３、ベース層４４、コレクタ層４５、及びサブ
コレクタ層４６がこの順番に積層されている。各層の構
成は、図３に示すＭＥ−ＨＢＴと同様である。図３で
は、サブコレクタ層２６の上に配線層２７が形成されて
いるが、図６では配線層２７が形成されておらず、サブ
コレクタ層４６が配線層を兼ねている。
【００５６】図３の場合には、紙面に垂直な方向に関し
てはポリイミドによって素子分離されていたが、図６の
場合には、図の横方向及び紙面に垂直な方向の２方向に
関して、高抵抗のＡｌＧａＡｓ領域で素子分離されてい
る。このように、供給原料の組成変動シーケンスを周期
的に変化させながら、キンクを核として半導体層を成長
させることにより、フォトリソグラフィ及びエッチング
を行うことなく、エピタキシャル成長可能な所望の組成
の半導体領域を基板面内の２方向に関して所望の位置に
配置することが可能になる。２方向に関して帯状の高抵
抗領域を周期的に配置することにより、素子分離及び配
線間の分離を行うことができる。
てはポリイミドによって素子分離されていたが、図６の
場合には、図の横方向及び紙面に垂直な方向の２方向に
関して、高抵抗のＡｌＧａＡｓ領域で素子分離されてい
る。このように、供給原料の組成変動シーケンスを周期
的に変化させながら、キンクを核として半導体層を成長
させることにより、フォトリソグラフィ及びエッチング
を行うことなく、エピタキシャル成長可能な所望の組成
の半導体領域を基板面内の２方向に関して所望の位置に
配置することが可能になる。２方向に関して帯状の高抵
抗領域を周期的に配置することにより、素子分離及び配
線間の分離を行うことができる。
【００５７】図７は、第２の実施例の変形例による半導
体装置の作製方法を示す。第２の実施例では、図５Ａに
示すように、ｎ+ 型ＧａＡｓ帯状領域からなるワード線
がステップ３０と交差する方向に延在し、図５Ｆに示す
ようにｎ+ 型ＧａＡｓ帯状領域からなるビット線がステ
ップ３０に平行な方向に延在する場合を説明した。図７
に示す変形例では、これとは逆にワード線がステップに
平行な方向に延在し、ビット線がステップに交差する方
向に延在する。
体装置の作製方法を示す。第２の実施例では、図５Ａに
示すように、ｎ+ 型ＧａＡｓ帯状領域からなるワード線
がステップ３０と交差する方向に延在し、図５Ｆに示す
ようにｎ+ 型ＧａＡｓ帯状領域からなるビット線がステ
ップ３０に平行な方向に延在する場合を説明した。図７
に示す変形例では、これとは逆にワード線がステップに
平行な方向に延在し、ビット線がステップに交差する方
向に延在する。
【００５８】図７Ａ〜７Ｆは、それぞれ第２の実施例の
図５Ａ〜５Ｆに対応する平面図である。図７Ａ〜７Ｆに
示す各層とも、それぞれ図５Ａ〜５Ｆに示す層の半導体
領域の配置パターンを基板面内において約９０°回転し
たパターンと同様の配置とされている。図７Ａ〜７Ｆに
示す変形例においても、フォトリソグラフィ及びエッチ
ングを行うことなく、ワード線及びビット線を交差さ
せ、交差箇所にＭＥ−ＨＢＴを形成することができる。
図５Ａ〜５Ｆに対応する平面図である。図７Ａ〜７Ｆに
示す各層とも、それぞれ図５Ａ〜５Ｆに示す層の半導体
領域の配置パターンを基板面内において約９０°回転し
たパターンと同様の配置とされている。図７Ａ〜７Ｆに
示す変形例においても、フォトリソグラフィ及びエッチ
ングを行うことなく、ワード線及びビット線を交差さ
せ、交差箇所にＭＥ−ＨＢＴを形成することができる。
【００５９】上記第１及び第２の実施例では、相互に交
差する方向にワード線とビット線を配置し、その交差箇
所にＭＥ−ＨＢＴを形成した半導体メモリを作製する場
合を説明したが、その他の半導体装置を作製することも
可能である。
差する方向にワード線とビット線を配置し、その交差箇
所にＭＥ−ＨＢＴを形成した半導体メモリを作製する場
合を説明したが、その他の半導体装置を作製することも
可能である。
【００６０】また、上記実施例では、ＧａＡｓ基板上に
ＧａＡｓとＡｌＧａＡｓを堆積する場合を説明したが、
ステップ上の一点もしくはキンクを成長核としてモノレ
イヤごとに成長する性質を有する他の半導体材料を用い
てもよい。
ＧａＡｓとＡｌＧａＡｓを堆積する場合を説明したが、
ステップ上の一点もしくはキンクを成長核としてモノレ
イヤごとに成長する性質を有する他の半導体材料を用い
てもよい。
【００６１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００６２】
【発明の効果】以上説明したように、本発明によれば、
ステップ上のある点もしくはキンクを核として半導体層
をモノレイヤごとに成長させ、成長時に供給原料の組成
を変化させることにより、エピタキシャル成長可能な所
望の組成の半導体領域を基板面内の所望の位置に配置す
ることができる。高抵抗の帯状の半導体領域を周期的に
配置することにより、フォトリソグラフィとエッチング
を行うことなく、素子分離、配線間の分離を行うことが
可能になる。
ステップ上のある点もしくはキンクを核として半導体層
をモノレイヤごとに成長させ、成長時に供給原料の組成
を変化させることにより、エピタキシャル成長可能な所
望の組成の半導体領域を基板面内の所望の位置に配置す
ることができる。高抵抗の帯状の半導体領域を周期的に
配置することにより、フォトリソグラフィとエッチング
を行うことなく、素子分離、配線間の分離を行うことが
可能になる。
【図１】本発明の第１の実施例による半導体層の成長の
原理を説明するための、基板の平面図及び断面図であ
る。
原理を説明するための、基板の平面図及び断面図であ
る。
【図２】本発明の第１の実施例による半導体装置の作製
方法を説明するための、基板の平面図である。
方法を説明するための、基板の平面図である。
【図３】本発明の第１の実施例による半導体装置の作製
方法で作製したＭＥ−ＨＢＴの断面図である。
方法で作製したＭＥ−ＨＢＴの断面図である。
【図４】本発明の第２の実施例による半導体層の成長の
原理を説明するための、基板の平面図である。
原理を説明するための、基板の平面図である。
【図５】本発明の第２の実施例による半導体装置の作製
方法を説明するための、基板の平面図である。
方法を説明するための、基板の平面図である。
【図６】本発明の第２の実施例による半導体装置の作製
方法で作製したＭＥ−ＨＢＴの断面図である。
方法で作製したＭＥ−ＨＢＴの断面図である。
【図７】本発明の第２の実施例の変形例による半導体装
置の作製方法を説明するための、基板の平面図である。
置の作製方法を説明するための、基板の平面図である。
１０、３０ ステップ
１１、３１ テラス
１２、３３ テラス領域
１３ レジストパターン
１４ 溝
２１、４１ ワード線層
２１Ａ、２１Ｂ ワード線
２２、４２ 下部エミッタ層
２２Ａ、２２Ｂ 下部エミッタ領域
２３、４３ 上部エミッタ層
２３Ａ、２３Ｂ 上部エミッタ領域
２４、４４ ベース層
２４Ａ ベース領域
２５、４５ コレクタ層
２５Ａ コレクタ領域
２６、４６ サブコレクタ層
２６Ａ サブコレクタ領域
２７ 配線層
２７Ａ 配線
３２ キンク
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭62−273791（ＪＰ，Ａ)
特開 平３−231466（ＪＰ，Ａ)
特開 平３−231465（ＪＰ，Ａ)
特開 平９−289307（ＪＰ，Ａ)
特開 平３−34594（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/203,21/205
H01L 21/331,29/06
H01L 29/70 - 29/739
Claims (9)
- 【請求項１】 モノレイヤの高さを持ち、かつ一方向に
延在する複数のステップが形成された半導体表面を有す
るオフ基板と、 前記オフ基板の半導体表面上に半導体材料により形成さ
れ、複数の帯状導電性領域と帯状高抵抗領域とが縞模様
状に配置され、各縞が前記ステップの延在する方向と平
行な方向に延在し、該帯状導電性領域と帯状高抵抗領域
とが共に下地表面の原子配列を引き継いで形成されてい
る配線層と、 前記配線層の上に形成され、前記帯状導電性領域と電気
的に接続され、かつ前記帯状導電性領域の原子配列を引
き継いで形成されている半導体領域を含む半導体素子と
を有する半導体集積回路装置。 - 【請求項２】 さらに、前記半導体素子の上に形成さ
れ、前記帯状導電性領域と交差する方向に延在し、相互
に平行に配置された複数の上部配線を有し、 前記半導体素子が、前記導電性領域と上部配線との交差
箇所に対応して設けられ、各半導体素子が、対応する上
部配線に電気的に接続されており、 さらに、前記上部配線の延在する方向に並んだ２つの半
導体素子の間に形成され、半導体素子間を電気的に分離
する高抵抗の半導体からなる素子分離領域であって、下
地表面及びその両側の２つの半導体素子を構成する半導
体領域の結晶配列を引き継いで形成されている前記素子
分離領域を有する請求項１に記載の半導体集積回路装
置。 - 【請求項３】 前記半導体素子が、 前記複数の帯状導電性領域のうち相互に隣り合う２本の
帯状導電性領域にそれぞれ接続され、第１導電型の半導
体からなる第１及び第２の下部エミッタ領域と、 前記第１及び第２の下部エミッタ領域の上にそれぞれエ
ピタキシャルに形成され、前記第１導電型と逆の第２導
電型の半導体からなる第１及び第２の上部エミッタ領域
と、 前記第１の下部エミッタ領域と第２の下部エミッタ領域
との間、及び前記第１の上部エミッタ領域と第２の上部
エミッタ領域との間に形成され、高抵抗の半導体からな
るエミッタ分離領域であって、その下の前記高抵抗領
域、前記第１及び第２の下部エミッタ領域、及び前記第
１及び第２の上部エミッタ領域の結晶配列を引き継いで
形成されている前記エミッタ分離領域と、 前記第１及び第２の上部エミッタ領域、及び前記エミッ
タ分離領域の上に形成され、前記第１及び第２の上部エ
ミッタ領域を相互に接続する第１導電型の半導体からな
るベース領域と、 前記ベース領域の上に形成された第２導電型の半導体か
らなるコレクタ領域とを有し、前記コレクタ領域が前記
上部配線に電気的に接続されている請求項２に記載の半
導体集積回路装置。 - 【請求項４】 モノレイヤの高さを持ち、かつ一方向に
延在する複数のステップが形成された半導体表面を有す
るオフ基板を準備する工程と、 前記オフ基板の半導体表面上に、前記一方向に延在する
帯状高抵抗領域と帯状導電性領域とが、前記一方向に直
交する方向に関して交互に配置されたモノレイヤを堆積
し、この上に同一パターンのモノレイヤを積層してワー
ド線層を形成する工程と、 前記ワード線層の上に、該ワード線層の帯状高抵抗領域
上で高抵抗になり、ワード線層の帯状導電性領域上で第
１導電型の半導体領域になるようにモノレイヤを堆積
し、この上に同一パターンのモノレイヤを積層して下部
エミッタ層を形成する工程と、 前記下部エミッタ層の上に、該下部エミッタ層の高抵抗
領域上で高抵抗になり、該下部エミッタ層の第１導電型
の半導体領域上で第１導電型と反対の第２導電型の半導
体領域になるようにモノレイヤを堆積し、この上に同一
パターンのモノレイヤを積層して上部エミッタ層を形成
する工程と、 前記上部エミッタ層の上に、該上部エミッタ層の高抵抗
領域の１つおきの領域上で高抵抗になり、その他の領域
上で第１導電型の半導体領域になるようにモノレイヤを
堆積し、この上に同一パターンのモノレイヤを積層して
ベース層を形成する工程と、 前記ベース層の上に、該ベース層の高抵抗領域上で高抵
抗になり、該ベース層の第１導電型の半導体領域上で第
２導電型の半導体領域になるようにモノレイヤを堆積
し、この上に同一パターンのモノレイヤを積層してコレ
クタ層を形成する工程と、 前記コレクタ層の上に、全面に、該コレクタ層とオーミ
ックに接続される導電層を形成する工程とを有する半導
体装置の製造方法。 - 【請求項５】 さらに、前記一方向に交差する方向に延
在し、前記導電層の上面から前記上部エミッタ層の下面
まで達する複数の溝を形成する工程を含む請求項４に記
載の半導体装置の製造方法。 - 【請求項６】 モノレイヤの高さを持ちかつ第１の方向
に延在する複数のステップ、及び前記第１の方向と交差
する第２の方向に延在する仮想的な複数の直線と前記ス
テップとの交差箇所にキンクが形成された半導体表面を
有するオフ基板と、 前記オフ基板の半導体表面上に半導体材料により形成さ
れ、複数の帯状導電性領域と帯状高抵抗領域とが縞模様
状に配置され、各縞が前記第１の方向に延在し、帯状導
電性領域と帯状高抵抗領域とが共に下地表面の原子配列
を引き継いで形成されている第１の配線層と、 前記オフ基板の半導体表面上に半導体材料により形成さ
れ、複数の帯状導電性領域と帯状高抵抗領域とが縞模様
状に配置され、各縞が前記第２の方向に延在し、帯状導
電性領域と帯状高抵抗領域とが共に下地表面の原子配列
を引き継いで形成されている第２の配線層と、 前記第１の配線層と第２の配線層との間に、かつ前記第
１の配線層の帯状導電性領域と前記第２の配線層の帯状
導電性領域との交差箇所に対応して形成され、前記第１
及び第２の配線層の対応する帯状導電性領域と電気的に
接続された複数の半導体素子と、 前記第１の配線層と第２の配線層との間に、かつ相互に
隣り合う２つの半導体素子の間に形成された高抵抗の半
導体材料からなる素子分離領域であって、下地表面及び
前記半導体素子を構成する半導体領域の結晶配列を引き
継いで形成されている前記素子分離領域とを有する半導
体集積回路装置。 - 【請求項７】 前記半導体素子が、 前記第１の配線層の複数の帯状導電性領域のうち相互に
隣り合う２本の帯状導電性領域にそれぞれ接続され、第
１導電型の半導体からなる第１及び第２の下部エミッタ
領域と、 前記第１及び第２の下部エミッタ領域に連続してそれぞ
れ第１及び第２の下部エミッタ領域の原子配列を引き継
いで形成され、前記第１導電型と逆の第２導電型の半導
体からなる第１及び第２の上部エミッタ領域と、 前記第１の下部エミッタ領域と第２の下部エミッタ領域
との間、及び前記第１の上部エミッタ領域と第２の上部
エミッタ領域との間に形成され、高抵抗の半導体からな
るエミッタ分離領域であって、下地表面、前記第１及び
第２の下部エミッタ領域、及び前記第１及び第２の上部
エミッタ領域の結晶配列を引き継いで形成されている前
記エミッタ分離領域と、 前記第１及び第２の上部エミッタ領域、及び前記エミッ
タ分離領域に連続し、これらの領域の原子配列を引き継
いで形成され、前記第１の上部エミッタ領域と第２の上
部エミッタ領域とを接続する第１導電型の半導体からな
るベース領域と、 前記ベース領域に連続し、前記ベース領域の原子配列を
引き継いで形成された第２導電型の半導体からなるコレ
クタ領域とを有し、前記コレクタ領域が前記第２の配線
層の帯状導電性領域に電気的に接続されている請求項６
に記載の半導体集積回路装置。 - 【請求項８】 モノレイヤの高さを持ちかつ第１の方向
に延在する複数のステップ、及び前記第１の方向と交差
する第２の方向に延在する仮想的な複数の直線と前記ス
テップとの交差箇所にキンクが形成された半導体表面を
有するオフ基板を準備する工程と、 前記オフ基板の半導体表面領域を、少なくとも１つのキ
ンクを１つの頂点とし、前記第１及び第２の方向のうち
いずれか一方の方向に平行な１対の辺及び他方の方向に
平行な他の１対の辺により画定される平行四辺形領域内
を、前記一方の方向に関して４分割し、前記他方の方向
に関して２分割して８個の領域を画定し、前記一方の方
向に並んだ２組の４領域のうち一方の組の４領域を端か
ら順番に第１、第２、第３及び第４領域とし、他方の組
の４領域を、前記第１、第２、第３及び第４領域に対応
して第５、第６、第７及び第８領域としたとき、前記第
１、第３、第５及び第７領域において高抵抗になり、前
記第２、第４、第６及び第８領域において導電性領域に
なるモノレイヤを堆積し、この上に同一パターンのモノ
レイヤを積層してワード線層を形成する工程と、 前記第２及び第４領域において第１導電型の半導体領域
になり、前記第１、第３及び第５〜第８領域において高
抵抗領域になるモノレイヤを堆積し、この上に同一パタ
ーンのモノレイヤを積層して下部エミッタ層を形成する
工程と、 前記第２及び第４領域において第１導電型とは逆の第２
導電型の半導体領域になり、前記第１、第３及び第５〜
第８領域において高抵抗領域になるモノレイヤを堆積
し、この上に同一パターンのモノレイヤを積層して上部
エミッタ層を形成する工程と、 前記第２〜第４領域において、第１導電型の半導体領域
になり、前記第１及び第５〜第８領域において高抵抗領
域になるモノレイヤを堆積し、この上に同一パターンの
モノレイヤを積層してベース層を形成する工程と、 前記第２〜第４領域において、第２導電型の半導体領域
になり、前記第１及び第５〜第８領域において高抵抗領
域になるモノレイヤを堆積し、この上に同一パターンの
モノレイヤを積層してコレクタ層を形成する工程と、 前記第１〜第４領域において第２導電型の半導体領域に
なり、前記第５〜第８領域において高抵抗領域になるモ
ノレイヤを堆積し、この上に同一パターンのモノレイヤ
を積層してビット線層を形成する工程とを含む半導体装
置の製造方法。 - 【請求項９】 モノレイヤの高さを持ちかつ第１の方向
に延在する複数のステップ、及び前記第１の方向と交差
する第２の方向に延在する仮想的な複数の直線と前記ス
テップとの交差箇所にキンクが形成された半導体表面を
有するオフ基板を準備する工程と、 前記オフ基板の半導体表面領域を、少なくとも１つのキ
ンクを１つの頂点とし、前記第１及び第２の方向のうち
いずれか一方の方向に平行な１対の辺及び他方の方向に
平行な他の１対の辺により画定される平行四辺形領域内
を、前記一方の方向に関して４分割し、前記他方の方向
に関して２分割して８個の領域を画定し、前記一方の方
向に並んだ２組の４領域のうち一方の組の４領域を端か
ら順番に第１、第２、第３及び第４領域とし、他方の組
の４領域を、前記第１、第２、第３及び第４領域に対応
して第５、第６、第７及び第８領域としたとき、前記第
１〜第４領域において第１導電型の半導体領域になり、
前記第５〜第８領域において高抵抗領域になるモノレイ
ヤを堆積し、この上に同一パターンのモノレイヤを積層
してビット線層を形成する工程と、 前記第２〜第４領域において、第１導電型の半導体領域
になり、前記第１及び第５〜第８領域において高抵抗領
域になるモノレイヤを堆積し、この上に同一パターンの
モノレイヤを積層してコレクタ層を形成する工程と、 前記第２〜第４領域において、第１導電型とは逆の第２
導電型の半導体領域になり、前記第１及び第５〜第８領
域において高抵抗領域になるモノレイヤを堆積し、この
上に同一パターンのモノレイヤを積層してベース層を形
成する工程と、 前記第２及び第４領域において第１導電型の半導体領域
になり、前記第１、第３及び第５〜第８領域において高
抵抗領域になるモノレイヤを堆積し、この上に同一パタ
ーンのモノレイヤを積層して下部エミッタ層を形成する
工程と、 前記第２及び第４領域において第２導電型の半導体領域
になり、前記第１、第３及び第５〜第８領域において高
抵抗領域になるモノレイヤを堆積し、この上に同一パタ
ーンのモノレイヤを積層して上部エミッタ層を形成する
工程と、 前記第１、第３、第５及び第７領域において高抵抗にな
り、前記第２、第４、第６及び第８領域において導電性
領域になるモノレイヤを堆積し、この上に同一パターン
のモノレイヤを積層してワード線層を形成する工程とを
含む半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09873496A JP3529938B2 (ja) | 1996-04-19 | 1996-04-19 | 半導体集積回路装置及び半導体装置の製造方法 |
| US08/720,175 US5705408A (en) | 1996-04-19 | 1996-09-25 | Method for forming semiconductor integrated circuit using monolayer epitaxial growth |
| US08/936,629 US5905297A (en) | 1996-04-19 | 1997-09-23 | Semiconductor integrated circuit using monolayer epitaxial growth |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09873496A JP3529938B2 (ja) | 1996-04-19 | 1996-04-19 | 半導体集積回路装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09289169A JPH09289169A (ja) | 1997-11-04 |
| JP3529938B2 true JP3529938B2 (ja) | 2004-05-24 |
Family
ID=14227750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09873496A Expired - Lifetime JP3529938B2 (ja) | 1996-04-19 | 1996-04-19 | 半導体集積回路装置及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5705408A (ja) |
| JP (1) | JP3529938B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6511867B2 (en) * | 2001-06-30 | 2003-01-28 | Ovonyx, Inc. | Utilizing atomic layer deposition for programmable device |
| JP3807342B2 (ja) * | 2002-04-25 | 2006-08-09 | 三菱電機株式会社 | デジタル信号符号化装置、デジタル信号復号装置、デジタル信号算術符号化方法、およびデジタル信号算術復号方法 |
| TW587305B (en) * | 2003-05-30 | 2004-05-11 | Nanya Technology Corp | A method for controlling the upper width of a trench |
| US6958486B2 (en) * | 2003-06-26 | 2005-10-25 | Rj Mears, Llc | Semiconductor device including band-engineered superlattice |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5361720A (en) * | 1988-04-22 | 1994-11-08 | British Technology Group Ltd. | Epitaxial deposition |
| JPH03290975A (ja) * | 1990-04-09 | 1991-12-20 | Fujitsu Ltd | 縦型半導体装置 |
| US5049951A (en) * | 1990-12-20 | 1991-09-17 | Motorola, Inc. | Superlattice field effect transistor with monolayer confinement |
| JP3190091B2 (ja) * | 1992-02-21 | 2001-07-16 | 富士通株式会社 | 記憶装置とその情報読み出し方法および情報書き込み方法 |
| US5436468A (en) * | 1992-03-17 | 1995-07-25 | Fujitsu Limited | Ordered mixed crystal semiconductor superlattice device |
-
1996
- 1996-04-19 JP JP09873496A patent/JP3529938B2/ja not_active Expired - Lifetime
- 1996-09-25 US US08/720,175 patent/US5705408A/en not_active Expired - Lifetime
-
1997
- 1997-09-23 US US08/936,629 patent/US5905297A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09289169A (ja) | 1997-11-04 |
| US5905297A (en) | 1999-05-18 |
| US5705408A (en) | 1998-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3319472B2 (ja) | 半導体装置とその製造方法 | |
| JP3695905B2 (ja) | 半導体装置 | |
| EP1609176A2 (en) | Method and systems for single- or multi-period edge definition lithography | |
| JPH03225725A (ja) | 微小真空管及びその製造方法 | |
| KR20010091919A (ko) | 켄틸레버 베이스를 지닌 초고속 헤테로 접합 양극성트랜지스터 | |
| JP3529938B2 (ja) | 半導体集積回路装置及び半導体装置の製造方法 | |
| US20060276043A1 (en) | Method and systems for single- or multi-period edge definition lithography | |
| JP4288852B2 (ja) | バイポーラトランジスタの製造方法 | |
| EP0036501B1 (en) | Semiconductor inversion layer transistor | |
| JP2003133326A (ja) | 下面結晶方向選択エッチングを利用した素子の寄生キャパシタンス削減方法 | |
| JP2687519B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09289307A (ja) | 共鳴ホットエレクトロントランジスタを用いた半導体集積回路装置及びその製造方法 | |
| JP3873833B2 (ja) | ヘテロ接合バイポーラトランジスタ、及びヘテロ接合バイポーラトランジスタを製造する方法 | |
| JP2748925B2 (ja) | バイポーラトランジスタ及びその製造方法 | |
| JPH0496274A (ja) | 高速半導体装置 | |
| JPH02294074A (ja) | 半導体装置及びその製造方法 | |
| JP4934905B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0620039B2 (ja) | 半導体装置の製法 | |
| US11362201B1 (en) | Heterojunction bipolar transistors with undercut extrinsic base regions | |
| JPH05198587A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH07507659A (ja) | カンタムワイヤーの製作方法 | |
| JP2003124223A (ja) | 化合物半導体バイポーラトランジスタ及びその製造方法 | |
| JPH04251934A (ja) | 半導体装置 | |
| JP2615657B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH0233918A (ja) | 三次元素子製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031202 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040224 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040226 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080305 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120305 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 9 |