JP2748925B2 - バイポーラトランジスタ及びその製造方法 - Google Patents
バイポーラトランジスタ及びその製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタ及びその製造方法に関する。
ジスタ及びその製造方法に関する。
【０００２】
【従来の技術】バイポーラトランジスタの構造と、バイ
ポーラトランジスタを製造する方法は、種々知られてい
る。例えば特開昭６３−１８８９６８号公報、特開昭６
３−１８８９６９号公報および特開平３−９７２３０号
公報に開示されるような本発明と関連が深い化合物半導
体を主に使用するヘテロジャンクションバイポーラトラ
ンジスタの一般的な断面構造の例は、図３の図示の通り
であり、その製造工程は、まずＧａＡｓ基板１１上にエ
ピタキシャル工程を利用してｎ+ ＧａＡｓサブコレクタ
層１２、ｎ- ＧａＡｓコレクタ層１３、ｐ+ ＧａＡｓベ
ース層１４、ｎ-ＧａＡｓエミッタ層１５、ｎ+ ＧａＡ
ｓエミッタキャップ層１６を順次に成長させる。このよ
うにした後、電極となるメタルをデポジションしパター
ニングしてエミッタ電極１７を形成し、次にｎ+ ＧａＡ
ｓエミッタキャップ層１６とｎ- ＧａＡｓエミッタ層１
５をパターニングしてエミッタ部分を形成する。次は、
ベース電極用のメタルをデポジションしパターニングし
てベース電極１８を形成し、続いてベース層１４を食刻
してベース部分を形成し、同時にコレクタ層１３をベー
ス部分と同一形状に食刻する。そして、電極用金属をデ
ポジションしパターニングしてサブコレクタ層１２上に
コレクタ電極１９を形成し、最後にサブコレクタ層１２
を所定パターンに食刻する。
ポーラトランジスタを製造する方法は、種々知られてい
る。例えば特開昭６３−１８８９６８号公報、特開昭６
３−１８８９６９号公報および特開平３−９７２３０号
公報に開示されるような本発明と関連が深い化合物半導
体を主に使用するヘテロジャンクションバイポーラトラ
ンジスタの一般的な断面構造の例は、図３の図示の通り
であり、その製造工程は、まずＧａＡｓ基板１１上にエ
ピタキシャル工程を利用してｎ+ ＧａＡｓサブコレクタ
層１２、ｎ- ＧａＡｓコレクタ層１３、ｐ+ ＧａＡｓベ
ース層１４、ｎ-ＧａＡｓエミッタ層１５、ｎ+ ＧａＡ
ｓエミッタキャップ層１６を順次に成長させる。このよ
うにした後、電極となるメタルをデポジションしパター
ニングしてエミッタ電極１７を形成し、次にｎ+ ＧａＡ
ｓエミッタキャップ層１６とｎ- ＧａＡｓエミッタ層１
５をパターニングしてエミッタ部分を形成する。次は、
ベース電極用のメタルをデポジションしパターニングし
てベース電極１８を形成し、続いてベース層１４を食刻
してベース部分を形成し、同時にコレクタ層１３をベー
ス部分と同一形状に食刻する。そして、電極用金属をデ
ポジションしパターニングしてサブコレクタ層１２上に
コレクタ電極１９を形成し、最後にサブコレクタ層１２
を所定パターンに食刻する。
【０００３】素子の動作速度を向上させるためには、ベ
ース層の厚さを薄くし、かつエミッタの面積を減らすべ
きであるが、上記方法では、エミッタ電極１７とベース
電極１８間が小さく、かつベース層１４が薄くて、エミ
ッタキャップ層１６およびエミッタ層１５を食刻する
時、ベース層１４が損傷を受ける恐れが多く、工程が難
しくなる。
ース層の厚さを薄くし、かつエミッタの面積を減らすべ
きであるが、上記方法では、エミッタ電極１７とベース
電極１８間が小さく、かつベース層１４が薄くて、エミ
ッタキャップ層１６およびエミッタ層１５を食刻する
時、ベース層１４が損傷を受ける恐れが多く、工程が難
しくなる。
【０００４】これを解決するために、選択的エピタキシ
ャル工程を利用した技術が提案されたが、これは図４の
ような断面構造を有するものであって、製造工程は下記
の通りである。まず、基板１１上にエピタキシャル工程
を利用してサブコレクタ層１２、コレクタ層１３、ベー
ス層１４を順次に成長させる。その後、Ｓｉ3 Ｎ4 膜を
利用してエミッタ形成領域以外にエピタキシャルマスク
を形成し、その状態でエピタキシャル工程を行う。する
と、選択的エピタキシャルとなって、Ｓｉ3 Ｎ4 膜の上
にはエピタキシャル層が成長されず、Ｓｉ3 Ｎ4 膜がな
い部分、すなわちエミッタ形成領域にのみエミッタ層１
５とエミッタキャップ層１６が形成される。この時、Ｓ
ｉ3 Ｎ4 膜上に横方向の成長が行われて、図４に示すよ
うに、エミッタキャップ層１６には突出部（オーバーハ
ング部）が形成される。次は、Ｓｉ3 Ｎ4膜を食刻除去
した後、電極金属を蒸着させることにより、オーバーハ
ング部による分断を利用してエミッタ電極１７とベース
電極１８を同時に形成する。このようにした後、写真食
刻工程によって、ベース電極１８以外の部分にある電極
金属を除去し、さらにベース層１４およびコレクタ層１
３を所定パターンに食刻し、サブコレクタ層１２上にコ
レクタ電極１９を形成し、サブコレクタ層１２を所定パ
ターンに食刻する。
ャル工程を利用した技術が提案されたが、これは図４の
ような断面構造を有するものであって、製造工程は下記
の通りである。まず、基板１１上にエピタキシャル工程
を利用してサブコレクタ層１２、コレクタ層１３、ベー
ス層１４を順次に成長させる。その後、Ｓｉ3 Ｎ4 膜を
利用してエミッタ形成領域以外にエピタキシャルマスク
を形成し、その状態でエピタキシャル工程を行う。する
と、選択的エピタキシャルとなって、Ｓｉ3 Ｎ4 膜の上
にはエピタキシャル層が成長されず、Ｓｉ3 Ｎ4 膜がな
い部分、すなわちエミッタ形成領域にのみエミッタ層１
５とエミッタキャップ層１６が形成される。この時、Ｓ
ｉ3 Ｎ4 膜上に横方向の成長が行われて、図４に示すよ
うに、エミッタキャップ層１６には突出部（オーバーハ
ング部）が形成される。次は、Ｓｉ3 Ｎ4膜を食刻除去
した後、電極金属を蒸着させることにより、オーバーハ
ング部による分断を利用してエミッタ電極１７とベース
電極１８を同時に形成する。このようにした後、写真食
刻工程によって、ベース電極１８以外の部分にある電極
金属を除去し、さらにベース層１４およびコレクタ層１
３を所定パターンに食刻し、サブコレクタ層１２上にコ
レクタ電極１９を形成し、サブコレクタ層１２を所定パ
ターンに食刻する。
【０００５】このような方法によれば、第１のエピタキ
シャル工程でベース層１４まで成長させた後、Ｓｉ3 Ｎ
4 膜をマスクとする選択的エピタキシャル工程でエミッ
タ層１５とエミッタキャップ層１６をエミッタ領域部分
にのみ成長させるものであるから、エミッタの食刻工程
は不要となり、薄いベース層１４をエミッタの食刻工程
で損傷することを解決できる。また、Ｓｉ3 Ｎ4 膜を除
去した後、エミッタのオーバーハング部を利用して、エ
ミッタ電極１７とベース電極１８を同時に形成すること
ができる長所を有する。
シャル工程でベース層１４まで成長させた後、Ｓｉ3 Ｎ
4 膜をマスクとする選択的エピタキシャル工程でエミッ
タ層１５とエミッタキャップ層１６をエミッタ領域部分
にのみ成長させるものであるから、エミッタの食刻工程
は不要となり、薄いベース層１４をエミッタの食刻工程
で損傷することを解決できる。また、Ｓｉ3 Ｎ4 膜を除
去した後、エミッタのオーバーハング部を利用して、エ
ミッタ電極１７とベース電極１８を同時に形成すること
ができる長所を有する。
【０００６】
【発明が解決しようとする課題】しかるに、上記のよう
なバイポーラトランジスタの製造方法では、エミッタ・
ベース接合が非常に重要な部位であるが、この部位が工
程途中に露出されるので、接合特性が悪化する恐れがあ
り、さらには、エピタキシャル工程が２回実施されるの
で、工程が複雑になる問題点がある。さらに、エミッタ
の面積を小さくすることがあるが、その場合、エミッタ
の面積と同様にエミッタ電極１７の面積も小さくなっ
て、エミッタ電極１７とパッドまたは他の電極との接続
が難しくなるという問題点がある。
なバイポーラトランジスタの製造方法では、エミッタ・
ベース接合が非常に重要な部位であるが、この部位が工
程途中に露出されるので、接合特性が悪化する恐れがあ
り、さらには、エピタキシャル工程が２回実施されるの
で、工程が複雑になる問題点がある。さらに、エミッタ
の面積を小さくすることがあるが、その場合、エミッタ
の面積と同様にエミッタ電極１７の面積も小さくなっ
て、エミッタ電極１７とパッドまたは他の電極との接続
が難しくなるという問題点がある。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明のバイポーラトランジスタの構造は、基板
上に形成された絶縁層と、この絶縁層と隣接して、しか
もこの絶縁層との隣接部に傾斜面を有して前記基板上に
形成されたコレクタと、このコレクタの傾斜面および前
記コレクタの平坦な上面の一部に形成されたベースと、
前記コレクタの傾斜面に対応する部分の前記ベース上に
形成されたエミッタとを具備してなる。更に、コレクタ
は前記絶縁層より厚く形成され、前記ベースは、前記コ
レクタの傾斜面上には薄く、前記コレクタの上面の一部
には厚く形成され、前記エミッタと前記絶縁層上にはエ
ミッタ電極が形成され、前記厚く形成された部分のベー
ス上にはベース電極が形成され、前記ベースが形成され
ていない部分のコレクタ上面にはコレクタ電極が形成さ
れる。基板としては、ＧａＡｓ基板、ＩｎＰ基板、Ｇａ
Ｐ基板およびＳｉ基板のうちいずれか１つを選択して使
用する。
めに、本発明のバイポーラトランジスタの構造は、基板
上に形成された絶縁層と、この絶縁層と隣接して、しか
もこの絶縁層との隣接部に傾斜面を有して前記基板上に
形成されたコレクタと、このコレクタの傾斜面および前
記コレクタの平坦な上面の一部に形成されたベースと、
前記コレクタの傾斜面に対応する部分の前記ベース上に
形成されたエミッタとを具備してなる。更に、コレクタ
は前記絶縁層より厚く形成され、前記ベースは、前記コ
レクタの傾斜面上には薄く、前記コレクタの上面の一部
には厚く形成され、前記エミッタと前記絶縁層上にはエ
ミッタ電極が形成され、前記厚く形成された部分のベー
ス上にはベース電極が形成され、前記ベースが形成され
ていない部分のコレクタ上面にはコレクタ電極が形成さ
れる。基板としては、ＧａＡｓ基板、ＩｎＰ基板、Ｇａ
Ｐ基板およびＳｉ基板のうちいずれか１つを選択して使
用する。
【０００８】本発明の方法は、基板上に、該基板の結晶
方向と傾斜した角度を有してエピタキシャル成長遅延層
を形成する工程と、前記基板上に、前記成長遅延層に隣
接して、しかも成長遅延層との隣接部に傾斜面を有して
コレクタ層を形成する工程と、前記コレクタ層の傾斜面
上には薄く、前記コレクタ層の平坦な上面部には前記傾
斜面部分より厚くベース層を形成する工程と、前記ベー
ス層上にエミッタ層を形成する工程とを具備する。さら
に、導電電極物質をデポジションし、これをパターニン
グして、エミッタ層の傾斜面上にエミッタ電極を形成す
る工程と、前記エミッタ層を写真食刻してエミッタを形
成し、同時にベース層の上面を露出させ、さらに導電電
極物質をデポジションしパターニングして、エミッタ電
極と隣接したベース層上にベース電極を形成する工程
と、前記ベース層を写真食刻してベースを形成し、同時
にコレクタ層の上面を露出させ、さらに導電電極物質を
デポジションしパターニングしてコレクタ電極を形成す
る工程とを追加して具備する。
方向と傾斜した角度を有してエピタキシャル成長遅延層
を形成する工程と、前記基板上に、前記成長遅延層に隣
接して、しかも成長遅延層との隣接部に傾斜面を有して
コレクタ層を形成する工程と、前記コレクタ層の傾斜面
上には薄く、前記コレクタ層の平坦な上面部には前記傾
斜面部分より厚くベース層を形成する工程と、前記ベー
ス層上にエミッタ層を形成する工程とを具備する。さら
に、導電電極物質をデポジションし、これをパターニン
グして、エミッタ層の傾斜面上にエミッタ電極を形成す
る工程と、前記エミッタ層を写真食刻してエミッタを形
成し、同時にベース層の上面を露出させ、さらに導電電
極物質をデポジションしパターニングして、エミッタ電
極と隣接したベース層上にベース電極を形成する工程
と、前記ベース層を写真食刻してベースを形成し、同時
にコレクタ層の上面を露出させ、さらに導電電極物質を
デポジションしパターニングしてコレクタ電極を形成す
る工程とを追加して具備する。
【０００９】
【発明の実施の形態】次に添付図面を参照して本発明の
バイポーラトランジスタ及びその製造方法の実施の形態
を詳細に説明する。図２（ａ）に示ように、（１００）
基板３１上に、シリコン酸化膜やシリコン窒化膜でスト
ライプ形状にエピタキシャルマスク３２を形成する。こ
のとき、エピタキシャルマスク３２は基板３１の［１１
０］または［１１- ０］方向３３に対して一定の角度
α、例えば１０°〜４０°傾斜するようにする。このよ
うにすると、選択的エピタキシャル後の成長形態が異な
るようになる。すなわち、エピタキシャルマスク３２が
［１１０］方向に対して１０°〜４０°の角度を有する
場合、図２（ｂ）に示すように、エピタキシャル層３
５，３６が成長する時、エピタキシャルマスク３２の隣
接部においては、横方向には多く成長され、縦方向には
少し成長されて、エピタキシャル層３５，３６は傾斜し
た状態に形成される。その結果、傾斜面での成長厚さＴ
１は、縦方向の成長厚さＴ２より小さくなる。本発明で
はこの現象を利用する。
バイポーラトランジスタ及びその製造方法の実施の形態
を詳細に説明する。図２（ａ）に示ように、（１００）
基板３１上に、シリコン酸化膜やシリコン窒化膜でスト
ライプ形状にエピタキシャルマスク３２を形成する。こ
のとき、エピタキシャルマスク３２は基板３１の［１１
０］または［１１- ０］方向３３に対して一定の角度
α、例えば１０°〜４０°傾斜するようにする。このよ
うにすると、選択的エピタキシャル後の成長形態が異な
るようになる。すなわち、エピタキシャルマスク３２が
［１１０］方向に対して１０°〜４０°の角度を有する
場合、図２（ｂ）に示すように、エピタキシャル層３
５，３６が成長する時、エピタキシャルマスク３２の隣
接部においては、横方向には多く成長され、縦方向には
少し成長されて、エピタキシャル層３５，３６は傾斜し
た状態に形成される。その結果、傾斜面での成長厚さＴ
１は、縦方向の成長厚さＴ２より小さくなる。本発明で
はこの現象を利用する。
【００１０】図１は、本発明の実施の形態としての具体
的な製造方法を説明するための断面図である。まず、図
１（ａ）に示すように、半導体基板５１上に、上述した
ように、エピタキシャルマスク５０を形成する。すなわ
ち、（１００）基板５１上に、シリコン酸化膜やシリコ
ン窒化膜で、ストライプ形状にエピタキシャルマスク
（エピタキシャル成長遅延層）５０を形成する。このと
き、エピタキシャルマスク５０は、［１１０］または
［１１- ０］方向に対して一定した角度傾斜するように
形成する。なお、基板５１としては、ＧａＡｓ基板、Ｉ
ｎＰ基板、ＧａＰ基板およびＳｉ基板うちいずれか１つ
を選択して使用する。
的な製造方法を説明するための断面図である。まず、図
１（ａ）に示すように、半導体基板５１上に、上述した
ように、エピタキシャルマスク５０を形成する。すなわ
ち、（１００）基板５１上に、シリコン酸化膜やシリコ
ン窒化膜で、ストライプ形状にエピタキシャルマスク
（エピタキシャル成長遅延層）５０を形成する。このと
き、エピタキシャルマスク５０は、［１１０］または
［１１- ０］方向に対して一定した角度傾斜するように
形成する。なお、基板５１としては、ＧａＡｓ基板、Ｉ
ｎＰ基板、ＧａＰ基板およびＳｉ基板うちいずれか１つ
を選択して使用する。
【００１１】次は、図１（ｂ）に示すようにエピタキシ
ャル工程を実施して、バイポーラトランジスタ形成のた
めの各層、すなわちサブコレクタ層５２、コレクタ層５
３、ベース層５４、エミッタ層５５、エミッタキャップ
層５６を順次に成長させる。すると、この場合は、サブ
コレクタ層５２およびコレクタ層５３が、平面部分（基
板部分）には厚く形成され、エピタキシャルマスク（絶
縁層）５０との隣接部には傾斜面を有する形態に形成さ
れる。さらに、ベース層５４は、前記傾斜面上には薄く
形成され、平面部位のコレクタ層５３上には厚く形成さ
れ、エミッタ層５５もまた傾斜面上には薄く、平面部位
上には厚く形成される。
ャル工程を実施して、バイポーラトランジスタ形成のた
めの各層、すなわちサブコレクタ層５２、コレクタ層５
３、ベース層５４、エミッタ層５５、エミッタキャップ
層５６を順次に成長させる。すると、この場合は、サブ
コレクタ層５２およびコレクタ層５３が、平面部分（基
板部分）には厚く形成され、エピタキシャルマスク（絶
縁層）５０との隣接部には傾斜面を有する形態に形成さ
れる。さらに、ベース層５４は、前記傾斜面上には薄く
形成され、平面部位のコレクタ層５３上には厚く形成さ
れ、エミッタ層５５もまた傾斜面上には薄く、平面部位
上には厚く形成される。
【００１２】この時、具体的な材質の例としては、基板
５１はＧａＡｓ基板を使用し、サブコレクタ層５２はｎ
+ ＧａＡｓ層から形成し、コレクタ層５３はｎ- ＧａＡ
ｓ層、ベース層５４はｐ+ ＧａＡｓ層、エミッタ層５５
はｎ- ＧａＡｓ層、エミッタキャップ層５６はｎ+ Ｇａ
Ａｓ層から形成するとよい。このようにすると、ＮＰＮ
形態のトランジスタが形成される。
５１はＧａＡｓ基板を使用し、サブコレクタ層５２はｎ
+ ＧａＡｓ層から形成し、コレクタ層５３はｎ- ＧａＡ
ｓ層、ベース層５４はｐ+ ＧａＡｓ層、エミッタ層５５
はｎ- ＧａＡｓ層、エミッタキャップ層５６はｎ+ Ｇａ
Ａｓ層から形成するとよい。このようにすると、ＮＰＮ
形態のトランジスタが形成される。
【００１３】一方、ＰＮＰ形トランジスタを形成しよう
とする場合は、、反対の導電型にすればよく、すなわち
基板５１はＧａＡｓ基板を使用し、サブコレクタ層５２
はｐ+ ＧａＡｓ層から形成し、コレクタ層５３はｐ- Ｇ
ａＡｓ層、ベース層５４はｎ+ ＧａＡｓ層、エミッタ層
５５はｐ- ＧａＡｓ層、エミッタキャップ層５６はｐ+
ＧａＡｓ層から形成する。
とする場合は、、反対の導電型にすればよく、すなわち
基板５１はＧａＡｓ基板を使用し、サブコレクタ層５２
はｐ+ ＧａＡｓ層から形成し、コレクタ層５３はｐ- Ｇ
ａＡｓ層、ベース層５４はｎ+ ＧａＡｓ層、エミッタ層
５５はｐ- ＧａＡｓ層、エミッタキャップ層５６はｐ+
ＧａＡｓ層から形成する。
【００１４】また、エピタキシャル工程は、有機金属化
学蒸着法（ＭＯＣＶＤ）、分子ビームエピタキシャル法
（ＭＢＥ）、気相エピタキシャル法（ＶＰＥ）及び液相
エピタキシャル法（ＬＰＥ）等のいずれか１つを選択し
て使用する。
学蒸着法（ＭＯＣＶＤ）、分子ビームエピタキシャル法
（ＭＢＥ）、気相エピタキシャル法（ＶＰＥ）及び液相
エピタキシャル法（ＬＰＥ）等のいずれか１つを選択し
て使用する。
【００１５】次は、導電電極物質（主にメタル）をデポ
ジションしこれをパターニングして、図１（ｂ）に示す
ように、エミッタ層５５の傾斜面と一部エピタキシャル
マスク５０上にエミッタ電極５７を形成する。ここで、
エミッタ電極５７の形成はフォトリソグラフィ工程を利
用するが、エミッタ電極５７は、傾斜面と厚いベース層
５４の縁部上を覆う形態に形成すれば工程が容易にな
る。一方、エミッタ電極５７を傾斜面上にのみ形成する
と、工程は難しくなるが、素子の特性が改善される。
ジションしこれをパターニングして、図１（ｂ）に示す
ように、エミッタ層５５の傾斜面と一部エピタキシャル
マスク５０上にエミッタ電極５７を形成する。ここで、
エミッタ電極５７の形成はフォトリソグラフィ工程を利
用するが、エミッタ電極５７は、傾斜面と厚いベース層
５４の縁部上を覆う形態に形成すれば工程が容易にな
る。一方、エミッタ電極５７を傾斜面上にのみ形成する
と、工程は難しくなるが、素子の特性が改善される。
【００１６】次は、図１（ｃ）に示すように、傾斜面と
一部マスク５０上に形成されたエミッタ電極５７をマス
クとしてエミッタキャップ層５６とエミッタ層５５を食
刻して、傾斜面のベース層５４上にエミッタを形成し、
同時にベース層５４の平坦な上面を露出させる。このと
き、エミッタ電極５７が傾斜面と厚いベース層５４の縁
部上を覆う形態に形成されていれば、対応して、エミッ
タは、傾斜面（ベース層５４の薄い部分）とベース層５
４の厚い部分の縁部上を覆って形成される。その後、再
度導電電極物質をデポジションしパターニングして、エ
ミッタ電極５７の隣のベース層５４上面にベース電極５
８を形成する。次いで、写真食刻工程でベース層５４と
コレクタ層５３を食刻して、コレクタ層５３の傾斜面と
コレクタ層５３の平坦な上面の一部にベースを形成する
とともに、コレクタ層５３のコレクタ部分をパターン形
成し、同時にサブコレクタ層５２の平坦な上面を露出さ
せる。その後、三たび導電電極物質をデポジションしパ
ターニングして、サブコレクタ層５２の上面にコレクタ
電極５９を形成し、最後にサブコレクタ層５２を所定パ
ターンとする。
一部マスク５０上に形成されたエミッタ電極５７をマス
クとしてエミッタキャップ層５６とエミッタ層５５を食
刻して、傾斜面のベース層５４上にエミッタを形成し、
同時にベース層５４の平坦な上面を露出させる。このと
き、エミッタ電極５７が傾斜面と厚いベース層５４の縁
部上を覆う形態に形成されていれば、対応して、エミッ
タは、傾斜面（ベース層５４の薄い部分）とベース層５
４の厚い部分の縁部上を覆って形成される。その後、再
度導電電極物質をデポジションしパターニングして、エ
ミッタ電極５７の隣のベース層５４上面にベース電極５
８を形成する。次いで、写真食刻工程でベース層５４と
コレクタ層５３を食刻して、コレクタ層５３の傾斜面と
コレクタ層５３の平坦な上面の一部にベースを形成する
とともに、コレクタ層５３のコレクタ部分をパターン形
成し、同時にサブコレクタ層５２の平坦な上面を露出さ
せる。その後、三たび導電電極物質をデポジションしパ
ターニングして、サブコレクタ層５２の上面にコレクタ
電極５９を形成し、最後にサブコレクタ層５２を所定パ
ターンとする。
【００１７】なお、上記のように、エミッタキャップ層
５６とエミッタ層５５を食刻する時はエミッタ電極５７
を食刻マスクとして使用し、ベース層５４とコレクタ層
５３を食刻する時は写真食刻工程でフォトレジストマス
クを使用するが、エミッタキャップ層５６とエミッタ層
５５を食刻する時も写真食刻で行うことができる。ま
た、エピタキシャルマスク５０は素子分離絶縁膜として
使用することができる。
５６とエミッタ層５５を食刻する時はエミッタ電極５７
を食刻マスクとして使用し、ベース層５４とコレクタ層
５３を食刻する時は写真食刻工程でフォトレジストマス
クを使用するが、エミッタキャップ層５６とエミッタ層
５５を食刻する時も写真食刻で行うことができる。ま
た、エピタキシャルマスク５０は素子分離絶縁膜として
使用することができる。
【００１８】そして、上記のような方法でバイポーラト
ランジスタを製造すると、素子動作に直接関与するベー
ス層の厚さは薄くしても、電極が形成される部分のベー
ス層は厚く形成することができるので、ベース電極５８
の形成を容易にすることができる。すなわち、ベース電
極５８が形成される領域のベース層５４が厚いので食刻
の調節が容易となり、かつベース電極金属がコレクタ層
５３まで拡散されることを防止することができる。ま
た、実際に素子動作に関与する部分のベース層５４を薄
く形成することができれば、キャリアのベース通過時間
を短縮させて、素子の動作速度を増加させることができ
る。さらに、上記の方法によれば、エミッタ・ベース接
合が工程途中に露出されないので接合特性がよくなり、
しかもエピタキシャル工程が一気に進行されるので工程
が簡単となる。さらに、コンタクトを形成するのに適当
な大きさでエミッタ電極５７を形成することができるの
で、素子の動作速度を勘案して、ベース層の厚さと、エ
ミッタ電極の面積を調整するのに有利となる。電極が形
成される部分の厚いベース層５４は、エミッタからコレ
クタへのキャリアの移動には殆ど影響を与えない。さら
に、サブマイクロメートルの幅を有するエミッタ領域
を、数マイクロメートルの幅を有するエミッタ電極パタ
ーンで形成することができてリソグラフィ工程における
マージンを大きくとることができ、加えて、既存構造で
は、基板とエミッタ電極領域との段差が大きかったが、
本発明では、垂直的な段差なしに、傾斜するように基板
と接続されるので、素子間の接続が容易でＥＣＬ回路の
実現にも大きい利点がある。さらに、エピタキシャルマ
スク５０としての絶縁層は素子分離膜として使用するこ
とができるので、素子分離に必要とされる工程を減らす
ことができる。
ランジスタを製造すると、素子動作に直接関与するベー
ス層の厚さは薄くしても、電極が形成される部分のベー
ス層は厚く形成することができるので、ベース電極５８
の形成を容易にすることができる。すなわち、ベース電
極５８が形成される領域のベース層５４が厚いので食刻
の調節が容易となり、かつベース電極金属がコレクタ層
５３まで拡散されることを防止することができる。ま
た、実際に素子動作に関与する部分のベース層５４を薄
く形成することができれば、キャリアのベース通過時間
を短縮させて、素子の動作速度を増加させることができ
る。さらに、上記の方法によれば、エミッタ・ベース接
合が工程途中に露出されないので接合特性がよくなり、
しかもエピタキシャル工程が一気に進行されるので工程
が簡単となる。さらに、コンタクトを形成するのに適当
な大きさでエミッタ電極５７を形成することができるの
で、素子の動作速度を勘案して、ベース層の厚さと、エ
ミッタ電極の面積を調整するのに有利となる。電極が形
成される部分の厚いベース層５４は、エミッタからコレ
クタへのキャリアの移動には殆ど影響を与えない。さら
に、サブマイクロメートルの幅を有するエミッタ領域
を、数マイクロメートルの幅を有するエミッタ電極パタ
ーンで形成することができてリソグラフィ工程における
マージンを大きくとることができ、加えて、既存構造で
は、基板とエミッタ電極領域との段差が大きかったが、
本発明では、垂直的な段差なしに、傾斜するように基板
と接続されるので、素子間の接続が容易でＥＣＬ回路の
実現にも大きい利点がある。さらに、エピタキシャルマ
スク５０としての絶縁層は素子分離膜として使用するこ
とができるので、素子分離に必要とされる工程を減らす
ことができる。
【００１９】
【発明の効果】このように本発明のバイポーラトランジ
スタ及びその製造方法によれば、ベース電極の形成が容
易になるとともに、素子の動作速度を増加させることが
でき、接合特性も良好にし得、工程も簡単になり、エミ
ッタ面積に係わらず適当な大きさのエミッタ電極を形成
することもできる。さらに、サブマイクロメートルの幅
を有するエミッタ領域を、数マイクロメートルの幅を有
するエミッタ電極パターンで形成することができて、よ
り工程を容易にすることができるとともに、垂直的な段
差なしに傾斜部を経て基板と接続されるので素子間の接
続が容易になる。さらに、成長遅延層を素子１離膜とし
て使用して、より工程を減らすことができる。
スタ及びその製造方法によれば、ベース電極の形成が容
易になるとともに、素子の動作速度を増加させることが
でき、接合特性も良好にし得、工程も簡単になり、エミ
ッタ面積に係わらず適当な大きさのエミッタ電極を形成
することもできる。さらに、サブマイクロメートルの幅
を有するエミッタ領域を、数マイクロメートルの幅を有
するエミッタ電極パターンで形成することができて、よ
り工程を容易にすることができるとともに、垂直的な段
差なしに傾斜部を経て基板と接続されるので素子間の接
続が容易になる。さらに、成長遅延層を素子１離膜とし
て使用して、より工程を減らすことができる。
【図１】本発明のバイポーラトランジスタ及びその製造
方法の実施の形態を説明するための断面図。
方法の実施の形態を説明するための断面図。
【図２】本発明におけるエピタキシャル成長を説明する
ための斜視図および断面図。
ための斜視図および断面図。
【図３】従来のバイポーラトランジスタを説明するため
の断面図。
の断面図。
【図４】従来の他のバイポーラトランジスタを説明する
ための断面図。
ための断面図。
５０ エピタキシャルマスク ５１ 半導体基板 ５２ サブコレクタ層 ５３ コレクタ層 ５４ ベース層 ５５ エミッタ層 ５６ エミッタキャップ層 ５７ エミッタ電極 ５８ ベース電極 ５９ コレクタ電極
Claims (23)
- 【請求項１】 基板上に形成された絶縁層と、 前記絶縁層と隣接して、しかも前記絶縁層との隣接部に
傾斜面を有して前記基板上に形成されたコレクタと、 前記コレクタの傾斜面および前記コレクタの平坦な上面
の一部に形成されたベースと、 前記コレクタの傾斜面に対応する部分の前記ベース上に
形成されたエミッタとを具備することを特徴とするバイ
ポーラトランジスタ。 - 【請求項２】 請求項１記載のバイポーラトランジスタ
において、 前記コレクタは前記絶縁層より厚く、 前記ベースは、前記コレクタの傾斜面上には薄く、前記
コレクタの上面の一部には厚く形成され、 前記エミッタと前記絶縁層上にはエミッタ電極が形成さ
れ、 前記厚く形成された部分のベース上にはベース電極が形
成され、 前記ベースが形成されていない部分のコレクタ上面には
コレクタ電極が形成されることを特徴とするバイポーラ
トランジスタ。 - 【請求項３】 請求項１記載のバイポーラトランジスタ
において、前記エミッタは、薄いベースと厚いベースの
一部を覆う状態に形成されることを特徴とするバイポー
ラトランジスタ。 - 【請求項４】 請求項１記載のバイポーラトランジスタ
において、前記絶縁層は素子分離絶縁膜として使用され
ることを特徴とするバイポーラトランジスタ。 - 【請求項５】 請求項１記載のバイポーラトランジスタ
において、前記絶縁層はシリコン酸化膜またはシリコン
窒化膜から形成されることを特徴とするバイポーラトラ
ンジスタ。 - 【請求項６】請求項１記載のバイポーラトランジスタに
おいて、前記基板は、ＧａＡｓ基板、ＩｎＰ基板、Ｇａ
Ｐ基板およびＳｉ基板のうちいずれか１つであることを
特徴とするバイポーラトランジスタ。 - 【請求項７】 請求項１記載のバイポーラトランジスタ
において、 前記エミッタはｎ型半導体から形成され、 前記ベースはｐ型半導体から形成され、 前記コレクタはｎ型半導体から形成されることを特徴と
するバイポーラトランジスタ。 - 【請求項８】 請求項１記載のバイポーラトランジスタ
において、 前記エミッタはｐ型半導体から形成され、 前記ベースはｎ型半導体から形成され、 前記コレクタはｐ型半導体から形成されることを特徴と
するバイポーラトランジスタ。 - 【請求項９】 基板上に、該基板の結晶方向と傾斜した
角度を有してエピタキシャル成長遅延層を形成する工程
と、 前記基板上に、前記成長遅延層に隣接して、しかも成長
遅延層との隣接部に傾斜面を有してコレクタ層を形成す
る工程と、 前記コレクタ層の傾斜面上には薄く、前記コレクタ層の
平坦な上面部には前記傾斜面部分より厚くベース層を形
成する工程と、 前記ベース層上にエミッタ層を形成する工程とを具備す
ることを特徴とするバイポーラトランジスタの製造方
法。 - 【請求項１０】 請求項９記載のバイポーラトランジス
タの製造方法において、 導電電極物質をデポジションし、これをパターニングし
て、エミッタ層の傾斜面上にエミッタ電極を形成する工
程と、 前記エミッタ層を写真食刻してエミッタを形成し、同時
にベース層の上面を露出させ、さらに導電電極物質をデ
ポジションしパターニングして、エミッタ電極と隣接し
たベース層上にベース電極を形成する工程と、 前記ベース層を写真食刻してベースを形成し、同時にコ
レクタ層の上面を露出させ、さらに導電電極物質をデポ
ジションしパターニングしてコレクタ電極を形成する工
程とを更に追加して具備することを特徴とするバイポー
ラトランジスタの製造方法。 - 【請求項１１】 請求項９記載のバイポーラトランジス
タの製造方法において、前記成長遅延層はシリコン酸化
膜から形成することを特徴とするバイポーラトランジス
タの製造方法。 - 【請求項１２】 請求項９記載のバイポーラトランジス
タの製造方法において、前記成長遅延層はシリコン窒化
膜から形成することを特徴とするバイポーラトランジス
タの製造方法。 - 【請求項１３】 請求項９記載のバイポーラトランジス
タの製造方法において、前記成長遅延層は、基板の結晶
方向に対して１０°〜４０°傾斜するように形成するこ
とを特徴とするバイポーラトランジスタの製造方法。 - 【請求項１４】 請求項９記載のバイポーラトランジス
タの製造方法において、前記コレクタ層はｎ+ サブコレ
クタ層とｎ- コレクタ層から形成し、ベース層はｐ+ 層
から形成し、エミッタ層はｎ- エミッタ層とｎ+ エミッ
タキャップ層から形成することを特徴とするバイポーラ
トランジスタの製造方法。 - 【請求項１５】 請求項９記載のバイポーラトランジス
タの製造方法において、前記コレクタ層はｐ+ サブコレ
クタ層とｐ- コレクタ層から形成し、ベース層はｎ+ 層
から形成し、エミッタ層はｐ- エミッタ層とｐ+ エミッ
タキャップ層から形成することを特徴とするバイポーラ
トランジスタの製造方法。 - 【請求項１６】 請求項１０記載のバイポーラトランジ
スタの製造方法において、前記コレクタ電極、ベース電
極及びエミッタ電極はメタルから形成することを特徴と
するバイポーラトランジスタの製造方法。 - 【請求項１７】 請求項１０記載のバイポーラトランジ
スタの製造方法において、前記エミッタ電極は、フォト
リソグラフィ工程を利用して、傾斜面と厚いベース層の
縁部上を覆うように形成することを特徴とするバイポー
ラトランジスタの製造方法。 - 【請求項１８】 請求項１０記載のバイポーラトランジ
スタの製造方法において、前記エミッタ電極は、フォト
リソグラフィ工程を利用して、傾斜面上にのみ形成され
るようにすることを特徴とするバイポーラトランジスタ
の製造方法。 - 【請求項１９】 請求項１４記載のバイポーラトランジ
スタの製造方法において、 前記エミッタ層を食刻する時は、ｎ+ エミッタキャップ
層とｎ- エミッタ層を食刻し、 ベース層を食刻する時は、ベース層とｎ- コレクタ層を
食刻することを特徴とするバイポーラトランジスタの製
造方法。 - 【請求項２０】 請求項１５記載のバイポーラトランジ
スタの製造方法において、 前記エミッタ層を食刻する時は、ｐ+ エミッタキャップ
層とｐ- エミッタ層を食刻し、 ベース層を食刻する時は、ベース層とｐ- コレクタ層を
食刻することを特徴とするバイポーラトランジスタの製
造方法。 - 【請求項２１】 請求項９記載のバイポーラトランジス
タの製造方法において、前記基板としては、ＧａＡｓ基
板、ＩｎＰ基板、ＧａＰ基板およびＳｉ基板のうちいず
れか１つを選択して使用することを特徴とするバイポー
ラトランジスタの製造方法。 - 【請求項２２】 請求項９記載のバイポーラトランジス
タの製造方法において、コレクタ層、ベース層、エミッ
タ層をエピタキシャル工程で形成し、エピタキシャル工
程は、有機金属化学蒸着法（ＭＯＣＶＤ）、分子ビーム
エピタキシャル法（ＭＢＥ）、気相エピタキシャル法
（ＶＰＥ）及び液相エピタキシャル法（ＬＰＥ）のいず
れか１つを選択して使用することを特徴とするバイポー
ラトランジスタの製造方法。 - 【請求項２３】 請求項１０記載のバイポーラトランジ
スタの製造方法において、エミッタ電極の形成後、エミ
ッタ電極を食刻マスクとして使用してエミッタ層を食刻
することを特徴とするバイポーラトランジスタの製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P-14162 | 1996-05-02 | ||
| KR1019960014162A KR100197001B1 (ko) | 1996-05-02 | 1996-05-02 | 바이폴라소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09298205A JPH09298205A (ja) | 1997-11-18 |
| JP2748925B2 true JP2748925B2 (ja) | 1998-05-13 |
Family
ID=19457510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9019367A Expired - Fee Related JP2748925B2 (ja) | 1996-05-02 | 1997-01-31 | バイポーラトランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5923057A (ja) |
| JP (1) | JP2748925B2 (ja) |
| KR (1) | KR100197001B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442609B1 (ko) * | 2002-03-05 | 2004-08-02 | 삼성전자주식회사 | 플립칩 본딩구조 및 본딩방법 |
| JP2009177168A (ja) * | 2007-12-28 | 2009-08-06 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法および電子デバイス |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4483726A (en) * | 1981-06-30 | 1984-11-20 | International Business Machines Corporation | Double self-aligned fabrication process for making a bipolar transistor structure having a small polysilicon-to-extrinsic base contact area |
| JPS6381855A (ja) * | 1986-09-25 | 1988-04-12 | Mitsubishi Electric Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
| US4775882A (en) * | 1986-11-19 | 1988-10-04 | Rockwell International Corporation | Lateral bipolar transistor |
| US5266818A (en) * | 1989-11-27 | 1993-11-30 | Kabushiki Kaisha Toshiba | Compound semiconductor device having an emitter contact structure including an Inx Ga1 -x As graded-composition layer |
| US5374846A (en) * | 1990-08-31 | 1994-12-20 | Nec Corporation | Bipolar transistor with a particular base and collector regions |
| JPH05299433A (ja) * | 1992-04-24 | 1993-11-12 | Toshiba Corp | ヘテロ接合バイポーラトランジスタ |
| FR2692721B1 (fr) * | 1992-06-17 | 1995-06-30 | France Telecom | Procede de realisation de transistor bipolaire a heterojonction et transistor obtenu. |
| US5648666A (en) * | 1994-04-13 | 1997-07-15 | Trw Inc. | Double-epitaxy heterojunction bipolar transistors for high speed performance |
| US5616508A (en) * | 1995-01-09 | 1997-04-01 | Texas Instruments Incorporated | High speed bipolar transistor using a patterned etch stop and diffusion source |
| SE506510C2 (sv) * | 1996-03-07 | 1997-12-22 | Ericsson Telefon Ab L M | Halvledare innefattande lutande bas-emitter och kollektor- basövergångar och förfarande för att framställa en sådan |
| JP2000012558A (ja) * | 1998-06-24 | 2000-01-14 | Hitachi Ltd | 半導体装置 |
-
1996
- 1996-05-02 KR KR1019960014162A patent/KR100197001B1/ko not_active IP Right Cessation
-
1997
- 1997-01-31 JP JP9019367A patent/JP2748925B2/ja not_active Expired - Fee Related
- 1997-02-19 US US08/802,819 patent/US5923057A/en not_active Expired - Fee Related
-
1999
- 1999-04-21 US US09/295,404 patent/US6482712B1/en not_active Expired - Fee Related
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|---|---|
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| JPH09298205A (ja) | 1997-11-18 |
| KR970077721A (ko) | 1997-12-12 |
| US5923057A (en) | 1999-07-13 |
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