JPH08306795A - 半導体記憶装置および該半導体記憶装置のデータ保持、データ読み取り並びにデータ書き込み方法 - Google Patents

半導体記憶装置および該半導体記憶装置のデータ保持、データ読み取り並びにデータ書き込み方法

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JPH08306795A
JPH08306795A JP7109676A JP10967695A JPH08306795A JP H08306795 A JPH08306795 A JP H08306795A JP 7109676 A JP7109676 A JP 7109676A JP 10967695 A JP10967695 A JP 10967695A JP H08306795 A JPH08306795 A JP H08306795A
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memory cell
data
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Toshihiko Mori
俊彦 森
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Fujitsu Ltd
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Abstract

(57)【要約】 【目的】 より少ない素子数で、小さな面積で構成し得
る新規なメモリセルからなる半導体記憶装置および該半
導体記憶装置の駆動方法の提供を目的とする。 【構成】 メモリセルは、１つのコレクタ電極および第
１および第２のエミッタ電極を有し、ベース・エミッタ
間電流電圧特性にＮ型負性微分特性を示し、該Ｎ型負性
微分特性におけるピーク電流部までの領域ではゲインが
相対的に小さく、且つ、該Ｎ型負性微分特性におけるバ
レー電流部以後の領域ではゲインが相対的に大きな特性
を有するダブルエミッタ構造のマルチエミッタ共鳴トン
ネルホットエレクトロントランジスタを備え、該トラン
ジスタの第１のエミッタ電極はグランド線に接続され、
該トランジスタの第２のエミッタ電極はワード線に接続
され、且つ、該トランジスタのコレクタ電極はビット線
に接続されるように構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭ（Static Ran
dom Access Memory)等に好適な半導体記憶装置に係り、
特に、メモリセルとして負性微分特性およびしきい値特
性を有するＲＨＥＴを用いた記憶装置とその情報読み出
し方法、情報書き込み方法に関する。近年、半導体メモ
リの大規模化が進み、今日では２５６Ｍbit のＤＲＡＭ
（Dynamic Random Access Memory) や６４Ｍbit のＳＲ
ＡＭの開発が試みられている。しかしながら、現状のメ
モリセル構造では高密度化に限界があり、より高密度化
することができる新規な半導体メモリセルの開発が望ま
れており、さらに、該高密度化が可能なメモリセルを安
定して駆動することが要望されている。
【０００２】
【従来の技術】一般に、ＤＲＡＭのメモリセルは情報を
記憶するためのＦＥＴ（Field EffectTransister)の接
合容量を利用したコンデンサとこのコンデンサに対する
情報の書き込み、読み出しを行うためのＦＥＴから構成
されている。一方、ＳＲＡＭは、フリップフロップ形の
メモリセル構造からなり、通常６個のＦＥＴを用いて構
成されている。すなわち、従来のＳＲＡＭのメモリセル
は少なくとも６個分のＦＥＴの面積を必要とするため、
微細化を進めるには限界があった。
【０００３】そして、従来、より少ない素子数で、小さ
な面積で構成し得るメモリセルを備えて構成された半導
体記憶装置および該半導体記憶装置のデータ読み取り並
びにデータ書き込み方法を提供するものとして、特開平
５−２３４３６１号公報および特開平５−２３５２９１
号公報が提案されている。これらの公報に記載された半
導体記憶装置のメモリセルは、ダブルエミッタ構造のト
ランジスタにおける負性微分特性を有する２つのベース
・エミッタ接合部によって、双安定状態が得られるよう
になっており、この２つの安定状態に対してそれぞれデ
ータ“１”および“０”を割り当てるようになってい
る。そして、この従来のメモリセルは、ビット線，ワー
ド線およびグランド線のそれぞれに対して個別に電圧を
印加したとしても、双安定状態（データ“１”および
“０”）が崩れることはなく、また、データ保持時にお
いては、しきい値特性を有するベース・コレクタ接合部
を流れる電流も存在しない。
【０００４】そして、上記メモリセルは、ビット線およ
びワード線（グランド線）に対して所定の電圧が同時に
印加された場合、記憶状態（安定状態）に応じてしきい
値特性のベース・コレクタ接合部を流れる電流が発生し
たり、また、一方の安定状態を他方の安定状態に切り換
えることができるようになっている。これにより、特定
のメモリセルに対して選択的に情報を書き込んだり、或
いは、情報を読み出したりすることが可能な半導体記憶
装置（ＳＲＡＭ）を構成することができる。
【０００５】
【発明が解決しようとする課題】上述したように、従
来、１つのメモリセルを１つのダブルエミッタ構造のト
ランジスタにより構成して、より高い集積化（高密度
化）を可能としたＳＲＡＭが提案されている。この従来
のＳＲＡＭセルでは、読み取りの際ビット線に流れる電
流量は、ピーク電流以下でないと破壊読み出しとなるた
め、この電流量がスピード（読み出し速度）を律則する
ことになる。一方、消費電力を決めているのがバレー電
流であるが、共鳴トンネルのピーク対バレー比がスピー
ド消費電力積を決定することになる。
【０００６】また、前述したダブルエミッタ構造のトラ
ンジスタを用いたＳＲＡＭセルでは、メモリセル（トラ
ンジスタ）の順方向および逆方向の各耐圧を越えるだけ
の電位差をコレクタ・エミッタ間に加えることにより書
き込みを行うようになっている。従って、耐圧は低い方
が好ましく、例えば、周辺に同じトランジスタを用いる
場合には、耐圧が大きい方が良いため問題となる。
【０００７】本発明の目的は、より少ない素子数で、小
さな面積で構成し得る新規なメモリセルからなる半導体
記憶装置および該半導体記憶装置のデータ保持、データ
読み取り並びにデータ書き込み方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明の第１の形態によ
れば、ビット線ＢＬと、該ビット線ＢＬに交差するワー
ド線ＷＬおよびグランド線ＧＬと、該ビット線ＢＬと該
ワード線ＷＬおよび該グランド線ＧＬとの交差個所に設
けられたメモリセルＭＣとを備えた半導体記憶装置であ
って、前記メモリセルＭＣは、１つのコレクタ電極Ｃお
よび第１および第２のエミッタ電極Ｅ１，Ｅ２を有し、
ベース・エミッタ間電流電圧特性にＮ型負性微分特性を
示し、該Ｎ型負性微分特性におけるピーク電流部までの
領域ではゲインが相対的に小さく、且つ、該Ｎ型負性微
分特性におけるバレー電流部以後の領域ではゲインが相
対的に大きな特性を有するダブルエミッタ構造のトラン
ジスタＴｒを備え、該トランジスタＴｒは、第一準位か
ら注入された電子はそのほとんどがコレクタバリアによ
り反射されてコレクタ電流とはならず，第二準位もしく
は熱的に励起された電子はコレクタバリアを越えてコレ
クタ電流となるような共鳴トンネルバリア、および、コ
レクタバリア構造を有するマルチエミッタ共鳴トンネル
ホットエレクトロントランジスタであり、前記マルチエ
ミッタ共鳴トンネルホットエレクトロントランジスタＴ
ｒの第１のエミッタ電極Ｅ１は前記グランド線ＧＬに接
続され、該トランジスタＴｒの第２のエミッタ電極Ｅ２
は前記ワード線ＷＬに接続され、且つ、該トランジスタ
Ｔｒのコレクタ電極Ｃは前記ビット線ＢＬに接続される
ようになっていることを特徴とする半導体記憶装置が提
供される。
【０００９】本発明の第２の形態によれば、前記メモリ
セルＭＣは、第１および第２のベース・エミッタ接合層
Ｄ１，Ｄ２を備え、且つ、該第１および第２のベース・
エミッタ接合層Ｄ１，Ｄ２とベース層との直列回路によ
って生成される二つの安定な動作点Ｓ１，Ｓ２を有し、
該メモリセルＭＣを構成するトランジスタＴｒの第１ま
たは第２のエミッタ電極Ｅ１，Ｅ２のどちらか一方のエ
ミッタ電極に対して前記Ｎ型負性微分特性のバレーにバ
イアスされるような電位ＶWmidを与え、そして、前記ビ
ット線ＢＬに、グランドに対して該トランジスタＴｒに
ゲインが出ない程度で、且つ、ベース・コレクタ接合Ｄ
３の逆耐圧電圧Ｖｒbrよりも高い電位ＶBmidを与えるよ
うにすることを特徴とする半導体記憶装置のデータ保持
方法が提供される。
【００１０】本発明の第３の形態によれば、前記メモリ
セルＭＣは、第１および第２のベース・エミッタ接合層
Ｄ１，Ｄ２を備え、且つ、該第１および第２のベース・
エミッタ接合層Ｄ１，Ｄ２とベース層との直列回路によ
って生成される二つの安定な動作点Ｓ１，Ｓ２を有し、
該メモリセルＭＣを構成するトランジスタＴｒにゲイン
が充分でるような電位ＶBhigh を対応する前記ビット線
ＢＬに与えた状態において、前記二つの安定な動作点Ｓ
１，Ｓ２の内、ベースの電位が低い側の第１の安定動作
点Ｓ１ではゲインが低く、且つ、該ベースの電位が高い
側の第２の安定動作点Ｓ２ではゲインが高くなってお
り、そして、該メモリセルＭＣに対して当該メモリセル
に記憶されたデータが破壊されない程度に対応するワー
ド線に対して、データ保持時よりも高い電位ＶWhigh を
与えて、該ビット線ＢＬに流れる電流の二つの状態によ
り差を検出してデータを読み取るようにしたことを特徴
とする半導体記憶装置のデータ読み取り方法が提供され
る。
【００１１】本発明の第４の形態によれば、前記メモリ
セルＭＣは、第１および第２のベース・エミッタ接合層
Ｄ１，Ｄ２を備え、且つ、該第１および第２のベース・
エミッタ接合層Ｄ１，Ｄ２とベース層との直列回路によ
って生成される二つの安定な動作点Ｓ１，Ｓ２を有し、
該二つの安定な動作点Ｓ１，Ｓ２の内、ベースの電位が
低い側の第１の安定動作点Ｓ１へのデータ書き込みを行
うメモリセルＭＣに対しては、該メモリセルＭＣに対応
するビット線ＢＬに対してデータ保持時よりも低い電位
ＶBlowを与え、対応するワード線ＷＬに対して前記二つ
の安定な動作点Ｓ１，Ｓ２が崩れるのに十分な高い電位
ＶWhigh を与え、さらに、当該ワード線ＷＬをデータ保
持時の電位ＶWmidに戻し、そして、該二つの安定な動作
点Ｓ１，Ｓ２の内、ベースの電位が高い側の第２の安定
動作点Ｓ２へのデータ書き込みを行うメモリセルＭＣに
対しては、該メモリセルＭＣに対応するビット線ＢＬに
対してデータ保持時の電位ＶBmidを保持したまま、対応
するワード線ＷＬに対して前記二つの安定な動作点Ｓ
１，Ｓ２が崩れるのに十分な低い電位ＶWlowを与え、さ
らに、当該ワード線ＷＬをデータ保持時の電位ＶWmidに
戻して所定のデータを書き込むようにしたことを特徴と
する半導体記憶装置のデータ書き込み方法が提供され
る。
【００１２】本発明の第５の形態によれば、前記各メモ
リセルＭＣは、第１および第２のベース・エミッタ接合
層Ｄ１，Ｄ２を備え、且つ、該第１および第２のベース
・エミッタ接合層Ｄ１，Ｄ２とベース層との直列回路に
よって生成される二つの安定な動作点Ｓ１，Ｓ２を有
し、前記ビット線ＢＬに対するデータ保持時の電位ＶBm
idを保持したまま、任意の１本のワード線ＷＬに対して
当該ワード線ＷＬに接続された複数のメモリセルＭＣの
該二つの安定な動作点Ｓ１，Ｓ２が崩れるのに十分な低
い電位ＶWlowを与え、さらに、当該ワード線ＷＬをデー
タ保持時の電位ＶWmidに戻すことにより、該複数のメモ
リセルＭＣを前記二つの安定な動作点Ｓ１，Ｓ２の内、
ベースの電位の高い側の安定点Ｓ２へのデータ書き込み
を行い、該ベースの電位の高い側の安定点Ｓ２へのデー
タ書き込みを行った複数のメモリセルＭＣの内、前記二
つの安定な動作点Ｓ１，Ｓ２の内、ベースの電位の低い
側の安定点Ｓ１へのデータ書き込みを行う必要のあるメ
モリセルに接続されたビット線ＢＬに対してデータ保持
時よりも低い電位ＶBlowを与え、そして、前記任意の１
本のワード線ＷＬに対して前記二つの安定な動作点Ｓ
１，Ｓ２が崩れるのに十分な高い電位ＶWhigh を与え、
さらに、当該ワード線ＷＬをデータ保持時の電位ＶWmid
に戻して所定のデータを書き込むようにしたことを特徴
とする半導体記憶装置のデータ書き込み方法が提供され
る。
【００１３】本発明の第６の形態によれば、前記メモリ
セルＭＣは、第１および第２のベース・エミッタ接合層
Ｄ１，Ｄ２を備え、且つ、該第１および第２のベース・
エミッタ接合層Ｄ１，Ｄ２とベース層との直列回路によ
って生成される二つの安定な動作点Ｓ１，Ｓ２を有し、
該二つの安定な動作点Ｓ１，Ｓ２の内、ベースの電位が
低い側の第１の安定動作点Ｓ１へのデータ書き込みを行
うメモリセルＭＣに対しては、該メモリセルＭＣに対応
するビット線ＢＬに対してデータ保持時よりも低い電位
ＶBlowを与え、該二つの安定な動作点Ｓ１，Ｓ２の内、
ベースの電位が高い側の第２の安定動作点Ｓ２へのデー
タ書き込みを行うメモリセルＭＣに対しては、該メモリ
セルＭＣに対応するビット線ＢＬに対してデータ保持時
の電位ＶBmidを与え、そして、前記ワード線ＷＬに対し
て前記二つの安定な動作点Ｓ１，Ｓ２が崩れるのに十分
な低い電位ＶWlowを与え、その後、データ保持時よりも
高い電位ＶWhigh を与え、さらに、該ワード線ＷＬをデ
ータ保持時の電位ＶWmidに戻して所定のデータを書き込
むようにしたことを特徴とする半導体記憶装置のデータ
書き込み方法が提供される。
【００１４】本発明の第７の形態によれば、前記メモリ
セルＭＣは、第１および第２のベース・エミッタ接合層
Ｄ１，Ｄ２を備え、且つ、該第１および第２のベース・
エミッタ接合層Ｄ１，Ｄ２とベース層との直列回路によ
って生成される二つの安定な動作点Ｓ１，Ｓ２を有し、
該二つの安定な動作点Ｓ１，Ｓ２の内、ベースの電位が
低い側の第１の安定動作点Ｓ１へのデータ書き込みを行
うメモリセルＭＣに対しては、該メモリセルＭＣに対応
するビット線ＢＬに対してデータ保持時の電位ＶBmidを
与え、該二つの安定な動作点Ｓ１，Ｓ２の内、ベースの
電位が高い側の第２の安定動作点Ｓ２へのデータ書き込
みを行うメモリセルＭＣに対しては、該メモリセルＭＣ
に対応するビット線ＢＬに対してデータ保持時よりも高
い電位ＶBhigh を与え、そして、前記ワード線ＷＬに対
して前記二つの安定な動作点Ｓ１，Ｓ２が崩れるのに十
分な低い電位ＶWlowを与え、さらに、該ワード線ＷＬを
データ保持時の電位ＶWmidに戻すために前記データ保持
時よりも高い電位ＶBhighを与えて所定のデータを書き
込むようにしたことを特徴とする半導体記憶装置のデー
タ書き込み方法が提供される。
【００１５】
【作用】本発明の第１の形態の半導体記憶装置によれ
ば、メモリセルＭＣは、ダブルエミッタ構造のトランジ
スタＴｒとして構成され、１つのコレクタ電極Ｃおよび
第１および第２のエミッタ電極Ｅ１，Ｅ２を有し、ベー
ス・エミッタ間電流電圧特性にＮ型負性微分特性を示し
ている。このＮ型負性微分特性におけるピーク電流部ま
での領域ではゲインが相対的に小さく、また、該Ｎ型負
性微分特性におけるバレー電流部以後の領域ではゲイン
が相対的に大きくなっている。トランジスタＴｒは、第
一準位から注入された電子はそのほとんどがコレクタバ
リアにより反射されてコレクタ電流とはならず，第二準
位もしくは熱的に励起された電子はコレクタバリアを越
えてコレクタ電流となるような共鳴トンネルバリア、お
よび、コレクタバリア構造を有するマルチエミッタ共鳴
トンネルホットエレクトロントランジスタ（ＭＥ−ＲＨ
ＥＴ）として構成されている。このＭＥ−ＲＨＥＴの第
１のエミッタ電極Ｅ１はグランド線ＧＬに接続され、第
２のエミッタ電極Ｅ２はワード線ＷＬに接続され、そし
て、コレクタ電極Ｃはビット線ＢＬに接続されている。
【００１６】本発明の第２の形態の半導体記憶装置のデ
ータ保持方法によれば、メモリセルＭＣを構成するトラ
ンジスタＴｒの第１または第２のエミッタ電極Ｅ１，Ｅ
２のどちらか一方のエミッタ電極に対してＮ型負性微分
特性のバレーにバイアスされるような電位ＶWmidを与え
る。そして、ビット線ＢＬに、グランドに対して該トラ
ンジスタＴｒにゲインが出ない程度で、且つ、ベース・
コレクタ接合Ｄ３の逆耐圧電圧Ｖｒbrよりも高い電位Ｖ
Bmidを与えるようにすることでデータ保持を行うように
なっている。
【００１７】本発明の第３の形態の半導体記憶装置のデ
ータ読み取り方法によれば、メモリセルＭＣを構成する
トランジスタＴｒにゲインが充分でるような電位ＶBhig
h を対応するビット線ＢＬに与えた状態において、ベー
スの電位が低い側の第１の安定動作点Ｓ１ではゲインが
低くなるように、且つ、ベースの電位が高い側の第２の
安定動作点Ｓ２ではゲインが高くなるようにする。そし
て、メモリセルＭＣに対して当該メモリセルに記憶され
たデータが破壊されない程度に対応するワード線に対し
てデータ保持時よりも高い電位ＶWhigh を与え、これに
より、ビット線ＢＬに流れる電流の二つの状態により差
を検出してデータを読み取るようになっている。
【００１８】本発明の第４の形態の半導体記憶装置のデ
ータ書き込み方法によれば、ベースの電位が低い側の第
１の安定動作点Ｓ１へのデータ書き込みを行うメモリセ
ルＭＣに対しては、該メモリセルＭＣに対応するビット
線ＢＬに対してデータ保持時よりも低い電位ＶBlowを与
える。さらに、対応するワード線ＷＬに対して二つの安
定な動作点Ｓ１，Ｓ２が崩れるのに十分な高い電位ＶWh
igh を与えた後、該ワード線ＷＬをデータ保持時の電位
ＶWmidに戻す。そして、二つの安定な動作点Ｓ１，Ｓ２
の内、ベースの電位が高い側の第２の安定動作点Ｓ２へ
のデータ書き込みを行うメモリセルＭＣに対しては、メ
モリセルＭＣに対応するビット線ＢＬに対してデータ保
持時の電位ＶBmidを保持したまま、対応するワード線Ｗ
Ｌに対して二つの安定な動作点Ｓ１，Ｓ２が崩れるのに
十分な低い電位ＶWlowを与える。さらに、該ワード線Ｗ
Ｌをデータ保持時の電位ＶWmidに戻して所定のデータを
書き込むようになっている。
【００１９】本発明の第５の形態の半導体記憶装置のデ
ータ書き込み方法によれば、ビット線ＢＬに対するデー
タ保持時の電位ＶBmidを保持したまま、任意の１本のワ
ード線ＷＬに対して該ワード線ＷＬに接続された複数の
メモリセルＭＣの二つの安定な動作点Ｓ１，Ｓ２が崩れ
るのに十分な低い電位ＶWlowを与え、さらに、該ワード
線ＷＬをデータ保持時の電位ＶWmidに戻す。これによ
り、複数のメモリセルＭＣに対して二つの安定な動作点
Ｓ１，Ｓ２の内、ベースの電位の高い側の安定点Ｓ２へ
のデータ書き込みを行う。さらに、安定点Ｓ２へのデー
タ書き込みを行った複数のメモリセルＭＣの内、ベース
の電位の低い側の安定点Ｓ１へのデータ書き込みを行う
必要のあるメモリセルに接続されたビット線ＢＬに対し
て、データ保持時よりも低い電位ＶBlowを与える。その
後、前記任意の１本のワード線ＷＬに対して二つの安定
な動作点Ｓ１，Ｓ２が崩れるのに十分な高い電位ＶWhig
h を与え、さらに、該ワード線ＷＬをデータ保持時の電
位ＶWmidに戻す。これにより、各メモリセルＭＣに対し
て所定のデータを書き込むようになっている。
【００２０】本発明の第６の形態の半導体記憶装置のデ
ータ書き込み方法によれば、ベースの電位が低い側の第
１の安定動作点Ｓ１へのデータ書き込みを行うメモリセ
ルＭＣに対しては、該メモリセルＭＣに対応するビット
線ＢＬに対してデータ保持時よりも低い電位ＶBlowを与
え、また、ベースの電位が高い側の第２の安定動作点Ｓ
２へのデータ書き込みを行うメモリセルＭＣに対して
は、該メモリセルＭＣに対応するビット線ＢＬに対して
データ保持時の電位ＶBmidを与える。そして、ワード線
ＷＬに対して二つの安定な動作点Ｓ１，Ｓ２が崩れるの
に十分な低い電位ＶWlowを与え、その後、データ保持時
よりも高い電位ＶWhigh を与える。さらに、該ワード線
ＷＬをデータ保持時の電位ＶWmidに戻すことによって、
各メモリセルＭＣに対して所定のデータを書き込むよう
になっている。
【００２１】本発明の第７の形態の半導体記憶装置のデ
ータ書き込み方法によれば、ベースの電位が低い側の第
１の安定動作点Ｓ１へのデータ書き込みを行うメモリセ
ルＭＣに対しては、該メモリセルＭＣに対応するビット
線ＢＬに対してデータ保持時の電位ＶBmidを与え、ま
た、ベースの電位が高い側の第２の安定動作点Ｓ２への
データ書き込みを行うメモリセルＭＣに対しては、該メ
モリセルＭＣに対応するビット線ＢＬに対してデータ保
持時よりも高い電位ＶBhigh を与える。さらに、ワード
線ＷＬに対して二つの安定な動作点Ｓ１，Ｓ２が崩れる
のに十分な低い電位ＶWlowを与え、さの後、該ワード線
ＷＬをデータ保持時の電位ＶWmidに戻すためにデータ保
持時よりも高い電位ＶBhigh を与える。これにより、各
メモリセルＭＣに対して所定のデータを書き込むように
なっている。
【００２２】
【実施例】以下、添付図面を参照して、本発明に係る半
導体記憶装置および該半導体記憶装置のデータ保持、デ
ータ読み取り並びにデータ書き込み方法の各実施例を説
明する。図１は本発明に係る半導体記憶装置におけるメ
モリセルの等価回路を示す図である。同図において、参
照符号ＢＬはビット線，ＷＬはワード線，ＧＬはグラン
ド線，そして，ＭＣはメモリセルを示している。
【００２３】メモリセルＭＣは、ビット線ＢＬと、該ビ
ット線ＢＬに交差するワード線ＷＬおよびグランド線Ｇ
Ｌとの交差個所に設けられ、１つのコレクタ電極Ｃおよ
び第１および第２のエミッタ電極Ｅ１，Ｅ２を有するダ
ブルエミッタ構造のトランジスタＴｒとして構成されて
いる。このメモリセルＭＣを構成するトランジスタＴｒ
は、ベース・エミッタ間の電流電圧特性にＮ型負性微分
特性を示し、該Ｎ型負性微分特性におけるピーク電流部
までの領域ではゲインが相対的に小さく、且つ、該Ｎ型
負性微分特性におけるバレー電流部以後の領域ではゲイ
ンが相対的に大きな特性を有するダブルエミッタ構造の
トランジスタとして形成されている。
【００２４】図１に示されるように、トランジスタ（マ
ルチエミッタ共鳴トンネルホットエレクトロントランジ
スタ：ＭＥ−ＲＨＥＴ）Ｔｒの第１のエミッタ電極Ｅ１
はグランド線ＧＬに接続され、第２のエミッタ電極Ｅ２
はワード線ＷＬに接続され、且つ、コレクタ電極Ｃはビ
ット線ＢＬに接続されている。なお、以下の記載では、
ベース・第１エミッタ接合Ｂ−Ｅ１をＤ１とし、ベース
・第２エミッタ接合Ｂ−Ｅ２をＤ２とし、そして、ベー
ス・コレクタ接合Ｂ−ＣをＤ３として説明する。
【００２５】図２は本発明に係る半導体記憶装置におけ
るメモリセルの立体構造を示す斜視図である。図２に示
されるように、ワード線ＷＬおよびグランド線ＧＬは、
ビット線ＢＬに交差するようにして２本一対で平行の信
号配線層として配設され、該ワード線ＷＬおよびグラン
ド線ＧＬの信号配線層とビット線ＢＬの信号配線層との
間にはメモリセルＭＣ用の層が設けられている。すなわ
ち、ビット線ＢＬとワード線ＷＬおよびグランド線ＧＬ
との間に所定のしきい値電圧Ｖthで電流を流す特性を有
するベース・コレクタ接合Ｄ３がその一面においてビッ
ト線ＢＬに電気的に接触して形成され、ベース・コレク
タ接合Ｄ３の他面と前記グランド線ＧＬとの間にベース
・第１エミッタ接合Ｄ１が電気的に接触して形成され、
かつ、ベース・コレクタ接合Ｄ３の他面と前記列ワード
線ＷＬとの間にベース・第２エミッタ接合Ｄ２が電気的
に接触して積層状に形成されている。ここで、メモリセ
ルＭＣを構成するトランジスタＴｒは、以下に示す層構
造により形成されている。
【００２６】 （ＭＥ−ＲＨＥＴ） ［ドーピング濃度］ ［厚さ］ 基板：Ｆe-doped Ｉn Ｐ（半導体層） １）バッファー： ｉ−Ｉn Ａl Ａs ２００nm ２）サブコレクタ： ｎ++−Ｉn Ｇa Ａs ５×１０18 ３００nm ３）コレクタ： ｎ+ −Ｉn Ｇa Ａs ５×１０18 １００nm ４）コレクタバリア：ｉ−Ｉn Ｇa Ａs ３００nm ｉ−Ｉn Ａl Ｇa Ａs ５０nm ５）ベース： ｉ−Ｉn Ｇa Ａs 1.５nm ｎ+ −Ｉn Ｇa Ａs １×１０18 ２７nm ｉ−Ｉn Ｇa Ａs ｄ２nm ６）共鳴バリア ｉ−ＡlxＧa(1-x)Ａs ｄ１nm ｉ−Ｉn Ｇa Ａs ７．０３nm ｉ−ＡlyＧa(1-y)Ａs ２．４３nm ７）エミッタ ｉ−Ｉn Ｇa Ａs ｄ３nm ｎ−Ｉn Ｇa Ａs １×１０18 １０nm ８）コンタクト層 ｎ−Ｉn Ｇa Ａs ５×１０19 １５０nm ｎ−Ｉn Ｇa Ａs １×１０18〜５×１０19 ４０nm 図３〜図９は本発明の半導体記憶装置におけるメモリセ
ルの第１〜第７実施例の層構造およびそのエネルギバン
ドを示す図であり、図３〜図９における参照符号（ａ）
はそれぞれＭＥ−ＲＨＥＴ（マルチエミッタ共鳴トンネ
ルホットエレクトロントランジスタ）により構成したメ
モリセルの各層構造の断面図を示し、また、参照符号
（ｂ）はそれぞれＭＥ−ＲＨＥＴのエネルギバンド図で
ある。
【００２７】図３〜図９のメモリセルは、上記の層構造
において、パラメータｘ，ｙ，ｄ１，ｄ２，および，ｄ
３をそれぞれ以下に示すような値に設定したもに対応し
ている。ここで、各実施例の層構造では、コレクタバリ
アの高さが一定とされているが、例えば、このコレクタ
バリアの厚さをパラメータとして変化させることも可能
である。
【００２８】すなわち、ＭＥ−ＲＨＥＴによるメモリセ
ルは、Ｆe-doped Ｉn Ｐ基板（１００）上に、順次バッ
ファー層、サブコレクタ層、コレクタ層、コレクタバリ
ア層、ベース層、共鳴バリア層、エミッタ層、および、
コンタクト層を積層して構成されている。図３に示す第
１実施例は、層構造の各パラメータをｘ＝１，ｙ＝１，
ｄ１＝２．４３，ｄ２＝１．５，ｄ３＝１．５とした場
合である。すなわち、メモリセルＭＣを構成するトラン
ジスタＴｒを図３のように形成することにより、特に、
共鳴バリアにおけるｉ−Ｉn Ｇa Ａs 層の厚さを７．０
３nmと厚く形成（以下の各実施例も同様：関連技術の一
例としては、該ｉ−Ｉn Ｇa Ａs 層の厚さは４．０nm程
度）し、且つ、共鳴バリアのｉ−ＡlxＧa(1-x)Ａs （ｉ
−Ａl Ａs)層の厚さを２．４３nmとして形成することに
より、メモリセルＭＣを構成するＭＥ−ＲＨＥＴ（マル
チエミッタ共鳴トンネルホットエレクトロントランジス
タＴｒ）を、第一準位から注入された電子はそのほとん
どがコレクタバリアにより反射されてコレクタ電流とは
ならず，第二準位もしくは熱的に励起された電子はコレ
クタバリアを越えてコレクタ電流となるような共鳴トン
ネルバリア、および、コレクタバリア構造を持つように
することができる。
【００２９】図４に示す第２実施例は、層構造の各パラ
メータをｘ＝１，ｙ＝１，ｄ１＝２．２６，ｄ２＝１．
５，ｄ３＝１．５とした場合である。このように、メモ
リセルＭＣを構成するトランジスタＴｒを図４のように
形成することにより、特に、パラメータｄ１を２．２６
として共鳴バリアのｉ−ＡlxＧa(1-x)Ａs （ｉ−ＡlＡ
s)層の厚さを図３の場合よりも薄く形成し、すなわち、
トランジスタＴｒ（ＭＥ−ＲＨＥＴ）の面積を変えるこ
となく共鳴トンネルバリアのベース側のバリア（ｉ−Ａ
l Ａs 層）を薄く形成することにより、第１のエミッタ
電極Ｅ１の順方向のピーク電流Ipf1よりも、第２のエミ
ッタ電極Ｅ２の逆方向のピーク電流Ipr2が大きくなるよ
うな負性微分特性（Ipf1＜Ipr2）を持たせることができ
る。この負性微分特性は、以下に示す図５および図６の
ような層構造を有するＭＥ−ＲＨＥＴによっても実現す
ることができる。
【００３０】すなわち、図５に示す第３実施例のよう
に、各パラメータをｘ＝０．９，ｙ＝１，ｄ１＝２．４
３，ｄ２＝１．５，ｄ３＝１．５とし、特に、パラメー
タｘを０．９として共鳴バリアのｉ−ＡlxＧa(1-x)Ａs
層を厚さが２．４３nmのｉ−Ａl0.9Ｇa0.1Ａs 層として
形成するか、或いは、図６に示す第４実施例のように、
各パラメータをｘ＝１，ｙ＝１，ｄ１＝２．４３，ｄ２
＝３．０，ｄ３＝１．５とし、特に、パラメータｄ２を
３．０としてベースのｉ−Ｉn Ｇa Ａs 層の厚さを図３
の場合よりも厚く形成することによっても図４を参照し
て説明した負性微分特性を実現することができる。
【００３１】このように、メモリセルＭＣとして使用す
るトランジスタＴｒ（ＭＥ−ＲＨＥＴ）は、その面積を
変えることなく共鳴トンネルバリアのベース側のバリア
を薄く形成するか，または，低く形成し、或いは、共鳴
トンネルバリアのベース側のスペーサを厚く形成するこ
とにより、該ＭＥ−ＲＨＥＴ（メモリセルＭＣ）の第１
のエミッタ電極Ｅ１の順方向のピーク電流Ipf1よりも、
第２のエミッタ電極Ｅ２の逆方向のピーク電流Ipr2が大
きくなるような負性微分特性（Ipf1＜Ipr2）を持たせる
ことができる。
【００３２】図７に示す第５実施例は、層構造の各パラ
メータをｘ＝１，ｙ＝１，ｄ１＝２．７０，ｄ２＝１．
５，ｄ３＝１．５とした場合である。このように、メモ
リセルＭＣを構成するトランジスタＴｒを図７のように
形成することにより、特に、パラメータｄ１を２．７０
として共鳴バリアのｉ−ＡlxＧa(1-x)Ａs （ｉ−ＡlＡ
s)層の厚さを図３の場合よりも厚く形成し、すなわち、
トランジスタＴｒ（ＭＥ−ＲＨＥＴ）の面積を変えるこ
となく共鳴トンネルバリアのベース側のバリア（ｉ−Ａ
l Ａs 層）を厚く形成することにより、順方向のピーク
電流Ipf が逆方向のピーク電流（IPr)よりも大きく、且
つ、該逆方向のピーク電流（IPr)が該順方向のピーク電
流Ipf と前記コレクタ・エミッタ間に所定の電圧が加わ
っている時の共鳴ピークにおける電流ゲインαとの積よ
りも大きくなるような負性微分特性（Ipf ＞IPr ＞Ipf
×α）を持たせることができる。この負性微分特性は、
以下に示す図８および図９のような層構造を有するＭＥ
−ＲＨＥＴによっても実現することができる。
【００３３】すなわち、図８に示す第６実施例のよう
に、各パラメータをｘ＝１，ｙ＝０．９，ｄ１＝２．４
３，ｄ２＝１．５，ｄ３＝１．５とし、特に、パラメー
タｙを０．９として共鳴バリアのｉ−ＡlyＧa(1-y)Ａs
層を厚さが２．４３nmのｉ−Ａl0.9Ｇa0.1Ａs 層として
形成するか、或いは、図９に示す第７実施例のように、
各パラメータをｘ＝１，ｙ＝１，ｄ１＝２．４３，ｄ２
＝１．５，ｄ３＝３．０とし、特に、パラメータｄ３を
３．０としてエミッタのｉ−Ｉn Ｇa Ａs 層の厚さを厚
く形成することによっても図７を参照して説明した負性
微分特性を実現することができる。
【００３４】このように、メモリセルＭＣとして使用す
るトランジスタＴｒ（ＭＥ−ＲＨＥＴ）は、その面積を
変えることなく共鳴トンネルバリアのベース側のバリア
を厚く形成するか，または，高く形成し、或いは、共鳴
トンネルバリアのベース側のスペーサを薄く形成するこ
とにより、該ＭＥ−ＲＨＥＴ（メモリセルＭＣ）の順方
向のピーク電流Ipf が逆方向のピーク電流（IPr)よりも
大きく、且つ、該逆方向のピーク電流（IPr)が該順方向
のピーク電流Ipf と前記コレクタ・エミッタ間に所定の
電圧が加わっている時の共鳴ピークにおける電流ゲイン
αとの積よりも大きくなるような負性微分特性（Ipf ＞
IPr ＞Ipf ×α）を持たせることができる。
【００３５】図１０は本発明に係る半導体記憶装置（Ｓ
ＲＡＭ）の一構成例を示すブロック回路図である。同図
において、参照符号１はビットアドレスデコーダ、２は
ワードアドレスデコーダ、そして、３はセンス回路を示
している。この図１０に示すＳＲＡＭは、図１のメモリ
セルＭＣを複数個マトリクス状に配置して構成されてい
る。
【００３６】すなわち、図１０に示されるように、本実
施例のＳＲＡＭは、複数のビット線（ビット線群）ＢＬ
１，ＢＬ２，…と、該ビット線に対して垂直に交差し、
且つ、互いに平行に配置された複数のワード線（ワード
線群）ＷＬ１，ＷＬ２，…およびグランド線（グランド
線群）ＧＬ１，ＧＬ２，…と、これら各ビット線ＢＬ
１，ＢＬ２，…と各ワード線ＷＬ１，ＷＬ２，…および
各グランド線ＧＬ１，ＧＬ２，…との交差個所にそれぞ
れ設けられた複数のメモリセルＭＣ１，ＭＣ２，…とを
備えている。
【００３７】さらに、本実施例のＳＲＡＭは、ビット線
ＢＬ１，ＢＬ２，…が接続され該各ビット線に対してア
ドレス信号（ビットアドレス信号）を供給するビット線
アドレスデコーダ１および各メモリセルＭＣ１，ＭＣ
２，…の記憶情報を検出するセンス回路３と、ワード線
ＷＬ１，ＷＬ２，…が接続され該各ワード線に対してア
ドレス信号（ワードアドレス信号）を供給するワード線
アドレスデコーダ２とが設けられている。ここで、グラ
ンド線ＧＬ１，ＧＬ２，…は、それぞれ接地（ＧＮＤ）
されている。
【００３８】図１１は本発明に係る半導体記憶装置（Ｓ
ＲＡＭ）の一例の立体構成を示す斜視図であり、図１２
は図１１のＳＲＡＭの平面配置を示す図である。図１１
および図１２に示されるように、本実施例のＳＲＡＭに
おいては、ビット線ＢＬ１〜ＢＬ５が平行に配置され、
これらビット線ＢＬ１〜ＢＬ５に対して電気的に非接触
で直行する各２本一対のワード線およびグランド線ＷＬ
１，ＧＬ１〜ＷＬ５，ＧＬ５が配置されている。これら
ビット線ＢＬ１〜ＢＬ５とワード線およびグランド線Ｗ
Ｌ１，ＧＬ１〜ＷＬ５，ＧＬ５の各交差個所にはそれぞ
れベース・第１エミッタ接合Ｄ１，ベース・第２エミッ
タ接合Ｄ２およびベース・コレクタ接合Ｄ３を有するメ
モリセルＭＣ（図１参照）が設けられている。
【００３９】このように、図１１および図１２に示す実
施例では、各ワード線ＷＬ１，ＷＬ２，…と各グランド
線ＧＬ１，ＧＬ２，…が１本ずつ交互に配置されてい
る。これにより、１つのメモリセルＭＣをベース・エミ
ッタ接合部２個程度の面積に形成することができ、高密
度化が可能となる。図１３は本発明に係る半導体記憶装
置（ＳＲＡＭ）の他の例の立体構成を示す斜視図であ
り、図１４は図１３のＳＲＡＭの平面配置を示す図であ
る。
【００４０】図１３および図１４に示されるように、本
実施例のＳＲＡＭは、ワード線ＷＬ１，ＷＬ２，…およ
びグランド線ＧＬ１，ＧＬ２，…が２本ずつ交互に配置
されている。図１５は本発明に係る半導体記憶装置（Ｓ
ＲＡＭ）のさらに他の例の立体構成を示す斜視図であ
り、図１６は図１５のＳＲＡＭの平面配置を示す図であ
る。
【００４１】図１５および図１６に示されるように、本
実施例のＳＲＡＭは、図１３および図１４に示す実施例
において、隣接する２本のグランド線ＧＬ１，ＧＬ２；
ＧＬ３，ＧＬ４；…を１本として形成するようになって
いる。このように、隣接する２本のグランド線ＧＬ１，
ＧＬ２；ＧＬ３，ＧＬ４；…を１本として形成すること
により、同じ面積でＳＲＡＭを製造下場合にはグランド
線に流す電流値を大きくすることができ、或いは、グラ
ンド線に必要な配線領域を低減してより一層の高密度化
が可能となる。
【００４２】以上、図１１〜図１６を参照して説明した
各実施例において、メモリセルＭＣへのデータの書込み
は、必要なビットアドレスデータおよびワードアドレス
データをそれぞれビットアドレスデコーダ１およびワー
ドアドレスデコーダ２与えて所定のアドレスを選択して
実行される。このように、各メモリセルＭＣがアドレス
選択性を持つため、任意のアドレスのメモリセルＭＣに
データを書き込んだり、或いは、読み出したりすること
ができる。なお、各メモリセルＭＣにおけるビット線Ｂ
Ｌおよびワード線ＷＬへの印加電圧態様および書込み時
の動作等は、以下に図１７〜図３７を参照して説明す
る。
【００４３】図１７は本発明の半導体記憶装置における
メモリセルの保持状態の一例（図１７(a))および読み出
し動作の一例（その１：図１７(b))を説明するための図
であり、図１８は本発明の半導体記憶装置におけるメモ
リセルの読み出し動作の一例（その２：図１８(a) ，そ
の３：図１８(b))を説明するための図である。図１７
（ａ）において、参照符号Ｓ１およびＳ２は二つの安定
な動作点、ＩE1 -B（ＩE1）は第１のエミッタＥ１からベ
ースＢへ流れる電流、ＩE1-Cは第１のエミッタＥ１から
コレクタＣへ流れる電流を示し、そして、ＩB-E2はベー
スＢから第２のエミッタＥ２へ流れる電流を示してい
る。ここで、ビット線ＢＬの電圧（コレクタ電圧）Ｖc
およびワード線ＷＬの電圧（第２のエミッタ電圧）ＶE2
は、それぞれ、Ｖc ＝ＶBmid＝０ボルト、ＶE2＝ＶWmid
＝０ボルトである。
【００４４】すなわち、図１７（ａ）に示されるよう
に、本実施例のメモリセルの保持状態の一例において、
メモリセルＭＣは、第１および第２のベース・エミッタ
接合層Ｄ１，Ｄ２を備え、且つ、該第１および第２のベ
ース・エミッタ接合層Ｄ１，Ｄ２とベース層との直列回
路によって生成される二つの安定な動作点Ｓ１，Ｓ２を
有している。そして、メモリセルＭＣを構成するトラン
ジスタＴｒの第１または第２のエミッタ電極Ｅ１，Ｅ２
のどちらか一方のエミッタ電極（具体的には、第２のエ
ミッタ電極Ｅ２：ＶE2）に対して前述したＮ型負性微分
特性のバレーにバイアスされるような電位（ＶWmid＝０
ボルト）を与え、さらに、ビット線ＢＬ（Ｖc)に、グラ
ンド（ＧＮＤ）に対して該トランジスタＴｒにゲインが
出ない程度で、且つ、ベース・コレクタ接合Ｄ３の逆耐
圧電圧（Ｖｒbr）よりも高い電位（ＶBmid＝０ボルト）
を与えるようにして、メモリセルＭＣに書き込まれたデ
ータの保持を行う。ここで、ビット線ＢＬに与える電位
（ＶBmid）は、グランドと同じ電位（０ボルト）となっ
ている。
【００４５】図１７（ｂ）〜図１８（ｂ）はメモリセル
の読み出し動作の一例を示すものである。ここで、前述
したように、メモリセルＭＣは、第１および第２のベー
ス・エミッタ接合層Ｄ１，Ｄ２を備え、且つ、該第１お
よび第２のベース・エミッタ接合層Ｄ１，Ｄ２とベース
層との直列回路によって生成される二つの安定な動作点
Ｓ１，Ｓ２を有している。
【００４６】まず、図１７（ｂ）に示されるように、メ
モリセルＭＣを構成するトランジスタ（ＭＥ−ＲＨＥ
Ｔ）Ｔｒにゲインが充分でるような電位（ＶBhigh)を対
応するビット線ＢＬに与えた状態（Ｖc ＝ＶBhigh)にお
いて、二つの安定な動作点Ｓ１，Ｓ２の内、ベースの電
位が低い側の第１の安定動作点（Ｓ１）ではゲインが低
く、且つ、ベースの電位が高い側の第２の安定動作点
（Ｓ２）ではゲインが高くなっている。そして、図１８
（ａ）に示されるように、メモリセルＭＣに対して当該
メモリセルに記憶されたデータが破壊されない程度に対
応するワード線ＷＬに対して、データ保持時よりも高い
電位（ＶWhigh)を与えて（ＶE2＝ＶWhigh)、該ビット線
（ＢＬ）に流れる電流（コレクタ電流）の二つの状態に
より差を検出してデータを読み取る。
【００４７】ここで、図１７（ｂ）はビット線ＢＬだけ
が選択され、図１８（ａ）はワード線ＷＬだけが選択さ
れ、そして、図１８（ｂ）はビット線ＢＬおよびワード
線ＷＬの両方が選択された場合に対応している。すなわ
ち、ビット線ＢＬだけ、または、ワード線ＷＬだけ、或
いは、ビット線ＢＬおよびワード線ＷＬの両方を選択す
ることにより、二つの安定な動作点Ｓ１，Ｓ２の内、ベ
ースの電位が低い側の第１の安定動作点（Ｓ１）ではゲ
インを低く、且つ、ベースの電位が高い側の第２の安定
動作点（Ｓ２）ではゲインを高く設定し、メモリセルＭ
Ｃを構成するトランジスタＴｒに対して記憶されたデー
タが破壊されない程度に対応するワード線ＷＬ（第２の
エミッタ電圧ＶE2）に対して、データ保持時よりも高い
電位（Ｖ E2＝ＶWhigh)を与えて、該ビット線（ＢＬ）に
流れる電流の二つの状態により差を検出してデータを読
み取るようになっている。
【００４８】図１９は本発明の半導体記憶装置における
メモリセルの保持状態の他の例（図１９(a))および読み
出し動作の他の例（その１：図１９(b))を説明するため
の図であり、図２０は本発明の半導体記憶装置における
メモリセルの読み出し動作の他の例（その２：図２０
(a) ，その３：図２０(b))を説明するための図である。
図１９（ａ）に示されるように、メモリセルＭＣを構成
するトランジスタ（ＭＥ−ＲＨＥＴ）Ｔｒは、第１のエ
ミッタ電極Ｅ１の順方向のピーク電流（Ipf1）よりも、
第２のエミッタ電極Ｅ２の逆方向のピーク電流（Ipr2）
が大きくなるような負性微分特性（Ipf1＜Ipr2）を有し
ている。
【００４９】さらに、図１９（ａ）に示されるように、
本実施例のメモリセルの保持状態の他の例において、メ
モリセルＭＣは、第１および第２のベース・エミッタ接
合層Ｄ１，Ｄ２を備え、且つ、該第１および第２のベー
ス・エミッタ接合層Ｄ１，Ｄ２とベース層との直列回路
によって生成される二つの安定な動作点Ｓ１，Ｓ２を有
している。そして、メモリセルＭＣを構成するトランジ
スタＴｒの第１または第２のエミッタ電極Ｅ１，Ｅ２の
どちらか一方のエミッタ電極（第２のエミッタ電極Ｅ
２）に対してＮ型負性微分特性のバレーにバイアスされ
るような電位（ＶWmid）を与え、さらに、ビット線ＢＬ
に、グランド（ＧＮＤ）に対して該トランジスタＴｒに
ゲインが出ない程度で、且つ、ベース・コレクタ接合Ｄ
３の逆耐圧電圧（Ｖｒbr）よりも高い電位（ＶBmid＝０
ボルト）を与えるようにして、メモリセルＭＣに書き込
まれたデータの保持を行う。ここで、ビット線ＢＬに与
える電位（ＶBmid）は、グランドと同じ電位（０ボル
ト）となっている。
【００５０】図１９（ｂ）〜図２０（ｂ）はメモリセル
の読み出し動作の他の例を示すものである。ここで、上
述したように、メモリセルＭＣを構成するトランジスタ
Ｔｒは、第１のエミッタ電極Ｅ１の順方向のピーク電流
Ｉpf1 よりも、第２のエミッタ電極Ｅ２の逆方向のピー
ク電流Ｉpr2 が大きくなるような負性微分特性（Ｉpf1
＜Ｉpr2 ）を有している。さらに、メモリセルＭＣは、
第１および第２のベース・エミッタ接合層Ｄ１，Ｄ２を
備え、且つ、該第１および第２のベース・エミッタ接合
層Ｄ１，Ｄ２とベース層との直列回路によって生成され
る二つの安定な動作点Ｓ１，Ｓ２を有している。
【００５１】そして、メモリセルＭＣを構成するトラン
ジスタＴｒにゲインが充分でるような電位（ＶBhigh)を
対応するビット線ＢＬに与えた状態（コレクタ電圧Ｖc
＝ＶBhigh)において、二つの安定な動作点Ｓ１，Ｓ２の
内、ベースの電位が低い側の第１の安定動作点（Ｓ１）
ではゲインが低く、且つ、ベースの電位が高い側の第２
の安定動作点（Ｓ２）ではゲインが高くなっている。そ
して、メモリセルＭＣに対して当該メモリセルに記憶さ
れたデータが破壊されない程度に対応するワード線（第
２のエミッタ電圧ＶE2）に対して、データ保持時よりも
高い電位（ＶWhigh)を与えて、該ビット線（ＢＬ）に流
れる電流の二つの状態により差を検出してデータを読み
取る。なお、本実施例も、上述した図１７（ｂ）〜図１
８（ｂ）の実施例と同様に、図１９（ｂ）はビット線Ｂ
Ｌだけが選択され、図２０（ａ）はワード線ＷＬだけが
選択され、そして、図２０（ｂ）はビット線ＢＬおよび
ワード線ＷＬの両方が選択された場合を示している。
【００５２】図２１〜図２３は本発明の半導体記憶装置
におけるメモリセルの書き込み動作の一例での一方の書
き込み処理（その１〜その７）を説明するための図であ
り、ベースの電位の高い側の安定点Ｓ２への書き込み処
理を示すものである。ここで、メモリセルＭＣは、第１
および第２のベース・エミッタ接合層Ｄ１，Ｄ２を備え
ており、該第１および第２のベース・エミッタ接合層Ｄ
１，Ｄ２とベース層との直列回路によって生成される二
つの安定な動作点Ｓ１，Ｓ２を有しいるり（図２１
（ａ）参照）。なお、各図において、参照符号ＩB-c は
メモリセルＭＣを構成するトランジスタ（ＭＥ−ＲＨＥ
Ｔ）のベースＢからコレクタＣに向かって流れる電流を
示し、ＩE1-BはメモリセルＭＣの第１のエミッタＥ１か
らベースＢに向かって流れる電流を示し、ＩB-E2はメモ
リセルＭＣのベースＢから第２のエミッタＥ２に向かっ
て流れる電流を示し、そして、ＩE1-cはメモリセルＭＣ
の第１のエミッタＥ１からコレクタＣに向かって流れる
電流を示している。さらに、参照符号ＶE2は第２のエミ
ッタＥ２の電圧（ワード線ＷＬの電位）を示し、また、
Ｖc はメモリセルＭＣのコレクタＣの電圧（ビット線Ｂ
Ｌの電位）を示している。
【００５３】まず、図２１（ａ）に示されるように、メ
モリセルに書き込まれたデータは、Ｓ１またはＳ２の何
れか一方のデータである。そして、図２１（ｂ）に示さ
れるように、このＳ１またはＳ２の何れかのデータを保
持しているメモリセルＭＣにおいて、ワード線ＷＬに対
して該メモリセルＭＣの二つの安定な動作点（Ｓ１，Ｓ
２）が崩れるのに十分な低い電位ＶWlowを与える（ＶE2
＝ＶWlow）。これにより、Ｓ１およびＳ２の双安定状態
がＳ０だけの単安定状態となる。ここで、ビット線ＢＬ
には、データ保持時の電位ＶBmidを印加しておく（Ｖc
＝ＶBmid＝０ボルト）。
【００５４】その後、図２２（ｂ）に示されるように、
ビット線ＢＬの電圧（コレクタ電圧）Ｖc ＝ＶBmid＝０
ボルトとしたまま、ワード線ＷＬをデータ保持時の電位
ＶWmidに戻す（ＶE2＝ＶWmid）。これにより、メモリセ
ルＭＣ（ワード線ＷＬに接続された全てのメモリセル）
に対してＳ２の書き込みが行われる。なお、図２２
（ａ）は、ワード線ＷＬの電圧（第２のエミッタＥ２電
圧）ＶE2が、低電圧ＶWlowから保持電圧ＶWmidに向かう
過渡状態（ＶWlow＜ＶE2＜ＶWmid）を示している。
【００５５】次いで、図２３（ｂ）に示されるように、
ワード線ＷＬに対して二つの安定な動作点（Ｓ１，Ｓ
２）が崩れるのに十分な高い電位ＶWhigh を与える（Ｖ
E2＝ＶWhigh)。なお、図２３（ａ）は、ワード線ＷＬの
電圧ＶE2が、データ保持時の電圧ＶWmidから高電圧ＶWh
igh に向かう過渡状態（ＶWmid＜ＶE2＜ＶWhigh)を示し
ている。
【００５６】そして、図２３（ｃ）に示されるように、
ワード線ＷＬをデータ保持時の電位ＶWmidに戻す（ＶE2
＝ＶWmid）。これにより、メモリセルＭＣに対してデー
タＳ２の書き込みを行うことができる。図２４〜図２７
は本発明の半導体記憶装置におけるメモリセルの書き込
み動作の一例での他方の書き込み処理（その１〜その
７）を説明するための図であり、ベースの電位の低い側
の安定点Ｓ１への書き込み処理を示すものである。
【００５７】まず、図２４（ａ）に示されるように、メ
モリセルに書き込まれたデータは、Ｓ１またはＳ２の何
れか一方のデータである。このＳ１またはＳ２の何れか
のデータを保持しているメモリセルＭＣに対して、ビッ
ト線ＢＬの電圧（コレクタ電圧）Ｖc に対してデータ保
持時よりも低い電位ＶBlowを与え（Ｖc ＝ＶBlow）、そ
して、図２４（ｂ）に示されるように、ワード線ＷＬを
データ保持時の電位ＶWmidからより低い電位ＶWlowとし
（ＶE2＝ＶWlow）、その後、図２５（ｂ）に示されるよ
うに、ワード線ＷＬを再びデータ保持時の電位ＶWmidに
戻す（ＶE2＝ＶWmid）。これにより、メモリセルＭＣ
（ワード線ＷＬに接続された全てのメモリセル）に対し
てＳ２の書き込みが行われる。なお、図２５（ａ）は、
ワード線ＷＬの電圧ＶE2が、低電圧ＶWlowからデータ保
持時の電圧ＶWmidに向かう過渡状態（ＶWlow＜ＶE2＜Ｖ
Wmid) を示している。
【００５８】さらに、図２６（ｂ）に示されるように、
ワード線ＷＬに対して該メモリセルＭＣの二つの安定な
動作点（Ｓ１，Ｓ２）が崩れるのに十分な高い電位ＶWh
ighを与える（ＶE2＝ＶWhigh)。なお、図２６（ａ）
は、ワード線ＷＬの電圧ＶE2が、データ保持時の電圧Ｖ
Wmidから高電圧ＶWhigh に向かう過渡状態（ＶWmid＜Ｖ
E2＜ＶWhigh)を示している。
【００５９】そして、図２７に示されるように、ワード
線ＷＬをデータ保持時の電位ＶWmidに戻す（ＶE2＝ＶWm
id）。これにより、メモリセルＭＣに対してデータＳ１
の書き込みを行うことができる。すなわち、上述したＳ
１およびＳ２の書き込みを組み合わせることにより、各
メモリセルＭＣに対して所定のデータ（Ｓ１またはＳ
２）を書き込むことができる。そして、この書き込み処
理は、メモリセルＭＣを構成しているトランジスタのコ
レクタに対してピーク電流よりも大きな電流を原理的に
流すことができるため、読み出し動作の速度を規定して
いるピーク電流および消費電力を規定しているバレー電
流）のトレードオンから逃れることが可能となる。
【００６０】図２８は本発明の半導体記憶装置における
メモリセルの保持状態のさらに他の例（図２８(a))およ
び読み出し動作のさらに他の例（その１：図２８(b))を
説明するための図であり、図２９は本発明の半導体記憶
装置におけるメモリセルの読み出し動作のさらに他の例
（その２：図２９(a) ，その３：図２９(b))を説明する
ための図である。
【００６１】図２８（ａ）に示されるように、メモリセ
ルＭＣを構成するトランジスタ（ＭＥ−ＲＨＥＴ）Ｔｒ
は、順方向のピーク電流（Ｉpf）が逆方向のピーク電流
（Ｉpr) よりも大きく、且つ、該逆方向のピーク電流
（Ｉpr) が該順方向のピーク電流（Ｉpf) とコレクタ・
エミッタ間に所定の電圧が加わっている時の共鳴ピーク
における電流ゲイン（α）との積よりも大きくなるよう
な負性微分特性（Ｉpf＞Ｉpr＞Ｉpf×α）を有してい
る。
【００６２】さらに、図２８（ａ）に示されるように、
本実施例のメモリセルの保持状態の他の例において、メ
モリセルＭＣは、第１および第２のベース・エミッタ接
合層Ｄ１，Ｄ２を備え、且つ、該第１および第２のベー
ス・エミッタ接合層Ｄ１，Ｄ２とベース層との直列回路
によって生成される二つの安定な動作点Ｓ１，Ｓ２を有
している。そして、メモリセルＭＣを構成するトランジ
スタＴｒの第１または第２のエミッタ電極Ｅ１，Ｅ２の
どちらか一方のエミッタ電極（第２のエミッタ電極Ｅ
２）に対してＮ型負性微分特性のバレーにバイアスされ
るような電位（ＶWmid）を与え、さらに、ビット線ＢＬ
に、グランド（ＧＮＤ）に対して該トランジスタＴｒに
ゲインが出ない程度で、且つ、ベース・コレクタ接合Ｄ
３の逆耐圧電圧（Ｖｒbr）よりも高い電位（ＶBmid＝０
ボルト）を与えるようにして、メモリセルＭＣに書き込
まれたデータの保持を行う。ここで、ビット線ＢＬに与
える電位（ＶBmid）は、グランドと同じ電位（０ボル
ト）となっている。
【００６３】図２８（ｂ）〜図２９（ｂ）はメモリセル
の読み出し動作の他の例を示すものである。ここで、上
述したように、メモリセルＭＣを構成するトランジスタ
Ｔｒは、順方向のピーク電流Ｉpfが逆方向のピーク電流
Ｉprよりも大きく、且つ、該逆方向のピーク電流Ｉprが
該順方向のピーク電流Ｉpfとコレクタ・エミッタ間に所
定の電圧が加わっている時の共鳴ピークにおける電流ゲ
インαとの積よりも大きくなるような負性微分特性（Ｉ
pf＞Ｉpr＞Ｉpf×α）を有している。さらに、メモリセ
ルＭＣは、第１および第２のベース・エミッタ接合層Ｄ
１，Ｄ２を備え、且つ、該第１および第２のベース・エ
ミッタ接合層Ｄ１，Ｄ２とベース層との直列回路によっ
て生成される二つの安定な動作点Ｓ１，Ｓ２を有してい
る。
【００６４】そして、メモリセルＭＣを構成するトラン
ジスタＴｒにゲインが充分でるような電位（ＶBhigh)を
対応するビット線ＢＬに与えた状態（コレクタ電圧Ｖc
＝ＶBhigh)において、二つの安定な動作点Ｓ１，Ｓ２の
内、ベースの電位が低い側の第１の安定動作点（Ｓ１）
ではゲインが低く、且つ、ベースの電位が高い側の第２
の安定動作点（Ｓ２）ではゲインが高くなっている。そ
して、メモリセルＭＣに対して当該メモリセルに記憶さ
れたデータが破壊されない程度に対応するワード線（第
２のエミッタ電圧ＶE2）に対して、データ保持時よりも
高い電位（ＶWhigh)を与えて、該ビット線（ＢＬ）に流
れる電流の二つの状態により差を検出してデータを読み
取る。なお、本実施例も、前述した図１７（ｂ）〜図１
８（ｂ）および図１９（ｂ）〜図２０（ｂ）の実施例と
同様に、図２８（ｂ）はビット線ＢＬだけが選択され、
図２９（ａ）はワード線ＷＬだけが選択され、そして、
図２９（ｂ）はビット線ＢＬおよびワード線ＷＬの両方
が選択された場合を示している。
【００６５】このように、メモリセルＭＣに対してＳ１
を書き込む際、コレクタはコレクタベース・コレクタ接
合が、負性微分特性に影響を与えないような電圧に設
定、すなわち、ゲインもでなければ逆耐圧を越える電圧
にもならないようにする（実際には、グランドと同じ電
位にすればよい）。これにより、最初に設定した二つの
ベース・エミッタ接合のＮ型負性微分特性のいわゆるピ
ーク電流の違いにより、一度、ワード線の電位を下げ
て、再び上げてやる動作を行った時の単安定から双安定
への遷移の際に、ＭＯＢＩＬＥの動作原理のように、安
定点が一義的にＳ１に定まる。そして、Ｓ２を書き込む
際にも、共鳴バリアの順方向（エミッタに対してベース
を正にバイアスされている）のピーク電流をＩpf、逆方
向でのピーク電流をＩprとし、コレクタ・エミッタ間に
所定の電圧が加わっている時の、共鳴ピークにおける電
流ゲインをαとした時、Ｉpf＞Ｉpr＞Ｉpf×αとなるＭ
Ｅ−ＲＨＥＴを用いると、グランドに接続されているエ
ミッタから注入されるエミッタ電流のうちベース電流と
なる成分のピークと、ベースからもう一つのエミッタを
通ってワード線に流すことのできる電流のピークとの大
小が、コレクタに電圧が加わっているときには後者が、
コレクタに電圧が加わっていないときには前者が大きく
なるので、一度、ワード線の電位を下げて、再び上げて
やる動作を行った時の単安定双安定の遷移の際に、ＭＯ
ＢＩＬＥの動作原理のように、安定点が一義的にコレク
タに加わる電圧によって決定できる。この方法を用いる
ことで、メモリセル（ＭＥ−ＲＨＥＴ）の耐圧に無関係
で書き込みが可能で、耐圧を上げてメモリセル周辺回路
の設計マージンを増やすことができる。
【００６６】図３０および図３１は本発明の半導体記憶
装置におけるメモリセルの書き込み動作の他の例での一
方の書き込み処理（その１〜その３）を説明するための
図であり、図３０（ａ）は前述した図２１（ｂ）に対応
し、図２１（ａ）に対応する図は省略されている。ここ
で、メモリセルＭＣは、第１および第２のベース・エミ
ッタ接合層Ｄ１，Ｄ２を備えており、該第１および第２
のベース・エミッタ接合層Ｄ１，Ｄ２とベース層との直
列回路によって生成される二つの安定な動作点Ｓ１，Ｓ
２を有しており、図３０および図３１はベースの電位の
高い側の安定点Ｓ２への書き込み処理を示すものであ
る。なお、各図において、参照符号ＩB-cはメモリセル
ＭＣを構成するトランジスタ（ＭＥ−ＲＨＥＴ）のベー
スＢからコレクタＣに向かって流れる電流を示し、Ｉ
E1-BはメモリセルＭＣの第１のエミッタＥ１からベース
Ｂに向かって流れる電流を示し、ＩB-E2はメモリセルＭ
ＣのベースＢから第２のエミッタＥ２に向かって流れる
電流を示し、そして、ＩE1-cはメモリセルＭＣの第１の
エミッタＥ１からコレクタＣに向かって流れる電流を示
している。さらに、参照符号ＶE2は第２のエミッタＥ２
の電圧（ワード線ＷＬの電位）を示し、また、Ｖc はメ
モリセルＭＣのコレクタＣの電圧（ビット線ＢＬの電
位）を示している。
【００６７】まず、メモリセルに書き込まれたデータ
は、Ｓ１またはＳ２の何れか一方のデータであるが、こ
のＳ１またはＳ２の何れかのデータを保持しているメモ
リセルＭＣにおいて、ワード線ＷＬに対して該メモリセ
ルＭＣの二つの安定な動作点（Ｓ１，Ｓ２）が崩れるの
に十分な低い電位ＶWlowを与える（ＶE2＝ＶWlow）。こ
れにより、Ｓ１およびＳ２の双安定状態がＳ０だけの単
安定状態となる。ここで、ビット線ＢＬには、データ保
持時の電位ＶBmidを印加しておく（Ｖc ＝ＶBmid＝０ボ
ルト）。
【００６８】そして、図３１に示されるように、ビット
線ＢＬの電圧（コレクタ電圧）Ｖc＝ＶBmid＝０ボルト
としたまま、ワード線ＷＬをデータ保持時の電位ＶWmid
に戻し（ＶE2＝ＶWmid）、メモリセルＭＣに対してＳ１
の書き込みを行う。なお、図３０（ｂ）は、ワード線Ｗ
Ｌの電圧（第２のエミッタＥ２電圧）ＶE2が、低電圧Ｖ
Wlowから保持電圧ＶWmidに向かう過渡状態（ＶWlow＜Ｖ
E2＜ＶWmid）を示している。
【００６９】図３２および図３３は本発明の半導体記憶
装置におけるメモリセルの書き込み動作の他の例での他
方の書き込み処理（その１〜その３）を説明するための
図であり、ベースの電位の低い側の安定点Ｓ１への書き
込み処理を示すものである。ここで、図３２（ａ）は前
述した図２４（ｂ）に対応し、図２４（ａ）に対応する
図は省略されている。
【００７０】まず、図３２（ａ）に示されるように、メ
モリセルに書き込まれたデータは、Ｓ１またはＳ２の何
れか一方のデータを保持しているメモリセルＭＣにおい
て、ビット線ＢＬの電圧（コレクタ電圧）Ｖc に対して
データ保持時よりも高い電位ＶBhigh を与え（Ｖc ＝Ｖ
Bhigh)、ワード線ＷＬをデータ保持時の電位ＶWmidから
より低い電位ＶWlowとする（ＶE2＝ＶWlow）。その後、
図３３に示されるように、ワード線ＷＬをデータ保持時
の電位ＶWmidに戻し（ＶE2＝ＶWmid）、メモリセルＭＣ
に対してＳ２の書き込みを行う。なお、図３２（ｂ）
は、ワード線ＷＬの電圧ＶE2が、低電圧ＶWlowからデー
タ保持時の電圧ＶWmidに向かう過渡状態（ＶWlow＜ＶE2
＜ＶWmid) を示している。
【００７１】以下、図２１〜図２７および図３０〜図３
３を参照して説明したメモリセルへの書き込み（Ｓ１，
Ｓ２の書き込み）処理を適用した半導体記憶装置におけ
るメモリセルＭＣの書き換え動作の例を説明する。図３
４は本発明の半導体記憶装置におけるメモリセルの書き
換えを行わないビットでの動作の一例を説明するための
図であり、図３５は本発明の半導体記憶装置におけるメ
モリセルの書き換えを行うビットでの動作の一例を説明
するための図である。ここで、各メモリセルＭＣは、第
１および第２のベース・エミッタ接合層Ｄ１，Ｄ２を備
え、且つ、該第１および第２のベース・エミッタ接合層
Ｄ１，Ｄ２とベース層との直列回路によって生成される
二つの安定な動作点Ｓ１，Ｓ２を有している。なお、図
３４およ図３５において、参照符号（ａ）は記憶情報が
Ｓ２の場合を示し、また、（ｂ）は記憶情報がＳ１の場
合を示している。まず、図３４（ａ）に示されるよう
に、書き換えを行わないビットでの動作において、記憶
情報がＳ２（二つの安定な動作点の内、ベースの電位が
高い側の第２の安定動作点）の場合、ビット線ＢＬの電
圧ＶBL（メモリセルＭＣのコレクタ電圧Ｖc)を時間Ｔ0
〜Ｔ3 で中間電圧ＶBmidから高電圧ＶBhigh とし、ま
た、ワード線ＷＬの電圧ＶWL（メモリセルＭＣの第２の
エミッタ電圧ＶE2）を時間Ｔ1で中間電圧ＶWmidから高
電圧ＶWhigh として、読み出し動作を行う。さらに、ワ
ード線電圧ＶWLを時間Ｔ4 で中間電圧ＶWmidから低電圧
ＶWlowとした後、再び中間電圧ＶWmidとして、それまで
メモリセルＭＣに記憶されていたのと同じ記憶情報Ｓ２
をそのまま書き込む。
【００７２】一方、図３４（ｂ）に示されるように、書
き換えを行わないビットでの動作において、記憶情報が
Ｓ１（二つの安定な動作点の内、ベースの電位が低い側
の第１の安定動作点）の場合、ビット線電圧ＶBLを時間
Ｔ0 〜Ｔ3 で中間電圧ＶBmidから高電圧ＶBhigh とし、
また、ワード線電圧ＶWLを時間Ｔ1 で中間電圧ＶWmidか
ら高電圧ＶWhigh として、読み出し動作を行う。さら
に、ワード線電圧ＶWLを時間Ｔ4 で中間電圧ＶWmidから
低電圧ＶWlowとした後、再び中間電圧ＶWmidとし、ま
た、時間Ｔ6 で中間電圧ＶWmidから高電圧ＶWhigh とし
た後、再び中間電圧ＶWmidとして、それまでメモリセル
ＭＣに記憶されていたのと同じ記憶情報Ｓ１をそのまま
書き込む。
【００７３】ここで、図３４（ａ）および（ｂ）から明
らかなように、記憶情報がＳ２の場合、ビット線電流Ｉ
BL（ビット線ＢＬを流れる電流）は、時間Ｔ1 において
大きく流れることになるが、記憶情報がＳ１の場合に
は、ビット線電流ＩBLは時間Ｔ1 においては流れずに時
間Ｔ5 において瞬間的に流れるだけである。次に、図３
５（ａ）に示されるように、書き換えをするビットでの
動作において、記憶情報がＳ２（Ｓ２書き込み）の場
合、ワード線電圧ＶWL（ＶE2）を時間Ｔ1 で中間電圧Ｖ
Wmidから高電圧ＶWhigh として、読み出し動作を行い、
さらに、ワード線電圧ＶWLを時間Ｔ4 で中間電圧ＶWmid
から低電圧ＶWlowとした後、再び中間電圧ＶWmidとし
て、それまで記憶されていた情報Ｓ１とは逆の記憶情報
Ｓ２の書き込みを行う。
【００７４】一方、図３５（ｂ）に示されるように、書
き換えをするビットでの動作において、記憶情報がＳ１
（Ｓ１書き込み）の場合、ワード線電圧ＶWLを時間Ｔ1
で中間電圧ＶWmidから高電圧ＶWhigh とし、時間Ｔ4 で
中間電圧ＶWmidから低電圧ＶWlowとし、そして、時間Ｔ
6 で中間電圧ＶWmidから高電圧ＶWhigh とした後、再び
中間電圧ＶWmidとする。さらに、ビット線電圧ＶBLを時
間Ｔ6 で中間電圧ＶBmidから高電圧ＶBhigh とした後、
再び中間電圧ＶBmidとして、それまで記憶されていた情
報Ｓ２とは逆の記憶情報Ｓ１の書き込みを行う。ここ
で、図３５（ａ）および（ｂ）から明らかなように、記
憶情報がＳ１の場合には、ビット線電流ＩBLは時間Ｔ5
において瞬間的に流れる。
【００７５】ここで、図３４および図３５を参照して説
明した実施例において、メモリセルＭＣの内、任意の１
本のワード線に接続されたメモリセルＭＣの数が、所定
のデータに対応したデータ書き込みを行うビット数より
も少ない場合には、該所定のデータに対応したデータ書
き込みを行わないメモリセルの情報を一度読み込んでお
き（時間Ｔ1)、書き込みのタイミングにおいて該読み込
んでおいた情報を書き込むようになっている。
【００７６】このように、本実施例では、まず、図３４
（ａ）および３５（ａ）に示されるように、ビット線Ｂ
Ｌの電位ＶBL（メモリセルＭＣのコレクタ電圧Ｖc)を保
持したまま、任意の１本のワード線ＷＬに対して該ワー
ド線ＷＬに接続された複数のメモリセルＭＣの二つの安
定な動作点（Ｓ１，Ｓ２）が崩れるのに十分な低い電位
ＶWlowを与え（ＶWL（ＶE2）＝ＶWlow：時間Ｔ4)、さら
に、当該ワード線ＷＬをデータ保持時の電位ＶWmidに戻
すことにより、該複数のメモリセルＭＣを二つの安定な
動作点（Ｓ１，Ｓ２）の内、ベースの電位の高い側の安
定点Ｓ２へのデータ書き込みを行う。すなわち、Ｓ２の
書き込みを行う際には、メモリセルＭＣのコレクタに対
して、コレクタベース・コレクタ接合が負性微分特性に
影響を与えないような電圧を印加し、換言すると、ゲイ
ンもでなければ、逆耐圧を越える電圧にもならないよう
な電圧を印加する（実際には、グランドと同じ電位にす
ればよい）。これにより、最初に設定した２つのベース
・エミッタ接合のＮ型負性微分特性のいわゆるピーク電
流の違いで、一度、ワード線の電位を下げて、再び上げ
てやる動作を行った時の単安定双安定の遷移の際に、Ｍ
ＯＢＩＬＥの動作原理のように、安定点が一義的にＳ２
に定まることになる。
【００７７】さらに、ベースの電位の高い側の安定点Ｓ
２へのデータ書き込みを行った複数のメモリセルＭＣの
内、ベースの電位の低い側の安定点Ｓ１へのデータ書き
込みを行う必要のあるメモリセルに接続されたビット線
ＢＬに対してデータ保持時よりも低い電位ＶBlowを与え
（ＶBL（Ｖc)＝ＶBlow：時間Ｔ6)、そして、上記任意の
１本のワード線ＷＬに対して前記二つの安定な動作点が
崩れるのに十分な高い電位ＶWhigh を与え（ＶWL
（ＶE2）＝ＶWhigh ：時間Ｔ6)、さらに、当該ワード線
ＷＬをデータ保持時の電位ＶWmidに戻して（ＶWL
（ＶE2）＝ＶWmid：時間Ｔ7)所定のデータを書き込むよ
うになっている。すなわち、Ｓ１の書き込みを行う際に
は、コレクタベース・コレクタ接合の逆耐圧のしきい値
を越えることで流れ込む電流により、実効的にピーク電
流に大小が以前と逆になるため、一度、ワード線の電位
を下げて、再び上げてやる動作を行った時の単安定双安
定の遷移の際に、ＭＯＢＩＬＥの動作原理のように、安
定点が一義的にＳ１に定まる。このように、本実施例に
よれば、メモリセルＭＣのコレクタに加わる電圧によっ
て書き込まれる情報を決定することができる。その際に
は、少なくとも、周辺回路の動作マージンに深くかかわ
っている順方向の特性に無関係に書き込みを行うことが
できる。
【００７８】図３６は本発明の半導体記憶装置における
メモリセルの書き換えを行わないビットでの動作の他の
例を説明するための図であり、図３７は本発明の半導体
記憶装置におけるメモリセルの書き換えを行うビットで
の動作の他の例を説明するための図である。ここで、各
メモリセルＭＣは、第１および第２のベース・エミッタ
接合層Ｄ１，Ｄ２を備え、且つ、該第１および第２のベ
ース・エミッタ接合層Ｄ１，Ｄ２とベース層との直列回
路によって生成される二つの安定な動作点Ｓ１，Ｓ２を
有している。なお、図３６およ図３７において、参照符
号（ａ）は記憶情報がＳ２の場合を示し、また、（ｂ）
は記憶情報がＳ１の場合を示している。
【００７９】まず、図３６（ａ）に示されるように、書
き換えを行わないビットでの動作において、記憶情報が
Ｓ２の場合、ビット線電圧ＶBL（メモリセルＭＣのコレ
クタ電圧Ｖc)を時間Ｔ0 〜Ｔ3 で中間電圧ＶBmidから高
電圧ＶBhigh とし、また、ワード線ＷＬの電圧ＶWL（メ
モリセルＭＣの第２のエミッタ電圧ＶE2）を時間Ｔ1で
中間電圧ＶWmidから高電圧ＶWhigh として、読み出し動
作を行う。さらに、ワード線電圧ＶWLを時間Ｔ5 で中間
電圧ＶWmidから高電圧ＶWhigh とした後、再び中間電圧
ＶWmidとして、それまでメモリセルＭＣに記憶されてい
たのと同じ記憶情報Ｓ２をそのまま書き込む。
【００８０】一方、図３６（ｂ）に示されるように、書
き換えを行わないビットでの動作において、記憶情報が
Ｓ１の場合、ビット線電圧ＶBLを時間Ｔ0 〜Ｔ3 で中間
電圧ＶBmidから高電圧ＶBhigh とし、また、ワード線電
圧ＶWLを時間Ｔ1 で中間電圧ＶWmidから高電圧ＶWhigh
として、読み出し動作を行う。さらに、ワード線電圧Ｖ
WLを時間Ｔ4 で中間電圧ＶWmidから低電圧ＶWlowとした
後、時間Ｔ5 で高電圧ＶWhigh とし、その後、再び中間
電圧ＶWmidとして、それまでメモリセルＭＣに記憶され
ていたのと同じ記憶情報Ｓ１をそのまま書き込む。
【００８１】ここで、図３６（ａ）および（ｂ）から明
らかなように、記憶情報がＳ２の場合、ビット線電流Ｉ
BLは、時間Ｔ1 において大きく流れることになるが、記
憶情報がＳ１の場合には、ビット線電流ＩBLは時間Ｔ1
においては流れずに時間Ｔ5において瞬間的に流れるだ
けである。次に、図３７（ａ）に示されるように、書き
換えをするビットでの動作において、記憶情報がＳ２
（Ｓ２書き込み）の場合、ワード線電圧ＶWL（ＶE2）を
時間Ｔ1 で中間電圧ＶWmidから高電圧ＶWhigh として、
読み出し動作を行い、さらに、ワード線電圧ＶWLを時間
Ｔ4 で中間電圧ＶWmidから低電圧ＶWlowとした後、時間
Ｔ5 で高電圧ＶWhigh とし、その後、再び中間電圧ＶWm
idとして、それまで記憶されていた情報Ｓ１とは逆の記
憶情報Ｓ２の書き込みを行う。
【００８２】一方、図３７（ｂ）に示されるように、書
き換えをするビットでの動作において、記憶情報がＳ１
（Ｓ１書き込み）の場合、ワード線電圧ＶWLを時間Ｔ1
で中間電圧ＶWmidから高電圧ＶWhigh とし、時間Ｔ4 で
中間電圧ＶWmidから低電圧ＶWlowとした後、時間Ｔ5 で
高電圧ＶWhigh とし、その後、再び中間電圧ＶWmidとす
る。さらに、ビット線電圧ＶBLを時間Ｔ3 〜Ｔ6 で中間
電圧ＶBmidから低電圧ＶBlowとした後、再び中間電圧Ｖ
Bmidとして、それまで記憶されていた情報Ｓ２とは逆の
記憶情報Ｓ１の書き込みを行う。ここで、図３７（ａ）
および（ｂ）から明らかなように、記憶情報がＳ１の場
合には、ビット線電流ＩBLは時間Ｔ5 において瞬間的に
流れる。
【００８３】ここで、図３６および図３７を参照して説
明した実施例において、メモリセルＭＣの内、任意の１
本のワード線に接続されたメモリセルＭＣの数が、所定
のデータに対応したデータ書き込みを行うビット数より
も少ない場合には、該所定のデータに対応したデータ書
き込みを行わないメモリセルの情報を一度読み込んでお
き（時間Ｔ1)、書き込みのタイミングにおいて該読み込
んでおいた情報を書き込むようになっている。
【００８４】このように、本実施例では、まず、図３６
（ｂ）および図３７（ｂ）に示されるように、ベースの
電位が低い側の第１の安定動作点Ｓ１へのデータ書き込
みを行うメモリセルＭＣに対しては、該メモリセルＭＣ
に対応するビット線ＢＬに対してデータ保持時よりも低
い電位ＶBlow（時間Ｔ3 〜Ｔ6 ）を与える。一方、図３
６（ａ）および図３７（ａ）に示されるように、ベース
の電位が高い側の第２の安定動作点Ｓ２へのデータ書き
込みを行うメモリセルＭＣに対しては、該メモリセルＭ
Ｃに対応するビット線ＢＬに対してデータ保持時の電位
ＶBmid（時間Ｔ3 〜Ｔ6 ）を与える。
【００８５】そして、この状態において、図３６（ａ),
（ｂ）および図３７（ａ),（ｂ）に示されるように、ワ
ード線ＷＬに対して二つの安定な動作点（Ｓ１，Ｓ２）
が崩れるのに十分な低い電位ＶWlowを与え（時間Ｔ4)、
その後、データ保持時よりも高い電位ＶWhigh を与え
（時間Ｔ5)、さらに、該ワード線ＷＬをデータ保持時の
電位ＶWmidに戻して（時間Ｔ6)所定のデータを書き込む
ようになっている。
【００８６】このように、本実施例では、Ｓ２の書き込
みの際には、ビット線ＢＬの電位ＶBL（メモリセルＭＣ
のコレクタ電圧Ｖc)をデータ保持時と同じ電位（ＶBmi
d）とし、また、Ｓ１の書き込みの際には、コレクタ電
圧Ｖc をデータ保持時よりも低い値（ＶBlow）にしてお
く。そして、この状態で、ワード線の電位を保持時より
低い値ＶWlowからデータ保持時よりも高い電位ＶWhigh
とし、さらに、データ保持時の電位ＶWmidに戻すことに
よって、選択信号を与えることなく、Ｓ１およびＳ２の
それぞれの書き込みを行うことができる。
【００８７】
【発明の効果】以上、詳述したように、本発明によれ
ば、より少ない素子数で、小さな面積で構成し得る新規
なメモリセルからなる半導体記憶装置および該半導体記
憶装置のデータ保持、データ読み取り並びにデータ書き
込み方法を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置におけるメモリセ
ルの等価回路を示す図である。
【図２】本発明に係る半導体記憶装置におけるメモリセ
ルの立体構造を示す斜視図である。
【図３】本発明の半導体記憶装置におけるメモリセルの
第１実施例の層構造およびそのエネルギバンドを示す図
である。
【図４】本発明の半導体記憶装置におけるメモリセルの
第２実施例の層構造およびそのエネルギバンドを示す図
である。
【図５】本発明の半導体記憶装置におけるメモリセルの
第３実施例の層構造およびそのエネルギバンドを示す図
である。
【図６】本発明の半導体記憶装置におけるメモリセルの
第４実施例の層構造およびそのエネルギバンドを示す図
である。
【図７】本発明の半導体記憶装置におけるメモリセルの
第５実施例の層構造およびそのエネルギバンドを示す図
である。
【図８】本発明の半導体記憶装置におけるメモリセルの
第６実施例の層構造およびそのエネルギバンドを示す図
である。
【図９】本発明の半導体記憶装置におけるメモリセルの
第７実施例の層構造およびそのエネルギバンドを示す図
である。
【図１０】本発明に係る半導体記憶装置（ＳＲＡＭ）の
一構成例を示すブロック回路図である。
【図１１】本発明に係る半導体記憶装置（ＳＲＡＭ）の
一例の立体構成を示す斜視図である。
【図１２】図１１の半導体記憶装置（ＳＲＡＭ）の平面
配置を示す図である。
【図１３】本発明に係る半導体記憶装置（ＳＲＡＭ）の
他の例の立体構成を示す斜視図である。
【図１４】図１３の半導体記憶装置（ＳＲＡＭ）の平面
配置を示す図である。
【図１５】本発明に係る半導体記憶装置（ＳＲＡＭ）の
さらに他の例の立体構成を示す斜視図である。
【図１６】図１５の半導体記憶装置（ＳＲＡＭ）の平面
配置を示す図である。
【図１７】本発明の半導体記憶装置におけるメモリセル
の保持状態の一例および読み出し動作の一例（その１）
を説明するための図である。
【図１８】本発明の半導体記憶装置におけるメモリセル
の読み出し動作の一例（その２，その３）を説明するた
めの図である。
【図１９】本発明の半導体記憶装置におけるメモリセル
の保持状態の他の例および読み出し動作の他の例（その
１）を説明するための図である。
【図２０】本発明の半導体記憶装置におけるメモリセル
の読み出し動作の他の例（その２，その３）を説明する
ための図である。
【図２１】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の一例での一方の書き込み処理（その
１，その２）を説明するための図である。
【図２２】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の一例での一方の書き込み処理（その
３，その４）を説明するための図である。
【図２３】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の一例での一方の書き込み処理（その５
〜その７）を説明するための図である。
【図２４】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の一例での他方の書き込み処理（その
１，その２）を説明するための図である。
【図２５】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の一例での他方の書き込み処理（その
３，その４）を説明するための図である。
【図２６】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の一例での他方の書き込み処理（その
５，その６）を説明するための図である。
【図２７】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の一例での他方の書き込み処理（その
７）を説明するための図である。
【図２８】本発明の半導体記憶装置におけるメモリセル
の保持状態のさらに他の例および読み出し動作のさらに
他の例（その１）を説明するための図である。
【図２９】本発明の半導体記憶装置におけるメモリセル
の読み出し動作のさらに他の例（その２，その３）を説
明するための図である。
【図３０】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の他の例での一方の書き込み処理（その
１，その２）を説明するための図である。
【図３１】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の他の例での一方の書き込み処理（その
３）を説明するための図である。
【図３２】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の他の例での他方の書き込み処理（その
１，その２）を説明するための図である。
【図３３】本発明の半導体記憶装置におけるメモリセル
の書き込み動作の他の例での他方の書き込み処理（その
３）を説明するための図である。
【図３４】本発明の半導体記憶装置におけるメモリセル
の書き換えを行わないビットでの動作の一例を説明する
ための図である。
【図３５】本発明の半導体記憶装置におけるメモリセル
の書き換えを行うビットでの動作の一例を説明するため
の図である。
【図３６】本発明の半導体記憶装置におけるメモリセル
の書き換えを行わないビットでの動作の他の例を説明す
るための図である。
【図３７】本発明の半導体記憶装置におけるメモリセル
の書き換えを行うビットでの動作の他の例を説明するた
めの図である。
【符号の説明】
１…ビットアドレスデコーダ ２…ワードアドレスレコーダ ３…センス回路 Ｂ…ベース ＢＬ…ビット線 Ｃ…コレクタ Ｄ１…ベース・第１エミッタ接合（Ｂ−Ｅ１） Ｄ２…ベース・第２エミッタ接合（Ｂ−Ｅ２） Ｄ３…ベース・コレクタ接合（Ｂ−Ｃ） Ｅ１…第１のエミッタ Ｅ２…第２のエミッタ ＧＮＤ…接地電位 ＧＬ…グランド線 ＩB-c …メモリセルのベースからコレクタに向かって流
れる電流 ＩE1-B…メモリセルの第１のエミッタからベースに向か
って流れる電流 ＩB-E2…メモリセルのベースから第２のエミッタに向か
って流れる電流 ＩE1-c…メモリセルの第１のエミッタからコレクタに向
かって流れる電流 Ｉpf…メモリセルの順方向のピーク電流 Ｉpr…メモリセルの逆方向のピーク電流 Ｉpf1 …メモリセルの第１のエミッタ電極の順方向のピ
ーク電流 Ｉpr2 …メモリセルの第２のエミッタ電極の逆方向のピ
ーク電流 ＭＣ…メモリセル ＶE2…メモリセルの第２のエミッタの電圧（ワード線の
電位） Ｖc …メモリセルのコレクタの電圧（ビット線の電位） ＷＬ…ワード線 α…電流ゲイン

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 ビット線（ＢＬ）と、該ビット線（Ｂ
    Ｌ）に交差するワード線（ＷＬ）およびグランド線（Ｇ
    Ｌ）と、該ビット線（ＢＬ）と該ワード線（ＷＬ）およ
    び該グランド線（ＧＬ）との交差個所に設けられたメモ
    リセル（ＭＣ）とを備えた半導体記憶装置であって、 前記メモリセル（ＭＣ）は、１つのコレクタ電極（Ｃ）
    および第１および第２のエミッタ電極（Ｅ１，Ｅ２）を
    有し、ベース・エミッタ間電流電圧特性にＮ型負性微分
    特性を示し、該Ｎ型負性微分特性におけるピーク電流部
    までの領域ではゲインが相対的に小さく、且つ、該Ｎ型
    負性微分特性におけるバレー電流部以後の領域ではゲイ
    ンが相対的に大きな特性を有するダブルエミッタ構造の
    トランジスタ（Ｔｒ）を備え、該トランジスタ（Ｔｒ）
    は、第一準位から注入された電子はそのほとんどがコレ
    クタバリアにより反射されてコレクタ電流とはならず，
    第二準位もしくは熱的に励起された電子はコレクタバリ
    アを越えてコレクタ電流となるような共鳴トンネルバリ
    ア、および、コレクタバリア構造を有するマルチエミッ
    タ共鳴トンネルホットエレクトロントランジスタであ
    り、 前記マルチエミッタ共鳴トンネルホットエレクトロント
    ランジスタ（Ｔｒ）の第１のエミッタ電極（Ｅ１）は前
    記グランド線（ＧＬ）に接続され、該トランジスタ（Ｔ
    ｒ）の第２のエミッタ電極（Ｅ２）は前記ワード線（Ｗ
    Ｌ）に接続され、且つ、該トランジスタ（Ｔｒ）のコレ
    クタ電極（Ｃ）は前記ビット線（ＢＬ）に接続されるよ
    うになっていることを特徴とする半導体記憶装置。
  2. 【請求項２】 前記マルチエミッタ共鳴トンネルホット
    エレクトロントランジスタ（Ｔｒ）は、前記第１のエミ
    ッタ電極（Ｅ１）の順方向のピーク電流（Ipf1）より
    も、前記第２のエミッタ電極（Ｅ２）の逆方向のピーク
    電流（Ipr2）が大きくなるような負性微分特性（Ipf1＜
    Ipr2）を有していることを特徴とする請求項１の半導体
    記憶装置。
  3. 【請求項３】 前記マルチエミッタ共鳴トンネルホット
    エレクトロントランジスタ（Ｔｒ）は、順方向のピーク
    電流（Ipf)が逆方向のピーク電流（Ipr)よりも大きく、
    且つ、該逆方向のピーク電流（Ipr)が該順方向のピーク
    電流（Ipf)と前記コレクタ・エミッタ間に所定の電圧が
    加わっている時の共鳴ピークにおける電流ゲイン（α）
    との積よりも大きくなるような負性微分特性（Ipf ＞Ip
    r ＞Ipf ×α）を有していることを特徴とする請求項１
    の半導体記憶装置。
  4. 【請求項４】 前記ビット線は、複数のビット線群（Ｂ
    Ｌ１，ＢＬ２，…）として構成され、前記ワード線およ
    び前記グランド線は、該ビット線群（ＢＬ１，ＢＬ２，
    …）に対して垂直に交差し、且つ、互いに平行に配置さ
    れた複数のワード線群（ＷＬ１，ＷＬ２，…）およびグ
    ランド線群（ＧＬ１，ＧＬ２，…）として構成され、そ
    して、前記メモリセルは、該各ビット線（ＢＬ１，ＢＬ
    ２，…）と該各ワード線（ＷＬ１，ＷＬ２，…）および
    該各グランド線（ＧＬ１，ＧＬ２，…）との交差個所に
    それぞれ設けられた複数のメモリセル（ＭＣ１，ＭＣ
    ２，…）より成るメモリセルアレイとして構成され、 前記半導体記憶装置は、さらに、 前記ビット線群（ＢＬ１，ＢＬ２，…）に対してアドレ
    ス信号を供給するビット線アドレスデコーダ（１）と、 前記ワード線群（ＷＬ１，ＷＬ２，…）に対してアドレ
    ス信号を供給するワード線アドレスデコーダ（２）と、 前記ビット線群（ＢＬ１，ＢＬ２，…）から前記各メモ
    リセル（ＭＣ１，ＭＣ２，…）の記憶情報を検出するセ
    ンス回路（３）とを具備することを特徴とする請求項１
    〜３のいずれかに記載の半導体記憶装置。
  5. 【請求項５】 請求項１〜３のいずれかに記載の半導体
    記憶装置において前記メモリセル（ＭＣ）のデータを保
    持する方法であって、 前記メモリセル（ＭＣ）は、第１および第２のベース・
    エミッタ接合層（Ｄ１，Ｄ２）を備え、且つ、該第１お
    よび第２のベース・エミッタ接合層（Ｄ１，Ｄ２）とベ
    ース層との直列回路によって生成される二つの安定な動
    作点（Ｓ１，Ｓ２）を有し、 該メモリセル（ＭＣ）を構成するトランジスタ（Ｔｒ）
    の第１または第２のエミッタ電極（Ｅ１，Ｅ２）のどち
    らか一方のエミッタ電極に対して前記Ｎ型負性微分特性
    のバレーにバイアスされるような電位（ＶWmid）を与
    え、そして、 前記ビット線（ＢＬ）に、グランドに対して該トランジ
    スタ（Ｔｒ）にゲインが出ない程度で、且つ、ベース・
    コレクタ接合（Ｄ３）の逆耐圧電圧（Ｖｒbr）よりも高
    い電位（ＶBmid）を与えるようにすることを特徴とする
    半導体記憶装置のデータ保持方法。
  6. 【請求項６】 請求項１〜３のいずれかに記載の半導体
    記憶装置において前記メモリセル（ＭＣ）からデータを
    読み取る方法であって、 前記メモリセル（ＭＣ）は、第１および第２のベース・
    エミッタ接合層（Ｄ１，Ｄ２）を備え、且つ、該第１お
    よび第２のベース・エミッタ接合層（Ｄ１，Ｄ２）とベ
    ース層との直列回路によって生成される二つの安定な動
    作点（Ｓ１，Ｓ２）を有し、 該メモリセル（ＭＣ）を構成するトランジスタ（Ｔｒ）
    にゲインが充分でるような電位（ＶBhigh)を対応する前
    記ビット線（ＢＬ）に与えた状態において、前記二つの
    安定な動作点（Ｓ１，Ｓ２）の内、ベースの電位が低い
    側の第１の安定動作点（Ｓ１）ではゲインが低く、且
    つ、該ベースの電位が高い側の第２の安定動作点（Ｓ
    ２）ではゲインが高くなっており、そして、 該メモリセル（ＭＣ）に対して当該メモリセルに記憶さ
    れたデータが破壊されない程度に対応するワード線に対
    して、データ保持時よりも高い電位（ＶWhigh)を与え
    て、該ビット線（ＢＬ）に流れる電流の二つの状態によ
    り差を検出してデータを読み取るようにしたことを特徴
    とする半導体記憶装置のデータ読み取り方法。
  7. 【請求項７】 請求項２に記載の半導体記憶装置におい
    て前記メモリセル（ＭＣ）にデータを書き込む方法であ
    って、 前記メモリセル（ＭＣ）は、第１および第２のベース・
    エミッタ接合層（Ｄ１，Ｄ２）を備え、且つ、該第１お
    よび第２のベース・エミッタ接合層（Ｄ１，Ｄ２）とベ
    ース層との直列回路によって生成される二つの安定な動
    作点（Ｓ１，Ｓ２）を有し、 該二つの安定な動作点（Ｓ１，Ｓ２）の内、ベースの電
    位が低い側の第１の安定動作点（Ｓ１）へのデータ書き
    込みを行うメモリセル（ＭＣ）に対しては、該メモリセ
    ル（ＭＣ）に対応するビット線（ＢＬ）に対してデータ
    保持時よりも低い電位（ＶBlow）を与え、対応するワー
    ド線（ＷＬ）に対して前記二つの安定な動作点（Ｓ１，
    Ｓ２）が崩れるのに十分な高い電位（ＶWhigh)を与え、
    さらに、当該ワード線（ＷＬ）をデータ保持時の電位
    （ＶWmid）に戻し、そして、 該二つの安定な動作点（Ｓ１，Ｓ２）の内、ベースの電
    位が高い側の第２の安定動作点（Ｓ２）へのデータ書き
    込みを行うメモリセル（ＭＣ）に対しては、該メモリセ
    ル（ＭＣ）に対応するビット線（ＢＬ）に対してデータ
    保持時の電位（ＶBmid）を保持したまま、対応するワー
    ド線（ＷＬ）に対して前記二つの安定な動作点（Ｓ１，
    Ｓ２）が崩れるのに十分な低い電位（ＶWlow）を与え、
    さらに、当該ワード線（ＷＬ）をデータ保持時の電位
    （ＶWmid）に戻して所定のデータを書き込むようにした
    ことを特徴とする半導体記憶装置のデータ書き込み方
    法。
  8. 【請求項８】 請求項２に記載の半導体記憶装置におい
    て前記メモリセル（ＭＣ）が並べられたメモリセルアレ
    イにデータを書き込む方法であって、 前記各メモリセル（ＭＣ）は、第１および第２のベース
    ・エミッタ接合層（Ｄ１，Ｄ２）を備え、且つ、該第１
    および第２のベース・エミッタ接合層（Ｄ１，Ｄ２）と
    ベース層との直列回路によって生成される二つの安定な
    動作点（Ｓ１，Ｓ２）を有し、 前記ビット線（ＢＬ）に対するデータ保持時の電位（Ｖ
    Bmid）を保持したまま、任意の１本のワード線（ＷＬ）
    に対して当該ワード線（ＷＬ）に接続された複数のメモ
    リセル（ＭＣ）の該二つの安定な動作点（Ｓ１，Ｓ２）
    が崩れるのに十分な低い電位（ＶWlow）を与え、さら
    に、当該ワード線（ＷＬ）をデータ保持時の電位（ＶWm
    id）に戻すことにより、該複数のメモリセル（ＭＣ）を
    前記二つの安定な動作点（Ｓ１，Ｓ２）の内、ベースの
    電位の高い側の安定点（Ｓ２）へのデータ書き込みを行
    い、 該ベースの電位の高い側の安定点（Ｓ２）へのデータ書
    き込みを行った複数のメモリセル（ＭＣ）の内、前記二
    つの安定な動作点（Ｓ１，Ｓ２）の内、ベースの電位の
    低い側の安定点（Ｓ１）へのデータ書き込みを行う必要
    のあるメモリセルに接続されたビット線（ＢＬ）に対し
    てデータ保持時よりも低い電位（ＶBlow）を与え、そし
    て、 前記任意の１本のワード線（ＷＬ）に対して前記二つの
    安定な動作点（Ｓ１，Ｓ２）が崩れるのに十分な高い電
    位（ＶWhigh)を与え、さらに、当該ワード線（ＷＬ）を
    データ保持時の電位（ＶWmid）に戻して所定のデータを
    書き込むようにしたことを特徴とする半導体記憶装置の
    データ書き込み方法。
  9. 【請求項９】 請求項２に記載の半導体記憶装置におい
    て前記メモリセル（ＭＣ）にデータを書き込む方法であ
    って、 前記メモリセル（ＭＣ）は、第１および第２のベース・
    エミッタ接合層（Ｄ１，Ｄ２）を備え、且つ、該第１お
    よび第２のベース・エミッタ接合層（Ｄ１，Ｄ２）とベ
    ース層との直列回路によって生成される二つの安定な動
    作点（Ｓ１，Ｓ２）を有し、 該二つの安定な動作点（Ｓ１，Ｓ２）の内、ベースの電
    位が低い側の第１の安定動作点（Ｓ１）へのデータ書き
    込みを行うメモリセル（ＭＣ）に対しては、該メモリセ
    ル（ＭＣ）に対応するビット線（ＢＬ）に対してデータ
    保持時よりも低い電位（ＶBlow）を与え、 該二つの安定な動作点（Ｓ１，Ｓ２）の内、ベースの電
    位が高い側の第２の安定動作点（Ｓ２）へのデータ書き
    込みを行うメモリセル（ＭＣ）に対しては、該メモリセ
    ル（ＭＣ）に対応するビット線（ＢＬ）に対してデータ
    保持時の電位（ＶBmid）を与え、そして、 前記ワード線（ＷＬ）に対して前記二つの安定な動作点
    （Ｓ１，Ｓ２）が崩れるのに十分な低い電位（ＶWlow）
    を与え、その後、データ保持時よりも高い電位（ＶWhig
    h)を与え、さらに、該ワード線（ＷＬ）をデータ保持時
    の電位（ＶWmid）に戻して所定のデータを書き込むよう
    にしたことを特徴とする半導体記憶装置のデータ書き込
    み方法。
  10. 【請求項１０】 請求項３に記載の半導体記憶装置にお
    いて前記メモリセル（ＭＣ）にデータを書き込む方法で
    あって、 前記メモリセル（ＭＣ）は、第１および第２のベース・
    エミッタ接合層（Ｄ１，Ｄ２）を備え、且つ、該第１お
    よび第２のベース・エミッタ接合層（Ｄ１，Ｄ２）とベ
    ース層との直列回路によって生成される二つの安定な動
    作点（Ｓ１，Ｓ２）を有し、 該二つの安定な動作点（Ｓ１，Ｓ２）の内、ベースの電
    位が低い側の第１の安定動作点（Ｓ１）へのデータ書き
    込みを行うメモリセル（ＭＣ）に対しては、該メモリセ
    ル（ＭＣ）に対応するビット線（ＢＬ）に対してデータ
    保持時の電位（ＶBmid）を与え、 該二つの安定な動作点（Ｓ１，Ｓ２）の内、ベースの電
    位が高い側の第２の安定動作点（Ｓ２）へのデータ書き
    込みを行うメモリセル（ＭＣ）に対しては、該メモリセ
    ル（ＭＣ）に対応するビット線（ＢＬ）に対してデータ
    保持時よりも高い電位（ＶBhigh)を与え、そして、 前記ワード線（ＷＬ）に対して前記二つの安定な動作点
    （Ｓ１，Ｓ２）が崩れるのに十分な低い電位（ＶWlow）
    を与え、さらに、該ワード線（ＷＬ）をデータ保持時の
    電位（ＶWmid）に戻すために前記データ保持時よりも高
    い電位（ＶBhigh)を与えて所定のデータを書き込むよう
    にしたことを特徴とする半導体記憶装置のデータ書き込
    み方法。
  11. 【請求項１１】 前記メモリセル（ＭＣ）の内、任意の
    １本のワード線に接続されたメモリセル（ＭＣ）の数
    が、前記所定のデータに対応したデータ書き込みを行う
    ビット数よりも少ない場合には、該所定のデータに対応
    したデータ書き込みを行わないメモリセルの情報を一度
    読み込んでおき、書き込みのタイミングにおいて該読み
    込んでおいた情報を書き込むようにしたことを特徴とす
    る請求項８〜１０のいずれかに記載の半導体記憶装置の
    データを書き込み方法。
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