CN103890853A - 具有金属-绝缘体-金属阈值开关的解码器电路 - Google Patents
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Abstract
描述了具有负差分电阻（NDR）器件的解码器电路。在示例中，解码器电路包括：接收选择信号的多个输入线路；提供电压偏置的偏置逻辑；提供输出信号的多个输出线路；以及被耦合到多个输入线路、偏置逻辑和多个输出线路的多个金属-绝缘体-金属（MIM）阈值开关。多个MIM阈值开关中的每一个操作为电流控制的正电阻或负电阻，用以把选择信号的输入逻辑状态映射到输出信号的输出逻辑状态。
Description
背景技术
解码器和解复器（de-multiplexer）在数字电路中具有广泛的应用，包括通信路由、存储器寻址和计算。解码器和解复器可以被制造为集成电路（IC）上的互补金属氧化物半导体（CMOS）逻辑电路。然而，在一些应用中，令人期望的是：在不使用CMOS器件的晶体硅的情形下制造解码器电路。已提出了不需要CMOS器件的解码方案，诸如，纳米线场效应晶体管（FET）逻辑、电阻器逻辑、或者二极管逻辑。然而，电阻器和二极管逻辑中固有的负载效应（例如，电压降）使选择差数（例如，“开”和“关”之间的差）最小化到一点，在该点这种逻辑对于几个实际的解码器应用（诸如，存储器寻址）是不可实施的。此外，纳米线方法需要在制造期间自下而上装配，在给定生产IC的当前半导体加工技术的情况下，这可能无法实施。
附图说明
发明的一些实施例相对于接下来的图描述：
图1是示出了依据示例性实现方式的解码器电路的示意图；
图2示出了依据示例性实现方式的把通过NDR开关的电流与横跨所述NDR开关的电压相关的示图；
图3是依据示例性实现方式的示出了存储器控制器电路的框图；
图4是示出了依据示例性实现方式的集成电路（IC）器件的示图；以及
图5示出了依据示例性实现方式的MIM阈值开关的横截面。
具体实施方式
描述了具有负差分电阻（NDR）器件的解码器电路。在实施例中，解码器电路包括多个输入线路、偏置逻辑、多个输出线路和多个金属-绝缘体-金属（MIM）阈值开关。所述输入线路接收选择信号。所述偏置逻辑提供电压偏置。所述输出线路提供输出信号。所述MIM阈值开关被耦合到输入线路、偏置逻辑和输出线路。每个MIM阈值开关操作为电流控制的正电阻或负电阻，以把选择信号的输入逻辑状态映射到输出信号的输出逻辑状态。在示例中，两个这种解码器电路可以被用于为存储器单元的阵列分别提供行选择和列选择信号。在示例中，解码器电路可以在薄膜集成电路（IC）上形成，其中，每个MIM阈值开关使用金属膜、绝缘体膜、和另一个金属膜形成。在示例中，具有MIM阈值开关的解码器电路可以被形成为IC管芯顶部上的薄膜。例如，具有MIM阈值开关的薄膜解码器电路可以在存储器IC管芯上形成以提供存储器控制器的功能。
已提出几项技术用于解码应用，但每一项都具有不同的限制。基于互补金属氧化物半导体（CMOS）的器件使用CMOS器件（诸如，场效应集体管（FET））提供了可靠的解码器电路，但这种器件在晶体硅中形成。因此，基于CMOS的解码器可以在存储器IC中占据相当大的硅面积。电阻器/二极管逻辑可以在不同于晶体硅的基底上形成，但所述电阻器/二极管器件具有较大的电压降，其消耗了用于选择所述器件的大部分差数（例如，“开”和“关”之间的电压差）。因此，电阻器/二极管逻辑不是针对较大解码器电路（诸如，大存储器阵列所需的那些）的可实施的解决方案。纳米线FET逻辑需要自下而上的工艺，这妨碍了IC的可靠制造。在此描述的实施例中的解码器电路包括MIM器件，其可以被选择/不选择以提供所述解码器的数字逻辑。基于MIM阈值开关的器件提供了可管理的电压差数并且是基底无关的。在示例中，基于MIM阈值开关的解码器器件可以使用薄膜工艺形成。MIM器件的电流控制负电阻特性对比于基于电阻器/二极管的器件实现合理的差数。可以相对于接下来的示例性实现方式理解解码器电路的实施例。
图1是示出了依据示例性实现方式的解码器电路100的示意图。解码器电路100包括输入线路102-0和102-1（统称为输入线路102）、偏置线路104、标注为R1至R8多个电阻器、标注为X1至X10多个开关、和输出线路106-0至106-3（统称为输出线路106）。偏置线路104可以被耦合到电压源108，来为偏置解码器电路100提供电压Vcc。输入线路102-0和102-1分别接收数字信号A0和A1。数字信号A0和A1可以具有电压Vcc或参考电压。出于示例清楚的目的，所述参考电压被假定为电接地（0伏）。假定Vcc和所述参考电压之间的差数表示逻辑低（0）和逻辑高（1）之间的差。信号A0和A1表示2位输入符号。解码器电路100响应于输入信号A0和A1产生输出信号B0至B3。所述信号B0至B3表示4位输出符号。在本示例中，输入符号A1A0和输出符号B3B2B1B0之间的关系如下：其中“0”表示逻辑低或参考电压，以及“1”表示逻辑高或Vcc：
| A1A0 | B3B2B1B0 |
| 00 | 0001 |
| 01 | 0010 |
| 10 | 0100 |
| 11 | 1000 |
多个电阻器R1至R8实现偏置逻辑，以把电压偏置提供到开关X1至X10。电阻器R1至R8以及开关X1至X10中的每一个都是两端器件。解码器电路100的结构可以被如下描述。电阻器 R1被分别耦合在偏置线路104与开关X2和X4的第一端之间。电阻器R2被耦合在输入线路120-0和开关X3的第一端之间。电阻器R3被耦合在输入线路102-1和开关X1的第一端之间。电阻器 R4被耦合在偏置线路104与开关X5和X6的第一端之间。电阻器 R5被耦合在偏置线路104与开关X3的第一端之间。电阻器 R6被耦合在偏置线路104与开关X1的第一端之间。电阻器 R7被分别耦合在偏置线路104与开关X7和X8的第一端之间。电阻器 R8被分别耦合在偏置线路104与开关X9和X10的第一端之间。开关X1和X3的第二端被分别耦合到参考电压（例如，地）。开关X2的第二端被耦合到开关X3的第一端。开关X4的第二端被耦合到开关X1的第一端。开关X5的第二端被耦合到输入线路102-0。开关X6的第二端被耦合到开关X1的第一端。开关X7的第二端被耦合到输入线路102-1。开关X8的第二端被耦合到开关X3的第一端。开关X9的第二端被耦合到输入线路102-0。开关X10的第二端被耦合到输入线路102-1。
在示例中，开关X1至X10中的每一个作为电流控制负差分电阻（NDR）器件（“NDR开关”）起作用。在示例中，开关X1至X10包括作为阈值开关起作用的金属-绝缘体-金属（MIM）开关，诸如，在基底上形成的金属-氧化物-金属结构。开关X1至X10中的每一个具有阈值电压。当横跨开关的电压达到所述阈值电压时，开关有效地提供负电阻。表现出“负电阻”的器件在某些电流水平随着电流的上升将经历电压的下降。这与标准的电子器件相反，标准的电子器件随着电流的增加始终经历电压的增加。由于所述负阻，开关X1至X10中的每一个随着上升的电流将经历电压的下降。
图2示出了依据示例性实现方式的把通过NDR开关的电流与横跨所述NDR开关的电压相关的示图200。所述示图200包括表示电流（I）的轴202，和表示电压（V）的轴204。曲线208表示NDR开关的电压-电流关系。理想地，没有电流流过所述NDR开关，直到横跨NDR开关的电压达到所述阈值电压Vt（在实际的器件中，导通相对于达到所述阈值电压Vt之后的电流的小电流）。因此，在所述阈值电压Vt之前，所述NDR开关提供高电阻。在达到所述阈值电压Vt之后，所述NDR开关导通电流。随着所述电流的增加，横跨所述NDR开关的电压降低。存在电压随着电流的增加而降低的电流区域210。在电流区域210的外面，所述电压将再次开始随着电流的增加而增加。电流区域210具有表示横跨所述开关的电压降（Vdrop）的横跨所述NDR开关的对应的电压区域212。因此，在所述电流区域210内，所述NDR开关提供低电阻。
返回到图1，所述解码器电路100如下逻辑地运行。开关X2和X4的对 110-0，开关X5和X6的对110-1，开关X7和X8的对110-2，和开关X9和X10的对110-3均实现了具有两输入和一输出的逻辑与（AND）门。开关对110-0至110-3（统称为开关对110）的输出被分别耦合到输出线路106-0至106-3。开关X1和X3均分别实现了信号A1和A0的逻辑反相器。开关对110-0接收逻辑反相的信号A0和A1。开关对110-1接收信号A0和逻辑反相的信号A1。开关对110-2接收逻辑反相的信号A0和信号A1。开关对110-3接收信号A0和A1。这个逻辑配置产生了以上描述的输入和输出的表。
开关X1提供信号A1的逻辑反相，如下面那样。电阻器R6和R3作为电压分配器操作节点112，其输出驱动开关X1。当所述信号A1是逻辑低（参考电压）时，则电压节点112将是由电阻器R6和R3的值确定的Vcc的一部分（被称为Vdiv）。例如，如果电阻器R6和R3相同，则Vdiv将是Vcc/2。假定开关X1的阈值电压在Vdiv之上，以及所述参考电压接地（0伏）。如果信号A1是逻辑低，则开关X1提供高电阻（导通小电流）并且节点112处的电压将有效地保持在Vdiv。因此，具有参考电压的信号A1转变成具有电压Vdiv的信号。如果信号A1是逻辑高，则节点112处的电压将向Vcc移动，直到到达开关X1的阈值电压，在这之后，开关X1将导通电流（提供低电阻）。当开关X1导通电流时，开关X1将把节点112处的电压朝向参考电压拉动到电压Vmin（例如，在这个示例中，Vmin等于横跨开关X1的下降Vdrop）。通过调节R3和R6的值以及X1的阈值电压，Vdiv和Vmin之间的差数能够提供逻辑高和逻辑低之间的可检测的差。电阻器R2和R5以及开关X3相对于信号A0相似地操作。开关X1和X3表示把输入信号A0和A1逻辑反相的解码器电路100的第一级114。
开关X2和X4提供反相的信号A0和A1的逻辑与。假定信号A0和A1两者都是逻辑低。如上所述，信号A0和A1的逻辑低将转变到 Vdiv。横跨开关X2和X4的电压将达到Vcc–Vdiv。如果开关X2和X4的阈值电压比所述Vcc–Vdiv高，则开关X2和X4将提供高电阻并导通小电流。因此，输出线路106-1上的电压将接近Vcc。如果信号A0或A1中的任一个或两个都是逻辑高，则横跨开关X2和X4的一个或两个的电压将接近Vcc–Vmin。假定开关X2和X4的阈值电压小于Vcc–Vmin，则开关X2和/或开关X4将提供低电阻并导通电流。这将把输出线路106-0上的电压拉动到Vmin + Vdrop。因此，输出线路106-0上的差数是Vcc – (Vmin + Vdrop)。开关对110-1至110-3相对于开关对110-0相似地操作。开关对110-0至110-3表示解码器电路100的第二级116，用以接收输入信号A0和A1以及输入信号A0和A1的逻辑反相。
解码器电路100已被描述为具有两个输入信号和四个输出信号。通常，可以基于解码器电路100形成具有N个输入和2N个输出的解码器电路。此外，解码器电路100包括偏置逻辑和阈值开关的配置，以形成反相器和与门。要理解的是：偏置逻辑和阈值开关可以被实现为不同的逻辑功能，诸如，或（OR），与非（NAND），或非（NOR），异或（XOR）等，以执行解码所述输入从而产生所期望的输出的全部功能。
图3是示出了依据示例性实现方式的存储器控制器电路300的框图。存储器控制器电路300可以被耦合到存储器301。存储器301可以包括存储器单元 3060,0至3063,3的矩阵。存储器单元306X,Y表示在X行和Y列的存储器单元。存储器控制器电路300包括行解码器302和列解码器304。行解码器302包括2位输入（A1A0）和4位输出（B3B2B1B0）。行解码器302的4位输出（B3B2B1B0）被分配耦合到存储器的行0至3。列解码器304包括2位输入（A3A2）和4位输出（B7B6B5B4）。列解码器304的4位输出（B7B6B5B4）被分别耦合到存储器的列0至3。行解码器302和304中的每个可以包括解码器电路100，如以上相对于图1构造和描述的那样。由相应的输入信号提供的符号A3A2A1A0为存储器301提供地址。地址A3A2A1A0选择所述存储器单元306中的一个。符号A1A0 选择行，以及符号A3A2选择列。
存储器控制器电路300可以使用电阻和MIM开关来形成解码器电路。基于MIM阈值开关的存储器控制器提供可管理的电压差数并且是基底无关的。在示例中，基于MIM阈值开关的解码器器件可以使用薄膜工艺形成。MIM器件的电流控制负电阻特性对比于基于电阻器/二极管的器件能实现合理的差数。出于示例清楚的目的，存储器单元的4x4阵列已被示出。要理解的是：使用基于MIM阈值开关的解码器电路的存储器控制器电路可以被设计为寻址任何大小的存储器。
图4是示出了依据示例性实现方式的IC器件400的示图。所述IC器件400包括IC管芯402和薄膜器件404。IC管芯402可以包括半导体基底406和导电互连408。可以使用各种半导体制造工艺（诸如，互补金属氧化物半导体（CMOS）工艺）把有源组件410形成在半导体基底406中。所述导电互连408在半导体基底406上形成，并且可以包括多个导电层，所述多个导电层被图案化用以在所述有源组件410之间形成各种电连接。所述导电互连408和有源组件410一起形成至少一个电路，诸如，存储器或任何其他类型的电路。
薄膜器件404包括薄膜层，其被沉积以形成解码器电路416。可以通过沉积薄膜来形成各种组件而在IC管芯402上形成所述解码器电路416。薄膜可以在导电互连408的层的顶部上沉积并且与其电连接。在示例中，解码器电路416包括：被布置以形成（一个或多个）解码器电路（诸如图1的解码器电路100或相似的这种解码器电路）的导体、电阻器、和MIM器件。所述解码器电路416可以被电耦合到导电互连408的部分412，使得解码器电路416可以从在IC管芯402上形成的电路接收输入信号，并把输出信号提供到所述电路。例如，半导体器件400可以是三维（3D）存储器器件，其中，IC管芯402是存储器IC，并且薄膜器件404包括用于控制存储器IC的存储器控制器。把所述控制器从IC管芯402移除为其它电路或为更大的存储器阵列释放基底406上的面积。
尽管通过示例的方式描述了3D存储器器件，但IC器件400可以被用于需要解码器电路的各种其他应用。解码器电路的MIM阈值开关器件可以在不同于基于硅的基底的各种基底上形成，并且因此是“基底无关”的。尽管IC管芯402已被描述为基于硅的器件（例如，CMOS），但要理解的是：所述薄膜器件404可以在任何类型的IC管芯402上形成，包括非硅基的器件。
图5示出了依据示例性实现方式的MIM阈值开关500的横截面。MIM阈值开关包括电极502、电极506以及电极502和506之间的氧化物504。氧化物504可以由各种材料制成，包括：氧化钒材料、氧化铁材料、氧化铌材料、氧化钛材料、氧化锰材料等。电极502和506可以由各种导电材料（诸如：铜、金、铝、铂等）制成。MIM阈值开关500的金属-绝缘体-金属结构能够随着把电流施加到所述金属-绝缘体-金属器件而表现出负电阻。当电流在电极502和506之间注入（这局部加热所述氧化物504超过转变温度）时，负电阻出现。所述转变温度是固体材料从一个晶体状态改变到另一个的温度。超过转变温度的这个上升导致电流细丝（current filamentation）出现。电流细丝是与电流流动的方向正交的电流密度分布中的不均匀性。这个电流细丝是在某些电流水平导致负电阻的原因。把第一金属膜用于电极502、把绝缘膜（氧化物膜）用于电极504和把第二金属膜用于电极506而可以在薄膜IC上形成MIM阈值开关500。
在前面的描述中，阐述众多的细节以提供对本发明的理解。然而，将由本领域的技术人员理解的是：本发明可以在不具有这些细节的情形下被实施。尽管本发明已被相对于有限数量的实施例公开，但本领域的技术人员将从中认识到众多修改和变化。所附的权利要求旨在覆盖落入到发明的真实精神和范围内的这种修改和变化。
Claims (15)
1.一种解码器电路，包括：
多个输入线路，用于接收选择信号；
偏置逻辑，用于提供电压偏置；
多个输出线路，用于提供输出信号；
耦合到所述多个输入线路、偏置逻辑和多个输出线路的多个金属-绝缘体-金属MIM阈值开关，所述多个MIM阈值开关中的每一个操作为电流控制的正电阻或负电阻，用以把选择信号的输入逻辑状态映射到输出信号的输出逻辑状态。
2.如权利要求1所述的解码器电路，其中，所述多个MIM阈值开关包括：
第一级，具有耦合到所述偏置逻辑和多个输入线路的第一多个MIM阈值开关，用以相对于选择信号提供逻辑反相的选择信号；以及
第二级，具有第二多个MIM阈值开关，所述第二多个MIM阈值开关与所述第一级并联地耦合到所述偏置逻辑，以及耦合到多个输入线路、多个输出线路和所述第一级，用以接收反相的选择信号。
3.如权利要求2所述的解码器电路，其中，第二多个MIM阈值开关逻辑地提供彼此并联地耦合到所述偏置逻辑的多个与门，所述多个与门均具有接收选择信号和逻辑反相的选择信号的输入以及分别耦合到多个输出线路以提供输出信号的输出。
4.如权利要求2所述的解码器电路，其中，第一多个MIM阈值开关逻辑地提供彼此并联地耦合到所述偏置逻辑的多个反相器门，所述多个反相器门均具有接收选择信号中的一个的输入以及提供逻辑反相的选择信号中的一个的输出。
5.如权利要求1所述的解码器电路，其中，所述偏置逻辑包括多个电阻。
6.一种存储器控制器电路，包括：
第一解码器电路，用于提供行选择信号；以及
第二解码器电路，用于提供列选择信号；
其中，所述第一解码器电路和第二解码器电路中的每一个包括：
多个输入线路，用于接收选择信号；
偏置逻辑，用于提供电压偏置；
多个输出线路，用于提供输出信号；
耦合到所述多个输入线路、偏置逻辑和多个输出线路的多个金属-绝缘体-金属MIM阈值开关，多个MIM阈值开关中的每一个操作为电流控制的正电阻或负电阻，用以把选择信号的输入逻辑状态映射到输出信号的输出逻辑状态。
7.如权利要求6所述的存储器控制器电路，其中，所述第一和第二解码器电路中的每一个中的多个MIM阈值开关包括：
第一级，具有耦合到所述偏置逻辑和多个输入线路的第一多个MIM阈值开关，用以相对于选择信号提供逻辑反相的选择信号；以及
第二级，具有第二多个MIM阈值开关，所述第二多个MIM阈值开关与所述第一级并联地耦合到所述偏置逻辑，以及耦合到多个输入线路、多个输出线路和所述第一级，用以接收反相的选择信号。
8.如权利要求6所述的存储器控制器电路，其中，所述第一和第二解码器电路中的每一个中的偏置逻辑包括多个电阻。
9.如权利要求6所述的存储器控制器电路，其中，所述第一和第二解码器电路被形成在薄膜集成电路IC中。
10.如权利要求9所述的存储器控制器电路，其中，使用第一金属膜、绝缘膜和第二金属膜把多个MIM阈值开关中的每一个形成在所述薄膜IC上。
11.一种集成电路IC器件，包括：
具有在基底上形成的导电互连的IC管芯；以及
在IC管芯上形成并电耦合到所述导电互连的薄膜器件，所述薄膜器件具有解码器电路，解码器电路包括：
多个输入线路，用于接收选择信号；
偏置逻辑，用于提供电压偏置；
多个输出线路，用于提供输出信号；
耦合到所述多个输入线路、偏置逻辑和多个输出线路的多个金属-绝缘体-金属MIM阈值开关，所述多个MIM阈值开关中的每一个操作为电流控制的正电阻或负电阻，用以把选择信号的输入逻辑状态映射到输出信号的输出逻辑状态。
12.如权利要求11所述的IC器件，其中，薄膜器件包括在所述导电互连的层上形成的多个薄膜层。
13.如权利要求11所述的IC器件，其中，使用第一金属膜、绝缘膜和第二金属膜把多个MIM阈值开关中的每一个形成在所述薄膜器件上。
14.如权利要求11所述的IC器件，其中，多个MIM阈值开关包括：
第一级，具有耦合到所述偏置逻辑和多个输入线路的第一多个MIM阈值开关，用以相对于选择信号提供逻辑反相的选择信号；以及
第二级，具有第二多个MIM阈值开关，所述多个第二MIM阈值开关与所述第一级并联地耦合到所述偏置逻辑，以及耦合到多个输入线路、多个输出线路和所述第一级，用以接收反相的选择信号。
15.如权利要求11所述的IC器件，其中，所述偏置逻辑包括多个电阻。
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| US10297751B2 (en) * | 2017-01-26 | 2019-05-21 | Hrl Laboratories, Llc | Low-voltage threshold switch devices with current-controlled negative differential resistance based on electroformed vanadium oxide layer |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1848232A (zh) * | 2005-04-06 | 2006-10-18 | 株式会社瑞萨科技 | 用于驱动液晶显示的半导体集成电路 |
| US20090128221A1 (en) * | 2006-05-01 | 2009-05-21 | The Regents Of The University Of California | Metal-insulator-metal (mim) switching devices |
| US20090310402A1 (en) * | 2008-06-17 | 2009-12-17 | Ovonyx, Inc. | Method and apparatus for decoding memory |
| US7872502B2 (en) * | 2006-07-12 | 2011-01-18 | Hewlett-Packard Development Company, L.P. | Defect-and-failure-tolerant demultiplexer using series replication and error-control encoding |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9117680D0 (en) | 1991-08-16 | 1991-10-02 | Philips Electronic Associated | Electronic matrix array devices |
| JP3514813B2 (ja) * | 1994-05-16 | 2004-03-31 | 富士通株式会社 | 記憶装置およびその情報書込み方法 |
| US5477169A (en) * | 1994-06-20 | 1995-12-19 | Motorola | Logic circuit with negative differential resistance device |
| US6518589B2 (en) * | 2000-06-22 | 2003-02-11 | Progressant Technologies, Inc. | Dual mode FET & logic circuit having negative differential resistance mode |
| CA2399744C (en) * | 2002-08-27 | 2006-01-10 | Sirific Wireless Corporation | A high speed current mode logic gate circuit architecture |
| US20080253167A1 (en) * | 2007-04-16 | 2008-10-16 | Ralf Symanczyk | Integrated Circuit, Method of Operating an Integrated Circuit, Method of Manufacturing an Integrated Circuit, Active Element, Memory Module, and Computing System |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1848232A (zh) * | 2005-04-06 | 2006-10-18 | 株式会社瑞萨科技 | 用于驱动液晶显示的半导体集成电路 |
| US20090128221A1 (en) * | 2006-05-01 | 2009-05-21 | The Regents Of The University Of California | Metal-insulator-metal (mim) switching devices |
| US7872502B2 (en) * | 2006-07-12 | 2011-01-18 | Hewlett-Packard Development Company, L.P. | Defect-and-failure-tolerant demultiplexer using series replication and error-control encoding |
| US20090310402A1 (en) * | 2008-06-17 | 2009-12-17 | Ovonyx, Inc. | Method and apparatus for decoding memory |
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