CN108346449A - 一种eFuse存储电路 - Google Patents

Abstract

本发明提供了一种eFuse存储电路，包括：存储单元阵列，其包括多个存储单元；灵敏放大器，与所述存储单元阵列连接，用于对所述eFuse存储电路的状态进行检测，其中，所述存储单元阵列由其控制端阵列控制其工作状态，以使多个所述存储单元之一处于编程状态或读取状态。本发明的eFuse存储电路将熔丝的编程控制端和读取控制端集成到存储单元中，编程时直接给存储单元供电，从而提高存储单元阵列的编程电流的稳定性；并且在编程电流不是特别大或者面积要求不是非常严格时，可以实现单电源供电。

Description

一种eFuse存储电路

技术领域

本发明涉及半导体器件领域，具体而言涉及一种eFuse存储电路。

背景技术

eFuse(电可编程熔丝)属于一次性编程的存储器，随着eFuse理论与技术的逐渐成熟，eFuse的应用范围迅速扩大。

现有eFuse存储单元的常见架构利用编程晶体管为熔丝编程时提供电流，通常情况下，一个编程晶体管往往挂载了很多个bitcell(存储单元)，因此会有很长的金属走线，而随着eFuse工艺尺寸的不断减小，金属走线上的IR drop(电压降)越来越大，使得编程晶体管的输出电压有一个很大的波动范围，熔丝的编程电流也在一个很大的范围内变化，这不利于eFuse的稳定性和可靠性。

因此，有必要提出一种新型的eFuse存储电路，以解决现有的技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明一方面提供一种eFuse存储电路，包括：

存储单元阵列，其包括多个存储单元；

灵敏放大器，与所述存储单元阵列连接，用于对所述eFuse存储电路的状态进行检测，

其中，所述存储单元阵列由其控制端阵列控制其工作状态，以使多个所述存储单元之一处于编程状态或读取状态。

进一步地，所述控制端阵列包括多对编程控制端和读取控制端，每对编程控制端和读取控制端用于控制多个所述存储单元中相应存储单元的工作状态。

进一步地，所述存储单元包括编程晶体管、读取晶体管和熔丝，其中所述熔丝分别与所述编程晶体管和所述读取晶体管连接，其中，

当所述编程控制端有效时，所述编程晶体管导通，所述存储单元处于编程状态；

当所述读取控制端有效时，所述读取晶体管导通，所述存储单元处于读取状态。

在本发明的一个实施例中，所述编程晶体管包括PMOS管，所述读取晶体管包括NMOS管。

在本发明的一个实施例中，其中，

所述PMOS管的源极用于连接电源电压，栅极连接所述编程控制端，漏极连接所述熔丝的一端，所述熔丝的另一端用于连接地电压；

所述NMOS管的栅极连接读取控制端，源极连接所述PMOS管的漏极与所述熔丝的连接节点，漏极连接所述灵敏放大器。

在本发明的一个实施例中，所述熔丝为多晶硅熔丝或镍硅化物熔丝。

在本发明的一个实施例中，所述PMOS管和所述NMOS管均为厚氧晶体管。

在本发明的一个实施例中，所述PMOS管和所述NMOS管均为高压晶体管。

在本发明的一个实施例中，所述eFuse存储电路用于冗余电路。

本发明的eFuse存储电路将熔丝的编程控制端和读取控制端集成到存储单元中，编程时直接给存储单元供电，从而提高存储单元阵列的编程电流的稳定性；并且在编程电流不是特别大或者面积要求不是非常严格时，可以实现单电源供电。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了现有的eFuse存储电路的电路结构示意图；

图2示出了根据本发明实施例的eFuse存储电路的结构框图；

图3示出了图2的eFuse存储电路中存储单元的示例性电路结构示意图；以及

图4示出了根据本发明的一个实施例的eFuse存储电路的时序图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

为了更好地理解本发明，下面先介绍现有的eFuse存储电路的电路结构。

如图1所示为现有的eFuse存储电路的示例性电路结构示意图。如图1所示，eFuse存储电路100包括PMOS晶体管P1、多个存储单元和灵敏放大器SA。

具体地，所述PMOS晶体管P1作为编程晶体管，其源极连接电源电压(在图1中示出为VDD)，栅极连接编程控制端(在图1中示出为VP)，漏极连接灵敏放大器SA和所述多个存储单元(在图1中连接节点示出为NP)。

所述多个存储单元中的每个存储单元均包括熔丝(在图1中示出为F1、F2…Fn)和NMOS晶体管(在图1中示出为N1、N2…Nm)，PMOS晶体管P1的漏极分别通过熔丝F1、F2…Fn连接至NMOS晶体管N1、N2…Nm的漏极，所述NMOS晶体管N1、N2…Nm的源极均用于连接地电压，栅极分别连接读取控制端VR1、VR2…VRn。

上述eFuse存储电路为eFuse的常见架构，PMOS晶体管P1负责为熔丝烧写时提供编程电流，灵敏放大器SA负责读取熔丝的状态。通常情况下，一个PMOS晶体管P1往往挂载了很多个存储单元，节点NP有很长的金属走线，而随着工艺尺寸的不断减小，金属走线上的IRdrop(电压降)越来越大，使得节点NP的电压有一个很大的范围，熔丝的编程电流也在一个很大的范围内波动，这不利于熔丝的稳定性和可靠性。

另一方面，编程所用电压为IO电压(输入输出控制电压)，而读取时只需要core电压(核心电压)，所以eFuse存储电路一般都是双电源供电，不利于数字综合。

为了解决上述问题，本发明提供一种eFuse存储电路，如图2所示，其包括：

存储单元阵列，其包括多个存储单元；

灵敏放大器，其与所述存储单元阵列连接，用于对所述eFuse存储单元的状态进行检测，

其中，所述存储单元阵列由控制端阵列控制其工作状态，以使多个所述存储单元之一处于编程状态或读取状态。

本发明的eFuse存储电路将熔丝的编程控制端和读取控制端集成到存储单元中，编程时直接给存储单元供电，从而提高存储单元阵列的编程电流的稳定性；并且在编程电流不是特别大或者面积要求不是非常严格时，可以实现单电源供电。

下面结合具体实施例详细说明本发明的结构和原理。

实施例

如图2示出了根据本发明实施例的eFuse存储电路的结构框图。如图2所示，根据本实施例的eFuse存储电路200包括存储单元阵列300和灵敏放大器400，具体地，

存储单元阵列300包括多个存储单元，用于存储二进制的0或1，从而存储数据；

灵敏放大器400与所述存储单元阵列300连接，用于对所述eFuse存储单元的状态进行检测，

其中，所述存储单元阵列300由其控制端阵列(在图2中示出为VP[N-1:0]和VR[N-1:0])控制其工作状态，以使多个所述存储单元之一处于编程状态或读取状态。

具体地，控制端阵列VP[N-1:0]和VR[N-1:0]包括多对编程控制端和读取控制端，每对编程控制端和读取控制端用于控制相应的一个存储单元的工作状态。

进一步地，如图3示出了图2的eFuse存储电路中存储单元的示例性电路结构示意图。

如图3所示，存储单元包括编程晶体管M1、读取晶体管M2和熔丝F。其中，熔丝F分别与编程晶体管M1和读取晶体管M2连接。

其中，当编程控制端(在图3中示出为VP[X])有效时，即编程控制端处于有效电平(高电平或低电平有效)，其所控制的编程晶体管M1导通时，eFuse电路处于编程状态，对熔丝F进行编程操作；

当读取控制端(在图3中示出为VR[X])有效时，即读取控制端处于有效电平(高电平或低电平有效)，其所控制的读取晶体管M2导通时，eFuse电路处于读取状态，对存储单元进行读取操作。

示例性地，编程晶体管M1可以为PMOS管，此时编程控制端为低电平有效。

示例性地，读取晶体管M2可以为NMOS管，此时读取控制端为高电平有效。

示例性地，为了避免产生漏电流，编程晶体管M1和读取晶体管M2可采用厚氧晶体管。

示例性地，为了优化面积，编程晶体管M1和读取晶体管M2可采用薄氧晶体管。

示例性地，为了避免被击穿，编程晶体管M1和读取晶体管M2可采用高压晶体管。其中，高压晶体管为本领域技术人员公知的高压晶体管。在本实施例中，示例性地，高压晶体管可以指反向耐压达到50V以上的晶体管。

示例性地，熔丝F可采用多晶硅熔丝或镍硅化物熔丝，例如，掺钨硅化物(WSix)、钴硅化物(CoSi₂)、镍硅化物(NixSiy)等，优选地，采用镍硅化物(NixSiy)，本发明并不对熔丝的材料进行限定。

在一个实施例中，本发明的eFuse存储电路可用于冗余电路。

并且，可根据实际需要对所述电可编程熔丝进行编程，其编程电压和编程电流根据熔丝的材料和工艺尺寸的不同而变化。例如，当采用钴硅化物(CoSi₂)时，工艺尺寸为0.18m时，编程电流要求12mA，编程电压要求5V；工艺尺寸为0.13m时，编程电流要求10mA，编程电压要求3.5V。当采用镍硅化物(NixSiy)时，要求编程电压仅为1.5V，编程电流为7mA。

现在以编程晶体管M1为PMOS管并且读取晶体管M2为NMOS管为例详细介绍根据本发明的实施例的eFuse存储电路中存储单元的示例性电路结构图。

如图3所示，PMOS管的源极用于连接电源电压(在图3中示出为VDD)，栅极连接编程控制端VP[X]，漏极连接熔丝F的一端，熔丝F的另一端用于连接地电压；

NMOS管的栅极连接读取控制端VR[X]，源极连接PMOS管的漏极与熔丝F的连接节点(在图3中示出为O)，漏极连接输出端(在图3中示出为FOUT)，输出端FOUT用于连接灵敏放大器SA。

示例性地，所述电源电压VDD可根据不同的工艺要求进行选择，例如可以为1.0V、1.2V、3.3V等。

本发明的eFuse存储电路的工作原理为：

当进行编程操作时，使全部的所述读取控制端VR[X]为低电平，并且要进行编程操作的存储单元的编程控制端VP[X]为低电平，其余存储单元的编程控制端为高电平，从而对编程控制端VP[X]所控制的存储单元进行编程操作；

当进行读取操作时，使全部的所述编程控制端VP[X]为高电平，并且要进行读取操作的存储单元的读取控制端VR[X]为高电平，其余存储单元的读取控制端为低电平，从而对读取控制端VR[X]所控制的存储单元进行读取操作。

如图4示出了根据本发明的一个实施例的eFuse存储电路的时序图。其中，(a)为编程模式的时序图，(b)为读取模式的时序图。

如图(a)所示，VR[N-1:0]全部置0，关闭读取控制端。给需要编程的存储单元X的编程控制端VP[X]一个低电平脉冲，其余存储单元的VP全部置高，对选中的存储单元X进行编程。

如图(b)所示，烧写控制端VP[N-1:0]全部置高。给需要读取的存储单元X的读取控制端VR[X]一个高电平脉冲，其余存储单元的VR全部置低，在存储单元开启时间内，通过灵敏放大器SA对熔丝的状态进行检测。

本发明的有益效果为：本发明的eFuse存储电路将熔丝的编程控制端和读取控制端集成到存储单元中，编程时直接给存储单元供电，从而提高存储单元阵列的编程电流的稳定性；并且在编程电流不是特别大或者面积要求不是非常严格时，可以实现单电源供电。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种eFuse存储电路，其特征在于，包括：

存储单元阵列，其包括多个存储单元；

灵敏放大器，与所述存储单元阵列连接，用于对所述eFuse存储电路的状态进行检测，

其中，所述存储单元阵列由其控制端阵列控制其工作状态，以使多个所述存储单元之一处于编程状态或读取状态。

2.如权利要求1所述的eFuse存储电路，其特征在于，所述控制端阵列包括多对编程控制端和读取控制端，每对编程控制端和读取控制端用于控制多个所述存储单元中相应存储单元的工作状态。

3.如权利要求2所述的eFuse存储电路，其特征在于，所述存储单元包括编程晶体管、读取晶体管和熔丝，其中所述熔丝分别与所述编程晶体管和所述读取晶体管连接，其中，

当所述编程控制端有效时，所述编程晶体管导通，所述存储单元处于编程状态；

当所述读取控制端有效时，所述读取晶体管导通，所述存储单元处于读取状态。

4.如权利要求3所述的eFuse存储电路，其特征在于，所述编程晶体管包括PMOS管，所述读取晶体管包括NMOS管。

5.如权利要求4所述的eFuse存储电路，其特征在于，其中，

所述PMOS管的源极用于连接电源电压，栅极连接所述编程控制端，漏极连接所述熔丝的一端，所述熔丝的另一端用于连接地电压；

所述NMOS管的栅极连接读取控制端，源极连接所述PMOS管的漏极与所述熔丝的连接节点，漏极连接所述灵敏放大器。

6.如权利要求3所述的eFuse存储电路，其特征在于，所述熔丝为多晶硅熔丝或镍硅化物熔丝。

7.如权利要求5所述的eFuse存储电路，其特征在于，所述PMOS管和所述NMOS管均为厚氧晶体管。

8.如权利要求5所述的eFuse存储电路，其特征在于，所述PMOS管和所述NMOS管均为高压晶体管。

9.如权利要求1-8之一所述的eFuse存储电路，其特征在于，所述eFuse存储电路用于冗余电路。