CN102403017A

CN102403017A - 电保险丝存储器阵列

Info

Publication number: CN102403017A
Application number: CN2011102688582A
Authority: CN
Inventors: 陈柏宏; 王清煌; 黄彦杰; 林松杰; 许国原
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2010-09-08
Filing date: 2011-09-07
Publication date: 2012-04-04
Anticipated expiration: 2031-09-07
Also published as: US20120057423A1; US8194490B2; CN102403017B

Abstract

一些实施例关于存储器阵列，该存储器阵列包括排列成行和列的多个eFuse存储器单元，多个位线，以及多个字线。列包括位线选择器，与位线选择器连接的位线，以及多个eFuse存储器单元。该列的eFuse存储器单元包括PMOS晶体管和eFuse。PMOS晶体管的漏极与eFuse的第一端连接。PMOS晶体管的栅极与字线连接。所述PMOS晶体管的源极与列的位线连接。

Description

电保险丝存储器阵列

技术领域

本公开涉及电保险丝(eFuse)存储器阵列。

背景技术

在现有eFuse存储器阵列中，通常使用比正常工作电压(例如电压VDD)高的电压(例如电压VPRG)去编程eFuse存储器单元中的eFuse。例如，在一些方法中，电压VPRG大约为1.8V而正常工作电压VDD大约为0.85V。取决于eFuse和/或存储器阵列的配制，当编程eFuse时，一些用于选择编程用的存储器单元的选择(或编程)晶体管会遭受来自高电压VPRG的电压应力。因此需要改进这种情形。

发明内容

针对现有技术，本发明提供了一种存储器阵列，包括：排列在多个列中的多个eFuse存储器单元；以及多个位线；其中所述多列eFuse存储器单元中的一列包括：位线选择器；与所述位线选择器连接的位线；以及一组所述多个eFuse存储器单元；所述列的所述一组多个eFuse存储器单元的存储器单元包括PMOS晶体管和eFuse；与所述eFuse的第一端连接的所述PMOS晶体管的漏极；与字线连接的所述PMOS晶体管的栅极；与所述列的所述位线连接的所述PMOS晶体管的源极。

根据本发明所述的存储器阵列，其中所述列的所述一组多个eFuse存储器单元的所述存储器单元的所述eFuse的第二端接地。

根据本发明所述的存储器阵列，其中所述列的所述一组多个eFuse存储器单元的所述存储器单元的所述eFuse的第二端与电压源连接。

根据本发明所述的存储器阵列，进一步包括配置成提供电压源的逆变器。

根据本发明所述的存储器阵列，其中所述位线选择器为具有与所述列的所述位线连接的漏极的PMOS晶体管。

根据本发明所述的一种存储器阵列，包括排列成行和列的多个eFuse存储器单元；其中至少一个eFuse存储器单元包括：PMOS晶体管；以及eFuse；与所述PMOS晶体管的漏极连接的所述eFuse的第一端；至少一个列包括：位线选择器件；在至少一个列中的第一多个eFuse存储器单元；以及与所述位线选择器件和至少一个列中的所述第一多个eFuse存储器单元的多个PMOS晶体管的多个源极连接的位线；以及至少一个行包括：在所述至少一个行中的第二多个eFuse存储器单元；与所述至少一个行中的所述第二多个eFuse存储器单元的多个PMOS的多个栅极连接的字线；以及被配置成在所述至少一个行中的所述第二多个eFuse存储器单元的多个eFuse的第二端上提供电压值的电压源。

根据本发明所述的存储器阵列，进一步包括至少一个逆变器，将所述逆变器配置成作为所述至少一个行的所述电压源。

根据本发明所述的存储器阵列，其中，当对所述存储器阵列的所述多个eFuse存储器单元的eFuse存储器单元进行编程时，将至少一个非编程行的至少一个字线配置成接收第一电压值，并且将与所述至少一个非编程行相关联的至少一个电压源配置成提供第二电压值。

根据本发明所述的存储器阵列，其中，至少所述第一电压值或所述第二电压值选自用于编程所述eFuse存储器单元的编程电压、用于读取eFuse存储器单元的电压，所述编程电压与所述eFuse存储器单元的所述PMOS晶体管的阈值电压的结合。

根据本发明所述的存储器阵列，其中将所述至少一个列的所述位线选择器件配置成提供电流，以对所述至少一个列中的所述第一多个eFuse存储器单元进行编程。

根据本发明所述的存储器阵列，其中当对所述存储器阵列的多个eFuse存储器单元的eFuse存储器单元进行编程时，将至少一个非编程行的至少一个字线配置成接收第一高逻辑电平，并且将与所述至少一个非编程行相关联的至少一个电压源配置成提供第二高电压电平。

根据本发明所述的存储器阵列，其中所述至少一个列进一步包括读取电路，以从所述至少一个列中的所述第一多个eFuse存储器单元中读取数据。

根据本发明所述的一种在多个eFuse存储器单元的存储器阵列中运行eFuse存储器单元的方法，所述eFuse存储器单元包括PMOS晶体管和eFuse，所述eFuse的第一端与所述PMOS晶体管的漏极连接，所述方法包括：激活所述PMOS晶体管；以及选择性地将第一电源或第二电源连接到与所述PMOS晶体管的源极连接的位线；其中所述选择性连接的步骤包括：如果所述eFuse存储器单元处于编程模式，则使用所述第一电源产生流经所述位线并且具有足以对所述eFuse进行编程的第一电流值的电流；以及如果所述eFuse存储器单元处于读取模式，则使用所述第二电源产生具有足以读取所述eFuse的第二电流值的电流；所述第一电流值与所述第二电流值不相同。

根据本发明所述的方法，其中所述存储器阵列中的多个eFuse的多个第二端与多个电压源连接。

根据本发明所述的方法，其中至少一个电压源的电压值配置成影响电压应力，所述电压应力由所述存储器阵列的至少一个eFuse存储器单元的至少一个PMOS晶体管的栅极和漏极之间的电压降产生。

根据本发明所述的方法，其中所述多个电压源中的一个电压源配置成控制相同行中的多个eFuse的多个第二端。

根据本发明所述的方法，进一步包括使用至少一个逆变器作为所述多个电压源的至少一个电压源。

根据本发明所述的方法，其中所述存储器阵列中的多个eFuse的多个第二端接地。

根据本发明所述的方法，其中已访问的行中的多个eFuse的多个第二端上的第一电压值与未被访问的行中的多个eFuse的多个第二端上的第二电压值不同。

根据本发明所述的方法，其中所述第一电压值来自第一逆变器的输出端，所述第二电压值来自第二逆变器的输出端。

根据本发明提供的存储器阵列和方法，编程eFuse时，一些用于选择编程用的存储器单元的选择(或编程)晶体管不会遭受来自高电压VPRG的电压应力。

附图说明

在附图和以下描述中提出了本发明的一个或多个实施例的细节。从描述，附图和权利要求中可以明显发现其它特征和优点。

图1为根据一些实施例的eFuse存储器阵列的示意图。

图2为根据一些实施例，示出了将图1的eFuse存储器阵列中的eFuse存储器单元编程的方法的流程图。

图3为根据一些实施例，示出了读取图1的eFuse存储器阵列中的eFuse存储器单元的方法的流程图。

图4为根据一些实施例的eFuse存储器阵列的示意图。

图5为根据一些实施例，示出了将图4的eFuse存储器阵列中的eFuse存储器单元编程的方法的流程图。

图6为根据一些实施例，示出了读取图4的eFuse存储器阵列中的eFuse存储器单元的方法的流程图。

不同附图中相同的参考标记指示相同的元件。

具体实施方式

以下使用具体的语言公开附图示出的实施例或示例。然而应该理解这些实施例和示例不是用于限定。公开的实施例中的任何变化和改变，以及本发明公开的原理的任何进一步应用都是预期的，因为本领域的普通技术人员通常会发生这种情况。在整个实施例中可能会重复参考数字，但是即使这些实施例使用相同的参考数字，也不要求将一个实施例中的部件应用到另一个实施例中。

一些实施方式中的示例性电路

图1是根据一些实施例的eFuse存储器阵列100的示意图。存储器阵列100包括m列和n行的eFuse存储器单元MC(如位单元MC)以及m条位线BL(如位线BL[1]到位线BL[m])和n条字线WLB(如字线WLB[1]到字线WLB[n])。在一些实施例中，存储器阵列100为64×64单元阵列(如m＝n＝64)，但是各种实施例不限于此。在一些实施例中，m和n可为任何正数。在一些实施例中，将eFuse存储器阵列100中的PMOS晶体管(如晶体管M[1，1]到M[n，m])置于高电压N-阱中，并且高电压为电压VPRG，该电压VPRG是将eFuses或eFuse存储器单元进行编程的电压。

通常将晶体管BLS称为位线选择器，位线选择器件等。信号SelB控制相应的晶体管BLS。例如，当信号SelB(如信号SelB[1])激活(如通过高逻辑电平(高)驱动)时，信号SelB打开相应的晶体管BLS(如晶体管BLS[1])，并且当信号SelB[1]去激活(如通过低逻辑电平(低)驱动)时，信号SelB[1]关闭相应的晶体管BLS[1]。在一些实施例中，打开晶体管BLS(如晶体管BLS[1])以产生电流(如电流Ibsl[1])，将相应的位线(如位线BL[1])上的存储器单元MC编程，并且当读取了位线上的存储器单元MC时，关闭晶体管BLS。使用晶体管BLS作为位线选择器用于说明，其它器件(如开关，电路装置，电源)在各种实施例的范围内。

将每条位线BL(如位线BL[1])与相应的晶体管BLS(如晶体管BLS[1])的漏极连接，并且在列中将每条位线与n条eFuse存储器单元(如一组eFuse存储器单元MC[1，1]到MC[n，1])相关联。

在一些实施例中，eFuse存储器单元MC包括串联连接的PMOS晶体管M和eFuse E。为了说明，只示出了eFuse存储器单元MC[1，1]的细节，包括eFuse E[1，1]和PMOS晶体管M[1，1]。本文中的以下举例说明是基于存储器单元MC[1，1]的。然而，其它存储器单元MC的配制和运行与存储器单元MC[1，1]的类似。将每个晶体管M(如晶体管M[1，1])的源极与相应的位线连接(如位线BL[1])。将晶体管M[1，1]的漏极与eFuse E(如eFuseE[1，1])的一端连接，并且将eFuse E[1，1]的另一端接地。通过字线WLB[1]驱动晶体管M[1，1]的栅极。当读取或编程eFuse存储器单元MC(如存储器单元MC[1，1])时，晶体管M(如晶体管M[1，1])为各自的电流Isa[1]或Isbl[1]流经晶体管M[1，1]到地电位提供电流通道。

eFuse E一般包括两个逻辑状态，如低和高。在一些实施例中，当其电阻为低时eFuse E为低，当其电阻为高时eFuse E为高。例如，如果R代表eFuse E的电阻，当R低于约100Ohm时eFuse E为低，当R高于约10KOhm(如eFuse E为开放电路)时eFuse E为高。在一些实施例中，在生产存储器阵列100之后，存储器阵列100中的eFuse E为低，然后将eFuse E编程为高。eFuse E的逻辑电平代表相应的存储器单元MC的数据逻辑。例如，如果eFuse(如eFuse E[1，1])为低，那么认为存储器单元MC[1，1]储存低，但是如果eFuse E[1，1]为高，那么认为存储器单元MC[1，1]储存高。为了确定存储器单元MC的逻辑状态或数据，在相应的位线BL上检测数据。例如，为了从存储器单元M[1，1]读取数据，如果在读取的时候，检测到位线BL[1]为高，那么存储器单元M[1，1]的数据为高。但是如果在读取的时候，检测到位线BL[1]为低，那么存储器单元M[1，1]的数据为低。在一些实施例中，当eFuse E闭合时eFuse E的电阻R为低，并且当eFuse E打开时eFuse

E的电阻R为高。用于熔断(如打开/断开)eFuse E的电流Ibls根据技术而变化。例如，在一些关于40nm工艺技术节点的实施例中，用于编程eFuseE的电流Ibls在40mA的范围内。可以访问(读取)eFuse存储器单元用于编程或读取。将含有被访问的eFuse存储器单元的行或列称为被访问行或被访问的列(如编程/读取行或编程/读取列)。将不含有被访问的单元的行或列称为未被访问行或未被访问列(如未编程/未读取行或未编程/未读取列)。

应用在行中晶体管M的栅极上的字线WLB控制(如打开或关闭)行中相应的多个晶体管M。例如，如果激活(如应用高)字线(如行1的字线WLB[1])，字线WLB[1]打开行1中一组晶体管M[1，1]到M[1，m]。但是如果将WLB[1]去激活，字线WLB[1]关闭行1中该组晶体管M[1，1]到M[1，m]。

使用传感放大器SA读取/检测列中存储器单元MC中的数据。在一些实施例中，当合适时，传感放大器SA提供高给相应的位线BL(代表将从存储器单元MC中读取的高数据)。通过相应的传感放大器SA(如传感放大器SA[1])产生的电流Isa(如电流Isa[1])用于读取来自连接到相应位线BL(如位线BL[1])的存储器单元MC(如列1中的存储器单元MC[1，1]到MC[n，1]中的一个)的数据。在一些实施例中，用于读取eFuse E的电流Isa在400μA的范围内。为了说明而使用传感放大器SA，其它电路装置也在各种实施例的范围内。

当晶体管的电压VGS(栅极和源极之间的电压降)和/或电压VGD(栅极和漏极之间电压降)不为零时，晶体管发生电压应力。电压越大，晶体管受到的应力水平越高。在一些实施例中，通过用于晶体管的“生存时间”Tstress(未标记)来测量晶体管可承受的应力应力，如果晶体管一直承受特定的应力应力条件环境，“生存时间”Tstress为导致晶体管永久性损伤损坏的持续时间。例如，在特定应力环境条件下(如在一定电压应力VGD和/或电压应力VGS下)，即使相关的晶体管遭受电压应力，如果在时间Tstress流逝之前移走应力除去应力，则相关的晶体管仍然可以正常工作。但是如果在时间Tstress流逝之后晶体管仍然遭受应力应力，那么就会不可逆的损坏晶体管。在一些实施例中，通过仿真获取特定晶体管的生存时间Tstress，例如通过施加特定的电压VGD和/或电压VGS，然后确定时间，在该时间后晶体管被损坏。

在一些实施例中，当编程eFuse存储器单元MC时，一些存储器单元MC遭受较低应力或微不足道的应力或在可接受生存时间Tstress内的应力水平，根据设计选择和/或设计成本来完全消除应力。例如，编程存储器单元MC[1，1]。结果，激活(如应用低)字线WLB[1]，以打开存储器单元MC[1，1](即打开晶体管M[1，1])，也打开了行1中的晶体管M[1，2]到M[1，m]。同时，也打开了晶体管BLS[1]以提供给位线BL[1]或晶体管M[1，1]的源极高电压(如电压VPRG)。结果，晶体管M[1，1]的电压VGD为0V，晶体管M[1，1]不遭受与电压VGD有关的应力。然而，同时，列2到列m中的晶体管BLS[2]到BLS[m]关闭，因此从各自的位线BL[2]到BL[m]处电断开。结果，位线BL[2]到BL[m]浮动。而且，晶体管M[1，2]到M[1，m]的源极位于电压Vtp，其中Vtp为PMOS晶体管的阈值电压。因为晶体管M[1，2]到M[1，m]的栅极为低，所以晶体管M[1，2]到M[1，m]的漏极为低，晶体管M[1，2]到M[1，m]的电压VGD为0V，晶体管M[1，2]到M[1，m]不遭受来自电压VGD的应力。而且，因为晶体管M[1，2]到M[1，m]的源极浮动，所以晶体管M[1，2]到M[1，m]的电压VGS为Vtp，晶体管M[1，2]到M[1，m]遭受来自电压VGS的微不足道的应力。

用于图1中的存储器阵列的示例性方法

图2为示出了根据一些实施例的编程eFuse存储器单元MC[1，1]的方法200的流程图。实际上，对于eFuse E[1，1]进行编程(如，熔断，打开等)。

在步骤205中，关闭传感放大器SA[1]以使位线BL[1]从传感放大器SA[1]电断开。

在步骤210中，打开晶体管BLS[1]以在位线BL[1]上应用高电压VPRG。

在步骤215中，使用低将字线WLB[1]激活以选择晶体管M[1，1]，这样就选择了存储器单元MC[1，1]。

在步骤220中，使用高将字线WLB[2]到WLB[n]去激活，以使行2到行n中的晶体管M[2，1]到晶体管M[n，1]与位线BL[1]电断开。在一些实施例中，由于位线BL[1]位于高电压VPRG，因此施加电压VPRG到字线WLB[2]至WLB[n]使得晶体管M[2，1]到M[n，1]的电压VGS为0V。为了方便，需要电压VPRG用于编程存储器单元MC[1，1]。然而，晶体管M[2，1]到M[n，1]的电压VGD为VPRG(如VPRG-0V)。在一些其它实施例中，施加电压VPRG-Vtp(足够关闭列1中从行2到行n中的晶体管M[2，1]到M[n，1])到字线WLB[2]至WLB[n]，以将那些晶体管的电压VGD降低到VPRG-Vtp，这样就降低了由电压VGD引起的应力。然而，电压VPRG-Vtp由电压VPRG单独产生。

通过以上步骤，电流Ibls[1]从晶体管BLS[1]流过晶体管M[1，1]和eFuseE[1，1]，以断开eFuse E[1，1]。换句话说，将eFuse E[1，1]打开或编程到高。

图3为示出了根据一些实施例的从存储器单元M[1，1]读取数据的方法的流程图300。

在步骤305中，关闭晶体管BLS[1]，因此晶体管BLS[1]从位线BL[1]电断开。

在步骤310中，打开传感放大器SA[1]以使传感放大器SA[1]与位线BL[1]电连接。

在步骤315中，打开晶体管M[1，1]以选择存储器单元MC[1，1].

在以上步骤中，如果eFuse[1，1]打开，位线BL[1]保持在高逻辑电平(由传感放大器SA[1]提供)。但是如果eFuse[1，1]闭合，电流Isa[1]流过晶体管[1，1]和eFuse E[1，1]到地电位。结果，将位线BL[1]的电压电平拉到晶体管[1，1]的源极的电压电平(为地电位或低)。

在步骤320中，检测(如读取)位线BL[1]的逻辑状态，其代表了eFuseE[1，1]的逻辑状态或存储器单元MC[1，1]的逻辑状态或数据。

一些其他实施例中的示例性电路

图4为根据一些实施例的eFuse存储器阵列400的示意图。

与存储器阵列100相比，存储器阵列400包括，除了存储器阵列100中的元件，还包括了用于从存储器阵列400的行1到行n的n行的逆变器INV[1]到INV[n]。然而，为了简化，只标记用于行1的逆变器INV[1]以及其详细的元件。信号WL[1]到WL[n]控制从行1到行n的相应逆变器INV[1]到INV[n]。而且，在存储器阵列100中接地电位的eFuse E的端部(在存储器阵列400中为节点ENODES)与图4中逆变器INY的输出端(如节点OINV)连接。在一些实施例中，逆变器INY的每个输出节点OINY与在相同行中的eFuse E的每个节点ENODE连接。例如，在行1中逆变器INY[1]的节点OINV[1]与eFuse E[1，1]到E[1，m]的节点ENODE[1，1]到节点ENODE[1，m]中的每个节点连接。在行2中节点OINV[2]与eFuse E[2，1]到E[2，m]的节点ENODE[2，1]到节点ENODE[2，m]中的每个节点连接，并且在行3中节点OINV[3]与eFuse E[3，1]到E[3，m]的节点ENODE[3，1]到节点ENODE[3，m]中的每个节点连接，等等。节点OINV上的电压电平基于工作电压VDD或逆变器INV的地电位电平而变化。例如，当行1的信号WL[1]为低时，节点OINV[1]为高(位于电压Vsup的电压电平)，电压Vsup为逆变器INV[1]提供了工作电压。但是当信号WL[1]为高时，节点OINV[1]为低(位于逆变器INV[1]的NMOS晶体管NINV[1]源极的电压电平)，逆变器INV[1]的NMOS晶体管NINV[1]源极的电压电平为地电位。当电压Vsup或晶体管NINV[1]的源极上的电压电平变化(如通过电平转换器转换)时，节点OINV[1]上的电压电平相应地变化/转换。在图4中使用逆变器INV用于说明，其它配置成提供各种电压电平给节点ENODE的电路装置，电源等都在本公开的范围内。

在一些实施例中，当对存储器单元的eFuse E编程时，一些编程晶体管(如晶体管M)受到降低了的应力，微不足道的应力或考虑到完全消除应力的设计选择和设计成本而可接受的应力水平。为了说明，对存储器单元MC[1，1]进行编程。将行1和列1称为“编程”行和“编程”列。将行2到行n和列2到列n分别称为非编程行和非编程列。由于行1为程序行，将字线WLB[1]激活(如应用低)以打开存储器单元MC[1，1]。结果，打开了行1中的晶体管M[1，1]到M[1，m]。将字线WLB[2]到WLB[n]去激活(如应用高)以关闭非编程行2到行n中的存储器单元MC。同时，也将晶体管BLS[1]打开，以向位线BL[1]或晶体管M[1，1]的源极提供高电压VPRG。然而，将列2到列m的晶体管BLS[2]到BLS[m]关闭，因此使其与各自的位线BL[2]到BL[m]电断开。结果，位线BL[2]到BL[m]浮动。

在一些实施例中，当对存储器单元M[1，1]进行编程时，字线WLB[1]控制晶体管M[1，1]到M[1，m]的栅极为低。也将节点OINV[1]设置为低。结果，行1中的晶体管M[1，1]到M[1，m]的连接到节点OINV[1]的节点ENODE[1，1]到ENODE[1，m]都为低。因此，图4中的晶体管M[1，1]到M[1，m]与图1中的晶体管M[1，1]到M[1，m]在相似的环境下进行配置。因此，图4中的晶体管M[1，1]到M[1，m]的应力环境大致与图1中晶体管M[1，1]到M[1，m]的应力环境相同。

在一些实施例中，用于关闭非编程行2到行n中存储器单元的字线WLB[2]到字线WLB[n]的电压电平以及非编程行2到行n的节点OINV[2]到OINV[n]的电压电平基于设计选择(考虑到相关晶体管的可接受应力)和用于字线WLB[2]到WLB[n]和/或节点OINV[2]到OINV[n]产生期望电平的复杂性和/或成本，而进行设置。用于字线WLB[2]到WLB[n]和节点OINV[2]到OINV[n]的示例性电压电平值包括电压VPRG，VPRG-Vtp，电压Vdd等。电压Vtp为PMOS晶体管M的阈值电压。

为了说明，将非编程行2到行n的字线WLB[2]到WLB[n]的电压电平设置为电压VPRG，以关闭非编程行2到行n中的晶体管M。为了进一步说明，也将节点OINV[2]到OINV[n]的电压电平设置为电压VPRG。结果，在非程序行(如行2)中，因为晶体管M[2，1]到M[2，m]的电压VGD为0V，所以晶体管M[2，1]到M[2，m]会受到与电压VGD有关的零应力。然而，为节点OINV[2]产生电压值VPRG比产生其它电压值(如电压值Vdd)要更昂贵和/或更复杂。另一方面，如果将节点OINV[2]处的电压设置为电压Vdd，因为晶体管M[2，1]到M[2，m]的电压VGD为VPRG-Vdd，不为0V，所以晶体管M[2，1]到M[2，m]会受到与电压VGD有关的增加的应力。然而，因为可以方便地从存储器阵列300的其它电路的工作电压获取电压Vdd，所以向节点OINV[2]提供电压Vdd并不昂贵。

当字线WLB[2]到WLB[n]处于电压VPRG时，列1中晶体管M[2，1]到M[n，1]中电压VGS为0V，其不会给晶体管M[2，1]到M[n，1]带来应力。因为这些晶体管的电压VGS为VPRG-Vtp，所以为了行2到行n的列2到列m中的晶体管受到处于VPRG-Vtp的应力VGS的应力等级。

用于图4中的存储器阵列的示例性方法

图5为根据一些实施例的示出了对eFuse存储器单元MC[1，1]进行编程的方法500的流程图。实际上，对eFuse E[1，1]进行编程(如熔断，打开等)。

在步骤505中，将传感放大器SA[1]关闭以将位线BL[1]从传感放大器SA[1]电断开。

在步骤510中，打开晶体管BLS[1]以在位线BL[1]上施加高电压VPRG。

在步骤515中，使用低将字线WLB[1]激活以选择晶体管M[1，1]和存储器单元MC[1，1]。

在步骤517中，为节点OINV[1]和节点ENODE[1，1]到ENODE[1，m]选择电压值。在一些实施例中，将节点OINV[1]设置为0V。结果，信号WL[1]设置成高以通过逆变器INV[1]在节点OINV[1]上将高转变为低。在一些实施例中，因为电压从电压Vsup到其地电位参考(如晶体管NINV的源极)的震荡越高，则晶体管M的电流越大并且应力越小，所以将晶体管NINV的源极接地电位，以从电压Vsup获取最大电流并且为晶体管降低应力。

在步骤520中，通过高逻辑电平将字线WLB[2]到WLB[n]去激活，以使晶体管M[2，1]到M[n，1]从位线BL[1]断开连接。

在步骤525中，为从行2到行n的节点OINV[2]到OINV[n]选择电压电平。在一些实施例中，因为字线WLB[2]到WLB[n]的逻辑电平为高，所以节点OINV[2]到OINV[n]的逻辑电平也为高。结果，将信号WL[2]到WL[n]设置为低，以通过逆变器INV[2]到INV[n]在各自的节点OINV[2]到OINV[n]上将低反相为高。通过电压Vsup，提供给节点OINV[2]到OINV[n]高电压电平。

在一些实施例中，对于字线WLB[2]到WLB[n]和节点OINV[2]到OINV[n]的电压电平进行设置，使得由电压VGD和/或电压VGS引起的影响晶体管M的应力等级是可接受的。

在一些实施例中，因为列1的位线BL[1]处于高电压VPRG，所以将应力VPRG施加到行2到行n的字线WLB[2]到WLB[n]，从而使得晶体管M[2，1]到M[n，1]的电压VGS为0V。在电压VPRG用于编程存储器单元MC[1，1]时，可以方便地获取电压VPRG。将节点OINV[2]到OINV[n]设置为位于电压VPRG。结果，晶体管M[2，1]到M[n，1]的电压VGD为0V(＝VPRG-VPRG)

在一些其它实施例，将足够关闭列1中和从行2到行n的晶体管M[2，1]到M[n，1]的电压VPRG-Vtp施加到字线WLB[2]到WLB[n]。将节点OINV[2]到OINV[n]设置在电压VPRG-Vtp。结果，晶体管M[2，1]到M[n，1]的电压VGD为0V(＝VPRG-Vtp-(VPRG-Vtp))。

在一些其它实施例中，将足够关闭列1中晶体管M[2，1]到M[n，1]和从行2到行n的晶体管的电压Vdd施加到行2到行n的字线WLB[2]到WLB[n]。将节点OINV[2]到OINV[n]设置到Vdd。结果，晶体管M[2，1]到M[n，1]的电压VGD为0V(＝Vdd-Vdd)。

通过以上步骤，电流Ibls[1]从晶体管BLS[1]流经晶体管M[1，1]和eFuseE[1，1]以打开eFuse E[1，1]。换句话说，将eFuse E[1，1]编程到高。

图6为根据一些实施例的示出了从存储器单元M[1，1]读取数据的方法的流程图600。

在步骤605中，将晶体管BLS[1]关闭，因此使其与位线BL[1]电断开。

在步骤610中，将传感放大器SA[1]打开，以将传感放大器SA[1]电连接到位线BL[1]。

在步骤615中，将字线WLB[1]激活到低，以打开晶体管M[1，1]并从而选择了存储器单元MC[1，1]。

在步骤620中，为节点OINV[1]选择低电压电平。

在步骤625中，将行2到行n的字线WLB[2]到WLB[n]去激活为高，以关闭行2到行n的晶体管M。

在步骤630中，选择节点OINV[2]到OINV[n]的高电压电平。

在以上步骤中，如果eFuse[1，1]打开，位线BL[1]保持在传感放大器SA[1]提供的高逻辑电平。但是如果eFuse[1，1]闭合，电流Isa[1]流经晶体管M[1，1]和eFuse[1，1]到地电位。结果，将位线BL[1]的电压电平拉到晶体管M[1，1]的源极上的电压电平，为地电位或低。

在步骤635中，检测(如读取)位线BL[1]的逻辑状态，其代表了eFuseE[1，1]的逻辑状态或存储器单元MC[1，1]的逻辑状态或数据。

在以上描述中，eFuse存储器单元MC[1，1]作为示例使用。相同的编程和读取方法适用于任何选择的存储器单元MC。

描述了多个实施例。然而需要理解的是可以进行不偏离本发明精神和范围的各种改变。例如，作为特定掺杂型(如NMOS和PMOS)示出的各种晶体管是为了说明的目的，本发明的实施例不限于特定的类型，但是为特定晶体管选择的掺杂型是设计选择并且在实施例的范围内。在以上描述中使用的各种信号的逻辑电平(如低或高)也是为了说明的目的，当信号被激活和/或去激活时实施例不限于特定的电平，相反，选择这种电平也取决于设计选择。

例如，一些实施例关于存储器阵列，所述存储器阵列包括：排列成行和列的多个eFuse存储器单元，多条位线，以及多条字线。列包括位线选择器，与位线选择器连接的位线，以及多个eFuse存储器单元。列的存储器单元包括PMOS晶体管和eFuse。PMOS晶体管的漏极与eFuse的第一端连接。PMOS晶体管的栅极与字线连接。PMOS晶体管的源极与列的位线连接。

再例如，一些实施例关于存储器阵列，所述存储器阵列包括排列成行和列的多个eFuse存储器单元。至少一个eFuse存储器单元包括PMOS晶体管和eFuse。eFuse的第一端与PMOS晶体管的漏极连接。至少一个列包括位线选择器件，在至少一个列中的多个eFuse存储器单元，以及连接位线选择器件和至少一个列中的多个eFuse存储器单元的多个PMOS晶体管的多个源极的位线。至少一个行包括在至少一个行中的多个eFuse存储器单元，连接至少一行中的多个eFuse存储器单元的多个PMOS晶体管的多个栅极的字线，以及电压源，配置成向至少一行中的多个eFuse存储器单元的多个eFuse的第二端提供电压值。

在另一示例中，一些实施例关于在多个eFuse存储器单元的存储器阵列中运行eFuse存储器单元的方法，eFuse存储器单元包括PMOS晶体管和eFuse，eFuse的第一端与PMOS晶体管的漏极连接，该方法包括：激活PMOS晶体管；以及产生流经位线(被连接到PMOS晶体管的源极)的电流。如果eFuse存储器单元处于编程模式，则使用连接到位线的第一电源以产生具有第一电流值(足以对eFuse进行编程)的电流。但是如果eFuse存储器单元处于读取模式，则使用连接到位线的第二电源以产生具有第二电流值(足以读取eFuse)的电流；第一电流值与第二电流值不相同。

以上方法示出了示例性步骤，但是不需要一定按照所示顺序实施。在本发明的精神和范围内，可以适当地增加，替换，改变顺序和/或删除步骤。

Claims

1.一种存储器阵列，包括：

排列在多个列中的多个eFuse存储器单元；以及

多个位线；

其中，

所述多列eFuse存储器单元中的一列包括：

位线选择器；

与所述位线选择器连接的位线；以及

一组多个eFuse存储器单元；所述列的所述一组多个eFuse存储器单元的存储器单元包括PMOS晶体管和eFuse；与所述eFuse的第一端连接的所述PMOS晶体管的漏极；与字线连接的所述PMOS晶体管的栅极；与所述列的所述位线连接的所述PMOS晶体管的源极。

2.根据权利要求1所述的存储器阵列，其中所述列的所述一组多个eFuse存储器单元的所述存储器单元的所述eFuse的第二端接地。

3.根据权利要求1所述的存储器阵列，其中所述列的所述一组多个eFuse存储器单元的所述存储器单元的所述eFuse的第二端与电压源连接。

4.根据权利要求3所述的存储器阵列，进一步包括配置成提供电压源的逆变器。

5.根据权利要求3所述的存储器阵列，其中所述位线选择器为具有与所述列的所述位线连接的漏极的PMOS晶体管。

6.一种存储器阵列，包括

排列成行和列的多个eFuse存储器单元；

其中，

至少一个eFuse存储器单元包括：

PMOS晶体管；以及

eFuse；与所述PMOS晶体管的漏极连接的所述eFuse的第一端；

至少一个列包括：

位线选择器件；

在至少一个列中的第一多个eFuse存储器单元；

以及

与所述位线选择器件和至少一个列中的所述第一多个eFuse存储器单元的多个PMOS晶体管的多个源极连接的位线；

以及

至少一个行包括：

在所述至少一个行中的第二多个eFuse存储器单元；

与所述至少一个行中的所述第二多个eFuse存储器单元的多个PMOS的多个栅极连接的字线；以及

被配置成在所述至少一个行中的所述第二多个eFuse存储器单元的多个eFuse的第二端上提供电压值的电压源。

7.根据权利要求6所述的存储器阵列，进一步包括至少一个逆变器，将所述逆变器配置成作为所述至少一个行的所述电压源。

8.根据权利要求6所述的存储器阵列，其中，当对所述存储器阵列的所述多个eFuse存储器单元的eFuse存储器单元进行编程时，将至少一个非编程行的至少一个字线配置成接收第一电压值，并且将与所述至少一个非编程行相关联的至少一个电压源配置成提供第二电压值。

9.根据权利要求8所述的存储器阵列，其中，至少所述第一电压值或所述第二电压值选自用于编程所述eFuse存储器单元的编程电压、用于读取eFuse存储器单元的电压，所述编程电压与所述eFuse存储器单元的所述PMOS晶体管的阈值电压相结合。

10.一种在多个eFuse存储器单元的存储器阵列中运行eFuse存储器单元的方法，所述eFuse存储器单元包括PMOS晶体管和eFuse，所述eFuse的第一端与所述PMOS晶体管的漏极连接，所述方法包括：

激活所述PMOS晶体管；以及

选择性地将第一电源或第二电源连接到与所述PMOS晶体管的源极连接的位线；

其中所述选择性连接的步骤包括：

如果所述eFuse存储器单元处于编程模式，则使用所述第一电源产生流经所述位线并且具有足以对所述eFuse进行编程的第一电流值的电流；以及

如果所述eFuse存储器单元处于读取模式，则使用所述第二电源产生具有足以读取所述eFuse的第二电流值的电流；所述第一电流值与所述第二电流值不相同。