CN103377710A - 半导体器件 - Google Patents

Abstract

本发明公开了一种半导体器件，所述半导体器件包括：熔丝单元，所述熔丝单元与检测节点连接，且被配置成响应于经由检测节点供应的第一电压而被编程；输出单元，所述输出单元与检测节点连接，且被配置成输出指示熔丝单元是否被编程的熔丝信息信号；以及阻挡单元，所述阻挡单元被配置成响应于熔丝信息信号而阻挡经由检测节点供应的第一电压。

Description

半导体器件

相关申请的交叉引用

本申请要求2012年4月23日提交的申请号为10-2012-0042165的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及半导体设计技术，更具体而言，涉及一种包括熔丝单元的半导体器件。

背景技术

一般而言，诸如DRAM（动态随机存取存储器）的半导体器件包括熔丝电路。熔丝电路是一种经由熔丝编程方法将之前的选择信号反相并输出的电路，并且它被用在电压控制电路、冗余电路等之中以选择性地提供选择信号。

一般地，熔丝编程方法可以包括激光吹气（laser blowing）方法和电气方法。激光吹气方法是利用激光束来切断熔丝的连接状态。利用激光束的熔丝编程方法仅可在半导体器件被制造进入封装之前的晶圆状态下执行。另一方面，电气方法是通过在半导体器件制造的封装状态中改变熔丝的连接状态来对熔丝进行编程。此时，可以利用反熔丝作为熔丝。

反熔丝具有与常见的熔丝相反的概念。具体地，反熔丝被设定成在半导体器件制造的初始阶段被切断，然后在封装之后通过编程操作而转换成连接状态。换言之，在制造的初始阶段的反熔丝被保持为具有MΩ或更高的高电阻的绝缘体，但是随后根据编程操作而改变成具有几百Ω或更低的低电阻的导体。这里，反熔丝的物理变化执行如下。当将具有给定电平或更高电平的电压施加在反熔丝的两个导电层之间以破坏绝缘特性时，反熔丝被转换成导体。

图1是现有的反熔丝电路的配置图。

参见图1，反熔丝电路10包括反熔丝12和输出单元14。反熔丝12被配置成当在其两端之间产生等于或大于临界电压的电压差时被编程。输出单元14被配置成输出与反熔丝12的断裂状态相对应的熔丝信息信号SA。

这里，反熔丝12包括NMOS晶体管N1，所述NMOS晶体管N1具有被配置成接收选择性提供的电源电压VDD的栅极端子，以及与检测节点ND1连接的源极端子和漏接端子。

输出单元14包括电阻器14A和感测放大器14B。电阻器14A连接在检测节点ND1和接地电压端子VSS之间，感测放大器14B与检测节点ND1连接并被配置成将检测节点ND1的电压电平放大并输出熔丝信息信号SA。

在下文中，将参照图2A和图2B来描述具有上述配置的反熔丝电路10的操作。

图2A说明未被编程的反熔丝电路的等效电路。图2B说明被编程的反熔丝电路10的等效电路。

首先，参见图2A，由于在不执行编程时不供应电源电压VDD（浮置状态），所以反熔丝12不被破坏。即，反熔丝的当前状态不满足将与对反熔丝12进行编程的电平相对应的应力施加到反熔丝12的两端的条件。因此，由于反熔丝12操作为电容器C1，所以反熔丝12保持为具有高电阻的绝缘体。因此，检测节点ND1与接地电压VSS连接，且感测放大器14B输出具有逻辑低电平的熔丝信息信号SA。

另一方面，参见图2B，由于在执行编程时供应电源电压VDD，所以电流状态满足对反熔丝12编程的条件。即，由于可以在反熔丝12的两端产生与对反熔丝12编程的电平相对应的电压差，所以反熔丝12可以被破坏。因此，由于反熔丝12操作为电阻器R2，所以反熔丝12转换为具有低电阻的导体。因此，检测节点ND1具有电源电压VDD与接地电压VSS之间的电压电平，感测放大器14B输出具有逻辑高电平的熔丝信息信号SA。

发明内容

本发明的一个实施例涉及一种能够在熔丝编程期间防止电流路径的产生的半导体器件。

根据本发明的一个示例性实施例，一种半导体器件包括：熔丝单元，所述熔丝单元与检测节点连接，且被配置成响应于经由检测节点供应的第一电压而被编程；输出单元，所述输出单元与检测节点连接，且被配置成输出指示熔丝单元是否被编程的熔丝信息信号；以及阻挡单元，所述阻挡单元被配置成响应于熔丝信息信号而阻挡经由检测节点供应的第一电压。

根据本发明的另一个示例性实施例，一种半导体器件包括：多个检测节点；多个熔丝块，每个熔丝块包括多个熔丝单元，所述多个熔丝单元被配置成响应于相应的输入节点的第一编程电压和检测节点中的一个的第二编程电压而被编程；多个输出单元，所述多个输出单元被配置成选择性地输出指示相应的熔丝块的熔丝单元是否被编程的相应的熔丝信息信号；以及多个开关单元，所述多个开关单元被配置成响应于相应的使能信号而将第二编程电压供应到相应的检测节点，以及响应于相应的熔丝信息信号而阻挡供应到相应的检测节点的第二编程电压。

根据本发明的另一个示例性实施例，一种半导体器件包括：多个检测节点；多个熔丝块，每个熔丝块包括多个熔丝单元，所述多个熔丝单元被配置成响应于相应的输入节点的第一编程电压和检测节点中的一个的第二编程电压而被编程；多个输出单元，所述多个输出单元被配置成选择性地输出指示相应的熔丝块的熔丝单元是否被编程的相应的熔丝信息信号；判定单元，所述判定单元被配置成响应于熔丝信息信号而判定熔丝块的熔丝单元是否被编程，并输出至少一个编程判定信号；多个开关单元，所述多个开关单元被配置成响应于相应的使能信号而将第二编程电压供应到相应的检测节点；第一译码器，所述第一译码器被配置成将第一编程电压选择性地供应到多个熔丝单元；以及第二译码器，所述第二译码器被配置成响应于编程判定信号而选择性地产生使能信号以及去激活使能信号的部分或全部。

附图说明

图1是现有的反熔丝电路的配置图。

图2A和图2B是说明图1中所示的反熔丝电路的等效电路的示图。

图3是说明根据本发明一个示例性实施例的半导体器件的基本结构的配置图。

图4是根据本发明第一示例性实施例的半导体器件的配置图。

图5和图6是根据本发明第二示例性实施例的半导体器件的配置图。

图7和图8根据本发明第三示例性实施例的半导体器件的配置图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限定为本文所列的实施例。确切地说，提供这些实施例使得本公开充分和完整，并向本领域技术人员充分传达本发明的范围。在本公开中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。

图3是在详细描述根据本发明一个示例性实施例的半导体器件之前用于说明半导体器件的基本结构的配置图。

参见图3，半导体器件100包括多个熔丝块FB0至FBm、多个输出单元SA0至SAm、多个开关单元SW0至SWm、字线译码器110、以及位线译码器120。多个熔丝块FB0至FBm每个包括多个熔丝单元AAF CELL，所述多个熔丝单元AAF CELL并联连接到多个检测节点DN0至DNm中的相对应的一个，且被配置成分别经由多个字线WL0至WLn接收电源电压VDD。多个输出单元SA0至SAm与相应的检测节点DN0至DNm连接，且被配置成根据相对应的熔丝单元AAF CELL是否被编程而选择性地输出相应的熔丝信息信号。多个开关单元SW0至SWm被配置成分别响应于多个使能信号EN0至ENm而经由多个位线BL0至BLm将接地电压VSS选择性地供应到多个检测节点DN0至DNm。字线译码器110被配置成经由字线WL0至WLn中的任何一个来供应电源电压VDD。位线译码器120被配置成选择性地供应使能信号EN0至ENm。

这里，熔丝单元AAF CELL的每个包括反熔丝，反熔丝被其两端之间的电压差编程，例如，将电源电压VDD和接地电压VSS施加到反熔丝的两端（参见图1至图2B）。

另外，多个输出单元SA0至SAm包括感测放大器，所述感测放大器被配置成利用公共参考电压VREF来放大施加到相应的检测节点DN0至DNm的电压。

另外，多个开关单元SW0至SWm包括NMOS晶体管，所述NMOS晶体管具有被配置成接收相应的使能信号EN0至ENm的栅极端子，以及位于相应的检测节点DN0至DNm与接地电压端子VSS之间的漏极端子和源极端子。

在下文中，将描述具有上述配置的半导体器件100的操作。在以下附图中，将示出对图3中由F表示的第一熔丝单元编程的情况作为一个实例。

首先，第一熔丝单元F通过字线WL0至WLn和位线BL0至BLm的组合选中。换言之，字线译码器110经由第一字线WL0来供应电源电压VDD并经由其它的字线WL1至WLn来供应接地电压VSS。另外，位线译码器120将第一使能信号EN0激活成逻辑高电平（例如，VDD），并将其它的使能信号EN1至ENm去激活成逻辑低电平（例如，VSS）。然后，第一位线BL0被选中以将第一检测节点DN0与接地电压端子VSS连接。

因此，电源电压VDD和接地电压VSS施加到第一熔丝单元F的两端，且第一熔丝单元F被电源电压VDD与接地电压VSS之间的电压差编程。即，第一熔丝单元F中包括的反熔丝借助于其两端之间的电压差而从具有MΩ或更高的高电阻的绝缘体转换成具有几百Ω或更低的低电阻的导体。

根据半导体器件100，即使在封装状态下也可以执行熔丝编程。

然而，在具有上述配置的半导体器件100中，在第一熔丝单元F被编程之后，经由第一熔丝单元F在电源电压端子VDD与接地电压端子VSS产生电流路径。在这种情况下，在电源电压VDD和接地电压VSS中产生电源噪声，电压电平未固定至目标电平而是在波动。此时，当同时对另一个熔丝单元编程时，由于电源噪声的缘故可能不能正确地执行编程操作。另外，可能要耗费额外的时间用于恢复，以对下一个熔丝单元编程。

与此同时，可以将使能信号EN0至ENm的激活时段最小化。然而，由于根据元件条件和电压条件的不同对多个熔丝单元编程所花费的时间不同，所以难以限定使能信号EN0至ENm的适当激活时段。换言之，当将使能信号EN0至ENm的激活时段限定为最小临界值时，可能存在未编程的熔丝单元，而当将使能信号EN0至ENm的激活时段限定为最大临界值时，在完成编程之后，由于在电源电压端子VDD与接地电压端子VSS之间形成的电流路径而产生电源噪声。

在下文中，将公开能够动态地控制使能信号EN0至ENm的激活时段的半导体器件。

图4是根据本发明第一示例性实施例的半导体器件的配置图。

参见图4，半导体器件200包括多个熔丝块FB0至FBm、多个输出单元SA0至SAm、多个阻挡单元E00至E0m、字线译码器210以及位线译码器220。多个熔丝块FB0至FBm每个包括多个熔丝单元AAF CELL，所述多个熔丝单元AAF CELL并联连接到多个检测节点DN0至DNm中的相对应的一个，且被配置成分别经由多个字线WL0至WLn而接收电源电压VDD。多个输出单元SA0至SAm与相应的检测节点DN0至DNm连接，且被配置成根据相对应的熔丝单元AAF CELL是否被编程而选择性地输出相应的熔丝信息信号AAF DATA_0至AAF DATA_m。多个阻挡单元E00至E0m被配置成分别响应于多个使能信号EN0至ENm以及从输出单元SA0至SAm输出的熔丝信息信号AAFDATA_0至AAF DATA_m而分别地阻挡供应到相应的检测节点DN0至DNm的接地电压VSS。字线译码器210被配置成经由字线WL0至WLn选择性地供应电源电压VDD。位线译码器220被配置成选择性地供应使能信号EN0至ENm。

这里，熔丝单元AFF CELL的每个包括反熔丝，反熔丝被其两端之间的电压差编程，例如，将电源电压VDD和接地电压VSS施加到反熔丝的两端（参见图1至图2B）。

另外，多个输出单元SA0至SAm包括感测放大器，所述感测放大器被配置成利用公共参考电压VREF而将施加到相应的检测节点DN0至DNm的电压放大。

另外，多个阻挡单元E00至E0m分别包括与门和NMOS晶体管。与门被配置成对从相应的输出单元SA0至SAm输出的熔丝信息信号AAF DATA_0至AAF DATA_m以及相应的使能信号EN0至ENm执行与操作。NMOS晶体管具有被配置成接收相应的与门的输出信号的栅极端子，以及连接在相应的检测节点DN0至DNm与接地电压端子VSS之间的漏极端子和源极端子。

此外，半导体器件200还可以包括多个延迟单元DLY0至DLYm，所述多个延迟单元DLY0至DLYm被配置成将从相应的输出单元SA0至SAm输出的熔丝信息信号AAFDATA_0至AAF DATA_m延迟给定的延迟时间，并将被延迟的信号传送到相应的阻挡单元E00至E0m。这是为了充分地保证用于熔丝单元AFF CELL的编程时间，以防止发生在熔丝单元AFF CELL被编程之后熔丝单元AFF CELL返回到先前状态的恢复现象。换言之，由于反熔丝很可能在反熔丝破裂之后立刻恢复，所以提供多个延迟单元DLY0至DLYm以在确保反熔丝不会恢复的时间之后再终止破裂操作。

在下文中，将描述用于驱动根据本发明第一实施例的半导体器件200的方法。在本发明的第一实施例中，将示出对图4中由F表示的第一熔丝单元AFF CELL编程的情况作为一个实例。

首先，第一熔丝单元F由字线WL0至WLn和位线BL0至BLm的组合选中。即，字线译码器210经由第一字线WL0来供应电源电压VDD且经由其它的字线WL1至WLn来供应接地电压VSS。另外，位线译码器220将第一使能信号EN0激活成逻辑高电平（例如，VDD），并将其它的使能信号EN1至ENm去激活成逻辑低电平（例如，VSS）。然后，第一位线BL0被选中以将第一检测节点DN0与接地电压端子VSS连接。这里，多个输出单元SA0至SAm可以在熔丝单元AAF CELL被编程之前输出高电平的熔丝信息信号AAF DATA_0至AAF DATA_m。

因此，电源电压VDD和接地电压VSS施加到第一熔丝单元F的两端，且第一熔丝单元F被电源电压VDD与接地电压VSS之间的电压差编程。即，第一熔丝单元F中包括的反熔丝借助于其两端之间的电压差而从具有MΩ或更高的高电阻的绝缘体转换成具有几百Ω或更低的低电阻的导体。

然后，在第一检测节点DN0与接地电压端子VSS连接时，第一输出单元SA0输出低电平的第一熔丝检测信号AAF DATA_0，且在给定时间之后无论第一使能信号EN0如何第一阻挡单元E00都会阻挡在第一位线BL0中形成的电流路径。

图5是根据本发明第二示例性实施例的半导体器件的配置图。

参见图5，半导体器件300包括字线译码器310、多个熔丝块FB0至FBm、多个输出单元SA0至SAm、判定单元320、位线译码器330以及多个阻挡单元E10至E1m。字线译码器310被配置成经由多个字线WL0至WLn而选择性地供应电源电压VDD。多个熔丝块FB0至FBm每个包括多个熔丝单元AAF CELL，所述多个熔丝单元AAFCELL并联连接到多个检测节点DN0至DNm中的相对应的一个，且被配置成经由相应的字线WL0至WLn而接收电源电压VDD。多个输出单元SA0至SAm与相应的检测节点DN0至DNm连接，且被配置成根据相应的熔丝单元AAF CELL是否被编程而输出相应的熔丝信息信号AAF DATA_0至AAF DATA_m。判定单元320被配置成响应于从相应的输出单元SA0至SAm输出的熔丝信息信号AAF DATA_0至AAF DATA_m来判定熔丝块FB0至FBm中包括的熔丝单元AAF CELL是否被编程。位线译码器330被配置成响应于从判定单元320输出的编程判定信号FEED而选择性地产生多个使能信号EN0至ENm以及去激活所有的多个使能信号EN0至ENm。多个阻挡单元E10至E1m被配置成响应于相应的使能信号EN0至ENm而阻挡供应到检测节点DN0至DNm的接地电压VSS。

这里，熔丝单元AFF CELL的每个包括反熔丝，反熔丝被其两端之间的电压差编程，例如，将电源电压VDD和接地电压VSS施加到反熔丝的两端（参见图1至图2B）。

另外，多个输出单元SA0至SAm包括感测放大器，所述感测放大器被配置成利用公共参考电压VREF而将施加到相应的检测节点DN0至DNm的电压放大。

另外，判定单元320可以包括诸如或门、或非门、与门以及与非门的逻辑元件。当熔丝信息信号AAF DATA_0至AAF DATA_m中的任何一个变成不同的电平时，判定单元320将编程判定信号FEED激活以禁止位线译码器330。

另外，多个阻挡单元E10至E1m包括NMOS晶体管，所述NMOS晶体管具有被配置成接收相应的使能信号EN0至ENm的栅极端子，以及连接在相应的检测节点DN0至DNm与接地电压端子VSS之间的漏极端子和源极端子。

此外，尽管未说明，但是半导体器件300还可以包括多个延迟单元，所述多个延迟单元被配置成将从相应的输出单元SA0至SAm输出的熔丝信息信号AAF DATA_0至AAF DATA_m延迟给定的延迟时间，并将被延迟的信号传送到判定单元320（参见图4）。这是为了充分地保证用于熔丝单元AFF CELL的编程时间，以防止发生在熔丝单元AFFCELL被编程之后熔丝单元AFF CELL返回到先前状态的恢复现象。换言之，由于反熔丝很可能在反熔丝破裂之后立刻恢复，所以提供多个延迟单元DLY0至DLYm以在确保反熔丝不会恢复的时间之后再终止破裂操作。

在下文中，将描述用于驱动根据本发明第二实施例的半导体器件300的方法。在本发明的第二实施例中，将示出对图5中由F指示的第一熔丝单元AFF CELL编程的情况作为一个实例以用于说明。

首先，第一熔丝单元F由字线WL0至WLn和位线BL0至BLm的组合选中。即，字线译码器310经由第一字线WL0来供应电源电压VDD且经由其它的字线WL1至WLn来供应接地电压VSS。另外，位线译码器320将第一使能信号EN0激活成逻辑高电平（例如，VDD），并将其它的使能信号EN1至ENm激活成逻辑低电平（例如，VSS）。然后，第一位线BL0被选中以将第一检测节点DN0与接地电压端子VSS连接。这里，多个输出单元SA0至SAm可以在熔丝单元AAF CELL被编程之前输出高电平的熔丝信息信号AAF DATA_0至AAF DATA_m，且判定单元320响应于高电平的熔丝信息信号AAF DATA_0至AAF DATA_m而输出低电平的编程判定信号FEED。

因此，电源电压VDD和接地电压VSS施加到第一熔丝单元F的两端，且第一熔丝单元F被电源电压VDD与接地电压VSS之间的电压差编程。即，第一熔丝单元F中包括的反熔丝借助于其两端之间的电压差而从具有MΩ或更高的高电阻的绝缘体转换成具有几百Ω或更低的低电阻的导体。

然后，在第一检测节点DN0与接地电压端子VSS连接时，第一输出单元SA0输出低电平的第一熔丝检测信号AAF DATA_0，且判定单元320响应于低电平的第一熔丝检测信号AAF DATA_0而输出高电平的编程判定信号FEED。

因此，在位线译码器330被禁止时，多个使能信号EN0至ENm被去激活成逻辑低电平，且多个阻挡单元E10至E1m共同地执行阻挡操作。此时，阻挡了在第一位线BL0中形成的电流路径。

在本发明的第二实施例中，描述了判定单元320响应于多个熔丝信息信号AAFDATA_0至AAF DATA_m而输出一个编程判定信号FEED，但是本发明并不局限于此。即，可以将多个熔丝信息信号AAF DATA_0至AAF DATA_m分成给定数目的组，且可以对应于组数而提供多个判定单元。在这种情况下，将位线译码器330设计成响应于分组而将多个使能信号EN0至ENm分成给定数目的组，并响应于判定单元的输出信号而部分地去激活多个使能信号EN0至ENm。例如，参见图6，当第一熔丝信息信号AAFDATA_0和第二熔丝信息信号AAF DATA_1中的任何一个转换成给定的逻辑电平时，位线译码器330在第一判定单元320_0的控制下去激活第一使能信号EN0和第二使能信号EN1二者。相似地，当第m熔丝信息信号AAF DATA_m-1和第m+1熔丝信息信号AAFDATA_m中的任何一个转换成给定的逻辑电平时，位线译码器330在第(m+1)/2判定单元320_(m+1)/2-1的控制下去激活第m使能信号ENm-1和第m+1使能信号ENm二者。

图7是根据本发明第三实施例的半导体器件400的配置图。

参见图7，半导体器件400包括多个熔丝块FB0至FBm、多个输出单元SA0至SAm、判定单元410、多个阻挡单元E20至E2m、字线译码器420以及位线译码器430。多个熔丝块FB0至FBm每个包括多个熔丝单元AAF CELL，所述多个熔丝单元AAF CELL并联连接到多个检测节点DN0至DNm中的相对应的一个，且被配置成分别经由多个字线WL0至WLn而接收电源电压VDD。多个输出单元SA0至SAm与相应的检测节点DN0至DNm连接，且被配置成根据相应的熔丝单元AAF CELL是否被编程而选择性地输出相应的熔丝信息信号AAF DATA_0至AAF DATA_m。判定单元410被配置成响应于从相应的输出单元SA0至SAm中输出的熔丝信息信号AAF DATA_0至AAF DATA_m而判定熔丝块FB0至FBm中包括的熔丝单元AAF CELL是否被编程。多个阻挡单元E20至E2m被配置成响应于相应的使能信号EN0至ENm而将接地电压VSS供应到相应的检测节点DN0至DNm，以及响应于从判定单元410中输出的编程判定信号FEED而共同地阻挡接地电压的供应。字线译码器420被配置成经由多个字线WL0至WLn选择性地供应电源电压VDD。位线译码器430被配置成选择性地供应使能信号EN0至ENm。

这里，熔丝单元AFF CELL的每个包括反熔丝，反熔丝被其两端之间的电压差编程，例如，将电源电压VDD和接地电压VSS施加到反熔丝的两端（参见图1至图2B）。

另外，多个输出单元SA0至SAm包括感测放大器，所述感测放大器被配置成利用公共参考电压VREF而将施加到相应的检测节点DN0至DNm的电压放大。

另外，判定单元410可以包括诸如或门、或非门、与门以及与非门的逻辑元件。当熔丝信息信号AAF DATA_0至AAF DATA_m中的任何一个变成不同的电平时，判定单元410激活编程判定信号FEED并控制所有的阻挡单元E20至E2m以执行阻挡操作。

另外，多个阻挡单元E20至E2m分别包括或非门和NMOS晶体管。所述或非门被配置成对从判定单元410输出的编程判定信号FEED以及相应的使能信号EN0至ENm执行或非操作。所述NMOS晶体管具有被配置成接收所述或非门的输出信号的栅极端子，以及连接在相应的检测节点DN0至DNm与接地电压端子VSS之间的漏极端子和源极端子。

此外，尽管未说明，但是半导体器件400还可以包括多个延迟单元，所述多个延迟单元被配置成将从相应的输出单元SA0至SAm输出的相应的熔丝信息信号AAFDATA_0至AAF DATA_m延迟给定的延迟时间，并将被延迟的信号传送到判定单元410（参见图4）。这是为了充分地保证用于熔丝单元AFF CELL的编程时间，以防止发生在熔丝单元AFF CELL被编程之后熔丝单元AFF CELL返回到先前状态的恢复现象。换言之，由于反熔丝很可能在反熔丝破裂之后立刻恢复，所以提供多个延迟单元DLY0至DLYm以在确保反熔丝不恢复的时间之后再终止破裂操作。

在下文中，将描述用于驱动根据本发明第三实施例的半导体器件400的方法。在本发明的第三实施例中，将示出对图7中由F指示的第一熔丝单元AFF CELL编程的情况作为一个实例以用于说明。

首先，第一熔丝单元F由字线WL0至WLn和位线BL0至BLm的组合选中。即，字线译码器420经由第一字线WL0来供应电源电压VDD且经由其它的字线WL1至WLn来供应接地电压VSS。另外，位线译码器430将第一使能信号EN0激活成逻辑高电平（例如，VDD），并将其它的使能信号EN1至ENm去激活成逻辑低电平（例如，VSS）。然后，第一位线BL0被选中以将第一检测节点DN0与接地电压端子VSS连接。这里，多个输出单元SA0至SAm可以在熔丝单元AAF CELL被编程之前输出高电平的熔丝信息信号AAF DATA_0至AAF DATA_m，且判定单元410可以响应于高电平的熔丝信息信号AAF DATA_0至AAF DATA_m而输出低电平的编程判定信号FEED。

因此，电源电压VDD和接地电压VSS施加到第一熔丝单元F的两端，且第一熔丝单元F被电源电压VDD与接地电压VSS之间的电压差编程。即，第一熔丝单元F中包括的反熔丝借助于其两端之间的电压差而从具有MΩ或更高的高电阻的绝缘体转换成具有几百Ω或更低的低电阻的导体。

然后，在第一检测节点DN0与接地电压端子VSS连接时，第一输出单元SA0输出低电平的第一熔丝检测信号AAF DATA_0，且判定单元410响应于低电平的第一熔丝检测信号AAF DATA_0而输出高电平的编程判定信号FEED。

因此，无论相应的使能信号EN0至ENm的逻辑电平如何，多个阻挡单元E20至E2m都共同地执行阻挡操作。此时，阻挡了在第一位线BL0中形成的电流路径。

在本发明的第三实施例中，描述了判定单元410响应于多个熔丝信息信号AAFDATA_0至AAF DATA_m而输出一个编程判定信号FEED，但是本发明不局限于此。即，可以将多个熔丝信息信号AAF DATA_0至AAF DATA_m分成给定数目的组，且可以对应于组数而提供多个判定单元410_0至410_(m+1)/2-1。在这种情况下，将多个阻挡单元E20至E2m设计成响应于分组而被分成给定数目的组，并响应于相对应的判定单元的输出信号FEED_0至FEED_(m+1)/2-1而部分地执行阻挡操作。例如，参见图8，当第一熔丝信息信号AAF DATA_0和第二熔丝信息信号AAF DATA_1中的任何一个转换成给定的逻辑电平时，第一阻挡单元E20和第二阻挡单元E21在第一判定单元410_0的控制下阻挡第一位线BL0和第二位线BL1的电流路径。相似地，当第m熔丝信息信号AAFDATA_m-1和第m+1熔丝信息信号AAF DATA_m中的任何一个转换成给定的逻辑电平时，第m阻挡单元E2m-1和第m+1阻挡单元E2m在第(m+1)/2判定单元410_(m+1)/2-1的控制下阻挡第m位线BLm-1和第m+1位线BLm的电流路径。

根据本发明的实施例，在选中的熔丝单元被完全编程时，可以阻挡在相对应的位线中形成的电流路径，由此减小电流消耗。另外，由于减小了电流消耗，所以可以使电源电压的电源噪声最小化以使电源电压稳定。因此，可以在编程操作期间改善操作稳定性，并可以使连续编程操作所花费的时间最小化。

虽然已经参照具体的实施例描述了本发明，但对于本领域的技术人员明显的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

例如，在本发明的这些实施例中，示出了通过将电源电压VDD和接地电压VSS施加到反熔丝的两端来对反熔丝编程的情况作为一个实例以用于说明。根据不同的设计，可以用诸如泵浦电压VPP的高电压和诸如衬底偏压VBB的低电压对反熔丝编程。

Claims (20)

1.一种半导体器件，包括：

熔丝单元，所述熔丝单元与检测节点连接，且被配置成响应于经由所述检测节点供应的第一电压而被编程；

输出单元，所述输出单元与所述检测节点连接，且被配置成输出指示所述熔丝单元是否被编程的熔丝信息信号；以及

阻挡单元，所述阻挡单元被配置成响应于所述熔丝信息信号而阻挡经由所述检测节点供应的所述第一电压。

2.如权利要求1所述的半导体器件，其中，所述熔丝单元包括反熔丝，所述反熔丝由供应的所述第一电压和第二电压之间的电压差编程。

3.如权利要求1所述的半导体器件，其中，所述输出单元包括感测放大器，所述感测放大器被配置成基于参考电压而将所述检测节点处的电压放大。

4.如权利要求1所述的半导体器件，还包括：

延迟单元，所述延迟单元被配置成将从所述输出单元输出的所述熔丝信息信号延迟设定的延迟时间，并将延迟的信号传送到所述阻挡单元。

5.一种半导体器件，包括：

多个检测节点；

多个熔丝块，每个熔丝块包括多个熔丝单元，所述多个熔丝单元被配置成响应于相应的输入节点的第一编程电压和所述检测节点中的一个的第二编程电压而被编程；

多个输出单元，所述多个输出单元被配置成选择性地输出指示相应的熔丝块的熔丝单元是否被编程的相应的熔丝信息信号；以及

多个开关单元，所述多个开关单元被配置成响应于相应的使能信号而将所述第二编程电压供应到相应的检测节点，以及响应于相应的熔丝信息信号而阻挡供应到相应的检测节点的所述第二编程电压。

6.如权利要求5所述的半导体器件，还包括：

判定单元，所述判定单元被配置成响应于所述熔丝信息信号而判定所述熔丝块的熔丝单元是否被编程，并将至少一个编程判定信号输出到所述多个开关单元作为相应的熔丝信息信号。

7.如权利要求6所述的半导体器件，其中，所述判定单元包括多个信号求和部，每个信号求和部与所述多个输出单元中的两个或更多个相对应，且被配置成响应于从所述输出单元中的两个或更多个输出的熔丝信息信号而产生所述编程判定信号。

8.如权利要求5所述的半导体器件，还包括：

第一译码器，所述第一译码器被配置成将所述第一编程电压选择性地供应到所述多个熔丝单元；以及

第二译码器，所述第二译码器被配置成将相应的使能信号供应到所述多个开关单元。

9.如权利要求5所述的半导体器件，其中，所述第一编程电压包括电源电压，所述第二编程电压包括接地电压。

10.如权利要求5所述的半导体器件，其中，所述熔丝单元的每个包括反熔丝。

11.如权利要求5所述的半导体器件，其中，所述多个输出单元包括感测放大器，所述感测放大器被配置成基于公共参考电压而将施加到相应的检测节点的电压放大。

12.如权利要求5所述的半导体器件，还包括：

多个延迟单元，所述多个延迟单元被配置成将从相应的输出单元输出的熔丝信息信号延迟设定的延迟时间，并且将延迟的信号传送到相应的开关单元。

13.如权利要求12所述的半导体器件，其中，所述设定的延迟时间包括被编程的熔丝单元的恢复时间。

14.一种半导体器件，包括：

多个检测节点；

多个熔丝块，每个熔丝块包括多个熔丝单元，所述多个熔丝单元被配置成响应于相应的输入节点的第一编程电压和所述检测节点中的一个的第二编程电压而被编程；

多个输出单元，所述多个输出单元被配置成选择性地输出指示相应的熔丝块的熔丝单元是否被编程的相应的熔丝信息信号；

判定单元，所述判定单元被配置成响应于所述熔丝信息信号而判定所述熔丝块的熔丝单元是否被编程，并且输出至少一个编程判定信号；

多个开关单元，所述多个开关单元被配置成响应于相应的使能信号而将所述第二编程电压供应到相应的检测节点；

第一译码器，所述第一译码器被配置成将所述第一编程电压选择性地供应到所述多个熔丝单元；以及

第二译码器，所述第二译码器被配置成响应于所述编程判定信号而产生所述使能信号以及去激活所述使能信号的部分或全部。

15.如权利要求14所述的半导体器件，其中，所述判定单元包括多个信号求和部，每个信号求和部与所述多个输出单元中的两个或更多个相对应，并且被配置成响应于从所述输出单元中的两个或更多个输出的熔丝信息信号而产生所述编程判定信号。

16.如权利要求14所述的半导体器件，其中，所述第一编程电压包括电源电压，所述第二编程电压包括接地电压。

17.如权利要求14所述的半导体器件，其中，所述熔丝单元中的每个包括反熔丝。

18.如权利要求14所述的半导体器件，其中，所述多个输出单元包括感测放大器，所述感测放大器被配置成基于公共参考电压而将相应的检测节点处的电压放大。

19.如权利要求14所述的半导体器件，还包括多个延迟单元，所述多个延迟单元被配置成将从相应的输出单元输出的熔丝信息信号延迟设定的延迟时间，并将延迟的信号传送到所述判定单元。

20.如权利要求19所述的半导体器件，其中，所述设定的延迟时间包括被编程的熔丝单元的恢复时间。

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