KR20130119196A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20130119196A
KR20130119196A KR1020120042165A KR20120042165A KR20130119196A KR 20130119196 A KR20130119196 A KR 20130119196A KR 1020120042165 A KR1020120042165 A KR 1020120042165A KR 20120042165 A KR20120042165 A KR 20120042165A KR 20130119196 A KR20130119196 A KR 20130119196A
Authority
KR
South Korea
Prior art keywords
fuse
unit
units
output
program
Prior art date
Application number
KR1020120042165A
Other languages
English (en)
Inventor
김귀동
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120042165A priority Critical patent/KR20130119196A/ko
Priority to US13/595,615 priority patent/US9142319B2/en
Priority to CN201210359100.4A priority patent/CN103377710B/zh
Publication of KR20130119196A publication Critical patent/KR20130119196A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links

Abstract

퓨즈를 프로그램하기 위한 반도체 장치에 관한 것으로, 복수의 감지노드 각각에 병렬로 접속되며 제1 프로그램 전압이 각각 공급되는 복수의 단위 퓨즈부를 각각 포함하는 복수의 퓨즈블록; 복수의 감지노드 각각에 접속되며, 각각 복수의 단위 퓨즈부의 프로그램 여부에 대응하는 복수의 퓨즈정보신호 중 어느 하나를 선택적으로 출력하기 위한 복수의 출력부; 및 복수의 감지노드 각각에 공급되는 제2 프로그램 전압을 각각의 출력부로부터 출력되는 퓨즈정보신호와 각각의 인에이블신호에 응답하여 개별적으로 차단하기 위한 복수의 차단부를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 퓨즈부를 포함하는 반도체 장치에 관한 것이다.
일반적으로, 디램(DRAM : Dynamic Random Access Memory)과 같은 반도체 장치는 퓨즈 회로를 포함한다. 퓨즈 회로는 퓨즈 프로그래밍(Fuse Programming) 방식에 의해 이전의 옵션신호를 반전시켜 출력하는 회로로, 전압제어 회로, 리던던시 회로 등에서 선택적으로 옵션신호를 제공하기 위해 사용된다.
퓨즈 프로그래밍 방식에는 일반적으로 레이저 블로잉(Laser Blowing) 방식과 전기적인(Electrical) 방식이 사용된다. 레이저 블로잉 방식은 레이저 빔(Laser beam)을 이용하여 퓨즈의 연결상태를 끊어버리는 방식이다. 레이저를 이용한 물리적인 퓨즈 프로그래밍 방식은 반도체 장치가 패키지(Package)로 제작되기 전단계인 웨이퍼(Wafer) 상태에서만 실시가 가능하다. 반면, 전기적인 방식은 패키지 상태에서 퓨즈의 연결상태를 변화시켜서 프로그래밍하는 방식으로, 이때 이용되는 퓨즈로는 안티퓨즈(Anti-fuse)가 있다.
안티퓨즈는 퓨즈의 반대 개념으로 반도체 장치의 제작 초기에는 끊어진 상태로 셋팅되어 있다가, 패키징 후 프로그램에 의해 연결된 상태로 전환된다. 다시 말해, 제작 초기의 안티퓨즈는 고저항 - MΩ이상의 전기저항을 말함 - 을 가진 절연체의 상태에 있다가 프로그램에 의해 저저항 - 몇 백 Ω이하의 전기저항을 말함 - 을 가진 도체로 전환하게 되는 것이다. 여기서, 안티퓨즈의 물리적인 변화는 전극 사이 즉, 두 개의 도전층 사이에 어느 수준 이상의 전압을 인가하여 절연체가 브레이크 다운(Breakdown) 현상을 일으킴으로써 도체로 전환되도록 이루어진다.
도 1에는 종래기술에 따른 안티퓨즈 회로가 구성도로 도시되어 있다.
도 1을 참조하면, 안티퓨즈 회로(10)는 양단에 임계값 이상의 전압차가 발생하면 프로그램되는 안티퓨즈(12)와, 안티퓨즈(12)의 럽쳐 상태에 대응하는 퓨즈정보신호(SA)를 출력하기 위한 출력부(14)를 포함한다.
여기서, 안티퓨즈(12)는 선택적으로 공급되는 전원전압(VDD)을 게이트 입력으로 하며 소오스단과 드레인단이 감지노드(ND1)에 접속된 NMOS 트랜지스터(N1)를 포함하여 구성된다.
그리고, 출력부(14)는 감지노드(ND1)와 접지전압(VSS)단 사이에 접속된 저항 소자(14a)와, 감지노드(ND1)에 접속되어 감지노드(ND1)의 전압레벨을 증폭하여 퓨즈정보신호를 출력하기 위한 감지 증폭부(14b)를 포함한다.
이하, 상기와 같은 구성을 가지는 안티퓨즈 회로(10)의 동작을 도 2a 및 도 2b를 참조하여 설명한다.
도 2a에는 안티퓨즈(12)가 프로그램되지 않은 경우의 등가 회로를 보인 안티퓨즈 회로(10)가 도시되어 있고, 도 2b에는 안티퓨즈(12)가 프로그램된 경우의 등가 회로를 보인 안티퓨즈 회로(10)가 도시되어 있다.
먼저, 도 2a를 참조하면, 프로그램이 수행되지 않은 경우에는 전원전압(VDD)이 공급되지 않는 상태 - 예컨대, 플로팅(floating) 상태임 - 이므로, 안티퓨즈(12)가 파괴되지 않는다. 즉, 안티퓨즈(12) 양단에는 안티퓨즈(12)가 프로그램될 정도의 스트레스(stress)를 주기 위한 조건을 충족하지 못한다. 이에 따라, 안티퓨즈(12)는 캐패시터(C1)로서 동작하게 되므로, 고저항을 가진 절연체의 상태가 된다. 따라서, 감지노드(ND1)는 접지전압(VSS)단에 접속되며, 감지 증폭부(14b)는 논리 로우 레벨의 퓨즈정보신호(SA)를 출력한다.
반면, 도 2b에 도시된 바와 같이, 프로그램이 수행되는 경우에는 전원전압(VDD)이 공급되고 있는 상태이므로, 안티퓨즈(12)가 프로그램되는 조건을 충족하게 된다. 즉, 안티퓨즈(12)의 양단에는 프로그램될 정도의 전압차가 발생하게 되므로, 안티퓨즈(12)가 파괴되는 것이다. 이에 따라, 안티퓨즈(12)는 저항(R2)으로서 동작하게 되므로, 저저항을 가진 도체의 상태가 된다. 따라서, 감지노드(ND1)는 전원전압(VDD)과 접지전압(VSS) 사이의 전압레벨을 가지게 되며, 감지 증폭부(14b)는 논리 하이 레벨의 퓨즈정보신호(SA)를 출력한다.
본 발명은 퓨즈 프로그램시 불필요한 전류 경로가 차단된 반도체 장치를 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 제1 전압이 공급되며 감지노드에 접속되는 퓨즈부; 감지노드에 접속되며 퓨즈부의 프로그램 여부에 대응하는 퓨즈정보신호를 출력하기 위한 출력부; 및 감지노드로 공급되는 제2 전압을 퓨즈정보신호에 응답하여 차단하기 위한 차단부를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 복수의 감지노드 각각에 병렬로 접속되며 제1 프로그램 전압이 각각 공급되는 복수의 단위 퓨즈부를 각각 포함하는 복수의 퓨즈블록; 복수의 감지노드 각각에 접속되며, 각각 복수의 단위 퓨즈부의 프로그램 여부에 대응하는 복수의 퓨즈정보신호 중 어느 하나를 선택적으로 출력하기 위한 복수의 출력부; 및 복수의 감지노드 각각에 공급되는 제2 프로그램 전압을 각각의 출력부로부터 출력되는 퓨즈정보신호와 각각의 인에이블신호에 응답하여 개별적으로 차단하기 위한 복수의 차단부를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 복수의 감지노드 각각에 병렬로 접속되며 제1 프로그램 전압이 각각 공급되는 복수의 단위 퓨즈부를 각각 포함하는 복수의 퓨즈블록; 복수의 감지노드 각각에 접속되며, 각각 복수의 단위 퓨즈부의 프로그램 여부에 대응하는 복수의 퓨즈정보신호 중 어느 하나를 선택적으로 출력하기 위한 복수의 출력부; 복수의 출력부로부터 출력되는 퓨즈정보신호에 응답하여 복수의 퓨즈블록에 포함된 복수의 단위 퓨즈부의 프로그램 여부를 판단하기 위한 판단부; 및 복수의 감지노드 각각에 공급되는 제2 프로그램 전압을 판단부로부터 출력되는 적어도 하나의 프로그램 판단신호에 기초하여 일괄적으로 또는 부분적으로 차단하기 위한 복수의 차단부를 포함한다.
프로그램이 완료된 퓨즈부에 한하여 대응하는 전류 경로를 차단함으로써 불필요한 전류 소모를 방지할 수 있는 효과가 있다. 아울러, 불필요한 전류 소모를 방지함에 따라 공급전압의 파워 노이즈를 최소화할 수 있어서 공급전압의 안정화를 꾀할 수 있고, 그렇기 때문에 프로그램 동작시 동작 신뢰성을 향상시키면서도 연속된 프로그램 동작시 프로그램에 필요한 시간을 최소화할 수 있는 효과도 있다.
도 1은 종래기술에 따른 반도체 장치의 구성도이다.
도 2a 및 도 2b는 도 1에 도시된 반도체 장치의 등가 회로를 보인 도면이다.
도 3은 본 발명의 실시예를 설명하기 위한 반도체 장치의 기본 구성도이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 구성도이다.
도 5 및 도 6은 본 발명의 제2 실시예에 따른 반도체 장치의 구성도이다.
도 7 및 도 8은 본 발명의 제3 실시예에 따른 반도체 장치의 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3에는 본 발명의 실시예에 따른 반도체 장치를 설명하기에 앞서 반도체 장치의 기본 구조를 설명하기 위한 구성도가 도시되어 있다.
도 3을 참조하면, 반도체 장치(100)는 복수의 감지노드(DN0 ~ DNm) 각각에 병렬로 접속되며 전원전압(VDD)이 각각의 워드라인(WL0 ~ WLn)을 통해 공급되는 복수의 단위 퓨즈부(AAF CELL)를 각각 포함하는 복수의 퓨즈블록(FB0 ~ FBm)과, 복수의 감지노드(DN0 ~ DNm) 각각에 접속되며 각각 복수의 단위 퓨즈부(AAF_CELL)의 프로그램 여부에 대응하는 복수의 퓨즈정보신호 중 어느 하나를 선택적으로 출력하기 위한 복수의 출력부(SA0 ~ SAm)와, 각각의 인에이블신호(EN0 ~ ENm)에 응답하여 복수의 감지노드(DN0 ~ DNm) 각각에 접지전압(VSS)을 각각의 비트라인(BL0 ~ BLm)을 통해 선택적으로 공급하기 위한 복수의 스위칭부(SW0 ~ SWm)와, 복수의 워드라인(WL0 ~ WLn)중 어느 하나를 통해 전원전압(VDD)을 공급하기 위한 워드라인 디코더(110)과, 각각의 인에이블신호(EN0 ~ ENm)를 선택적으로 공급하기 위한 비트라인 디코더(120)를 포함한다.
여기서, 복수의 단위 퓨즈부(AAF_CELL)는 각각 안티퓨즈를 포함하며, 안티퓨즈는 양단에 전원전압(VDD)과 접지전압(VSS)이 인가됨에 따라 양단의 전압차에 의하여 프로그램된다(도 1 내지 도 2b 참조).
그리고, 복수의 출력부(SA0 ~ SAm)는 각각 공통 기준전압(VREF)에 따라 각각의 감지노드(DN0 ~ DNm)에 걸린 전압을 증폭하기 위한 감지 증폭기(sense amplifier)를 포함한다.
또한, 복수의 스위칭부(SW0 ~ SWm)는 각각의 인에이블신호(EN0 ~ ENm)를 게이트 입력으로 하며 각각의 감지노드(DN0 ~ DNm)와 접지전압(VSS)단 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함한다.
이하, 상기와 같은 구성을 가지는 반도체 장치(100)의 동작을 설명한다. 이때, 본 발명의 실시예에서는 도 3에서 "F"라고 표시된 제1 단위 퓨즈부가 프로그램되는 것을 예로 들어 설명한다.
먼저, 복수의 워드라인(WL0 ~ WLn)과 복수의 비트라인(BL0 ~ BLm)의 조합을 통해 제1 단위 퓨즈부(F)가 선택된다. 다시 말해, 워드라인 디코더(110)는 제1 워드라인(WL0)을 통해 전원전압(VDD)을 공급하고 나머지 워드라인(WL1 ~ WLn)을 통해 접지전압(VSS)을 공급한다. 그리고, 비트라인 디코더(120)는 제1 인에이블신호(EN0)만을 논리 하이 레벨(예:VDD)로 활성화하고 나머지 인에이블신호(EN1 ~ ENm)들은 논리 로우 레벨(예:VSS)로 비활성화한다. 그러면, 제1 비트라인(BL0)만이 선택되어 제1 감지노드(DN0)만이 접지전압(VSS)단에 접속된다.
이에 따라, 제1 단위 퓨즈부(F)의 양단에는 전원전압(VDD)과 접지전압(VSS)이 인가되며 전원전압(VDD)과 접지전압(VSS)의 전압차에 의하여 프로그램된다. 즉, 제1 단위 퓨즈부(F)에 포함된 안티퓨즈는 고저항 - MΩ이상의 전기저항을 말함 - 을 가진 절연체의 상태에 있다가 양단의 전압차에 의해 저저항 - 몇 백 Ω이하의 전기저항을 말함 - 을 가진 도체로 전환된다.
이와 같은 반도체 장치(100)에 따르면, 패키지 상태에서도 퓨즈 프로그래밍이 가능한 이점이 있다.
그런데, 상기와 같은 구성을 가지는 반도체 장치(100)는 제1 단위 퓨즈부(F)가 프로그램된 이후에 제1 단위 퓨즈부(F)를 통해 전원전압(VDD)단과 접지전압(VSS)단 사이에 전류 경로가 발생하게 된다. 이러한 경우 전원전압(VDD)과 접지전압(VSS)은 파워 노이즈가 발생하며 전압레벨이 타겟레벨로 고정되지 못하고 흔들리게 된다. 이때, 동시에 프로그램되고 있는 다른 단위 퓨즈부가 있다면 파워 노이즈에 의하여 프로그램이 정상적으로 실시되지 않으며, 아울러 다음 단위 퓨즈부를 프로그램할 때까지의 복구 시간을 확보해야하는데 불필요한 시간소모가 발생한다.
한편, 복수의 인에이블신호(EN0 ~ ENm)의 활성화 구간을 최소화할 수도 있겠지만, 복수의 단위 퓨즈부는 각각 소자 상황, 전압 상황 등에 따라 프로그램되는 시간이 서로 상이하기 때문에 적절한 인에이블신호(EN0 ~ ENm)의 활성화 구간을 정의하는데 있어서 적잖은 문제점이 있다. 다시 말해, 복수의 인에이블신호(EN0 ~ ENm)의 활성화 구간이 최소한의 임계값으로 정의된 경우에는 프로그램이 실시되지 않는 단위 퓨즈부가 존재하게 되며, 복수의 인에이블신호(EN0 ~ ENm)의 활성화 구간이 최대한의 임계값으로 정의된 경우에는 프로그램이 완료된 이후에 전원전압(VDD)단과 접지전압(VSS)단 사이에 발생한 전류 경로에 의하여 파워 노이즈가 발생한다.
이하에서는 상기의 문제점을 해결하기 위하여 복수의 인에이블신호(EN0 ~ ENm)의 활성화 구간을 유동적으로 제어할 수 있는 반도체 장치가 개시된다.
도 4에는 본 발명의 제1 실시예에 따른 반도체 장치의 구성도가 도시되어 있다.
도 4를 참조하면, 반도체 장치(200)는 복수의 감지노드(DN0 ~ DNm) 각각에 병렬로 접속되며 전원전압(VDD)이 각각의 워드라인(WL0 ~ WLn)을 통해 공급되는 복수의 단위 퓨즈부(AAF_CELL)를 각각 포함하는 복수의 퓨즈블록(FB0 ~ FBm)과, 복수의 감지노드(DN0 ~ DNm) 각각에 접속되며 각각 복수의 단위 퓨즈부(AAF_CELL) 중 어느 하나의 프로그램 여부에 대응하는 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)를 선택적으로 출력하기 위한 복수의 출력부(SA0 ~ SAm)와, 복수의 감지노드(DN0 ~ DNm) 각각에 공급되는 접지전압(VSS)을 각각의 출력부(SA0 ~ SAm)로부터 출력되는 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)와 각각의 인에이블신호(EN0 ~ ENm)에 응답하여 개별적으로 차단하기 위한 복수의 차단부(E00 ~ E0m)와, 복수의 워드라인(WL0 ~ WLn) 중 어느 하나를 통해 전원전압(VDD)을 선택적으로 공급하기 위한 워드라인 디코더(210)와, 각각의 인에이블신호(EN0 ~ ENm)를 선택적으로 공급하기 위한 비트라인 디코더(220)를 포함한다.
여기서, 복수의 단위 퓨즈부(AAF_CELL)는 각각 안티퓨즈를 포함하며, 안티퓨즈는 양단에 전원전압(VDD)과 접지전압(VSS)이 인가됨에 따라 양단의 전압차에 의하여 프로그램된다(도 1 내지 도 2b 참조).
그리고, 복수의 출력부(SA0 ~ SAm)는 각각 공통 기준전압(VREF)에 따라 각각의 감지노드(DN0 ~ DNm)에 걸린 전압을 증폭하기 위한 감지 증폭기(sense amplifier)를 포함한다.
또한, 복수의 차단부(E00 ~ E0m) 각각은 각각의 출력부(SA0 ~ SAm)로부터 출력되는 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)와 각각의 인에이블신호(EN0 ~ ENm)를 논리 곱하기 위한 앤드 게이트(AND gate)와, 앤드 게이트의 출력신호를 게이트 입력으로 하며 각각의 감지노드(DN0 ~ DNm)와 접지전압(VSS)단 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함한다.
한편, 복수의 출력부(SA0 ~ SAm)로부터 출력되는 각각의 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)를 예정된 지연시간만큼 지연시켜 각각의 차단부(E00 ~ E0m)로 전달하기 위한 복수의 지연부(DLY0 ~ DLYm)를 더 포함할 수도 있다. 이는 단위 퓨즈부(AAF_CELL)가 프로그램된 이후에 다시 프로그램 이전의 상태로 되돌아가는 리커버리(recovery) 현상을 방지하기 위하여 단위 퓨즈부(AAF_CELL)의 프로그램 시간을 충분히 확보하기 위함이다. 다시 말해, 안티퓨즈가 럽쳐(rupture)된 직후에는 안티퓨즈가 리커버리될 가능성이 크므로, 리커버리되지 않는 시간을 확보한 후에 럽쳐 동작을 종료하기 위하여 복수의 지연부(DLY0 ~ DLYm)가 구비되는 것이다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 반도체 장치(100)의 구동 방법을 설명한다. 이때, 본 발명의 제1 실시예에서는 도 4에서 "F"라고 표시된 제1 단위 퓨즈부(AAF_CELL)가 프로그램되는 것을 예로 들어 설명한다.
먼저, 복수의 워드라인(WL0 ~ WLn)과 복수의 비트라인(BL0 ~ BLm)의 조합을 통해 제1 단위 퓨즈부(F)가 선택된다. 즉, 워드라인 디코더(210)는 제1 워드라인(WL0)을 통해 전원전압(VDD)을 공급하고 나머지 워드라인(WL1 ~ WLn)을 통해 접지전압(VSS)을 공급한다. 그리고, 비트라인 디코더(220)는 제1 인에이블신호(EN0)만을 논리 하이 레벨(예:VDD)로 활성화하고 나머지 인에이블신호(EN1 ~ ENm)들은 논리 로우 레벨(예:VSS)로 비활성화한다. 그러면, 제1 비트라인(BL0)만이 선택되어 제1 감지노드(DN0)만이 접지전압(VSS)단에 접속된다. 여기서, 각각의 단위 퓨즈부(AAF_CELL)가 프로그램 이전의 상태일 때에는 복수의 출력부(SA0 ~ SAm)가 논리 하이 레벨의 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)를 출력하는 것으로 가정한다.
이에 따라, 제1 단위 퓨즈부(F)의 양단에는 전원전압(VDD)과 접지전압(VSS)이 인가되며 전원전압(VDD)과 접지전압(VSS)의 전압차에 의하여 프로그램된다. 즉, 제1 단위 퓨즈부(F)에 포함된 안티퓨즈는 고저항 - MΩ이상의 전기저항을 말함 - 을 가진 절연체의 상태에 있다가 양단의 전압차에 의해 저저항 - 몇 백 Ω이하의 전기저항을 말함 - 을 가진 도체로 전환된다.
그러면, 제1 감지노드(DN0)가 접지전압(VSS)단에 접속되면서 제1 출력부(SA0 ~ SAm)는 논리 로우 레벨의 제1 퓨즈감지신호(AAF_DATA_0)를 출력하고, 제1 차단부(E00)는 제1 인에이블신호(EN0)에 상관없이 제1 비트라인(BL0)에 형성된 전류 경로를 차단한다.
도 5에는 본 발명의 제2 실시예에 따른 반도체 장치의 구성도가 도시되어 있다.
도 5를 참조하면, 반도체 장치(300)는 복수의 워드라인(WL0 ~ WLn)을 통해 전원전압(VSS)을 선택적으로 공급하기 위한 워드라인 디코더(310)와, 복수의 감지노드(DN0 ~ DNm) 각각에 병렬로 접속되며 각각의 워드라인(WL0 ~ WLn)을 통해 전원전압(VDD)이 공급되는 복수의 단위 퓨즈부(AAF_CELL)를 각각 포함하는 복수의 퓨즈블록(FB'0 ~ FB'm)과, 복수의 감지노드(DN0 ~ DNm) 각각에 접속되며 각각 복수의 단위 퓨즈부(AAF_CELL)의 프로그램 여부에 대응하는 복수의 퓨즈정보신호 중 어느 하나(AAF_DATA_0 ~ AAF_DATA_m)를 출력하기 위한 복수의 출력부(SA0 ~ SAm)와, 복수의 출력부(SA0 ~ SAm)로부터 출력되는 복수의 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)에 응답하여 복수의 퓨즈블록(FB'0 ~ FB'm)에 포함된 각각의 단위 퓨즈부(AAF_CELL)의 프로그램 여부를 판단하기 위한 판단부(320)와, 복수의 인에이블신호(EN0 ~ ENm)를 선택적으로 생성하고 판단부(310)로부터 출력되는 프로그램 판단신호(FEED)에 응답하여 복수의 인에이블신호(EN0 ~ ENm)를 모두 강제적으로 비활성화하는 비트라인 디코더(330)와, 복수의 감지노드(DN0 ~ DNm) 각각에 공급되는 접지전압(VSS)을 복수의 인에이블신호(EN0 ~ ENm)에 응답하여 일괄적으로 차단하기 위한 복수의 차단부(E10 ~ E1m)를 포함한다.
여기서, 복수의 단위 퓨즈부(AAF_CELL)는 각각 안티퓨즈를 포함하며, 안티퓨즈는 양단에 전원전압(VDD)과 접지전압(VSS)이 인가됨에 따라 양단의 전압차에 의하여 프로그램된다(도 1 내지 도 2b 참조).
그리고, 복수의 출력부(SA0 ~ SAm)는 각각 공통 기준전압(VREF)에 따라 각각의 감지노드(DN0 ~ DNm)에 걸린 전압을 증폭하기 위한 감지 증폭기(sense amplifier)를 포함한다.
또한, 판단부(320)는 논리 소자 - 논리 합 게이트(OR gate), 부정 논리 합 게이트(NOR gate), 논리 곱 게이트(AND gate), 부정 논리 곱 게이트(NAND gate) 등 - 를 포함하여 구성할 수 있으며, 복수의 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m) 중 어느 하나라도 다른 논리 레벨을 가지면 프로그램 판단신호(FEED)를 활성화하여 비트라인 디코더(330)를 디스에이블시킨다.
또 복수의 차단부(E10 ~ E1m) 각각은 각각의 인에이블신호(EN0 ~ ENm)를 게이트 입력으로 하며 각각의 감지노드(DN0 ~ DNm)와 접지전압(VSS)단 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함한다.
한편, 도면에 미도시 되었지만 복수의 출력부(SA0 ~ SAm)로부터 출력되는 각각의 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)를 예정된 지연시간만큼 지연시켜 판단부(320)로 전달하기 위한 복수의 지연부를 더 포함할 수도 있다(도 4 참조). 이는 단위 퓨즈부(AAF_CELL)가 프로그램된 이후에 다시 프로그램 이전의 상태로 되돌아가는 리커버리(recovery) 현상을 방지하기 위하여 단위 퓨즈부(AAF_CELL)의 프로그램 시간을 충분히 확보하기 위함이다. 다시 말해, 안티퓨즈가 럽쳐(rupture)된 직후에는 안티퓨즈가 리커버리될 가능성이 크므로, 리커버리되지 않는 시간을 확보한 후에 럽쳐 동작을 종료하기 위하여 복수의 지연부가 구비되는 것이다.
이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 따른 반도체 장치(200)의 구동 방법을 설명한다. 이때, 본 발명의 제2 실시예에서는 도 5에서 "F"라고 표시된 제1 단위 퓨즈부(AAF_CELL)가 프로그램되는 것을 예로 들어 설명한다.
먼저, 복수의 워드라인(WL0 ~ WLn)과 복수의 비트라인(BL0 ~ BLm)의 조합을 통해 제1 단위 퓨즈부(F)가 선택된다. 즉, 워드라인 디코더(310)는 제1 워드라인(WL0)을 통해 전원전압(VDD)을 공급하고 나머지 워드라인(WL1 ~ WLn)을 통해 접지전압(VSS)을 공급한다. 그리고, 비트라인 디코더(330)는 제1 인에이블신호(EN0)만을 논리 하이 레벨(예:VDD)로 활성화하고 나머지 인에이블신호(EN1 ~ ENm)들은 논리 로우 레벨(예:VSS)로 비활성화한다. 그러면, 제1 비트라인(BL0)만이 선택되어 제1 감지노드(DN0)만이 접지전압(VSS)단에 접속된다. 여기서, 각각의 단위 퓨즈부(AAF_CELL)가 프로그램 이전의 상태일 때에는 복수의 출력부(SA0 ~ SAm)가 논리 하이 레벨의 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)를 출력하며, 판단부(320)는 논리 하이 레벨의 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)에 따라 논리 로우 레벨의 프로그램 판단신호(FEED)를 출력하는 것으로 가정한다.
이에 따라, 제1 단위 퓨즈부(F)의 양단에는 전원전압(VDD)과 접지전압(VSS)이 인가되며 전원전압(VDD)과 접지전압(VSS)의 전압차에 의하여 프로그램된다. 즉, 제1 단위 퓨즈부(F)에 포함된 안티퓨즈는 고저항 - MΩ이상의 전기저항을 말함 - 을 가진 절연체의 상태에 있다가 양단의 전압차에 의해 저저항 - 몇 백 Ω이하의 전기저항을 말함 - 을 가진 도체로 전환된다.
그러면, 제1 감지노드(DN0)가 접지전압(VSS)단에 접속되면서 제1 출력부(SA0 ~ SAm)는 논리 로우 레벨의 제1 퓨즈감지신호(AAF_DATA_0)를 출력하고, 판단부(320)는 논리 로우 레벨의 제1 퓨즈감지신호(AAF_DATA_0)에 따라 논리 하이 레벨의 프로그램 판단신호(FEED)를 출력한다.
따라서, 비트라인 디코더(330)가 디스에이블되면서 복수의 인에이블신호(EN0 ~ ENm)가 논리 로우 레벨로 비활성화되며, 그로 인해 복수의 차단부(E10 ~ E1m)는 일괄적으로 차단 동작을 수행한다. 이때, 제1 비트라인(BL0)에 형성된 전류 경로가 강제적으로 차단됨을 알 수 있다.
한편, 본 발명의 제2 실시예에서는 판단부(320)가 복수의 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)에 응답하여 하나의 프로그램 판단신호(FEED)를 출력하는 것으로 예를 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 복수의 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)를 일정 개수씩 그룹화하고 그 그룹 개수에 대응하여 복수의 판단부를 구비할 수도 있다. 이러한 경우 비트라인 디코더(330)는 내부적으로 복수의 인에이블신호(EN0 ~ ENm)를 일정 개수씩 상기의 그룹화에 대응하여 그룹화되도록 설계되며, 각각의 판단부의 출력신호에 응답하여 복수의 인에이블신호(EN0 ~ ENm)를 부분적으로 비활성한다. 예컨대, 도 6에 도시된 바와 같이, 제1 및 제2 퓨즈정보신호(AAF_DATA_0, AAF_DATA_1) 중 어느 하나라도 예정된 논리 레벨로 천이되면, 제1 판단부(320_0)의 제어에 따라 비트라인 디코더(330)는 제1 및 제2 인에이블신호(EN0, EN1)를 강제적으로 비활성화한다. 또는 제m 및 제m+1 퓨즈정보신호(AAF_DATA_m-1, AAF_DATA_m) 중 어느 하나라도 예정된 논리 레벨로 천이되면, 제m+1/2 판단부(320_m+1/2)의 제어에 따라 비트라인 디코더(330)는 제m 및 제m+1 인에이블신호(ENm-1, ENm)를 강제적으로 비활성화한다.
도 7에는 본 발명의 제3 실시예에 따른 반도체 장치(300)의 구성도가 도시되어 있다.
도 7을 참조하면, 반도체 장치(400)는 복수의 감지노드(DN0 ~ DNm) 각각에 병렬로 접속되며 전원전압(VDD)이 각각의 워드라인(WL0 ~ WLn)을 통해 공급되는 복수의 단위 퓨즈부(AAF_CELL)를 각각 포함하는 복수의 퓨즈블록(FB0 ~ FBm)과, 복수의 감지노드(DN0 ~ DNm) 각각에 접속되며 각각 복수의 단위 퓨즈부(AAF_CELL) 중 어느 하나의 프로그램 여부에 대응하는 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)를 선택적으로 출력하기 위한 복수의 출력부(SA0 ~ SAm)와, 각각의 출력부(SA0 ~ SAm)로부터 출력되는 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)에 응답하여 복수의 퓨즈블록(FB'0 ~ FB'm)에 포함된 각각의 단위 퓨즈부(AAF_CELL)의 프로그램 여부를 판단하기 위한 판단부(410)와, 복수의 감지노드(DN0 ~ DNm) 각각에 공급되는 접지전압(VSS)을 판단부(410)로부터 출력되는 프로그램 판단신호(FEED)와 각각의 인에이블신호(EN0 ~ ENm)에 응답하여 일괄적으로 차단하기 위한 복수의 차단부(E20 ~ E2m)와, 복수의 워드라인(WL0 ~ WLn)을 통해 전원전압(VDD)을 선택적으로 공급하기 위한 워드라인 디코더(420)와, 각각의 인에이블신호(EN0 ~ ENm)를 선택적으로 공급하기 위한 비트라인 디코더(430)를 포함한다.
여기서, 복수의 단위 퓨즈부(AAF_CELL)는 각각 안티퓨즈를 포함하며, 안티퓨즈는 양단에 전원전압(VDD)과 접지전압(VSS)이 인가됨에 따라 양단의 전압차에 의하여 프로그램된다(도 1 내지 도 2b 참조).
그리고, 복수의 출력부(SA0 ~ SAm)는 각각 공통 기준전압(VREF)에 따라 각각의 감지노드(DN0 ~ DNm)에 걸린 전압을 증폭하기 위한 감지 증폭기(sense amplifier)를 포함한다.
또한, 판단부(410)는 논리 소자 - 논리 합 게이트(OR gate), 부정 논리 합 게이트(NOR gate), 논리 곱 게이트(AND gate), 부정 논리 곱 게이트(NAND gate) 등 - 를 포함하여 구성할 수 있으며, 복수의 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m) 중 어느 하나라도 다른 논리 레벨을 가지면 판단부(410)는 프로그램 판단신호(FEED)를 활성화하여 복수의 차단부(E20 ~ E2m)가 모두 차단 동작을 수행하도록 제어한다.
또 복수의 차단부(E20 ~ E2m) 각각은 판단부(410)로부터 출력되는 프로그램 판단신호(FEED)와 각각의 인에이블신호(EN0 ~ ENm)를 부정 논리 합 연산하기 위한 노어 게이트(NOR gate)와, 노어 게이트의 출력신호를 게이트 입력으로 하며 각각의 감지노드(DN0 ~ DNm)와 접지전압(VSS)단 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함한다.
한편, 도면에 미도시 되었지만 복수의 출력부(SA0 ~ SAm)로부터 출력되는 각각의 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)를 예정된 지연시간만큼 지연시켜 판단부(410)로 전달하기 위한 복수의 지연부를 더 포함할 수도 있다(도 4 참조). 이는 단위 퓨즈부(AAF_CELL)가 프로그램된 이후에 다시 프로그램 이전의 상태로 되돌아가는 리커버리(recovery) 현상을 방지하기 위하여 단위 퓨즈부(AAF_CELL)의 프로그램 시간을 충분히 확보하기 위함이다. 다시 말해, 안티퓨즈가 럽쳐(rupture)된 직후에는 안티퓨즈가 리커버리될 가능성이 크므로, 리커버리되지 않는 시간을 확보한 후에 럽쳐 동작을 종료하기 위하여 복수의 지연부가 구비되는 것이다.
이하, 상기와 같은 구성을 가지는 본 발명의 제3 실시예에 따른 반도체 장치(300)의 구동 방법을 설명한다. 이때, 본 발명의 제3 실시예에서는 도 7에서 "F"라고 표시된 제1 단위 퓨즈부(AAF_CELL)가 프로그램되는 것을 예로 들어 설명한다.
먼저, 복수의 워드라인(WL0 ~ WLn)과 복수의 비트라인(BL0 ~ BLm)의 조합을 통해 제1 단위 퓨즈부(F)가 선택된다. 즉, 워드라인 디코더(420)는 제1 워드라인(WL0)을 통해 전원전압(VDD)을 공급하고 나머지 워드라인(WL1 ~ WLn)을 통해 접지전압(VSS)을 공급한다. 그리고, 비트라인 디코더(430)는 제1 인에이블신호(EN0)만을 논리 하이 레벨(예:VDD)로 활성화하고 나머지 인에이블신호(EN1 ~ ENm)들은 논리 로우 레벨(예:VSS)로 비활성화한다. 그러면, 제1 비트라인(BL0)만이 선택되어 제1 감지노드(DN0)만이 접지전압(VSS)단에 접속된다. 여기서, 각각의 단위 퓨즈부(AAF_CELL)가 프로그램 이전의 상태일 때에는 복수의 출력부(SA0 ~ SAm)가 논리 하이 레벨의 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)를 출력하며, 판단부(420)는 논리 하이 레벨의 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)에 따라 논리 로우 레벨의 프로그램 판단신호(FEED)를 출력하는 것으로 가정한다.
이에 따라, 제1 단위 퓨즈부(F)의 양단에는 전원전압(VDD)과 접지전압(VSS)이 인가되며 전원전압(VDD)과 접지전압(VSS)의 전압차에 의하여 프로그램된다. 즉, 제1 단위 퓨즈부(F)에 포함된 안티퓨즈는 고저항 - MΩ이상의 전기저항을 말함 - 을 가진 절연체의 상태에 있다가 양단의 전압차에 의해 저저항 - 몇 백 Ω이하의 전기저항을 말함 - 을 가진 도체로 전환된다.
그러면, 제1 감지노드(DN0)가 접지전압(VSS)단에 접속되면서 제1 출력부(SA0 ~ SAm)는 논리 로우 레벨의 제1 퓨즈감지신호(AAF_DATA_0)를 출력하고, 판단부(320)는 논리 로우 레벨의 제1 퓨즈감지신호(AAF_DATA_0)에 따라 논리 하이 레벨의 프로그램 판단신호(FEED)를 출력한다.
따라서, 복수의 차단부(E20 ~ E2m)는 각각의 인에이블신호(EN0 ~ ENm)의 논리 레벨에 상관없이 일괄적으로 차단 동작을 수행한다. 이때, 제1 비트라인(BL0)에 형성된 전류 경로가 강제적으로 차단됨을 알 수 있다.
한편, 본 발명의 제3 실시예에서는 판단부(410)가 복수의 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)에 응답하여 하나의 프로그램 판단신호(FEED)를 출력하는 것으로 예를 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 복수의 퓨즈정보신호(AAF_DATA_0 ~ AAF_DATA_m)를 일정 개수씩 그룹화하고 그 그룹 개수에 대응하여 복수의 판단부(410_0 ~ 410_m+1/2)를 구비할 수도 있다. 이러한 경우 복수의 차단부(E20 ~ E2m)는 일정 개수씩 상기의 그룹화에 대응하여 그룹화되도록 설계되며, 복수의 차단부(E20 ~ E2m)는 대응하는 판단부의 출력신호(FEED_0 ~ FEED_m+1/2)와 각각의 인에이블신호(EN0 ~ ENm)에 응답하여 부분적으로 차단 동작을 수행한다. 예컨대, 도 8에 도시된 바와 같이, 제1 및 제2 퓨즈정보신호(AAF_DATA_0, AAF_DATA_1) 중 어느 하나라도 예정된 논리 레벨로 천이되면, 제1 판단부(410_0)의 제어에 따라 제1 및 제2 차단부(E20, E21)가 제1 및 제2 비트라인(BL0, BL1)의 전류 경로를 강제적으로 차단한다. 또는 제m 및 제m+1 퓨즈정보신호(AAF_DATA_m-1, AAF_DATA_m) 중 어느 하나라도 예정된 논리 레벨로 천이되면, 제m+1/2 판단부(410_m+1/2)의 제어에 따라 제m 및 제m+1 차단부(E2m-1, E2m)가 제m 및 제m+1 비트라인(BLm-1, BLm)의 전류 경로를 강제적으로 차단한다.
이와 같은 본 발명의 실시예에 따르면, 선택된 단위 퓨즈부가 프로그램 완료된 경우에 한하여 해당 비트라인에 의한 전류 경로를 차단함으로써 불필요한 전류 소모를 방지할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 안티퓨즈의 양단에 전원전압(VDD)과 접지전압(VSS)이 공급됨에 의하여 프로그램되는 것으로 예를 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 설계에 따라 펌핑전압(VPP)과 같은 고전압과 기판 바이어스 전압(VBB)과 같은 저전압을 이용하여 프로그램을 수행할 수도 있다.
200 : 반도체 장치 210 : 워드라인 디코더
WL0 ~ WLn : 복수의 워드라인 FB0 ~ FBm : 복수의 퓨즈블록
AAF CELL : 단위 퓨즈부(anti fuse) 220 : 비트라인 디코더
BL0 ~ BLm : 복수의 비트라인 SA0 ~ SAm : 복수의 출력부
E00 ~ E0m : 복수의 차단부 DLY0 ~ DLYm : 복수의 지연부

Claims (20)

  1. 제1 전압이 공급되며, 감지노드에 접속되는 퓨즈부;
    상기 감지노드에 접속되며 상기 퓨즈부의 프로그램 여부에 대응하는 퓨즈정보신호를 출력하기 위한 출력부; 및
    상기 감지노드로 공급되는 제2 전압을 상기 퓨즈정보신호에 응답하여 차단하기 위한 차단부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 퓨즈부는 안티퓨즈를 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 출력부는 기준전압에 따라 상기 감지노드에 걸린 전압을 증폭하기 위한 감지 증폭기(sense amplifier)를 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 출력부로부터 출력되는 각각의 퓨즈정보신호를 예정된 지연시간만큼 지연시켜 각각의 차단부로 전달하기 위한 복수의 지연부를 더 포함하는 반도체 장치.
  5. 복수의 감지노드 각각에 병렬로 접속되며 제1 프로그램 전압이 각각 공급되는 복수의 단위 퓨즈부를 각각 포함하는 복수의 퓨즈블록;
    상기 복수의 감지노드 각각에 접속되며, 각각 상기 복수의 단위 퓨즈부의 프로그램 여부에 대응하는 복수의 퓨즈정보신호 중 어느 하나를 선택적으로 출력하기 위한 복수의 출력부; 및
    상기 복수의 감지노드 각각에 공급되는 제2 프로그램 전압을 각각의 출력부로부터 출력되는 퓨즈정보신호와 각각의 인에이블신호에 응답하여 개별적으로 차단하기 위한 복수의 차단부
    를 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 복수의 단위 퓨즈부에게 상기 제1 프로그램 전압을 선택적으로 공급하기 위한 제1 디코더; 및
    상기 각각의 인에이블신호를 공급하기 위한 제2 디코더를 더 포함하는 반도체 장치.
  7. 제5항 또는 제6항에 있어서,
    상기 제1 프로그램 전압은 전원전압을 포함하고, 제2 프로그램 전압은 접지전압을 포함하는 반도체 장치.
  8. 제5항 또는 제6항에 있어서,
    상기 복수의 단위 퓨즈부는 각각 안티퓨즈를 포함하는 반도체 장치.
  9. 제5항 또는 제6항에 있어서,
    상기 복수의 출력부는 각각 공통 기준전압에 따라 각각의 감지노드에 걸린 전압을 증폭하기 위한 감지 증폭기(sense amplifier)를 포함하는 반도체 장치.
  10. 제5항 또는 제6항에 있어서,
    상기 복수의 출력부로부터 출력되는 각각의 퓨즈정보신호를 예정된 지연시간만큼 지연시켜 각각의 차단부로 전달하기 위한 복수의 지연부를 더 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 예정된 지연시간은 각각의 단위 퓨즈부가 프로그램된 이후의 리커버리(recovery) 시간을 포함하는 반도체 장치.
  12. 복수의 감지노드 각각에 병렬로 접속되며 제1 프로그램 전압이 각각 공급되는 복수의 단위 퓨즈부를 각각 포함하는 복수의 퓨즈블록;
    상기 복수의 감지노드 각각에 접속되며, 각각 상기 복수의 단위 퓨즈부의 프로그램 여부에 대응하는 복수의 퓨즈정보신호 중 어느 하나를 선택적으로 출력하기 위한 복수의 출력부;
    상기 복수의 출력부로부터 출력되는 퓨즈정보신호에 응답하여 상기 복수의 퓨즈블록에 포함된 상기 복수의 단위 퓨즈부의 프로그램 여부를 판단하기 위한 판단부; 및
    상기 복수의 감지노드 각각에 공급되는 제2 프로그램 전압을 상기 판단부로부터 출력되는 적어도 하나의 프로그램 판단신호에 기초하여 일괄적으로 또는 부분적으로 차단하기 위한 복수의 차단부
    를 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 복수의 단위 퓨즈부에게 상기 제1 프로그램 전압을 선택적으로 공급하기 위한 제1 디코더; 및
    복수의 인에이블신호를 선택적으로 생성하고, 상기 적어도 하나의 프로그램 판단신호에 응답하여 상기 복수의 인에이블신호 중 일부 또는 전부를 강제적으로 비활성화하는 제2 디코더를 더 포함하며,
    상기 복수의 차단부는 상기 복수의 인에이블신호에 응답하여 동작 여부가 제어되는 반도체 장치.
  14. 제12항에 있어서,
    상기 판단부는 상기 복수의 출력부 중 적어도 둘 이상씩 그룹화된 적어도 하나의 출력부 그룹에 대응하여 구비되며, 각각 대응하는 출력부 그룹으로부터 출력되는 복수의 퓨즈정보신호에 응답하여 상기 적어도 하나의 프로그램 판단신호를 생성하기 위한 복수의 신호 합산부를 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 복수의 단위 퓨즈부에게 상기 제1 프로그램 전압을 선택적으로 공급하기 위한 제1 디코더; 및
    복수의 인에이블신호를 선택적으로 생성하는 제2 디코더를 더 포함하며,
    상기 복수의 차단부는 상기 적어도 하나의 프로그램 판단신호와 상기 복수의 인에이블신호에 응답하여 동작 여부가 제어되는 반도체 장치.
  16. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1 프로그램 전압은 전원전압을 포함하고, 제2 프로그램 전압은 접지전압을 포함하는 반도체 장치.
  17. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 복수의 단위 퓨즈부는 각각 안티퓨즈를 포함하는 반도체 장치.
  18. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 복수의 출력부는 각각 공통 기준전압에 따라 각각의 감지노드에 걸린 전압을 증폭하기 위한 감지 증폭기(sense amplifier)를 포함하는 반도체 장치.
  19. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 복수의 출력부로부터 출력되는 각각의 퓨즈정보신호를 예정된 지연시간만큼 지연시켜 상기 판단부로 전달하기 위한 복수의 지연부를 더 포함하는 반도체 장치.
  20. 제19항에 있어서,
    상기 예정된 지연시간은 각각의 단위 퓨즈부가 프로그램된 이후의 리커버리(recovery) 시간을 포함하는 반도체 장치.
KR1020120042165A 2012-04-23 2012-04-23 반도체 장치 KR20130119196A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120042165A KR20130119196A (ko) 2012-04-23 2012-04-23 반도체 장치
US13/595,615 US9142319B2 (en) 2012-04-23 2012-08-27 Semiconductor device employing fuse programming
CN201210359100.4A CN103377710B (zh) 2012-04-23 2012-09-21 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120042165A KR20130119196A (ko) 2012-04-23 2012-04-23 반도체 장치

Publications (1)

Publication Number Publication Date
KR20130119196A true KR20130119196A (ko) 2013-10-31

Family

ID=49380008

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120042165A KR20130119196A (ko) 2012-04-23 2012-04-23 반도체 장치

Country Status (3)

Country Link
US (1) US9142319B2 (ko)
KR (1) KR20130119196A (ko)
CN (1) CN103377710B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160072564A (ko) * 2014-12-15 2016-06-23 삼성전자주식회사 멀티 프로그램을 수행하는 오티피 메모리, 및 이를 포함하는 반도체 메모리 장치

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103956188A (zh) * 2014-05-05 2014-07-30 北京佳瑞欣科技发展有限公司 一种熔丝架构
KR102184740B1 (ko) * 2014-06-16 2020-11-30 에스케이하이닉스 주식회사 전자 장치 및 그를 포함하는 전자 시스템
HRP20220883T1 (hr) 2016-06-23 2022-10-28 Ultra Electronics Forensic Technology Inc. Detektiranje nepravilnosti površine na kovanicama
EP4080508A4 (en) 2020-08-21 2023-08-02 Changxin Memory Technologies, Inc. MEMORY
CN114078488A (zh) * 2020-08-21 2022-02-22 长鑫存储技术(上海)有限公司 存储器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5668751A (en) * 1996-08-01 1997-09-16 Micron Technology, Inc. Antifuse programming method and apparatus
US6208549B1 (en) * 2000-02-24 2001-03-27 Xilinx, Inc. One-time programmable poly-fuse circuit for implementing non-volatile functions in a standard sub 0.35 micron CMOS
KR100732389B1 (ko) 2001-12-29 2007-06-27 매그나칩 반도체 유한회사 반도체 메모리의 입출력 센스 앰프
JP4282529B2 (ja) * 2004-04-07 2009-06-24 株式会社東芝 半導体集積回路装置及びそのプログラム方法
JP2006172660A (ja) * 2004-12-17 2006-06-29 Toshiba Corp 不揮発性半導体記憶装置
JP2006236511A (ja) * 2005-02-25 2006-09-07 Toshiba Corp 半導体集積回路装置
CN101399085B (zh) * 2007-09-26 2011-08-17 中芯国际集成电路制造(上海)有限公司 熔丝修整电路
JP4383478B2 (ja) * 2007-11-07 2009-12-16 三洋電機株式会社 メモリ
KR101007988B1 (ko) 2008-01-02 2011-01-14 주식회사 하이닉스반도체 온도정보 출력회로 및 이를 이용한 멀티칩패키지
KR20120011148A (ko) 2010-07-28 2012-02-07 주식회사 하이닉스반도체 반도체 집적회로의 안티퓨즈 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160072564A (ko) * 2014-12-15 2016-06-23 삼성전자주식회사 멀티 프로그램을 수행하는 오티피 메모리, 및 이를 포함하는 반도체 메모리 장치

Also Published As

Publication number Publication date
US20130279279A1 (en) 2013-10-24
CN103377710B (zh) 2018-08-07
US9142319B2 (en) 2015-09-22
CN103377710A (zh) 2013-10-30

Similar Documents

Publication Publication Date Title
US9343175B2 (en) Fuse data reading circuit having multiple reading modes and related devices, systems and methods
US8811059B2 (en) Resistive memory apparatus, layout structure, and sensing circuit thereof
KR20130119196A (ko) 반도체 장치
JP2008547222A (ja) アンチヒューズ回路
JP6107682B2 (ja) 半導体記憶装置及び半導体記憶装置の制御方法
JP5082334B2 (ja) 電気ヒューズ回路、メモリ装置及び電子部品
US20160336062A1 (en) Accessing a resistive storage element-based memory cell array
US9437274B1 (en) Memory device
US9159444B2 (en) Semiconductor device and method for driving the same
JP2010165428A (ja) 不揮発性半導体記憶装置及びその制御方法
EP3174054A1 (en) Sense circuit for rram
KR102031075B1 (ko) 이-퓨즈 어레이 회로를 포함하는 집적회로
US20110058402A1 (en) Semiconductor device having nonvolatile memory elements
US7729190B2 (en) Voltage control circuit, a voltage control method and a semiconductor memory device having the voltage control circuit
US9153316B1 (en) Circuits and read methods of RRAM
KR102604516B1 (ko) 비휘발성 메모리 회로 및 방법
US9431128B2 (en) Semiconductor device including fuse circuit
US8598943B2 (en) Semiconductor integrated circuit with stable rupture voltage fuse
US9589662B2 (en) Resistive memory device with variable cell current amplification
KR102239755B1 (ko) 리페어 정보 저장 회로 및 이를 포함하는 반도체 장치
JP2009283602A (ja) 不揮発性半導体メモリ
US9589603B2 (en) Semiconductor device and operating method thereof
US8755237B2 (en) SRAM power reduction through selective programming
KR102319710B1 (ko) 센스 앰프 구동 장치
KR20100107345A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid