JPS60242584A - バイポーラメモリ - Google Patents
バイポーラメモリInfo
- Publication number
- JPS60242584A JPS60242584A JP60095499A JP9549985A JPS60242584A JP S60242584 A JPS60242584 A JP S60242584A JP 60095499 A JP60095499 A JP 60095499A JP 9549985 A JP9549985 A JP 9549985A JP S60242584 A JPS60242584 A JP S60242584A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- pair
- memory cell
- emitter
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバイポーラメモリに関するものである。
バイポーラメモリとして第１図に示す回路が知られてい
る。そしてその駆動電位は第２図に示す如くである。こ
のバイポーラメモリの動作を略述すると下記の如くであ
る。
る。そしてその駆動電位は第２図に示す如くである。こ
のバイポーラメモリの動作を略述すると下記の如くであ
る。
（１）記憶保持（非選択時）について
ワードライン■×１の電位が低い値にされており、その
ためメモリセルの駆動トランジスタＱ＋＋Ｑ、のコレク
タＣ，，Ｃｏの電位Ｖ Ｃ１ｌ ｖｃｏはいずれもトラ
ンジスタＱ３ 、Ｑ４のベースに印加される参照電圧”
ｒｅｆ （読み出し時のＷ、、Ｗ。
ためメモリセルの駆動トランジスタＱ＋＋Ｑ、のコレク
タＣ，，Ｃｏの電位Ｖ Ｃ１ｌ ｖｃｏはいずれもトラ
ンジスタＱ３ 、Ｑ４のベースに印加される参照電圧”
ｒｅｆ （読み出し時のＷ、、Ｗ。
のレベル）より低い電位にある。そのため、トランジス
タＱ、、Ｑ、のそれぞれの一方のエミッタｅ、、ｅｓは
非導通状態忙ある。この状態では定電流源Ｉｏ３に接続
されたエミッタｅ、又はＣ４のどちらかが能動状態にあ
る。上記エミッタｅ１ 。
タＱ、、Ｑ、のそれぞれの一方のエミッタｅ、、ｅｓは
非導通状態忙ある。この状態では定電流源Ｉｏ３に接続
されたエミッタｅ、又はＣ４のどちらかが能動状態にあ
る。上記エミッタｅ１ 。
ｅ、の非導通状態によりメモリセルの記憶情報はディジ
ット線Ｄｏ、Ｄ＋ に伝達されない。
ット線Ｄｏ、Ｄ＋ に伝達されない。
（２）読み出しについて
Ｘ選択が行われ、ワードラインｖｘが高電位になるとそ
れにつれてメモリセルの駆動トランジスタＱ、、Ｑ、の
コレクタ電位は■ｃ１がＶＣＩＫｖｃ。
れにつれてメモリセルの駆動トランジスタＱ、、Ｑ、の
コレクタ電位は■ｃ１がＶＣＩＫｖｃ。
がＶＣＯＫそれぞれ高くなる（なおここでは例えばコレ
クタＣ７の電位ＶＣＩがコレクタＣ８の電位ＶＣＯより
高い、すなわち駆動トランジスタＱ、の方がオンしてい
るとした）。この時−ＶｒｅｆをＶＣＩより低く、Ｖｃ
’ｏより高くなるように設定しておく。
クタＣ７の電位ＶＣＩがコレクタＣ８の電位ＶＣＯより
高い、すなわち駆動トランジスタＱ、の方がオンしてい
るとした）。この時−ＶｒｅｆをＶＣＩより低く、Ｖｃ
’ｏより高くなるように設定しておく。
このとき、メモリセルのトランジスタＱ、のペース電位
はトランジスタＱ４のペース電位よりも高い。逆にトラ
ンジスタＱ＋のベース電位がトランジスタＱ、のベース
電位よりも低い、その結果。
はトランジスタＱ４のペース電位よりも高い。逆にトラ
ンジスタＱ＋のベース電位がトランジスタＱ、のベース
電位よりも低い、その結果。
メモリセルの内容はトランジスタＱ、のコレクタ電流に
よる抵抗Ｒ８の電圧降下として現われる。
よる抵抗Ｒ８の電圧降下として現われる。
（３）書き込み忙ついて
書き込みは選択時においてＷＨ（書き込み時のＷｏ 、
ＶＶ’＋のうちハイの方のレベル）・をＶＣＩと略等し
くシ、かつＷｔ、（書き込み時のＷ。、Ｗ、のうちロウ
の方のレベル）をＶＣＩより高く、ＶＣＯより低くする
ことにより行なう。
ＶＶ’＋のうちハイの方のレベル）・をＶＣＩと略等し
くシ、かつＷｔ、（書き込み時のＷ。、Ｗ、のうちロウ
の方のレベル）をＶＣＩより高く、ＶＣＯより低くする
ことにより行なう。
このような従来のものにおいては、ＶＣＩ＜Ｗｌ、＜■
ＣＯ′としているため、ＶＣＩ−Ｖ（’１の値が例えば
。
ＣＯ′としているため、ＶＣＩ−Ｖ（’１の値が例えば
。
１．２ｖと大きくなる。
ＶＣＩ’−ｖｃｔの値はそのまま■工の振幅の値となり
、その値が大きいことはアクセス時間がそれだけ長くな
ることにある。
、その値が大きいことはアクセス時間がそれだけ長くな
ることにある。
なお、従来においてＷＨｚＶ、ｅｆでかつｖＣｌ〈ＷＬ
＜ＶＣＯ’として書き込む手段があったが、この場合に
おいても上述の如き問題があった。
＜ＶＣＯ’として書き込む手段があったが、この場合に
おいても上述の如き問題があった。
本発明はかかるｖｘの振幅の値をできるだけ小さくする
ことによりアクセス時間の短縮を図ることを目的とする
ものである。
ことによりアクセス時間の短縮を図ることを目的とする
ものである。
以下本発明を実施例により説明する。
第３図、第４図は本発明の第１の実施例を示すもので、
第３図は回路図、第４図は駆動電位を示すグラフである
。この実施例はディジット線ｄ、１ｄｏに接続された定
電流回路ＩＲＩ 、Ｉλ０のいずれか一方をオフさせる
（勿論他方はオンさせる）ことにより書き込みを行うも
のであり、これにより、第４図に示すようにＶＣ１〜Ｖ
ＣＯとし、ＶＣＩの値を高くすることができ、ＶＣＩ−
ＶＣＩの値すなわちＶｘの振幅を小さくすることができ
る。したがって、アクセス時間を短縮することができる
のである。
第３図は回路図、第４図は駆動電位を示すグラフである
。この実施例はディジット線ｄ、１ｄｏに接続された定
電流回路ＩＲＩ 、Ｉλ０のいずれか一方をオフさせる
（勿論他方はオンさせる）ことにより書き込みを行うも
のであり、これにより、第４図に示すようにＶＣ１〜Ｖ
ＣＯとし、ＶＣＩの値を高くすることができ、ＶＣＩ−
ＶＣＩの値すなわちＶｘの振幅を小さくすることができ
る。したがって、アクセス時間を短縮することができる
のである。
ここで、ＣＸｔ 、ＣＸｔ・・・・・・はＸドライバで
ＣＸ１の例を第３図に示すように、それぞれトランジス
タＱ７〜Ｑ９ ・Ｒ３・Ｒ４・及び定電流回路ＩＲ２に
より構成され、Ｘバッファ出力Ｘ、により■ｘラインを
ハイ又はロウに変化させる。
ＣＸ１の例を第３図に示すように、それぞれトランジス
タＱ７〜Ｑ９ ・Ｒ３・Ｒ４・及び定電流回路ＩＲ２に
より構成され、Ｘバッファ出力Ｘ、により■ｘラインを
ハイ又はロウに変化させる。
捷た、ＣＹ、、ＣＹ２はＹドライバである。Ｙデコーダ
の出力Ｙ、により駆動されるＱ＋ｏ・Ｑ＋＋・Ｒ及びり
、で構成される回路の出力は５選択時には低電位となる
が、非選択時には高電位となりメモリセルを構成する一
対のトランジスｐＱ、。
の出力Ｙ、により駆動されるＱ＋ｏ・Ｑ＋＋・Ｒ及びり
、で構成される回路の出力は５選択時には低電位となる
が、非選択時には高電位となりメモリセルを構成する一
対のトランジスｐＱ、。
Ｑ２の一方のエミッタをカットオフさせる。したがって
、選択時にはメモリセルをディジット線に接続するけれ
ども非選択時にはメモリセルとディジット線とを切離す
という役割を果す。
、選択時にはメモリセルをディジット線に接続するけれ
ども非選択時にはメモリセルとディジット線とを切離す
という役割を果す。
Ｑ＋ｓ ＋ Ｑ＋ｓはそれぞれ自己の持つ飽和特性によ
り定電流回路ｉＲ１、ＩＢｏとして用℃・られるトラン
ジスタであるがそれぞれＱ１０ ＋ Ｑｌ！１と対をな
しカレントスイッチ回路を構成している。したがって。
り定電流回路ｉＲ１、ＩＢｏとして用℃・られるトラン
ジスタであるがそれぞれＱ１０ ＋ Ｑｌ！１と対をな
しカレントスイッチ回路を構成している。したがって。
Ｑ ＋４をオンさせることによって定電流回路ＩＲＩ（
Ｑ、、）をオフさせ、同時にＱ ＋ｅをオンさせること
によって定電流ＩＲＱ （Ｑ＋ｓ ）をオフさせること
ができる。書き込み内容に応じ、逆の動作をさせること
もできる。
Ｑ、、）をオフさせ、同時にＱ ＋ｅをオンさせること
によって定電流ＩＲＱ （Ｑ＋ｓ ）をオフさせること
ができる。書き込み内容に応じ、逆の動作をさせること
もできる。
従来においては第１図からも明らかなように直接ディジ
ットラインｄ＋、ｄｏに接続された書き込み用トランジ
スタＱ、、Ｑ、を介して書き退入を行っていたため、非
選択時におけるメモリセルのトランジスタのコレクタ電
位は常に選択時におけるコレクタ電位より低くしておく
ことが必要であったが１本実施例によればディジットラ
インに接続された一対の定電流回路の任意の方（例えば
Ｉａｏ ）を強制的にオフさせることにより、今までオ
ンしていたトランジスタ（例えばＱ、）をオフさせ、そ
れと対をなすトランジスタをオンさせて書き換えを行う
ことができるので、Ｖｒｘをｖｃｏト等しくすることが
できるのである。
ットラインｄ＋、ｄｏに接続された書き込み用トランジ
スタＱ、、Ｑ、を介して書き退入を行っていたため、非
選択時におけるメモリセルのトランジスタのコレクタ電
位は常に選択時におけるコレクタ電位より低くしておく
ことが必要であったが１本実施例によればディジットラ
インに接続された一対の定電流回路の任意の方（例えば
Ｉａｏ ）を強制的にオフさせることにより、今までオ
ンしていたトランジスタ（例えばＱ、）をオフさせ、そ
れと対をなすトランジスタをオンさせて書き換えを行う
ことができるので、Ｖｒｘをｖｃｏト等しくすることが
できるのである。
これによって事実上ｖｘの振幅は従来の１．２■から０
．８ｖに低下させることができ、アクセス時間を例えば
、約４ｎｓ程度短縮することができる。
．８ｖに低下させることができ、アクセス時間を例えば
、約４ｎｓ程度短縮することができる。
第５図、第６図は本発明の他の実施例を示すものである
。この実施例は一対のＹバッファ出力によってマルチエ
ミッタトランジスタＱ＋＋ ＋Ｑ＋ｔの一方をオン、他
方をオフさせることにより選択又は非選択とするととも
に、コレクタが十電源（ＧＮＤ）に直結されたトランジ
スタＱ４及び抵抗Ｒ６を介してコレクタが十電源（ＧＮ
Ｄに直結されたトランジスタＱ、を通じて書き込みを行
うこととし、定電流回路ＩＲＩ 、ＩＲＱをオフしない
方式をとるものである。そして、駆動電位は、第６図に
示すようにＷＨをｖｃ１′より高レベルにすることによ
り■ｘの振幅を小さくしてなる。なお、ＷＬはｖｒｅｆ
より低くなっているが、設計上抵抗Ｒ１゜Ｒ２を調整す
ることによりＷｘ、を”ｒｅｆ と略等しくてもよい。
。この実施例は一対のＹバッファ出力によってマルチエ
ミッタトランジスタＱ＋＋ ＋Ｑ＋ｔの一方をオン、他
方をオフさせることにより選択又は非選択とするととも
に、コレクタが十電源（ＧＮＤ）に直結されたトランジ
スタＱ４及び抵抗Ｒ６を介してコレクタが十電源（ＧＮ
Ｄに直結されたトランジスタＱ、を通じて書き込みを行
うこととし、定電流回路ＩＲＩ 、ＩＲＱをオフしない
方式をとるものである。そして、駆動電位は、第６図に
示すようにＷＨをｖｃ１′より高レベルにすることによ
り■ｘの振幅を小さくしてなる。なお、ＷＬはｖｒｅｆ
より低くなっているが、設計上抵抗Ｒ１゜Ｒ２を調整す
ることによりＷｘ、を”ｒｅｆ と略等しくてもよい。
オだ、第７図に示すように、ＷＨをＶｃｍ′より高＜シ
、さらにＷＬをＶＣＯより高くし、Ｖｒｅｆ との差を
より小さくすることによリーアクセス時間の短縮を図る
ものである。
、さらにＷＬをＶＣＯより高くし、Ｖｒｅｆ との差を
より小さくすることによリーアクセス時間の短縮を図る
ものである。
以上説明したように１本発明によれば、メモリセルの駆
動トランジスタのコレクタ電位において。
動トランジスタのコレクタ電位において。
非選択時にハイとなる方のレベルを１選択時にロウとな
る方のレベルと等しいかあるいはそれより高くすること
により選択時にハイとなるレベルに近づけたので、読み
出しにあたって■工の振幅が小さくなり、アクセス時間
が短縮されるのである。
る方のレベルと等しいかあるいはそれより高くすること
により選択時にハイとなるレベルに近づけたので、読み
出しにあたって■工の振幅が小さくなり、アクセス時間
が短縮されるのである。
なお本発明の説明に引用した実施例はすべてｎｐｎ）ラ
ンジスタによりメモリが構成されるものであったが本発
明はｐｎｐ）ランジスタで構成したメモリにも適用でき
るものであり、その場合。
ンジスタによりメモリが構成されるものであったが本発
明はｐｎｐ）ランジスタで構成したメモリにも適用でき
るものであり、その場合。
電源の極性、レベルの高低関係はすべて逆になることは
いう寸でもない。
いう寸でもない。
なお、クランプダイオードとしては通常のＰＮ接合のも
のの他に、ショットキー・バリアダイオードを用いたも
のにも適用できる。
のの他に、ショットキー・バリアダイオードを用いたも
のにも適用できる。
本発明はクランプダイオードを用いたバイポーラメモリ
に適用することができるものである。
に適用することができるものである。
第１図は従来のバイポーラメモリを示す回路図。
第２図はその駆動電位を示すグラフである。第３図は本
発明の一実施例に係るバイポーラメモリを示す回路図、
第４図はその駆動電位を示すグラフである。第５図は本
発明の一実施例に係るバイポーラメモリを示す回路図、
第６図、第７図はそれぞれその駆動電位を示すグラフで
ある。 Ｍ、〜Ｍ４・・・メモリセル、ｃｘ、、ｃｘ、・・・Ｘ
ドライバ＋ ｃｙｌ 、ＣＹ２・・・Ｙドライバ、Ｑ、
〜Ｑ ＋ａ・・・トランジスターＣｏ 、Ｃ，・・・コ
レクタ、Ｄ、〜Ｄ４・・・ダイオード、Ｒ７−Ｒ１・・
・抵抗、ゝ・ ・・・−・７ 代理人 弁理士 小 川 勝 男 ′ 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
発明の一実施例に係るバイポーラメモリを示す回路図、
第４図はその駆動電位を示すグラフである。第５図は本
発明の一実施例に係るバイポーラメモリを示す回路図、
第６図、第７図はそれぞれその駆動電位を示すグラフで
ある。 Ｍ、〜Ｍ４・・・メモリセル、ｃｘ、、ｃｘ、・・・Ｘ
ドライバ＋ ｃｙｌ 、ＣＹ２・・・Ｙドライバ、Ｑ、
〜Ｑ ＋ａ・・・トランジスターＣｏ 、Ｃ，・・・コ
レクタ、Ｄ、〜Ｄ４・・・ダイオード、Ｒ７−Ｒ１・・
・抵抗、ゝ・ ・・・−・７ 代理人 弁理士 小 川 勝 男 ′ 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、そのベース、コレクタが互いに交差績１合された１
対のマルチエミッタトランジスタを有し、ワード線を介
して選択回路の出力端子に結合されたメモリセルと、上
記１対のマルチエミッタトランジスタのそれぞれの一方
のエミッタがそれぞれ結合された１対のデフイジツト線
と、上記１対のディジット線にそれぞれエミッタが結合
され、書き込み信号がベースに供給される１対のトラン
ジスタとを含むバイポーラメモリであって、上記メモリ
セルへの書き込み時に、上記１対のトランジスタのベー
スへ供給される書き込み信号のうち高レベルの信号のレ
ベルが、上記メモリセルのマルチエミッタトランジスタ
のコレクタ電位の高い方のレベルよりも高くなるように
されているこトラ！徴とするバイポーラメモリ。 ２、上記書き込み信号のうち低レベルの信号のレベルが
、上記メモリセルの１対のマルチエミッタトランジスタ
のコレクタ電位の間になるようにされていることを特徴
とする特許請求の範囲第１項記載のバイポーラメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60095499A JPS60242584A (ja) | 1985-05-07 | 1985-05-07 | バイポーラメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60095499A JPS60242584A (ja) | 1985-05-07 | 1985-05-07 | バイポーラメモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13665377A Division JPS5469929A (en) | 1977-11-16 | 1977-11-16 | Bipolar memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60242584A true JPS60242584A (ja) | 1985-12-02 |
| JPS6245635B2 JPS6245635B2 (ja) | 1987-09-28 |
Family
ID=14139288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60095499A Granted JPS60242584A (ja) | 1985-05-07 | 1985-05-07 | バイポーラメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242584A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5216630A (en) * | 1990-06-07 | 1993-06-01 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device using bipolar transistor |
-
1985
- 1985-05-07 JP JP60095499A patent/JPS60242584A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5216630A (en) * | 1990-06-07 | 1993-06-01 | Mitsubishi Denki Kabushiki Kaisha | Static semiconductor memory device using bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6245635B2 (ja) | 1987-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4156941A (en) | High speed semiconductor memory | |
| US4078261A (en) | Sense/write circuits for bipolar random access memory | |
| US4369503A (en) | Decoder circuit | |
| US4322820A (en) | Semiconductor integrated circuit device | |
| US3973246A (en) | Sense-write circuit for bipolar integrated circuit ram | |
| JPH0316717B2 (ja) | ||
| US4460984A (en) | Memory array with switchable upper and lower word lines | |
| US3876992A (en) | Bipolar transistor memory with capacitive storage | |
| US4464735A (en) | Semiconductor memory | |
| US3573758A (en) | Non-linear impedance means for transistors connected to each other and to a common power source | |
| US4134150A (en) | Random access monostable memory cell having both static and dynamic operating modes | |
| US3821719A (en) | Semiconductor memory | |
| JPS60242584A (ja) | バイポーラメモリ | |
| US3671946A (en) | Binary storage circuit arrangement | |
| JPS62132300A (ja) | マトリツクスアレイリ−ドオンリメモリ装置 | |
| US4456979A (en) | Static semiconductor memory device | |
| US4592023A (en) | Latch for storing a data bit and a store incorporating said latch | |
| JP2548737B2 (ja) | ドライバ回路 | |
| JPS61284896A (ja) | 不揮発性プログラマブル・スタチツク・メモリ・セル | |
| JPH0777075B2 (ja) | デコーダ−ドライバ回路 | |
| SU381098A1 (ru) | Симметричный тиристорный элемент намяти | |
| US3876988A (en) | Associative memory | |
| JPS6025830B2 (ja) | 半導体記憶回路 | |
| KR830001896B1 (ko) | 반도체 직접회로 장치 | |
| US3806894A (en) | Binary data information stores |