KR830001896B1 - 반도체 직접회로 장치 - Google Patents

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내용 없음.

Description

반도체 직접회로 장치

제1도는 집적주입논리(Integrated Injection Logic) 기억소자의 등가회로를 도시한 회로도.

제2도는 제1도의 집적주입 논리 기억 소자의 단면도.

제3도는 종래의 집적 주입 논리 기억장치를 도시한 블럭도.

제4도는 제3도의 크램프 회로(clamp circuit)의 크램프 전압치를 설명하기 위한 전위 레벨 표시도.

제5도는 제4도 장치의 판독 동작을 설명하기 위한 제4도의 기억소자의 회로도.

제6a도, 제6b도는 제5도 신호에 나타난 신호의 시간 관계도.

제6c도는 본 발명에 따라8제b도에 응하는 시간 관계도.

제7도와 제8도는 본 발명에 따르는 집적주입 논리 기억 소자의 제1 제2 구현을 도시한 회로도.

제9도는 제8도의 장치에 나타난 신호의 시간 관계도.

제10도는 본 발명에 따르는 집적주입 논리 기억소자의 제3 구현의 회로도.

본 발명은 반도체 장치에 관한 것으로, 특히 기억소자가 집적 주입논리(Integrated Injection Logic)형인 반도체 집적 회로 장치에 관한 것이다.

일반적으로 2극성 기억장치의 각각의 기억소자도 하나의 위드(word)선에 연결된 한쌍의 부하 트랜지스터와 부하 트랜지스터 홀드(hold)선 한쌍의 비트(bit)선에 각각 연결되고 플립 플럽으로 동작하는 한쌍의 상호 결합된 트랜지스터를 구비한다.

2극성 기억소자에서 부하 트랜지스터의 저항치는 전력소모를 감소시키기 위하여 매우 크다. 그러므로 칩(chip)에 점유된 부하 저항의 면적은 매우 크크 또 상호 결합된 트랜지터 간의 격리를 요하게 된다.

결과적으로 2극성 기억소자는 그 크기가 크교 집적도가 낮은 결과로 되어 2극성 기억소자의 제조가격은 높아진다.

근래에 집적 주입 논리 기억장치가 개발되었다.

여기에서 한 기억소자에 주입기로서 작용하는 한쌍의 부하 트랜지스터가 상기 언급한 큰 부하 트랜지스터를 대신하여 사용되었고, 행(row)내에서 트랜지스터들의 격리를 요하지 않게 되었다. 결과적으로 높은 집적도와 낮은 제조가격이 가능하다. 그러한 집적 주입 논리장치는 종래의 2극성 기술을 사용함으로 제조된다는 것을 주지해야 한다.

일반적으로 하나의 주입집적 논리 기억소자는 주입으로 사용되는 PNO형과 같은 제1전 도형인 한쌍의 제1 제2 트랜지스터, 플립 플럽으로 사용되는 NPN형과 같은 제2전 도형인 상호 결합된 한쌍의 제3 제4 트랜지스터와, 각각 판독 및 기록모오드(mode)에 있는 플립 플럽의 상태를 검출하교, 발전시키기 위한 제2전도형인 한쌍의 제5 제6 트랜지스터를 포함한다. 이 제3 제4 트랜지스터는 늘 역방향 전도형이다. 다시 말하면 이들 트랜지스터의 에미터와 콜랙터들은 각각 콜랙터와 에미터들로서 사용되어진다. 또 기억소자가 선정되지 않았을 때 제5 제6 트랜지스터도 역방향 전도형에 있다. 반대로 기억소자가 선정되었을때에는 제5 제6 트랜지스터는 순방향 전도형에 있다.

상기 언급한 집적 주입 논리 기억소자에서 다른 트랜지스터가 비전도 상태에 있는 동안, 제3 제4 트랜지스터의 하나가 전도된다. 제3 트랜지스터가 전도된다면 제1 제2 트랜지스터의 주입전류는 각각 제3 트랜지스터의 콜렉터와 베이스에 공급된다. 소자 정보를 변화시키기 위해서는 제3 트랜지스터가 비전도상태로 변화하여야 한다.

이것은 기록임계전류(Iwth)보다 더 큰 에미터 전류를 공급함으로서 또 제3 트랜지스터의 베이스 전류를 제3 트랜지스터에 상호 결합된 제5 트랜지스터의 베이스 전류로 통과시킴으로서 행해진다. 이 경우에 기록임계 (Iwth)는 제1 제2 트랜지스터의 공통 에미터를 통하여 흐르는 전체주입전류(Iinj)에 의존한다. 다시 말하던 주입 전류(Iinj)가 클때에는 기록임계 전류(Iwth)가 크다.

한편 하기에서 설명될 싱크(sink) 적류는 선정된 기억소자로 부터 비선정된 기억소자로 흐른다.

이 싱크전류는 선정된 기억소자의 주입전류(Iinj)를 증가시키고 따라서 기류임계전류(Iwth)가 증가되어 기록 동작속도가 느리게 된다.

선정된 기억소자로 부터 비 선정된 기억 소자들로 흐르는 싱크 전류를 감소시키기 위하여, 공지의 집적 주입 논리 기억장치는 크램프(clamp)회로를 구성한다.

이 크램프 회로는 복수의 크램프 트랜지스터 쌍을 구성하고 비트선쌍의 각각에 연결된다.

기록형에서는 싱크전류가 크램프 트랜지스터로 부터 비선정된 기억소자로 흐르도록 크램프 트랜지스터의 베이스에 고전압이 인가된다. 그러나 상기 언급한 종래 장치에서, 한쌍의 비트선이 선정 되어지는 선정된 열(列)에서 기록전류(Iw)가 보통 싱크전류(Is)나 판독전류(I_R)보다 상당히 크기 때문에 선정된 비트선들 간의 전위차가 기록모오드(mode)동안 보다 판독 모오드 동안이 또한 크다.

그러므로 판독 동작속도가 선정된 비트선 간의 전위차에 의존하는 관계로, 상기 언급한 장치의 판독동작은 느리게 된다.

본 발명의 주목적은 판독동작이 고속인 직접 주입논리 형의 반도체 집적회로 장치를 제공한 것이다.

본 발명에 따르는 반도체 집적회로 장치는 복수의 위드선과, 복수의 위드 구동기와, 복수의 홀드선과 복수의 비드선쌍과, 비트선쌍의 하나에 각각 연결된 복수의 비트구동기와, 위드선과 홀드선과 비트선 쌍에 각 하나에 각각 연결된 복수의 집적 주입 논리 기억소자와, 판독모우드와 기록모우드에 응하여 한쌍의 비트선의 두 전위중 낮은 쪽을 선택적으로 변경하여 판독모우드 동안 낮은 전위를 기록모오드 동안보다 더 높게 하는 수단을 구비한다. 이 장치에서 판독모우드 동안 선정된 비트선 간의 전위차가 종래장치보다 더 작기 때문에 판독 동작 속도는 높아진다.

본 발명을 참부된 도면에 의거하여 하기에서 상세히 설명한다.

제1도는 하나의 집적 주입논리 기억소자의 등가회로를 도시한 것으로 기억소자(Cij)는 주입기로 자용하는 한쌍의 PNP형 트랜지스터(Q₁), (Q₂)와, 서로 상호결합 되어 플립플럽으로 작용하는 한쌍의 NPN형 트랜지스터(Q₃), (Q₄)와, 각각 판독 및 기록모오드(mode)에 있는 플립플럽의 상태를 검출하고 반전하기 위한 한쌍의 NPN형 트랜지스터(Q₅), (Q₆)를 구성한다. 이 트랜지스터(Q₁)(Q₂)의 공공 에미터는 위드선(wi)에 연결되고 콜렉터들은 트랜지스터(Q₃)(Q₄)의 콜렉터(제1도에는 에미터로서 도시됨)에 각각 연결된다.

트랜지스터(Q₁)(Q₂)의 베이스들과 트랜지스터(Q₃)(Q₄)의 에미터들과 트랜지스터(Q₅)(Q₆)의 콜렉터들은 공통 홀드선(Hi)에 연결된다. 또 트랜지스터(Q₅)(Q₆)의 에미터들은 각각 비드선(Bi)(Bj)에 연결된다.

기억소자(Cij)의 선정은 위드선(Wi)의 전위를 상승함으로, 또 비트선(Bi)(Bj)을 데이타 비트선(도시되지 않음)에 연결함으로 이루어진다. 여기에서 각선에는 전류원(도시되지 않음)이 연결된다.

트랜지스터(Q₃)(Q₄)는 기억소자(Cij)의 선정 또는 비선정 상태에 관계없이 역방향 전도형이다. 이와 반대로 트랜지스터(Q₅)(Q₆)는 기억소자(Ci)의 선정기간 동안 순방향 전도형이며, 한편 트랜지스터(Q₅)(Q₆)는 기억소자(Cij)의 비선정 상태동안 역방향 전도형에 있다.

제1도에서 트랜지스터(Q₃)(Q₄)는 교반적으로 온(ON)과 어프(OFF) 상태에 놓인다. 예로서 트랜지스터(Q₃)가 전도상태일 때 주입전류(Iinj)는 트랜지스터(Q₂)(Q₁)을 통하여 각각 트랜지스터(Q₃)의 베이스 및 콜렉터 전류로서 공급된다.

결과적으로 트랜지스터(Q₃)는 포화상태가 되고, 전위(P₁)는 낮아지므로 트랜지스터(Q₄)는 비포화 상태가 된다. 기억소자(Cij)에 저장된 정보를 변화시키기 위해서는 트랜지스터(Q₃)가 전도상태로 부터 비전도 상태로 변화하여야 한다. 이것은 트랜지스터(Q₅)의 에미터에 기록전류(Iw)를 기록임계전류(Iwth)보다 더 크게 공급함으로서 행해진다. 이는 트랜지스터(Q₅)의 베이스가 트랜지스터(Q₃)의 베이스 전류를 흡수하기 때문이다. 결과적으로 트랜지스터(Q₃)는 전위(P₁)이 높기 때문에 포화상태에서 비포화상태로 변하게 된다.

그러므로 트랜지스터(Q₄)는 트랜지스터(Q₃)가 비전도상태로 되기 때문에 전도되고, 전위(P₂)는 낮아진다.

즉 트랜지스터(Q₃)(Q₄)에 의하여 형성되는 플립플럽 상태는 역으로 된다.

상기 언급한 기록 모오드에 있어서 기록 임계전류(Iwth)는 주입선류(Iinj)에 의존한다. 그러므로 기록임계전류(Iwth)는 주입전류(Iinj)가 클 때에는 크다.

제2도는 제1도의 집적주입 논리기억 소자의 단면도이다.

제2도에서 홀드선(Hi)(제1도)으로서 작용하는 n⁺형 매설층(22)은 종래의 확산기술로서 P형 기판(21)에 형성되어진다. 또 N형 에피택설(epitxial)층(23)은 에피택설 기술로서 매설층(22)위에 형성된다. 또한 종래 확산기술에 의하여 p⁺형 확산층(24-1)(24-2)(24-3)이 에피택설 층(23)에 형성되교 n⁺형 확산층(25-1)(25-2)(25-3)(25-4)이 p⁺형 확산층(24-1)(24-3)에 형성된다. 제2도에 도시된 바와 같이, 주입트랜지스터(Q₁)(Q₁)는 수평방향이고, 트랜지스터(Q₃, Q₅) (또Q₄Q₅)는 복합 콜렉터를 갖는 수직형 트랜지스터로 형성된다. 제2도의 기억소자에서 트랜지스터 Q₁에서 Q₆간에 격리되지 않고, 또 고 저항성의 저항이 없이 기억소자가 교밀도에서 형설될 수 있다는 것을 주지하여야 한다.

제3도는 종래 기술의 집적 주입논리 기억장치를 도시한 블럭도이다. 제3도에서는 기억소자(Cij)(i,j=0,1..n-1)를 포함하고, n형 n열 메트릭스로 배열된 기억배열이 도시되어 있다.

이 기억소자(Cij)의 각각은 Vx._n-1을 통한 행(行) 선정신호(Vxo)를, WD_n-1을 통한 위드 디코우더(word decoder) (WDo)에 공급함으로, 또 V_Y._n-1을 통한 열 선정신호(V_YO)를 BD_n-1을 통한 비트 구동기(BDo)에 공급하므로 선정되어진다. 부호(SAo)……(SA_n-1)로 표시된 단일 방향 증폭기는 기억소자에 저장된 데이타를 검출한다.

상기 언급한 장치에서 크램프회로(CL)는 싱크전류를 비선정 기억소자로 공급하기 위해 주어진 것이다.

그러므로 선정된 기억소자에서 주입전류는 안정시킬 수 있다. 예를들면 신호(V_XO)(V_YO)만의 전위가 높을때 기억소자(Coo)가 선정되고, 위드선(Wo)에 속하는 기억소자(C₁, C₂……Co_n-1)는 반선정되어 진다. 크램프회로(CL)의 크램프전압(V_C)는 하기 설명할 두치간에서 결정되어질 것이다.

제4도는 제3도의 크램프회로(CL)의 크램프 전압(V_C)치를 설명하기 위해, 전위레벨을 도시한 것이다.

제4도에서, V_WO와 V_H2는 각각 위드선(W1)과 홀드선(Ho)의 전위를 지시하고, V_P1과 V_P2는 기억소자(Coo)의 P₁과 P₂의 전위(제 1도에 도시됨)을 지스한다.

이 전위는 다음과 같이 나타난다.

V_P1=V_HP+V_CE(Q₃)

V_P2=V_WO-V_CE(Q₂)

여기에서 V_CE(Q₃)와 V_CE(Q₂)는각각 트랜지스터(Q₃)(Q₂)(제1도)의 콜렉터-에미터 전압이다. 이 경우 소자(Coo)의 트랜지스터(Q₃)(Q₄)(제1도)는 각각 전도 및 비전도된다. 또 기록 모오드에 있어서 비트선(Bo)의 전위(V_BO)는 기록전류(Iw)가 트랜지스터(Q₅)(제1도)로 부터 비트선(Bo)으로 흐를수 있도록 하기의 공식을 만족시켜야 한다.

V_BO=V_P2-V_BE(Q₅)

여기에서 V_BE(Q₅)는 트랜지스터(Q₅)의 베이스 에미터 전압이다.

한편 비트선(Bo)의 전위(V_BO)는 싱크전류가 선정된 소자(Coo)의 트랜지스터(Q₆)(제1도)로 부터 비선정된 기억소자로 흐르지 못하도록 하는 공식을 만족시켜야 한다.

V'_BO=V_P1-V_BH(Q₆)

여기에서 V_BH(Q₆)는 트랜지스터(Q₆)의 베이스-에미터 전압이다.

그러므로 예로서 크램프전압(Vc)는 V_M+V_BE(Q_CO)이 되게 된다. 여기에서 V_M은 (V_BO-V'_BO)/2이고, V_BE는 크램프회로(CL)의 트랜지스터(Q_BE)의 베이스 에미터 전압이다.

상기와 반대로 판독모오드에서 기록전류(Iw)보다 더 작은 판독전류(I_R) 또는 싱크전류(I_S)가 트랜지스터를 통하여 흘러, 판독모오드에서의 트랜지스터(Q₅)의 베이스 에미터전압(V'_BE)이 기록 모오드에서의 트랜지스터(Q₅)의 베이스 에미터 전압(V_BE)보다 더 작다.

그러므로 판독모오드에서의 편차(V_BR)는 기록모오드에서의 편차(

_BW)보다 더 크다. 결과적으로 판독형에서 열화상태가 된다. 이판독동작은 하기에서 설명한다.

제5도는 제4도 장치의 판독동작을 설명하기 위해 제4도의 기억소자(C₀)(C₁₀)의 회도로이고, 제6a도에 제6b도는 제5도 회로에 나타난 신호의 시간관계도이다.

제5도에서다 제6a도 및 제6b도의 기간(T₁)동안, 워드선(W₀)(W₁)의 전압(V_W0)(V_W1)는 각각 높고 낮다. 즉 기억소사(Coo)(C₁₀)는 각각 선정 및 비선정된다. 또 기억소자(Coo)에서 트랜지스터(Q₃)는 전되되고 한편 기억소자(C₁₀)에서 트랜지스터(Q₄)가 전도된다.

제6b도에 도시된 바와 같이 예로서 그차가 0.8 볼트인 비트선(B8)(Bo)간의 전위차는 두개의 트랜지스터(Q₇)(Q₈)에 의하여 형성된 차동 독출회로(SAo)에 의해 검출된다. 또 이 검출된 전류(Io)는 저항(R₁)(R₂)에 기인될 전압에 변화되어, 출력회로(도시되지 않음)에 공급된다.

기억소자(Coo)가 선정에서 비선정으로 되고 동시에 기억소자(C₁₀)가 비선정에서 선정으로 될때, 즉 제6도에 도시한 바와 같이 전압(V_W0)이 상에서 하로 변화하고, 동시에 전압(V_W1)이 하에서 상으로 변화할때, 전압(V4₀)(V'_BO)는 각각 낮고 높아진다.

이 차동독출회로(SAo)에 의하여 검출될 최소 편차(

V)는 예로서 0.2볼트 정도로 작으므로, 회로(SAo)가 두 비트선(Bo)(Bo)간의 전위차를 검출하는데 시간(t₁)이 필요하다. 특히 대형 집적 기억장치에서, 기억소자가 수많이 연결된 비트선들은 큰 표유 용량을 가지므로 제6도의 시간(t₁)은 길어지고 따라서 판독동작 속도는 느리게 된다.

본 발명에서는 판독 모오드 동안 비트선간에 전위차가 기록모오드간과 거의 같다. 그러므로 본 발명에 따르는 즉 제6c도의 시간(t₁)에 응하는 독취시간(t₁)에 응하는 종래장치에 비교될만큼 작게 된다.

주지할 것은 선정된 비트선의 두 전위중 더 높은 쪽은 선정된 워드선의 전위에 의하여 결정되고, 따라서 더 높은 전위는 변하지 않는다.

그러므로 본 발명에서 선정된 비트선의 두 전위중 더 낮은 쪽은 기록모오드 또는 판독모오드에 응하여 변화하고, 이는 제4도에서 점선(X)로 도시되고 여기에서 편차(

V'_BR)는 편차(

_BR)보다 작다.

제7도는 본 발명에 따라 집적 주입논리 기억장치의 제1 구현을 도시한 회로이다. 제7도에서 제5도와 동일한 요소는 동일기호를 사용하였다.

제7도에서 두개의 트랜지스터(Q₉)(Q₁₀)에 의하여 형성된 전류스위치를 구성하는 전류 스위칭 회로(CS₁)은 크램프회로(CL)의 크램프전압(V_C)를 제어하기 위한 것이다.

트랜지스터(Q₉)(Q₁₀)는 그치가 Ic에 의하여 나타나는 전류원(Ic)에 연결되고, 트랜지스터(Q₁₀)은 저항(R₃)에 연결된다. 기록 모오드 동안 기록가능신호(WB)의 반전신호의 전위가 기준전압(V_R)보다 더 낮으므로 트랜지스터(Q₁₀)는 전도되고 따라서 전류(Ic)는 저항(R₃)을 통하여 흐른다. 결과적으로 크램프전압(Vc)은 낮아진다. 그러므로 전위(V_BO)(V'_BO)는 제4도의 왼쪽부분에 도시되어 있다.

이와는 반대로 판독 모오드 동안, 신호(WE)의 전위는 기준전압(V_R)보다 더 높으므로 트랜지스터(Q₉)는 전도되고, 따라서 전압(V_C)는 제4도의 오른쪽 부분에 도시한 바와 같이 높게된 V_CO와 같게 된다.

결과적으로 선정된 비트선의 더 낮은 전위(V'_BO)는 기록모오드 동안보다 판독모오드 동안이 더 높다.

주지할 것은 전위(V_BO)가 크램프전압(Vc)에 응하지 않고 기록전류나 판독전류가 트랜지스터(Q₅)를 통하여 흐르느냐에 따라 변화한다는 것이다.

제8도는 본 발명에 따른 집적 주입논리 기억소자의 제2 구현을 도시한 회로도이다. 제8도에서 제5도와 동일한 요소는 동일한 부호를 부여하였다. 제8도에서 2개의 전류스위치를 포함하는 전류 스위칭회로(C_B2)는 트랜지스터(Q_A0)(Q_B0)에 의해 형성된 크램프회로(CL')의 크램프 전압(V_C1)(V_C2)를 제어하기 위한 것이다. 트랜지스터(Q₁₁)(Q₁₂)는 각각 입력데이타 신호(Din)와 기준전압(V_R1)에 의하여 제어되고, 한편 트랜지스터(Q₁₃)(Q₁₄)(Q₁₅)는 신호(WE)와 기준전압(V_R2)에 의하여 제어된다. 또 트랜지스터(Q₁₁)(Q₁₂)는 각각 저항(R₄)(R₅)에 연결되고, 또 서로 직렬로 연결되고 반대 전도방향인 다이오드(D₁₁)(D₂)에 각각 연결되었다.

또 다이오드(D₁)(D₂)의 연결점은 트랜지스터(Q₁₄)에 연결된다. 기록모오드 동안 신호(WE)는 기준전압(V_S2)보다 더 낮기 때문에, 트랜지스터(Q₁₅)는 전도상태가 된다. 또 기록데이타가 “1”일때 즉 신호(Din)의 전위가 기준전위(V_B1)보다 더 높을때, 트랜지스터(Q₁₁)는 전도되고 따라서 전류(Ic)는 저항(R₄)과 트랜지스터(Q₁₁)(Q₁₅)를 통하여 흐른다.

그러므로 전압(V_C1)(V_C2)는 제9도에 도시된 바와 같이 각각 높고 낮다. 이와 반대로 기록데이타가 “0”일때 즉 신호(Din)의 전위가 기준전위(V_R1)보다 낮을때 트랜지스터(Q₁₂)는 전도되고 따라서 전류(Ic)는 저항(R₅), 트랜지스터(Q₁₂)(Q₁₅)를 통하여 흐른다.

그러므로 전압(V_C1(V_C2)은 제9도에 도시된 바와 같이 각각 낮고 높다.

판독모오드에서 신호(WE)의 전위는 기준전압(V_R2)보다 높으므로 트랜지스터(Q₁₃)(Q₁₄)는 전도되어, 전류(Cc)는 트랜지스터(Q₁₃)(Q₁₄)에 의하여 나누어진다.

또 트랜지스터(Q₁₄)를 통하여 흐르는 전류는 다이오드(D₁)(D₂)에 의하여 나누어진다. 이 경우 V_C1(=V_C2)는 다음과 같이 나타난다.

V_C1(V_C2)=V_CO-RαIc

여기에서 R은 저항(R₄)(R₅)의 저항치이고, A₁₃, A₁₄는 각각 트랜지스터(Q₁₃)(Q₁₄)의 에미터 면적이다. 그러므로 판독 모오드 동안의 전압(V_C1)(V_C2)는 트랜지스터(Q₁₃)(Q₁₄)의 에미터 면적을 조정함으로서 기록 모오드 동안의 전압(V_C1)(V_C2)의 더 낮은 것보다 높일수 있다.

결과적으로 선정된 비트선의 더 낮은 전위(V'_BO)는 기록모오드 동안 보다 판독모오드 동안이 더 높아진다.

제10도는 본 발명에 따르는 집적 주입 논리 기억소자의 세번째 구현을 도시하 회로도이다. 제10도에서기억소자는 n행 n열 메트릭스 형태로 배열되었다. 각 열에는 비트선쌍에 연결된 두개의 트랜지스터(Q_D)(Q_E)와 트랜지스터(Q_D)(Q_E)의 베이스에 연결된 저항(R)과 스위칭 트랜지스터(Q_Si)(i=0, 1……n-1)를 포함하는 부가된 크램프 회로가 있다.

예로서 신호(V_XO)(V_YO)의 전위가 높을 때, 다시 말하면 기억소자(Coo)나 선정될 때, 비트 구동기를 형성하는 트랜지스터(Q_YO)(Q_YO)와, 트랜지스터(Q₇)(Q₈)에 의해 형성되는 차동 독취회로를 구동시키기 위한 트랜지스터(Q_SO와 부가된 크램프 회로를 구동시키기 위한 트랜지스터(Q_PO)가 전도되고, 한편 다른 트랜지스터들 Q_Y1)(Q_Y2)……(Q_Y._n-1),(Q'_Y1)(Q'_Y2)……(Q_Y._n-1)(Q_S1)(Q_S2)……(Q_S._n-1),(Q_F1)(Q_F2)……(Q_F._n-1),(Q_S1)(Q_S2)……(Q_Snn-1),(Q_F1)(Q_F2)……(Q_F._n-1),은 비전도 상태이다.

결과적으로 고전압(V'c₀)은 (1),(2)……(_n-1)번째 열의 트랜지스터(Q_D)(Q_E)의 게이트에 인가되어, 비트선(B₁)(B₁) (B₂)(B₂)……(_Bn1-)(B_n-1)의 전위는 전류 스위칭 회로(CS₂)의 동작에 관계없이 높아진다.

그러므로 선정된 워드선(Wo)과 선정된 비트선(Bo)(Bo)에 연결되지 않는 비선 정 기억소자의 싱크전류는 트랜지스터(Q_DI)(Q_E1)(Q₂)(Q_E2)(Q_D._n-1)(Q_E._n-1)로 부터 공급되어 진다.

상기에서 설명한 바와 같이 본 발명에 따르는 반도체 집적회로 장치는 선정된 비트선간의 전위치가 종래의 것에 비교될만큼 감소시킬수 있기 때문에 판독동작의 속도는 높아진다는 이점이 있다.

Claims (1)

1. 복수개의 워어드선과, 상기 워어드선의 하나에 각각 연결된 복수개의 워어드 구동기와, 복수의 홀드선과, 복수의 비트선 쌍과, 비트선 쌍의 하나에 각각 연결된 복수의 비트구동기와, 워어드선과 홀드선과 비트선쌍의 하나에 각각 연결된 복수의 집적주입 논리(Integrated Injection logic)의 메모리셀과, 선정된 비트선쌍의 두 전위중 더 낮은 전위를 판독모우드와 기록 모우드에 응하여 선택적으로 변화시키고, 판독 모우드시의 저 전위를 기록 모우드시보다 더 높게 되도록 한 수단을 구비하는 것을 특징으로 하는 반도체 집적 회로장치.

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