JPS6037555B2 - メモリ装置 - Google Patents
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- JPS6037555B2 JPS6037555B2 JP54147842A JP14784279A JPS6037555B2 JP S6037555 B2 JPS6037555 B2 JP S6037555B2 JP 54147842 A JP54147842 A JP 54147842A JP 14784279 A JP14784279 A JP 14784279A JP S6037555 B2 JPS6037555 B2 JP S6037555B2
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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Description
【発明の詳細な説明】
本発明は、書込み可能なランダム・アクセス・タイプの
モノリシック・メモリに関するものである。
モノリシック・メモリに関するものである。
特に、電力損失を大きく減少させることが可能な、上記
メモリをパワー・アップする装置に関する。集積回路技
術の進歩により、メモリを用いるのに最も関○のある非
常に高い回路密度を得ることが可能となった。
メモリをパワー・アップする装置に関する。集積回路技
術の進歩により、メモリを用いるのに最も関○のある非
常に高い回路密度を得ることが可能となった。
実際に１００００メモリ・セルまでを有し、同一チップ
上に周辺制御及び検出回路を有するランダム・アクセス
・メモリを製造することが可能となった。このような事
情から、電力損失に関する問題が非常に重要になってき
て、それゆえにこの損失は最小に減少されなければなら
ないことは、明らかである。上記問題は先行技術では良
く知られていて、種々の解決手段が考案された。
上に周辺制御及び検出回路を有するランダム・アクセス
・メモリを製造することが可能となった。このような事
情から、電力損失に関する問題が非常に重要になってき
て、それゆえにこの損失は最小に減少されなければなら
ないことは、明らかである。上記問題は先行技術では良
く知られていて、種々の解決手段が考案された。
フランス国特許第６９４１８８６では、単一チップ上に
全てのセルが集積されたメモリ内で浪費される電力を減
少させることが開示されている。
全てのセルが集積されたメモリ内で浪費される電力を減
少させることが開示されている。
このために、メモリは幾つかのセルのグループに分割さ
れている。各グループは抵抗を介して共通の電源電圧が
供給されている。この結果、セルが選択されない時は、
電源電流な低いが情報がメモリ内に保たれるように十分
な値に維持される。トランジスタは抵抗に対して並列に
接続されるので、セルが選択される時は、抵抗ではなく
てトランジスタによりグループ内のセルは定電圧の下で
高電流が供給され、それで論出し、書き込み等の種々の
動作が行なわれる。メモリ内のセルが選択されない時に
低電流が供給される他のタイプが、ＩＢＭ Ｔｅｃｈｎ
ｉｃａｌＤｉｓｃｌｏｓｍｅＢｕｌｌｅｔｉｎ ｒｅｖ
ｉｅｗ，１９７１年、１１月６日、第１４蓋、第１７２
０頁乃至第１７２１頁に記載されている２つの論文に開
示されている。
れている。各グループは抵抗を介して共通の電源電圧が
供給されている。この結果、セルが選択されない時は、
電源電流な低いが情報がメモリ内に保たれるように十分
な値に維持される。トランジスタは抵抗に対して並列に
接続されるので、セルが選択される時は、抵抗ではなく
てトランジスタによりグループ内のセルは定電圧の下で
高電流が供給され、それで論出し、書き込み等の種々の
動作が行なわれる。メモリ内のセルが選択されない時に
低電流が供給される他のタイプが、ＩＢＭ Ｔｅｃｈｎ
ｉｃａｌＤｉｓｃｌｏｓｍｅＢｕｌｌｅｔｉｎ ｒｅｖ
ｉｅｗ，１９７１年、１１月６日、第１４蓋、第１７２
０頁乃至第１７２１頁に記載されている２つの論文に開
示されている。
これらの装置では、損失電力は実際に減少するが、しか
し改良されたセルの特徴をも損なう。
し改良されたセルの特徴をも損なう。
実際、非付勢セルの電流は低いので、ノイズが増え、そ
の上スイッチング速度が減少する。それゆえに、本発明
の主目的は、メモリの特徴を変更することなく、書込み
可能なタイプのモノリシック・メモリ内で浪費される電
力を減少することである。
の上スイッチング速度が減少する。それゆえに、本発明
の主目的は、メモリの特徴を変更することなく、書込み
可能なタイプのモノリシック・メモリ内で浪費される電
力を減少することである。
本発明の他の目的は、チップ上にできる限り小さなスペ
ースを取るようにした簡単な手段により、モノリシツク
・メモリ内で浪費される電力を減少することである。
ースを取るようにした簡単な手段により、モノリシツク
・メモリ内で浪費される電力を減少することである。
本発明によると、行と列に配列された双安定回路ででき
たセルにより構成された書込み可能なタイプのメモリ内
での電力消失は、セル内では選択されてもされなくても
同じ予備電流が維持されているのだが、選択されないセ
ルに供給するのに用いられるよりも高い電圧が選択され
たセルに供給されることにより、生じる。
たセルにより構成された書込み可能なタイプのメモリ内
での電力消失は、セル内では選択されてもされなくても
同じ予備電流が維持されているのだが、選択されないセ
ルに供給するのに用いられるよりも高い電圧が選択され
たセルに供給されることにより、生じる。
それでノイズの除去及びスイッチング速度に逆の影響を
与えることはない。このために、メモリ。
与えることはない。このために、メモリ。
セルのワード・ラインは電流スイッチング回路から電力
が供総合される。これらの回路は互いにェミッタ接続さ
れた２個のトランジスタを含み、共通の地点でワード・
ラインに接続されている。第１のトランジスタのコレク
外ま、例えば大地のような極端な値である第１の電源電
圧ＶＩに接続されている。第２のトランジスタのコレク
タは、ＶＩと、例えば一４．２５ボルトのような極端な
値のセルの他の蚤源電圧Ｖ３との間の中間の値である第
２の電源電圧ｙ２に接続されている。第１のトランジス
タのベースは、対応するワード・ラインの選択を制御す
るデコーダの出力に接続されている。第２のトランジス
タのベースは、基準電圧に接続されている。このように
、ワード・ラインが選択されると、第１のトランジスタ
がオンにされ、第２のトランジスタはオフになり、上誌
ワード・ラインに接続されたセルはＶＩとＶ３の間の電
圧が供給される。一方、ワード・ラインが選択されない
時は、第１のトランジスタはオフにされ、第２のトラン
ジスタはオンにされ、セルにはＶ２とＶ３の間の電圧が
供給される。セル内の電流の変化は電源電圧の変化と関
係がなく、セルは電源を使用する時には定電流が供給さ
れる。本発明による電源装置が第ＩＡ図に示され、行と
列にマウントされたセルを含むメモリに作り込まれてい
る。
が供総合される。これらの回路は互いにェミッタ接続さ
れた２個のトランジスタを含み、共通の地点でワード・
ラインに接続されている。第１のトランジスタのコレク
外ま、例えば大地のような極端な値である第１の電源電
圧ＶＩに接続されている。第２のトランジスタのコレク
タは、ＶＩと、例えば一４．２５ボルトのような極端な
値のセルの他の蚤源電圧Ｖ３との間の中間の値である第
２の電源電圧ｙ２に接続されている。第１のトランジス
タのベースは、対応するワード・ラインの選択を制御す
るデコーダの出力に接続されている。第２のトランジス
タのベースは、基準電圧に接続されている。このように
、ワード・ラインが選択されると、第１のトランジスタ
がオンにされ、第２のトランジスタはオフになり、上誌
ワード・ラインに接続されたセルはＶＩとＶ３の間の電
圧が供給される。一方、ワード・ラインが選択されない
時は、第１のトランジスタはオフにされ、第２のトラン
ジスタはオンにされ、セルにはＶ２とＶ３の間の電圧が
供給される。セル内の電流の変化は電源電圧の変化と関
係がなく、セルは電源を使用する時には定電流が供給さ
れる。本発明による電源装置が第ＩＡ図に示され、行と
列にマウントされたセルを含むメモリに作り込まれてい
る。
双安定回路で作られたセルの異なるタイプを用いること
もできるが、本発明の原理は例えば舷ｒｐｅｒタイプの
セルで示されることになる。Ｈａｒｐｅｒセルは先行技
術では良く知られているが、さらに詳しくは、米国特許
第３４２３７３７号明細書に述べられている。
もできるが、本発明の原理は例えば舷ｒｐｅｒタイプの
セルで示されることになる。Ｈａｒｐｅｒセルは先行技
術では良く知られているが、さらに詳しくは、米国特許
第３４２３７３７号明細書に述べられている。
しかしながら、第ＩＢ図に示されているようなセルの原
理により簡単には理解される。ＨａｒｐｅｒセルＣは、
２つのェミッ夕を有し、交差接続された則ち一方のトラ
ンジスタのコレクタが他方のベースに接続された２つの
トランジスター及び２を含む。
理により簡単には理解される。ＨａｒｐｅｒセルＣは、
２つのェミッ夕を有し、交差接続された則ち一方のトラ
ンジスタのコレクタが他方のベースに接続された２つの
トランジスター及び２を含む。
トランジスター及び２のヱミッタＥＩＲ及びＥ２Ｌは、
端子４に一緒に接続され、トランジスター及び２のヱミ
ッタＥＩＬ及びＥ２Ｒは、各々端子５及び６に接続され
ている。トランジスター及び２のコレクタは、各々抵抗
８及び９を介して端子７に接続されている。ショットキ
・ダイオード１０及び１１は抵抗８及び９に並列に接続
されている。ｎ行ｍ列を有するメモリ行列においては、
セルＣは第ＩＡ図に概略的に示されているように行及び
列にマウントされるり６個のセルが示されているが、そ
れらは第１行のＣＩ１，ＣＩｊ、第２行のＣ２１，Ｃ２
ｊ、第ｉ行のＣｉｌ及びＣｉｉである。
端子４に一緒に接続され、トランジスター及び２のヱミ
ッタＥＩＬ及びＥ２Ｒは、各々端子５及び６に接続され
ている。トランジスター及び２のコレクタは、各々抵抗
８及び９を介して端子７に接続されている。ショットキ
・ダイオード１０及び１１は抵抗８及び９に並列に接続
されている。ｎ行ｍ列を有するメモリ行列においては、
セルＣは第ＩＡ図に概略的に示されているように行及び
列にマウントされるり６個のセルが示されているが、そ
れらは第１行のＣＩ１，ＣＩｊ、第２行のＣ２１，Ｃ２
ｊ、第ｉ行のＣｉｌ及びＣｉｉである。
ＣＩＩの端子４乃至７は、アセンブリのセルがどのよう
に配列されているかを示すために順番に示されている。
行のセルの端子４は全て共通のラインに接続されている
。
に配列されているかを示すために順番に示されている。
行のセルの端子４は全て共通のラインに接続されている
。
各共通ラインは抵抗Ｒ１，Ｒ２、・・・・・・、Ｒｉで
概略的で示された電流シンク（ｓｉｎｋ）を通って負の
電圧−Ｖ入好ましくは−４．２５ボルトに接続されてい
る。同様に、行のセルの端子５は各々抵抗ＲＬＩ乃至Ｒ
Ｌｊを通って負の電圧−Ｖ３へ共通のラインＢＬＩ乃至
ＢＬｊにより接続されている。
概略的で示された電流シンク（ｓｉｎｋ）を通って負の
電圧−Ｖ入好ましくは−４．２５ボルトに接続されてい
る。同様に、行のセルの端子５は各々抵抗ＲＬＩ乃至Ｒ
Ｌｊを通って負の電圧−Ｖ３へ共通のラインＢＬＩ乃至
ＢＬｊにより接続されている。
共通のラインＢＲＩ乃至ＢＲｉに各々接続されている端
子６についても同様に−Ｖ３に保たれている。共通のラ
インＢＬ及びＢＲは各々セルの左側及び右側に位置する
ビット・ラインである。異なる行のセルの端子７は、各
々メモｌｊのワード・ラインである共通のラインＷＬＩ
乃至ＷＬｉに接続されている。
子６についても同様に−Ｖ３に保たれている。共通のラ
インＢＬ及びＢＲは各々セルの左側及び右側に位置する
ビット・ラインである。異なる行のセルの端子７は、各
々メモｌｊのワード・ラインである共通のラインＷＬＩ
乃至ＷＬｉに接続されている。
上記メモリでは、各セルに含まれる２進情報はトランジ
スタ１及び２の状態により表わされる。
スタ１及び２の状態により表わされる。
例えば、２進の“１”を表わすために、トランジスター
がオン（導適状態）でトランジスタ２がオフ（非導適状
態）になり、２進の“０”を表わすために、トランジス
タ１がオフに、トランジスタ２がオンになる。情報を書
込むために、即ちセルの状態を変えるために又はセルか
ら情報を謙出すために、セルが選択される時、セルに接
続されているワード・ラインＷＬが付勢される。
がオン（導適状態）でトランジスタ２がオフ（非導適状
態）になり、２進の“０”を表わすために、トランジス
タ１がオフに、トランジスタ２がオンになる。情報を書
込むために、即ちセルの状態を変えるために又はセルか
ら情報を謙出すために、セルが選択される時、セルに接
続されているワード・ラインＷＬが付勢される。
例えば、セルＣｉｊが選択される時、ワード・ラインＷ
Ｌｉが付勢され、それからビット・ラインＢＬｉ及びＢ
Ｒｉに接続された書込み又は検出回路を介して、情報が
セルから読出されたりセルへ書込まれたりすることにな
る。書込み及び検出回路は、当分野では良く知られてい
て、本発明の電源装置の動作には含まれないので、図面
には示されていない。セルの行の選択については、アド
レス・デコ−ダによりワード・ラインが付勢され、入力
には選択されたラインの２進アドレスが提供される。
Ｌｉが付勢され、それからビット・ラインＢＬｉ及びＢ
Ｒｉに接続された書込み又は検出回路を介して、情報が
セルから読出されたりセルへ書込まれたりすることにな
る。書込み及び検出回路は、当分野では良く知られてい
て、本発明の電源装置の動作には含まれないので、図面
には示されていない。セルの行の選択については、アド
レス・デコ−ダによりワード・ラインが付勢され、入力
には選択されたラインの２進アドレスが提供される。
上記デコーダ１２は多くの出力１３を有し、メモリには
ワード・ラインが存在する。これらの出力は１３−１乃
至１３一ｉと示されている。それゆえに、セルのｉ番目
の行が選択される時、対応するアドレス信号が、デコー
ダ１２に印加され、ライン１３一ｉに高レベル信号が生
じる。アドレス・デコーダの出力は、本発明による電源
装置１４を通ってワード・ラインＷＬＩ乃至ＷＬｉに接
続されている。
ワード・ラインが存在する。これらの出力は１３−１乃
至１３一ｉと示されている。それゆえに、セルのｉ番目
の行が選択される時、対応するアドレス信号が、デコー
ダ１２に印加され、ライン１３一ｉに高レベル信号が生
じる。アドレス・デコーダの出力は、本発明による電源
装置１４を通ってワード・ラインＷＬＩ乃至ＷＬｉに接
続されている。
電源装置１４は回路成分１４−１乃至１４−ｉ等に分割
され、各々ワード・ラインに対応し、例えば、デコーダ
の出力１３−ｉは回路１４一ｉを通ってラインＷＬｉに
接続されている。
され、各々ワード・ラインに対応し、例えば、デコーダ
の出力１３−ｉは回路１４一ｉを通ってラインＷＬｉに
接続されている。
各回路成分１４−ｉは、第１のトランジスタ１５一ｉ及
び第２のトランジスタ１６一ｉを含む。
び第２のトランジスタ１６一ｉを含む。
これらのトランジスタは電流スイッチとして配列される
。即ちそれらのェミッタが互いに接続されている。トラ
ンジスタ１５一ｉのベースがデコ−ダの出力ライン１３
−ｉに接続され、そのコレクタは大地に接続されている
。トランジスタ１６一ｊのベースは基準電圧に接続され
、その値はライン１３一ｉに現われる高いレベルと低い
レベルの間である。そしてそのコレク外ま電源電圧−Ｖ
２に接続され、その値は大地と−Ｖ３の間である。この
値は、電圧−Ｖ３が−４．２５ボルトに等しい時は、一
１．５０ボルトに等しくなるように選ばれる。電源装置
の動作は次のようになる。ワード・ラインＷＬｉを選択
するためにデコーダの出力１３一ｉが付勢される時には
、レベルはトランジスタ１５一ｉのベースで高くなり即
ちオンになる。これによりトランジスタ１６一ｉはオフ
になる。そのように選択された行のセルには、大地と上
記例では−４．２５ボルトに等しい−Ｖ３の間で電力が
供給される。一方、他の選択されなかった行では、例え
ば第２行では、ライン１３一２のレベルは低くなり、こ
れによりトランジスタ１５−２はオフにされ、トランジ
スター６一２はオンにされる。
。即ちそれらのェミッタが互いに接続されている。トラ
ンジスタ１５一ｉのベースがデコ−ダの出力ライン１３
−ｉに接続され、そのコレクタは大地に接続されている
。トランジスタ１６一ｊのベースは基準電圧に接続され
、その値はライン１３一ｉに現われる高いレベルと低い
レベルの間である。そしてそのコレク外ま電源電圧−Ｖ
２に接続され、その値は大地と−Ｖ３の間である。この
値は、電圧−Ｖ３が−４．２５ボルトに等しい時は、一
１．５０ボルトに等しくなるように選ばれる。電源装置
の動作は次のようになる。ワード・ラインＷＬｉを選択
するためにデコーダの出力１３一ｉが付勢される時には
、レベルはトランジスタ１５一ｉのベースで高くなり即
ちオンになる。これによりトランジスタ１６一ｉはオフ
になる。そのように選択された行のセルには、大地と上
記例では−４．２５ボルトに等しい−Ｖ３の間で電力が
供給される。一方、他の選択されなかった行では、例え
ば第２行では、ライン１３一２のレベルは低くなり、こ
れによりトランジスタ１５−２はオフにされ、トランジ
スター６一２はオンにされる。
それゆえに、メモリ内の選択されないセルは、先の場合
には４．２５ボルトが供給されたのであるが、代わりに
２．７５ボルトの電圧（４．２５一１．５０）が供給さ
れる。しかし電流スイッチとしてマゥントされたトラン
ジスター５及び１６がオンの時は、そられは同じ電流を
供給するので、選択されたセルの場合と電流は同じであ
る。これらの電流は抵抗Ｒｉの端子における電位差によ
り決まる。接続点４における電位はラインＷＬｉの電位
とＶ戊とに依る。（Ｖ戊とはトランジスタのベース・ェ
ミッタ電圧である。）ラインＷＬｉの電位は、ラインＷ
Ｌｉが選択されるかされないかにより、トランジスタＴ
１５ｉ又はＴ１６ｉを導通させるベース電位に依る。基
準電圧Ｖ細Ｆは接続点１３における高いレベルに非常に
近いように選ばれる。定電流源がまたは抵抗Ｒｉの代わ
りに用いられる。
には４．２５ボルトが供給されたのであるが、代わりに
２．７５ボルトの電圧（４．２５一１．５０）が供給さ
れる。しかし電流スイッチとしてマゥントされたトラン
ジスター５及び１６がオンの時は、そられは同じ電流を
供給するので、選択されたセルの場合と電流は同じであ
る。これらの電流は抵抗Ｒｉの端子における電位差によ
り決まる。接続点４における電位はラインＷＬｉの電位
とＶ戊とに依る。（Ｖ戊とはトランジスタのベース・ェ
ミッタ電圧である。）ラインＷＬｉの電位は、ラインＷ
Ｌｉが選択されるかされないかにより、トランジスタＴ
１５ｉ又はＴ１６ｉを導通させるベース電位に依る。基
準電圧Ｖ細Ｆは接続点１３における高いレベルに非常に
近いように選ばれる。定電流源がまたは抵抗Ｒｉの代わ
りに用いられる。
即ち、例えば、ェミツタが抵抗を介して−Ｖ３に接続さ
れ、ベースが−Ｖ３に対して固定された電位にされたト
ランジスタのコレクタ電流を用いるのである。大抵の場
合、関０のあることは本発明による装置と適当なメモリ
・セルの両方における全電力損失である。
れ、ベースが−Ｖ３に対して固定された電位にされたト
ランジスタのコレクタ電流を用いるのである。大抵の場
合、関０のあることは本発明による装置と適当なメモリ
・セルの両方における全電力損失である。
使用する全電圧により消費される電流から結果として生
じるこの電力損失は減少される。というのは選択されな
いセル及びこれらに関係したトランジスタＴ１６には小
さな全軍圧しか供給これないからである。しかしながら
、セルの特徴は選択されようやされまいが同じに保たれ
て、特にセルはノイズに対して同じ強さを有している。
じるこの電力損失は減少される。というのは選択されな
いセル及びこれらに関係したトランジスタＴ１６には小
さな全軍圧しか供給これないからである。しかしながら
、セルの特徴は選択されようやされまいが同じに保たれ
て、特にセルはノイズに対して同じ強さを有している。
第２図では、本発明の他の実施例が開示される。
ここでは、ワード・ラインは常に電流スイッチを通るよ
うに供給され、例えば講出し及び書込みの速度のような
セルの特徴をさらに向上させる値まで、これらのライン
を高い及び低いレベルに設定するための回路を含んでい
る。第２図では、選択されたワード・ラインを高いレベ
ルに設定するための回路２０及び選択されないラインを
低いレベルに設定するための回路２１一ｉの他の回路１
４の成分部分１４−ｉが示されている。
うに供給され、例えば講出し及び書込みの速度のような
セルの特徴をさらに向上させる値まで、これらのライン
を高い及び低いレベルに設定するための回路を含んでい
る。第２図では、選択されたワード・ラインを高いレベ
ルに設定するための回路２０及び選択されないラインを
低いレベルに設定するための回路２１一ｉの他の回路１
４の成分部分１４−ｉが示されている。
ラインが選択されると回路２０がオンになるだけで、１
度には１つのラインのみが選択されるので、全部でｎ−
ラインのメモリに対して唯一の回路２０が存在する。即
ちこのことは図に矢印２２で概略的に示されている。選
択されないラインのレベルを設定するためには、常に少
なくともｎ−１個のトランジスター６が導適しているの
で、トランジスタ１６−ｉ乃至１６−ｎのベースを供給
するための幾つかの回路を提供することが必要である。
度には１つのラインのみが選択されるので、全部でｎ−
ラインのメモリに対して唯一の回路２０が存在する。即
ちこのことは図に矢印２２で概略的に示されている。選
択されないラインのレベルを設定するためには、常に少
なくともｎ−１個のトランジスター６が導適しているの
で、トランジスタ１６−ｉ乃至１６−ｎのベースを供給
するための幾つかの回路を提供することが必要である。
それゆえに、回路２１（回路２１−ｉと示されている）
回路１４の４つの電流スイッチ成分を供給するために提
供される。これは回路２１一ｉの出力で矢印２３により
概略的に示されている。これは例として示されたもので
あるが種々の回路２１が考えられることは明らかである
。特に、ｎ個の電流スイッチであるトランジスター６全
てに供給するために回路２１を通って十分な電流が流れ
るなら、ただ一つの回路２１が使用される。米国特許第
３４２３７３７号明細書には、第ＩＢ図で示されたよう
なＨａｒｐｅｒセルから情報を議出したり書込んだりで
きるように、選択これなし、セルに生じることに反して
トランジスタ１及び２のうちの１つのェミツタＥＩＬ及
びＥ２Ｒのどちらか一方を電流が流れることが述べられ
ている。
回路１４の４つの電流スイッチ成分を供給するために提
供される。これは回路２１一ｉの出力で矢印２３により
概略的に示されている。これは例として示されたもので
あるが種々の回路２１が考えられることは明らかである
。特に、ｎ個の電流スイッチであるトランジスター６全
てに供給するために回路２１を通って十分な電流が流れ
るなら、ただ一つの回路２１が使用される。米国特許第
３４２３７３７号明細書には、第ＩＢ図で示されたよう
なＨａｒｐｅｒセルから情報を議出したり書込んだりで
きるように、選択これなし、セルに生じることに反して
トランジスタ１及び２のうちの１つのェミツタＥＩＬ及
びＥ２Ｒのどちらか一方を電流が流れることが述べられ
ている。
選択は、ワード・ラインに後続された被選択セルの端子
７の電位を増加することにより行なわれる。
７の電位を増加することにより行なわれる。
できる限り速く議出し動作を行なうために、ワード・ラ
インの電圧スウィング（ｓｗｉｎｇ）はあまり大きくて
はいけない。
インの電圧スウィング（ｓｗｉｎｇ）はあまり大きくて
はいけない。
しかしながら、選択したワ−ドを書込むために、選択さ
れないセルの接続点７における電位は、選択されるセル
の接続点１ ．又は２におけるより低い電位よりさらに
低くなる必要はない。回路２０及び２１は、機能的には
これらの条件を満足しなければならない。
れないセルの接続点７における電位は、選択されるセル
の接続点１ ．又は２におけるより低い電位よりさらに
低くなる必要はない。回路２０及び２１は、機能的には
これらの条件を満足しなければならない。
回路２０では、トランジスタ２４、ショツトキ・ダイオ
ード２５及び抵抗２６と２７がＡの電位を設定する。
ード２５及び抵抗２６と２７がＡの電位を設定する。
トランジスタ２４は電圧−Ｖ２に接続されたェミッタを
有し、そのベースはダイオード２５の陽極に接続され、
そのコレクタはダイオードの他の端子に接続される。２
つの抵抗２６及び２７は直列に接続され、両方ともダイ
オード２５に対しては並列に接続されている。
有し、そのベースはダイオード２５の陽極に接続され、
そのコレクタはダイオードの他の端子に接続される。２
つの抵抗２６及び２７は直列に接続され、両方ともダイ
オード２５に対しては並列に接続されている。
ダイオード２５の陰極は抵抗２８を介して大地に接続さ
れている。この回路は、抵抗２６及び２７の共通の地点
であるＡの電位を設定する。Ａの電位から、ワード・ラ
インの電位は、トランジスタ３０，３１，３２と抵抗２
９及び３４により設定される。
れている。この回路は、抵抗２６及び２７の共通の地点
であるＡの電位を設定する。Ａの電位から、ワード・ラ
インの電位は、トランジスタ３０，３１，３２と抵抗２
９及び３４により設定される。
Ａはトランジスタ３０のベースに接続されている。トラ
ンジスタ３０及び３１は互いにトランジスタ３２のコレ
クタに接続されたェミッタを有する。トランジスタ３２
は電源であり、そのェミッタは抵抗３４を介して電圧−
Ｖ３に接続され、そのベースは一Ｖ３より高いバイアス
電圧−Ｖ４に接続されている。トランジスタ３０のコレ
ク外ま大地に接続されている。トランジスタ３１はダイ
オードに接続されていて、そのベース及びコレクタは互
いに抵抗２９を介して大地に接続されている。トランジ
スタ３１のコレクタは、ショットキ・ダイオード３５を
介してデコーダの出力１３ーー乃至１３−ｎに接続され
ている。出力１３−ｉに接続されれたダイオード３５一
ｉが示されている。図に示されているように、回路２川
まＡに電圧ＶＡを供給する。
ンジスタ３０及び３１は互いにトランジスタ３２のコレ
クタに接続されたェミッタを有する。トランジスタ３２
は電源であり、そのェミッタは抵抗３４を介して電圧−
Ｖ３に接続され、そのベースは一Ｖ３より高いバイアス
電圧−Ｖ４に接続されている。トランジスタ３０のコレ
ク外ま大地に接続されている。トランジスタ３１はダイ
オードに接続されていて、そのベース及びコレクタは互
いに抵抗２９を介して大地に接続されている。トランジ
スタ３１のコレクタは、ショットキ・ダイオード３５を
介してデコーダの出力１３ーー乃至１３−ｎに接続され
ている。出力１３−ｉに接続されれたダイオード３５一
ｉが示されている。図に示されているように、回路２川
まＡに電圧ＶＡを供給する。
この電圧はトランジスタ３１のコレクタから取られ、絶
対値は次の値に等しい。−Ｖ２十ＶＢＥ２４）−０．４
５ＶＰ（２５）ＶＢＥはトランジスタのベース・ェミッ
タ電圧を表わし、ＶＢＥ（２４）はトランジスタ２４の
ベース・ェミッ夕電圧を表わす。ＶＦはショットキ・ダ
イオードの電圧を表わし、ＶＦ（２５）はダイオード２
５の電圧を表わす。
対値は次の値に等しい。−Ｖ２十ＶＢＥ２４）−０．４
５ＶＰ（２５）ＶＢＥはトランジスタのベース・ェミッ
タ電圧を表わし、ＶＢＥ（２４）はトランジスタ２４の
ベース・ェミッ夕電圧を表わす。ＶＦはショットキ・ダ
イオードの電圧を表わし、ＶＦ（２５）はダイオード２
５の電圧を表わす。
係数０．４５は、トランジスタ２６及び２７の比、即ち
Ｒ（２６）／Ｒ（２６十２７）により与えられる。
Ｒ（２６）／Ｒ（２６十２７）により与えられる。
Ａの電圧Ｖ＾は、トランジスタ３２の電流がトランジス
タ３０及び３１を通って流れるので、Ｂで再生される。
ｉ番目のワード・ラインが選択されると、ダイオード３
５一ｉは導通し、このダイオードの電流は抵抗２９の電
流に比べて低く、それでトランジスター５−ｉの８の変
化により主に生じるダイオード３５−ｉの電流変化によ
っては、Ｂの電位は変わることはない。それゆえに、選
択されたワード・ラインＷＬｉの電位は絶対値では次の
値に等しい。
タ３０及び３１を通って流れるので、Ｂで再生される。
ｉ番目のワード・ラインが選択されると、ダイオード３
５一ｉは導通し、このダイオードの電流は抵抗２９の電
流に比べて低く、それでトランジスター５−ｉの８の変
化により主に生じるダイオード３５−ｉの電流変化によ
っては、Ｂの電位は変わることはない。それゆえに、選
択されたワード・ラインＷＬｉの電位は絶対値では次の
値に等しい。
Ｖ（ＷＬｉ選択）＝−Ｖ２十Ｖ８８（２４）−０．４５
ＶＦ（２５）十ＶＦ（３５２）−ＶＢＥ（１５−ｉ）土
−Ｖ２十０．５５ＶＰトランジスタ１６のベースに電圧
を供給する回路２１は、第２図に示されている回路２１
一ｉと似ている。
ＶＦ（２５）十ＶＦ（３５２）−ＶＢＥ（１５−ｉ）土
−Ｖ２十０．５５ＶＰトランジスタ１６のベースに電圧
を供給する回路２１は、第２図に示されている回路２１
一ｉと似ている。
この回路は、回路２０‘こ含まれる手段と類似の手段に
よって接続点Ｃにレベルを設定する。これらの手段は、
トランジスタ３７を含む。このェミッ外ま電圧一Ｖ２に
接続され、ベースは一方では抵抗３８を介して大地に接
続され、他方ではショツトキ・ダイオード３９を介して
コレクタに接続されている。トランジスタ３７のコレク
タ及びダイオード９の陰極に供通の地点は、直列に接続
された３つの抵抗４０，４１，４２を介して大地に接続
されている。抵抗４０及び４１は、陽極が抵抗４２及び
４１の共通の地点に接続され陰極がトランジスタ３７の
コレクタに接続されたショットキ・ダイオード４３を介
して閉じている。抵抗４０及び４１の共通の地点はＣで
示されている。この地点Ｃは４つのトランジスタ１６の
ベースに接続されている。接続点Ｃの電圧Ｖｃは、絶対
値では次の値に等しい。
よって接続点Ｃにレベルを設定する。これらの手段は、
トランジスタ３７を含む。このェミッ外ま電圧一Ｖ２に
接続され、ベースは一方では抵抗３８を介して大地に接
続され、他方ではショツトキ・ダイオード３９を介して
コレクタに接続されている。トランジスタ３７のコレク
タ及びダイオード９の陰極に供通の地点は、直列に接続
された３つの抵抗４０，４１，４２を介して大地に接続
されている。抵抗４０及び４１は、陽極が抵抗４２及び
４１の共通の地点に接続され陰極がトランジスタ３７の
コレクタに接続されたショットキ・ダイオード４３を介
して閉じている。抵抗４０及び４１の共通の地点はＣで
示されている。この地点Ｃは４つのトランジスタ１６の
ベースに接続されている。接続点Ｃの電圧Ｖｃは、絶対
値では次の値に等しい。
Ｖｃ＝−Ｖ２十ＶＢＥ（３７）−ＶＰ（３９）十０．４
５ＶＦ（４３）＝−Ｖ２十Ｖ８８（３７）−０．５５Ｖ
Ｆ結局、ｉ番目のワード・ラインの電位は、トランジス
タ１６−ｉがオンなので選択されない時には、次の値に
等しい。
５ＶＦ（４３）＝−Ｖ２十Ｖ８８（３７）−０．５５Ｖ
Ｆ結局、ｉ番目のワード・ラインの電位は、トランジス
タ１６−ｉがオンなので選択されない時には、次の値に
等しい。
Ｖ（ＷＬｉ非選択）＝−Ｖ２十ＶＢＥ（３７）−０．５
５ＶＦ−ＶＢ８（１６−ｉ）＝−Ｖ２一０．５５ＶＦ 選択されないワード・ラインと選択されたワード・ライ
ンとの電位差は、それゆえに正確な値である１．１０Ｖ
Ｆに等しい。
５ＶＦ−ＶＢ８（１６−ｉ）＝−Ｖ２一０．５５ＶＦ 選択されないワード・ラインと選択されたワード・ライ
ンとの電位差は、それゆえに正確な値である１．１０Ｖ
Ｆに等しい。
この電位差は、２つの分岐点の抵抗２６，２７及び４０
，４１の値を変えることにより、容易に調節できること
に注意すべきだ。
，４１の値を変えることにより、容易に調節できること
に注意すべきだ。
第ＩＡ図は、本発明による電源装置と共に集積化された
モノリシック・メモリのレイアウトを示している。 第ＩＢ図は、第ＩＡ図のレイアウトに含まれるセルの概
略的なダイヤグラムである。第２図は、選択されないワ
ード・ラインと選択されたラインとの電圧レベルを設定
することができる２つの回路を示す。ＦＩＧ・イＡ ＦＩＧ．２
モノリシック・メモリのレイアウトを示している。 第ＩＢ図は、第ＩＡ図のレイアウトに含まれるセルの概
略的なダイヤグラムである。第２図は、選択されないワ
ード・ラインと選択されたラインとの電圧レベルを設定
することができる２つの回路を示す。ＦＩＧ・イＡ ＦＩＧ．２
Claims (1)
- 【特許請求の範囲】 １ メモリ・セル・マトリツクスと、複数の出力を有す
るアドレス・デコーダとを備えたメモリ装置において、
前記メモリ・セル・マトリツクスと前記アドレス・デ
コーダとの間に、複数の電流スイツチ回路手段を、各電
流スイツチ回路手段が前記メモリ・セル・マトリツクス
の各ワード・ラインと前記アドレス・デコーダの各出力
との間に接続されるように設け、 前記各電流スイツチ
回路手段を、 エミツタが前記メモリ・セル・マトリツクスの対応す
るワード・ラインにベースが前記アドレス・デコーダの
対応する出力にそしてコレクタが高電圧発圧用の第１電
源に接続された第１トランジスタであつて、前記対応す
るワード・ラインの選択的に前記対応するワード・ライ
ンを前記第１電源に接続するものと、 エミツタが前記
対応するワード・ラインにベースが基準電源にそしてコ
レクタが低電圧発生用の第２電源に接続された第２トラ
ンジスタであつて、前記対応するワード・ラインの非選
択的に前記対応するワード・ラインを前記第２電源に接
続するものと、 で構成したことを特徴とする前記メモ
リ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR7834434A FR2443118A1 (fr) | 1978-11-30 | 1978-11-30 | Dispositif pour l'alimentation des memoires monolithiques |
| FR7834434 | 1978-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5577099A JPS5577099A (en) | 1980-06-10 |
| JPS6037555B2 true JPS6037555B2 (ja) | 1985-08-27 |
Family
ID=9215780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54147842A Expired JPS6037555B2 (ja) | 1978-11-30 | 1979-11-16 | メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4295210A (ja) |
| EP (1) | EP0011700B1 (ja) |
| JP (1) | JPS6037555B2 (ja) |
| DE (1) | DE2965749D1 (ja) |
| FR (1) | FR2443118A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2929384C2 (de) * | 1979-07-20 | 1981-07-30 | Ibm Deutschland Gmbh, 7000 Stuttgart | Nachladeschaltung für einen Halbleiterspeicher |
| DE3004565C2 (de) * | 1980-02-07 | 1984-06-14 | Siemens AG, 1000 Berlin und 8000 München | Integrierte digitale Halbleiterschaltung |
| JPS56143587A (en) * | 1980-03-26 | 1981-11-09 | Fujitsu Ltd | Static type memory circuit |
| EP0048782B1 (fr) * | 1980-09-26 | 1985-05-02 | International Business Machines Corporation | Circuit de décodage et de sélection pour une mémoire monolithique |
| US4422162A (en) * | 1980-10-01 | 1983-12-20 | Motorola, Inc. | Non-dissipative memory system |
| FR2522432A1 (fr) * | 1982-02-26 | 1983-09-02 | Radiotechnique Compelec | Procede pour obtenir la decharge rapide d'une rangee de matrice memoire, et circuit de decharge dynamique correspondant |
| DE3374638D1 (en) * | 1983-06-30 | 1987-12-23 | Ibm | Logic circuits for creating very dense logic networks |
| JPS6080195A (ja) * | 1983-10-07 | 1985-05-08 | Fujitsu Ltd | 半導体記憶装置 |
| US4627034A (en) * | 1984-11-09 | 1986-12-02 | Fairchild Camera And Instrument Corporation | Memory cell power scavenging apparatus and method |
| FR2580420B1 (fr) * | 1985-04-16 | 1991-05-31 | Radiotechnique Compelec | Decodeur a diodes notamment utilisable dans une memoire bipolaire |
| FR2580444B1 (fr) * | 1985-04-16 | 1987-06-05 | Radiotechnique Compelec | Etage de commutation du type darlington notamment pour un decodeur de lignes d'une memoire |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3423737A (en) * | 1965-06-21 | 1969-01-21 | Ibm | Nondestructive read transistor memory cell |
| US3541531A (en) * | 1967-02-07 | 1970-11-17 | Bell Telephone Labor Inc | Semiconductive memory array wherein operating power is supplied via information paths |
| US3537078A (en) * | 1968-07-11 | 1970-10-27 | Ibm | Memory cell with a non-linear collector load |
| US3621302A (en) * | 1969-01-15 | 1971-11-16 | Ibm | Monolithic-integrated semiconductor array having reduced power consumption |
| US3636377A (en) * | 1970-07-21 | 1972-01-18 | Semi Conductor Electronic Memo | Bipolar semiconductor random access memory |
| US3688280A (en) * | 1970-09-22 | 1972-08-29 | Ibm | Monolithic memory system with bi-level powering for reduced power consumption |
| US3725878A (en) * | 1970-10-30 | 1973-04-03 | Ibm | Memory cell circuit |
| US3732440A (en) * | 1971-12-23 | 1973-05-08 | Ibm | Address decoder latch |
| US3736574A (en) * | 1971-12-30 | 1973-05-29 | Ibm | Pseudo-hierarchy memory system |
| US4057789A (en) * | 1974-06-19 | 1977-11-08 | International Business Machines Corporation | Reference voltage source for memory cells |
| JPS5375828A (en) * | 1976-12-17 | 1978-07-05 | Hitachi Ltd | Semiconductor circuit |
| US4104734A (en) * | 1977-06-30 | 1978-08-01 | Fairchild Camera And Instrument Corporation | Low voltage data retention bias circuitry for volatile memories |
-
1978
- 1978-11-30 FR FR7834434A patent/FR2443118A1/fr not_active Withdrawn
-
1979
- 1979-09-04 US US06/071,826 patent/US4295210A/en not_active Expired - Lifetime
- 1979-10-12 DE DE7979103921T patent/DE2965749D1/de not_active Expired
- 1979-10-12 EP EP79103921A patent/EP0011700B1/fr not_active Expired
- 1979-11-16 JP JP54147842A patent/JPS6037555B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0011700B1 (fr) | 1983-06-22 |
| US4295210A (en) | 1981-10-13 |
| DE2965749D1 (en) | 1983-07-28 |
| EP0011700A1 (fr) | 1980-06-11 |
| FR2443118A1 (fr) | 1980-06-27 |
| JPS5577099A (en) | 1980-06-10 |
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