KR101950560B1 - 반도체 메모리 - Google Patents

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KR101950560B1
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Abstract

제1 메모리 셀들, 제2 메모리 셀들, 제1 도전성 라인 및 제2 도전성 라인을 포함하는 디바이스가 개시된다. 제1 도전성 라인은 제2 도전성 라인으로부터 전기적으로 연결해제되어 있다. 제1 도전성 라인은 복수의 제1 메모리 셀들을 위한 제1 전력 전압을 수신한다. 제2 도전성 라인은 복수의 제2 메모리 셀들을 위한, 제1 전력 전압으로부터 독립적인 제2 전력 전압을 수신한다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
본 출원은 2015년 12월 17일에 출원된 미국 가특허 출원 62/269,057에 대한 우선권을 청구하며, 이 가특허 출원 내용 전체는 참조로서 본 명세서 내에 병합된다.
본 출원은 반도체 메모리에 관한 것이다.
반도체 메모리 디바이스들은, 예컨대, 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM), 및 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)을 포함한다. 몇몇의 접근법들에서, SRAM 디바이스는 SRAM 어레이를 포함하며, SRAM 어레이는 메모리 셀들을 포함한다. 메모리 셀들은 일반적으로 비트 라인들 및 워드 라인들에 결합된 트랜지스터들을 포함한다. 비트 라인들 및 워드 라인들은 메모리 셀들로부터 데이터를 판독하고 메모리 셀들에 데이터를 기록하기 위해 이용된다.
몇몇의 실시예들에서, 복수의 제1 메모리 셀들, 복수의 제2 메모리 셀들, 제1 도전성 라인 및 제2 도전성 라인을 포함하는 디바이스가 개시된다. 제1 도전성 라인은 제2 도전성 라인으로부터 전기적으로 연결해제되어 있다. 제1 도전성 라인은 복수의 제1 메모리 셀들을 위한 제1 전력 전압을 수신하도록 구성된다. 제2 도전성 라인은 복수의 제2 메모리 셀들을 위한 제2 전력 전압을 수신하도록 구성되며, 제2 전력 전압은 제1 전력 전압으로부터 독립적이다.
복수의 메모리 셀들 및 헤더 회로를 포함하는 디바이스가 또한 개시된다. 헤더 회로는 복수의 메모리 셀들을 위한 제1 전력 전압을 제공하며, 기록 동작 동안, 복수의 메모리 셀들을 위한, 제1 전력 전압보다 작은 제2 전력 전압을 제공하도록 구성된다.
복수의 메모리 셀들을 위한 전력 전압을 제공하는 단계, 및 기록 동작 동안, 복수의 메모리 셀들을 위한, 상기 전력 전압보다 작은 제1 전압을 제공하는 단계를 포함하는 방법이 또한 개시된다.
비트 라인(BL 또는 BLB)과 연관된 트랜지스터들은 보다 신속하고 정확하게 동작할 수 있게 되고, 이에 따라, 예컨대, 기록 동작의 속도 및 안정성을 개선시킬 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 본 발명개시의 몇몇의 실시예들에 따른 정적 랜덤 액세스 메모리(SRAM) 디바이스의 개략도이다.
도 1b는 본 발명개시의 몇몇의 실시예들에 따른, 도 1a에서의 SRAM 디바이스의 하나의 메모리 셀의 회로도이다.
도 2a는 본 발명개시의 몇몇의 실시예들에 따른, 메모리 셀들과 연관된 회로들을 포함한, 도 1a에서의 SRAM 디바이스의 개략도이다.
도 2b는 본 발명개시의 다양한 실시예들에 따른, 메모리 셀들(110)과 연관된 회로들을 포함한, 도 1a에서의 SRAM 디바이스(100)의 개략도이다.
도 3은 본 발명개시의 몇몇의 실시예들에 따른, 도 2a에서의 SRAM 디바이스의 동작들을 나타내는 방법의 흐름도이다.
도 4는 본 발명개시의 몇몇의 실시예들에 따른, 도 2a에서의 SRAM 디바이스에서 인가된 신호들의 개략적인 타이밍도이다.
도 5는 본 발명개시의 다양한 실시예들에 따른, 메모리 셀들과 연관된 다양한 회로들을 포함한, 도 1a에서의 SRAM 디바이스의 개략도이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성들간의 관계를 설명하는 것은 아니다.
일반적으로, 본 명세서에서 이용되는 용어들은 본 업계에서와 이들 각각의 용어가 이용되는 특수한 환경에서 각자의 통상적인 의미들을 갖는다. 본 명세서에서 논의된 임의의 용어들의 예시들을 비롯하여, 본 명세서에서의 예시들의 이용은 단지 일례에 불과하며, 본 발명개시 또는 임의의 예시화된 용어의 범위와 의미를 어떠한 방식으로든지 제한시키지는 않는다. 마찬가지로, 본 발명개시는 본 명세서에서 주어진 다양한 실시예들로 제한되지 않는다.
본 명세서에서는 다양한 엘리먼트들을 기술하기 위해 "제1", "제2" 등의 용어들이 이용될 수 있지만, 이러한 엘리먼트들은 이러한 용어들에 의해 제한되어서는 안된다. 이러한 용어들은 하나의 엘리먼트를 다른 엘리먼트와 구별시키기 위해 이용된다. 예를 들어, 본 실시예들의 범위로부터 벗어나지 않고서, 제1 엘리먼트는 제2 엘리먼트로 칭해질 수 있으며, 마찬가지로, 제2 엘리먼트는 제1 엘리먼트로 칭해질 수 있다. 본 명세서에서 이용되는, "및/또는"의 용어는 나열된 연관 항목들 중의 하나 이상의 항목들의 모든 조합들과 임의의 조합들을 포함한다.
도 1a는 본 발명개시의 몇몇의 실시예들에 따른 정적 랜덤 액세스 메모리(SRAM) 디바이스(100)의 개략도이다. 도 1a에서 예시적으로 도시된 바와 같이, SRAM 디바이스(100)는 메모리 셀들(110)을 포함한다. 예시를 위해, 메모리 셀들(110)은 메모리 셀 어레이(105)에서 열(column)들과 행(row)들로 배열된다. 메모리 셀들(110)의 각각의 열은 비트 라인들(BL, BLB)의 쌍에 연결된다. 메모리 셀들(110)의 각각의 행은 대응하는 워드 라인들(WL)에 연결된다.
몇몇의 실시예들에서, 메모리 셀들(110)의 그룹은 전력 라인들(111, 112)을 포함한 전력 라인들 중 하나에 연결된다. 예시를 위해, 메모리 셀들(110)의 하나의 열은 전력 라인(111)에 연결되고, 메모리 셀들(110)의 다른 열은 전력 라인(112)에 연결되는 식으로 구성된다. 도 1a에서는 두 개의 열들의 메모리 셀들(110)과 전력 라인들(111, 112)이 예시되지만, 이들은 예시를 위해 주어진 것이다. 본 발명개시의 구상가능한 범위 내에서는 다양한 개수들의 열들의 메모리 셀들과 전력 라인들이 있다. 본 발명개시의 구상가능한 범위 내에서는 전력 라인들(111, 112)을 포함한 전력 라인들을 구현하기 위한 다양한 도전성 라인들이 또한 있다.
몇몇의 실시예들에서, 전력 라인들(111, 112)을 포함한 전력 라인들은 서로 전기적으로 연결해제되어 있다. 예시를 위해, 전력 라인(111)은 전력 라인(112)과 다른 전력 라인들(미도시됨)에 전기적으로 연결해제되고/연결해제되거나 이들로부터 독립되어 있으며, 전력 라인(112)은 다른 전력 라인들에 전기적으로 연결해제되고/연결해제되거나 이들로부터 독립되어 있는 식으로 구성된다.
예시를 위해, 전력 라인(111)은 전력 전압(VDD1)으로 인가되도록 구성되고, 전력 라인(112)은 전력 전압(VDD2)으로 인가되도록 구성되며, 전력 전압(VDD1)은 전력 전압(VDD2)과는 독립적이다. 몇몇의 실시예들에서 전력 전압들(VDD1, VDD2)은 동일하며, 이와 달리, 다양한 실시예들에서, 이들은 상이하다.
도 1b는 본 발명개시의 몇몇의 실시예들에 따른, 도 1a에서의 SRAM 디바이스(100)의 하나의 메모리 셀(110)의 회로도이다. 도 1b에서의 예시를 위해, 메모리 셀(110)은 두 개의 패스 게이트(pass-gate) 트랜지스터들(TN3, TN4), 두 개의 풀 업(pull-up) 트랜지스터들(TP1, TP2), 및 두 개의 풀 다운(pull-down) 트랜지스터들(TN1, TN2)을 포함한다.
패스 게이트 트랜지스터들(TN3, TN4)은 대응하는 워드 라인(WL)에 연결되며, 대응하는 비트 라인들(BL, BLB)에 각각 연결된다. 패스 게이트 트랜지스터들(TN3, TN4)은 대응하는 워드 라인(WL)에 의해 제어되며, 대응하는 비트 라인들(BL, BLB)에서 데이터를 각각 수신한다. 풀 업 트랜지스터들(TP1, TP2)은, 예컨대, 전력 전압(VDD1)을 수신하기 위해, 대응하는 전력 라인(예컨대, 전력 라인(111))에 연결되어 이 전력 라인과 동작한다.
풀 업 트랜지스터(TP1)와 풀 다운 트랜지스터(TN1)는 함께 인버터로서 동작하며, 풀 업 트랜지스터(TP2)와 풀 다운 트랜지스터(TN2)는 함께 다른 인버터로서 동작한다. 도 1b에서의 예시를 위해, 트랜지스터들(TP1, TN1)을 포함한 인버터, 및 트랜지스터들(TP2, TN2)을 포함한 인버터는 내부 노드들(LQ, LQB)에서 교차결합된다. 각각의 메모리 셀(110) 내의 풀 업 트랜지스터들(TP1, TP2)과 풀 다운 트랜지스터들(TN1, TN2)은 함께, 수신된 데이터를 저장하기 위한 데이터 래치(latch)로서 기능을 한다.
도 1b와 관련한 동작의 예시를 위해, 트랜지스터들(TP1, TP2, TN1, TN2)을 포함한 데이터 래치는 내부 노드(LQ)에서 로직 데이터를 저장할 수 있다. 내부 노드(LQ)의 전압 레벨은 메모리 셀(110) 내에 저장된 로직 데이터에 대응하는 로직 "1" 또는 로직 "0"을 나타낸다. 내부 노드(LQB)는 내부 노드(LQ)의 로직과 반대의 로직을 갖는다.
각각의 메모리 셀(110) 내의 트랜지스터들을 구현하기 위한 다양한 회로들 또는 디바이스들이 본 발명개시의 구상가능한 범위 내에 있다. 또한, 트랜지스터들의 액세스 및/또는 동작을 제어하기 위해 추가적인 회로들 또는 디바이스들이 메모리 셀들(110) 내에서 추가될 수 있다.
또한, 상술한 각각의 메모리 셀(110)의 트랜지스터들의 구성 또는 개수는 예시용으로 주어진 것일 뿐이다. 각각의 메모리 셀(110)의 트랜지스터들의 다양한 구성들 또는 개수들이 본 발명개시의 구상가능한 범위 내에 있다. 달리 말하면, 본 명세서에서의 메모리 셀(110)은 여러 변형들을 갖는다. 예를 들어, SRAM 구조들에서는 6-트랜지스터(6T), 8-트랜지스터(8T), 12-트랜지스터(12T) 및 14-트랜지스터(14T)가 통상적으로 이용된다. 본 업계의 당업자는 앞서 언급한 설명은 예시용으로 주어진 것일 뿐이라는 것을 알아챌 것이다.
도 1a에서 예시적으로 도시된 바와 같이, 몇몇의 실시예들에서, SRAM 디바이스(100)는 전력 회로(120)를 더 포함한다. 전력 회로(120)는 전력 라인들(111, 112)을 포함한 전력 라인들에 연결된다. 예시를 위해, 전력 회로(120)는 대응하는 메모리 셀들(110)을 위해, 전력 라인들(111, 112) 각각을 통해 전력 전압들(VDD1, VDD2)을 제공하도록 구성된다.
다양한 실시예들에서, 도 1a에서의 각각의 전력 라인들은 독립적인 전력 회로에 연결된다. 도 1a에서의 전력 라인들과 연관된 전력 회로(120)의 구성은 예시용으로 주어진 것일 뿐이다. 전력 라인들과 연관된 하나 이상의 전력 회로들의 다양한 구성들이 본 발명개시의 구상가능한 범위 내에 있다.
대안적인 실시예들에서, SRAM 디바이스(100)는 상술한 전력 회로를 포함하지 않는다. 도 1a에서의 각각의 전력 라인들은 상술한 전력 회로를 통하지 않고서 전력 공급부에 연결된다.
몇몇의 접근법들에서, 메모리 셀들의 열들과 연관된 전력 라인들은 행 방향으로 형성된 금속 라인들에 의해 함께 연결되어, 전력 메쉬를 형성한다. 이러한 전력 메쉬로, 메모리 셀들 내의 트랜지스터들은 강력한 전력 전압들로 동작한다. 강력한 전력 전압들은 메모리 셀들 내에서 강력한 전력 전압들을 수신하는 트랜지스터들에 연결된 내부 노드들(예컨대, 도 1b에서 도시된 노드들(LQ, LQB))에 영향을 미친다. 이에 따라, 기록 동작 동안, 내부 노드들은, 강력한 전력 전압들로 인해, 예컨대, 대응하는 비트 라인들에서의 데이터에 기초하여, 미리 정해진 전압 레벨들을 갖도록 풀링(pull)될 수 없다. 그 결과로서, 메모리 셀들의 기록 동작은 잘 수행될 수가 없다.
앞서 언급한 접근법들과 비교하여, 본 발명개시에서의 메모리 셀들(110)과 연관된 전력 라인들은 서로 전기적으로 독립적이고 서로 전기적으로 연결해제되어 있다. 도 1a에서의 예시를 위해, 메모리 셀들(110)의 열들과 연관된, 전력 라인들(111, 112)을 포함한 전력 라인들은 행 방향으로 형성된 금속 라인들에 의해 함께 연결되지 않는다. 이에 따라, 본 발명개시의 SRAM 디바이스(100) 내에서는 전력 메쉬가 형성되지 않는다. 그 결과로서, 본 발명개시의 메모리 셀들(110)의 기록 동작들은 다른 접근법들에서 이용된 전력 메쉬에 영향을 받지 않고서 수행될 수 있다.
도 2a는 본 발명개시의 몇몇의 실시예들에 따른, 메모리 셀들(110)과 연관된 회로들을 포함한, 도 1a에서의 SRAM 디바이스(100)의 개략도이다. 단순화를 위해, 전력 라인(111) 이외의 다른 전력 라인들과 연관된 회로들은 도 2a에서는 도시되지 않는다. 다른 열들의 메모리 셀들 및 다른 전력 라인들과 연관된 대응하는 회로들이 본 발명개시의 구상가능한 범위 내에 있다.
몇몇의 실시예들에서, 도 2a에서의 SRAM 디바이스(100)는 헤더(header) 회로(210)를 더 포함한다. 헤더 회로(210)는 전력 라인(111)에 연결된다. 헤더 회로(210)는 메모리 셀들(110)을 위해, 전력 라인(111)을 통해 전력 전압(VDD1)을 선택적으로 제공하도록 구성된다. 예시를 위해, 메모리 셀들(110)이 기록 동작에 있지 않을 때, 헤더 회로(210)는 활성화되어 메모리 셀들(110)을 위한 전력 전압(VDD1)으로서 공급 전압(PVDD)을 제공한다. 몇몇의 실시예들에서, 아래에서 설명되는 바와 같이 VDD1은 PVDD보다 작다. 메모리 셀들(110)의 기록 동작 동안, 헤더 회로(210)는 비활성화되고 이에 따라 메모리 셀들(110)을 위해 어떠한 전압도 제공하지 않거나, 또는 제로 전압을 제공한다.
헤더 회로(210)의 상기 구성은 예시용으로 주어진 것이다. 헤더 회로(210)의 다양한 구성들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 다양한 실시예들에서, 메모리 셀들(110)의 기록 동작 동안, 헤더 회로(210)는 공급 전압(PVDD)과 전력 전압(VDD1)보다 작은 (도 2b에서 도시된) 다른 전력 전압(VDD1')을 제공하도록 구성된다.
몇몇의 실시예들에서, 헤더 회로(210)는 제어 신호(CS)에 의해 제어된다. 예시를 위해, 헤더 회로(210)는 제어 신호(CS)에 의해 비활성화되고, 이에 따라, 헤더 회로(210)는 메모리 셀들(110)을 위해 어떠한 전압도 제공하지 않는다. 도 2a에서의 메모리 셀들(110)과 연관된 헤더 회로(210)의 상세한 동작들을 도 3과 도 4를 참조하여 설명할 것이다.
몇몇의 실시예들에서, 제어 신호(CS)가 독립적인 제어 회로(미도시됨)에 의해 생성된다. 이와 달리, 몇몇의 다른 실시예들에서, 도 5를 참조하여 예시될 바와 같이, 제어 신호(CS)는 비트 라인들(BL, BLB) 상의 데이터 신호들에 응답하여 생성된다.
도 2a를 참조한 다양한 실시예들에서, 헤더 회로(210)는 전력 라인(111)과 공급 전압(PVDD)을 전기적으로 연결시키거나 또는 연결해제시키도록 구성된다. 예시를 위해, 기록 동작 동안, 헤더 회로(210)는 제어 신호(CS)에 응답하여 공급 전압(PVDD)으로부터 전력 라인(111)을 전기적으로 연결해제시키도록 구성된다. 전력 라인(111)이 공급 전압(PVDD)으로부터 전기적으로 연결해제되면, 헤더 회로(210)는 메모리 셀들(110)을 위해 어떠한 전압도 전력 라인(111)을 통해 제공하지 않는다. 한편, 헤더 회로(210)가 전력 라인(111)을 공급 전압(PVDD)과 전기적으로 연결시키면, 메모리 셀들(110)을 위한 전력 전압(VDD1)으로서 공급 전압(PVDD)이 헤더 회로(210)를 통해 제공된다.
도 2a에서의 메모리 셀들(110)은 단일 헤더 회로(210)에 연결된 메모리 셀들의 단일 열로서 예시되지만, 도 2a는 예시용으로 주어진 것이라는 것을 이해해야 한다. 몇몇의 실시예들에서, 도 2a에서의 헤더 회로(210)와 동일한 방식으로 기능을 하는 추가적인 헤더 회로들이 이용되고, 도 1a에서의 전력 라인들(111, 112)을 포함한 전력 라인들에 연결된다. 이와 달리, 다양한 실시예들에서, 도 1a에서의 전력 라인들(111, 112)을 포함한 전력 라인들은 도 2a에서의 단일 헤더 회로(210)에 연결된다.
도 2a에서의 예시를 위해, 몇몇의 실시예들에서, 헤더 회로(210)는, 예컨대, PMOS 트랜지스터로 구현된 스위치(M1)를 포함한다. 스위치(M1)는 공급 전압(PVDD)과 전력 라인(111) 사이에 연결된다. 동작의 예시를 위해, 스위치(M1)가 제어 신호(CS)에 의해 턴 온되면, 전력 전압(VDD1)이 공급 전압(PVDD)에 따라 스위치(M1)를 통해 생성된다. 이에 따라, 전력 라인(111)에는 생성된 전력 전압(VDD1)이 인가된다. 기록 동작 동안, 스위치(M1)가 제어 신호(CS)에 의해 턴 오프되고, 이에 따라, 스위치(M1)는 전력 라인(111)을 공급 전압(PVDD)으로부터 전기적으로 연결해제시킨다. 스위치(M1)가 전력 라인(111)을 공급 전압(PVDD)으로부터 전기적으로 연결해제시켰으므로, 스위치(M1)와 전력 라인(111)을 통해 메모리 셀들(110)에는 어떠한 전압도 제공되지 않는다.
도 2b는 본 발명개시의 다양한 실시예들에 따른, 메모리 셀들(110)과 연관된 회로들을 포함한, 도 1a에서의 SRAM 디바이스(100)의 개략도이다. 도 2a의 실시예들과 관련하여, 이해의 용이를 위해, 도 2b에서의 동일한 엘리먼트들에는 동일한 참조번호들이 지정된다.
도 2a에서 예시된 실시예들과 비교하여, 다양한 실시예들에서, 도 2b에서의 헤더 회로(212)는, 예컨대, PMOS 트랜지스터로 구현된 스위치(M2)를 더 포함한다. 스위치(M2)는 공급 전압(PVDD)과 전력 라인(111) 사이에 다이오드 연결된다. 도 2b에서의 예시를 위해, 스위치(M2)의 하나의 단자(예컨대, 소스)는 공급 전압(PVDD)에 연결되고, 스위치(M2)의 다른 단자(예컨대, 드레인)와 제어 단자(예컨대, 게이트)는 함께 전력 라인(111)과 스위치(M1)의 하나의 단자(예컨대, 드레인)에 연결된다.
동작의 예시를 위해, 스위치(M1)가 턴 온되면, 상술한 바와 같이, 공급 전압(PVDD)이 스위치(M1)를 통해 스위치(M1)의 드레인에 제공된다. 더 나아가, 도 2b에서 도시된 바와 같이, 스위치(M1)의 드레인은, 스위치(M2)의 제어 단자로서 역할을 하는, 스위치(M2)의 게이트 및 드레인에 결합되어 있다. 스위치(M2)의 제어 단자는 스위치(M1)가 턴 온된 것과 함께, 공급 전압(PVDD)을 수신하기 때문에, 스위치(M2)는 턴 오프된다. 한편, 기록 동작 동안, 스위치(M1)는 턴 오프되고, 이에 따라, 상술한 바와 같이, 전력 라인(111)에는 어떠한 공급 전압(PVDD)도 스위치(M1)를 통해 제공되지 않는다. 스위치(M1)를 통해 전력 라인(111)에 제공되는 전압이 없으므로, 이와 동시에 스위치(M2)의 제어 단자는 어떠한 생성된 전압도 수신하지 않는다. 하지만, 스위치(M2)가 다이오드로서 동작적으로 기능할 때 까지, 스위치(M2)는 교호적으로 턴 온 및 턴 오프된다. 이러한 조건에서, 스위치(M2)는 전력 라인(111)에서 보존 전력 전압(VDD1')을 제공한다. 몇몇의 실시예들에서, 전력 라인(111)에서의 보존 전력 전압(VDD1')은 공급 전압(PVDD)보다 작으며, 이 보존 전력 전압(VDD1')은 공급 전압(PVDD) 빼기(minus) 스위치(M2)를 통해 강하된 전압과 동일한 전압이다. 다양한 실시예들에서, 보존 전력 전압(VDD1')은 또한 도 2a에서의 전력 전압(VDD1)보다 작다. 스위치(M2)는 다이오드로서 기능을 하고 전력 라인(111)에서 보존 전력 전압(VDD1')을 제공하므로, 스위치(M1)가 턴 오프될 때, 전력 라인(111)에서의 커다란 급격한 전력 전압 강하가 방지될 수 있다.
도 2a와 도 2b에서의 헤더 회로들(210, 212)의 상기 구성들 및 동작들 각각은 예시용으로 주어진 것이다. 헤더 회로들(210, 212)의 다양한 구성들 및 동작들이 본 발명개시의 구상가능한 범위 내에 있다.
몇몇의 실시예들에서 전력 회로(120)는 전력 관리 회로이다. 이러한 실시예들에서, 전력 회로(120)는 다양한 전력 전압들을 제공하고/제공하거나 다양한 상태들에서 동작하도록 구성된다. 몇몇의 실시예들에서, 전력 회로(120)는 기록 동작 동안, 상술한 전력 전압(VDD1)을 포함하여 다양한 전력 전압들을 제공한다. 몇몇의 다른 실시예들에서, 전력 회로(120)는 기록 동작 동안 어떠한 전력 전압들도 제공하지 않는다.
도 2a에서의 예시를 위해, 몇몇의 실시예들에서, 전력 회로(120)는 PMOS 트랜지스터들(Q1, Q2)를 포함한다. 트랜지스터(Q1)는 공급 전압(PVDD)과 전력 라인(111) 사이에 연결되며, 제어 신호(SD)에 의해 제어된다. 트랜지스터(Q2)는 공급 전압(PVDD)과 전력 라인(111) 사이에 연결되며, 제어 신호(DRV)에 의해 제어된다.
동작시, 전력 회로(120)가 정상 상태에 있을 때, 트랜지스터들(Q1, Q2)은 각각 제어 신호들(SD, DRV)에 의해 턴 온된다. 이에 따라, 전력 회로(120)는, 메모리 셀들(110)을 위해, 트랜지스터들(Q1, Q2)을 거쳐 공급 전압(PVDD)으로부터 운반된 전력 전압(VDD1)을 제공한다. 전력 회로(120)가 유지 상태에 있을 때, 트랜지스터(Q1)는 제어 신호들(SD)에 의해 턴 오프되고, 트랜지스터(Q1)는 전력 전압(VDD1)의 레벨을 갖는 제어 신호(DRV)를 수신한다. 전력 회로(120)가 셧 다운(shut down) 상태에 있을 때, 트랜지스터들(Q1, Q2)은 각각, 제어 신호들(SD, DRV)에 의해 턴 오프된다.
도 2a와 도 2b에서의 전력 회로(120)의 상기 구성들 및 동작들은 예시용으로 주어진 것이다. 전력 회로(120)의 다양한 구성들 및 동작들이 본 발명개시의 구상가능한 범위 내에 있다.
도 3은 본 발명개시의 몇몇의 실시예들에 따른, 도 2a에서의 SRAM 디바이스(100)의 동작들을 나타내는 방법(300)의 흐름도이다. 도 4는 본 발명개시의 몇몇의 실시예들에 따른, 도 2a에서의 SRAM 디바이스(100)에 인가된 신호들의 타이밍도이다. 예시를 위해, 도 4에서의 "WLS"는 도 2a에서의 워드 라인(WL)을 통해 전달된 기록 신호를 나타내며, 도 4에서의 "BLS/BLBS"는 각각, 도 2a에서의 비트 라인들(BL, BLB)을 통해 전달된 데이터 신호들을 나타낸다. 또한, 도 4에서의 "H"는 로직 하이 레벨을 나타내며, 도 4에서의 "L"은 로직 로우 레벨을 나타낸다.
도 2a에서의 SRAM 디바이스(100)의 동작들을 도 4를 참조하여 도 3에서의 방법(300)에 의해 설명한다. 단순화를 위해, 아래의 동작들을, 예컨대, 도 2a에서 "WL"로서 라벨표시된 워드 라인에 연결된 메모리 셀(110)을 참조하여 설명한다. 다른 메모리 셀들(110)과 연관된 동작들은 유사하며, 이것들은 본 발명개시의 구상가능한 범위 내에 있다.
동작(302)에서, 트랜지스터들(Q1, Q2, M1)은 턴 온된다. 이에 따라, 공급 전압(PVDD)으로부터 트랜지스터들(Q1, Q2)을 거쳐 전달되고, 공급 전압(PVDD)으로부터 트랜지스터(M1)를 거쳐 전달된 전력 전압(VDD1)이 메모리 셀(110)을 위해 전력 라인(111)을 통해 제공된다. 메모리 셀(110)은, 전력 전압(VDD1)을 갖기 때문에, 기록 및/또는 판독 동작을 수행할 준비가 된다.
동작(304)에서, 기록 동작이 수행될 때, 기록 신호(WLS)가 워드 라인(WL)에 어써팅(assert)된다. 도 4에서의 예시를 위해, 기록 신호(WLS)가 "L" 상태에서 "H" 상태로 천이된다.
동작(306)에서, 어써팅된 기록 신호(WLS)에 기초하여, 데이터 신호들(BLS, BLBS)이 각각 비트 라인들(BL, BLB)을 거쳐 메모리 셀(110) 내로 기록된다. 도 4에서의 예시를 위해, 비트 라인(BL)에서의 데이터 신호(BLS)는 "H" 상태에 있고, 비트 라인(BLB)에서의 데이터 신호(BLBS)는 "H" 상태에서 "L" 상태로 천이한다. 이러한 조건에서, 선택되지 않은 메모리 셀들(110)에 대응하는 다른 워드 라인들에는 로직 로우 신호가 인가되며, 선택되지 않은 메모리 셀들(110)은 각자의 값들을 유지한다.
동작(308)에서, 기록 동작 동안 제어 신호(CS)가 어써팅된다. 도 4에서의 예시를 위해, "H" 상태에서 "L" 상태로의 데이터 신호(BLBS)의 천이에 기초하여, 제어 신호(CS)는 "L" 상태에서 "H" 상태로 천이한다.
동작(310)에서, 트랜지스터(M1)는 제어 신호(CS)에 의해 턴 오프된다. 달리 말하면, 도 2a에서의 헤더 회로(210)는 비활성화된다. 이에 따라, 전력 라인(111)은 턴 오프된 트랜지스터(M1)를 통해 공급 전압(PVDD)으로부터 전기적으로 연결해제된다. 그 결과로서, 도 2a에서 WL로 라벨표시된 워드 라인에 연결된 메모리 셀(110)은 트랜지스터(M1)로부터 전력 전압(VDD1)을 수신하는 것을 중단한다. 다른 방법으로 설명하면, 예시를 위해, 기록 동작 동안, 도 1b에서 예시된 메모리 셀(110) 내의 풀 업 트랜지스터들(TP1, TP2)은 도 2a에서의 트랜지스터(M1)로부터 전력 전압(VDD1)을 수신하는 것을 중단한다. 이에 따라, 트랜지스터(M1)로부터의 전력 전압(VDD1)은 풀 업 트랜지스터들(TP1, TP2)에 연결된 내부 노드(LQ, LQB)에 영향을 미치지 않을 것이다.
또한, 예컨대 도 2a에서 WL로 라벨표시된 워드 라인과 비트 라인(BL)의 후단부(RE)와 연관된 메모리 셀(110)은, 전력 라인(111) 상의 저항에 따른 진성 전압 강하를 갖는, 전력 회로(120)로부터의, 전력 전압(VDD1)으로 동작한다. 전력 라인(111) 상에서의 진성 전압 강하로 인해, 전력 라인(111) 상의 전력 전압(VDD1)은 방향(252)으로 점진적으로 감소한다. 이에 따라, 전력 전압(VDD1)은 메모리 셀들(110) 상에서, 방향(252)으로 점진적으로 감소하는 효과를 갖는다. 메모리 셀들(110) 상의 감소 효과로 인해, 도 1b에서 예시된 풀 업 트랜지스터들(TP1, TP2) 및, 예컨대 워드 라인(WL)과 비트 라인(BL)의 후단부(RE)와 연관된 메모리 셀(110) 내에서의, 연관된 내부 노드들(LQ, LQB)은 전력 전압(VDD1)의 강력한 효과 없이 잘 동작할 수 있다. 이에 따라, 내부 노드들(LQ, LQB)은 기록 동작 동안 미리 정해진 전압 레벨들을 갖도록 풀링될 수 있다. 그 결과로서, 메모리 셀(110)의 기록 동작은 잘 수행된다.
한편, 다른 접근법들에서, 비트 라인 상의 저항에 따라 생성된 IR 강하(즉, 전압 강하)로 인해 비트 라인에서의 데이터 신호는 악화될 수 있다. 도 2a에서의 예시를 위해, 비트 라인(BL) 상의 저항에 따라 생성된 IR 강하로 인해 비트 라인(BL)에서의 데이터 신호는 방향(252)으로 악화될 수 있다. 방향(252)은, 예컨대 데이터 신호가 비트 라인(BL)의 전단부(FE)로부터 후단부(RE)로 전달되는 것을 나타낸다. 이러한 접근법들에서, 비트 라인(BL) 상의 데이터 신호에 대응하는 전압은, 예컨대, 도 2a에서의 방향(252)으로 점진적으로 감소한다. 또한, 관련된 접근법들에서는, 상술한 헤더 회로가 없다. 이에 따라, 관련된 접근법들에서 메모리 셀들(110)은 전력 전압(VDD1)에 의해 계속해서 영향을 받는다. 그 결과로서, 관련된 접근법들에서는, 예컨대, 비트 라인(BL)의 후단부(RE)와 연관된 메모리 셀(110)이 감소하는 전압 및 계속되는 전력 전압을 갖는 데이터 신호로 비신뢰적인 기록 동작을 수행한다.
앞서 언급한 접근법들과 비교하여, 본 발명개시의 SRAM 디바이스(100)에는 헤더 회로(210)가 배열되고, 이 헤더 회로(210)는 기록 동작 동안에 비활성화된다. 도 2a에서의 예시를 위해, 기록 동작 동안, 트랜지스터(M1)는 제어 신호(CS)에 의해 턴 오프되어, 메모리 셀들(110)을 공급 전압(PVDD)으로부터 전기적으로 연결해제시킨다. 이에 따라, 메모리 셀들(110)은, 상술한 바와 같이, 기록 동작 동안, 공급 전압(PVDD)으로부터 생성된 전력 전압(VDD1)을 수신하지 않는다. 전력 전압(VDD1)에 의해 영향을 받지 않으므로, 예컨대 도 2a에서 WL로 라벨표시된 워드 라인과 비트 라인(BL)의 후단부(RE)와 연관된 메모리 셀(110)은, 메모리 셀(110)이 비트 라인(BL 및/또는 BLB)을 통해, 감소하는 전압을 갖는 데이터 신호를 수신하는 동안에, 신뢰적인 기록 동작을 수행할 수 있다. 달리 말하면, 예시를 위해, 도 2a에서의 비트 라인(BL)의 후단부(RE)와 연관된 메모리 셀(110)은 감소하는 전압을 갖는 데이터 신호를 수신하는 경우, 메모리 셀(110)의 기록 동작은, 상술한 바와 같이, 예시를 위해, 메모리 셀(110)을 공급 전압(PVDD)으로부터 전기적으로 연결해제시킴으로써, 또는 이와 달리, 메모리 셀(110)을 위해, 앞서 언급한 전력 전압(VDD1)보다 작은 보존 전력 전압(VDD1') 또는 제로 전압을 제공함으로써, 보상된다.
그 후, 기록 동작이 종료되고나서, 동작(312)이 수행된다. 동작(312)에서, 워드 라인(WL) 상의 기록 신호(WLS)가 어써팅해제된다. 도 4에서의 예시를 위해, 기록 신호(WLS)가 "H" 상태에서 "L" 상태로 천이되며, 이러한 천이는 도 4에서 참조번호 420으로서 라벨표시된다.
동작(314)에서, 어써팅해제된 기록 신호(WLS)에 기초하여, 데이터 신호들(BLS, BLBS)은 메모리 셀(110) 내로 기록되는 것이 중단된다. 이러한 조건에서, 도 4에서의 예시를 위해, 비트 라인(BL)에서의 데이터 신호(BLS)는 여전히 "H" 상태에 있고, 비트 라인(BLB)에서의 데이터 신호(BLBS)는 "L" 상태에서 "H" 상태로 천이한다.
동작(316)에서, 제어 신호(CS)가 어써팅해제된다. 도 4에서의 예시를 위해, "L" 상태에서 "H" 상태로의 데이터 신호(BLBS)의 천이에 기초하여, 제어 신호(CS)는 "H" 상태에서 "L" 상태로 천이한다. 이에 따라, 트랜지스터(M1)는 어써팅해제된 제어 신호(CS)에 응답하여 다시 턴 온된다.
몇몇의 실시예들에서, 메모리 셀들(110)의 기록 동작이 종료된 후, 제어 신호(CS)는 어써팅해제된다. 다른 방식으로 설명하면, 도 4에서의 예시를 위해, 워드 라인(WL) 상의 기록 신호(WLS)가 어써팅해제된 후, 제어 신호(CS)는 잠시동안 여전히 "H" 상태로 유지된다. 기록 신호(WLS)가 "L" 상태로 유지될 때, 제어 신호(CS)는 "H" 상태에서 "L" 상태로 천이되어, 메모리 셀들(110)의 기록 동작이 신뢰적이 되도록 보장한다.
위 설명들은 예시적인 동작들을 포함하지만, 이러한 동작들은 반드시 도시된 순서로 수행되어야 하는 것은 아니다. 본 발명개시의 다양한 실시예들의 범위와 사상에 따라, 동작들은 적절하게 추가되고, 대체되고, 순서가 변경되거나, 및/또는 삭제될 수 있다.
또한, 상술한 SRAM 디바이스(100)의 동작들은 예시용으로 주어진 것이다. SRAM 디바이스(100)의 다양한 동작들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 다양한 실시예들에서, 도 2a에서의 헤더 회로(210) 및 도 2b에서의 헤더 회로(212)가 또한 본 발명개시에서의 메모리 셀들(110)의 판독 동작에서 적용가능하다.
도 5는 본 발명개시의 대안적인 실시예들에 따른, 메모리 셀들(110)과 연관된 다양한 회로들을 포함한, 도 1a에서의 SRAM 디바이스(100)의 개략도이다. 도 2a의 실시예들과 관련하여, 이해의 용이를 위해, 도 5에서의 동일한 엘리먼트들에는 동일한 참조번호들이 지정된다.
몇몇의 실시예들에서, 도 2a에서와 비교하여, 도 5에서의 SRAM 디바이스(100)는 제어 회로(220)를 더 포함한다. 제어 회로(220)는 비트 라인들(BL, BLB) 및 헤더 회로(210)에 연결된다. 제어 회로(220)는, 비트 라인들(BL, BLB)에서 어써팅되고 메모리 셀들(110)에 의해 수신된 데이터 신호들에 기초하여, 제어 신호(CS)를 출력하도록 구성된다.
몇몇의 실시예들에서, 제어 회로(220)는 NAND 게이트(222)를 포함한다. NAND 게이트(222)의 두 개의 입력들은 비트 라인들(BL, BLB)에 연결되고, NAND 게이트(222)의 출력은 스위치(M1)의 제어 단자에 연결된다. NAND 게이트(222)는, 비트 라인들(BL, BLB)에서 어써팅된 상보적 데이터 신호들을 수신하고, 기록 동작 동안 제어 신호(CS)를 생성하도록 구성된다.
도 4와 도 5를 참조한 예시를 위해, NAND 게이트(222)는 데이터 신호들(BLS, BLBS)의 NAND 동작을 수행한다. 기록 동작 동안, 데이터 신호(BLS)는 "H" 상태에 있고, 데이터 신호(BLBS)는 "L" 상태에 있으며, 이에 따라, NAND 게이트(222)는 "H" 상태에 있는 제어 신호(CS)를 생성한다. 이에 따라, 스위치(M1)는 기록 동작 동안 제어 신호(CS)에 의해 턴 오프된다. 비트 라인들(BL, BLB)에서 데이터 신호들(BLS, BLBS)을 각각 검출하기 위해 NAND 게이트(222)를 이용함으로써, 도 5의 SRAM 디바이스(100)에서의 헤더 회로(210)(또는 스위치(M1))는 SRAM 디바이스(100) 자체에 의해 제어될 수 있다. 달리 말하면, 비트 라인들(BL, BLB) 각각에서의 데이터 신호들(BLS, BLBS)은, 헤더 회로(210)(또는 스위치(M1))의 제어를 위해 추적가능하다. 이러한 실시예들에서는 헤더 회로(210)(또는 스위치(M1))를 위한 외부 타이밍 제어 신호 및/또는 외부 제어 메커니즘이 필요하지 않다.
도 5에서의 제어 회로(220)의 구성은 예시용으로 주어진 것이다. 비트 라인들(BL, BLB)에서의 데이터 신호들에 기초하여 제어 신호(CS)를 생성하기 위한 제어 회로(220)의 다양한 구성들이 본 발명개시의 구상가능한 범위 내에 있다. 달리 말하면, 비트 라인들(BL, BLB)에서의 데이터 신호들에 기초하여 제어 신호(CS)를 생성하기 위한 제어 회로(220)를 구현하기 위해 설계된, 다양한 디지털 회로들, 아날로그 회로들, 또는 이들의 조합이 본 발명개시의 구상가능한 범위 내에 있다.
또한, 비트 라인들(BL, BLB)에서의 데이터 신호들을 이용하지 않고서, 제어 신호(CS)를 생성하기 위한 제어 회로(220)의 다양한 구성들이 또한 본 발명개시의 구상가능한 범위 내에 있다.
도 5에서 예시적으로 도시된 바와 같이, 다양한 실시예들에서, SRAM 디바이스(100)는 기록 회로(510)를 더 포함한다. 기록 회로(510)는 비트 라인들(BL, BLB)에 연결된다. 기록 회로(510)에 의한, 메모리 셀들(110)의 기록 동작 동안, 기록될 로직 값을 나타내는 데이터 신호가 비트 라인(BL)에서 제공되며, 동일한 로직 값의 상보형을 나타내는 데이터 신호가 비트 라인(BLB)에서 제공된다.
추가적인 실시예들에서, 도 5에서의 SRAM 디바이스(100)는 네거티브 전압 생성 회로(520)를 더 포함하며, 네거티브 전압 생성 회로(520)는 기록 회로(510)와 함께 동작한다. 예시를 위해, 기록 회로(510)가 비트 라인들(BL, BLB)에서 상보형 데이터 신호들을 제공할 때, 네거티브 전압 생성 회로(520)는 비트 라인(BL 또는 BLB)을 위한 네거티브 전압들을 제공한다. 네거티브 전압들로 인해, 비트 라인들(BL, BLB)에서의 데이터 신호들의 전압 레벨들은, 예컨대 "L" 상태의 레벨보다 낮은, 네거티브 전압 레벨로 풀링 다운된다. 메모리 셀들(110) 각각은 고속 천이로 풀링 다운되는 데이터 신호들을 수신한다. 이에 따라, 메모리 셀들(110) 각각에서, 비트 라인(BL 또는 BLB)과 연관된 트랜지스터들은, 비트 라인(BL 또는 BLB)을 위한 네거티브 전압들이 없는 접근법들과 비교하여, 네거티브 전압들을 갖는 데이터 신호들의 고속 천이에 기초하여, 보다 신속하고 정확하게 동작할 수 있게 되고, 이에 따라, 예컨대, 기록 동작의 속도 및 안정성을 개선시킬 수 있다.
이에 대응하여, 네거티브 전압 강하가 네거티브 전압 생성 회로(520)를 이용함으로써 비트 라인(BL 또는 BLB) 상에서 생성될 때, 비트 라인(BL 또는 BLB) 상에서의 네거티브 전압 강하가 또한, 상술한 바와 같이, 예시를 위한 NAND 게이트(222)에 의해 추적가능할 수 있다.
도 5와 관련하여 예시된 상기 실시예들은 예시용으로 주어진 것이다. 도 5와 관련하여 예시된 실시예들의 다양한 구성들이 본 발명개시의 구상가능한 범위 내에 있다. 예를 들어, 다양한 실시예들에서, 도 5에서의 헤더 회로(210)는 도 2b에서 예시된 헤더 회로(212)로 대체된다.
몇몇의 실시예들에서, 상술한 스위치들(M1, M2, Q1, Q2) 중 적어도 하나는 적어도 하나의 금속 산화물 반도체(MOS) 트랜지스터, 적어도 하나의 바이폴라 접합 트랜지스터(BJT) 등, 또는 이들의 조합으로 구현된다. 본 명세서에서 스위치들을 구현하기 위한 디바이스들은 예시용으로 주어진 것이다. 본 명세서에서 스위치들을 구현하기 위한 다양한 디바이스들이 본 발명개시의 구상가능한 범위 내에 있다.
또한, 추가적인 실시예들에서, 상술한 스위치들(M1, M2, Q1, Q2) 중 적어도 하나를 구현하기 위해 적어도 하나의 MOS 트랜지스터를 이용함으로써, 적어도 하나의 MOS 트랜지스터 각각은 적층된 MOS 트랜지스터들 또는 케스케이드(cascaded) MOS 트랜지스터들로 구현된다. 다양한 실시예들에서, 적어도 하나의 MOS 트랜지스터 각각은 하나 이상의 제어 신호들에 의해 제어된다.
본 명세서에서, 용어 "결합되다"는 또한 용어 "전기적으로 결합되다"로 칭해질 수 있으며, 용어 "연결되다"는 용어 "전기적으로 연결되다"로 칭해질 수 있다. "결합되다"와 "연결되다"는 또한 두 개 이상의 엘리먼트들이 서로 협동하거나 상호작용하는 것을 나타내기 위해 이용될 수 있다.
실시예들
실시예 1. 디바이스에 있어서,
복수의 제1 메모리 셀들 및 복수의 제2 메모리 셀들; 및
제1 도전성 라인 및 제2 도전성 라인을 포함하고,
상기 제1 도전성 라인은 상기 제2 도전성 라인으로부터 전기적으로 연결해제되어 있고,
상기 제1 도전성 라인은 상기 복수의 제1 메모리 셀들을 위한 제1 전력 전압을 수신하도록 구성되며,
상기 제2 도전성 라인은 상기 복수의 제2 메모리 셀들을 위한, 상기 제1 전력 전압으로부터 독립적인 제2 전력 전압을 수신하도록 구성된 것인 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 전력 전압을 제공하도록 구성되며, 기록 동작 동안에는, 상기 제1 도전성 라인을 통해, 상기 복수의 제1 메모리 셀들을 위한, 상기 제1 전력 전압보다 작은 전압을 제공하도록 구성된 헤더 회로를 더 포함하는 디바이스.
실시예 3. 실시예 1에 있어서,
기록 동작 동안, 상기 제1 도전성 라인을 공급 전압으로부터 전기적으로 연결해제시키도록 구성된 헤더 회로를 더 포함하는 디바이스.
실시예 4. 실시예 3에 있어서,
상기 복수의 제1 메모리 셀들에 의해 수신된 데이터 신호들에 기초하여, 상기 헤더 회로가 상기 제1 도전성 라인을 상기 공급 전압으로부터 전기적으로 연결해제시키게끔 상기 헤더 회로를 제어하도록 구성된 제어 회로를 더 포함하는 디바이스.
실시예 5. 실시예 1에 있어서,
공급 전압과 상기 제1 도전성 라인 사이에 연결되며, 기록 동작 동안 턴 오프되도록 구성된 제1 스위치를 더 포함하는 디바이스.
실시예 6. 실시예 5에 있어서,
상기 공급 전압과 상기 제1 도전성 라인 사이에 다이오드 연결된 제2 스위치를 더 포함하는 디바이스.
실시예 7. 실시예 5에 있어서,
상기 복수의 제1 메모리 셀들에 의해 수신된 데이터 신호들을 수신하도록 구성되며, 수신된 데이터 신호들에 기초하여, 상기 제1 스위치를 턴 오프하기 위한 제어 신호를 생성하도록 구성된 제어 회로를 더 포함하는 디바이스.
실시예 8. 실시예 5에 있어서,
상보적 데이터 신호들을 수신하도록 구성되며, 기록 동작 동안, 상기 제1 스위치를 턴 오프하기 위한 제어 신호를 생성하도록 구성된 NAND 게이트를 더 포함하는 디바이스.
실시예 9. 디바이스에 있어서,
복수의 메모리 셀들; 및
상기 복수의 메모리 셀들을 위한 제1 전력 전압을 제공하며, 기록 동작 동안에는, 상기 복수의 메모리 셀들을 위한, 상기 제1 전력 전압보다 작은 제2 전력 전압을 제공하도록 구성된 헤더 회로를 포함하는 디바이스.
실시예 10. 실시예 9에 있어서,
상기 헤더 회로는, 기록 동작 동안, 상기 복수의 메모리 셀들을 위한 제로(zero) 전압을 제공하도록 구성된 것인 디바이스.
실시예 11. 실시예 9에 있어서,
상기 헤더 회로는,
기록 동작 동안 턴 오프되며, 상기 복수의 메모리 셀들을 공급 전압으로부터 전기적으로 연결해제시키도록 구성된 제1 스위치를 포함한 것인 디바이스.
실시예 12. 실시예 11에 있어서,
상기 헤더 회로는,
상기 공급 전압과 상기 복수의 메모리 셀들 사이에 다이오드 연결된 제2 스위치를 더 포함하는 것인 디바이스.
실시예 13. 실시예 11에 있어서,
상기 복수의 메모리 셀들에 의해 수신된 데이터 신호들을 수신하도록 구성되며, 상기 데이터 신호들에 응답하여, 상기 제1 스위치를 턴 오프하기 위한 제어 신호를 생성하도록 구성된 제어 회로를 더 포함하는 디바이스.
실시예 14. 실시예 13에 있어서,
상기 제어 회로는,
상보적 데이터 신호들을 수신하도록 구성되며, 기록 동작 동안 상기 제어 신호를 생성하도록 구성된 NAND 게이트를 포함한 것인 디바이스.
실시예 15. 실시예 13에 있어서,
상기 복수의 메모리 셀들과 상기 제어 회로에 결합된 적어도 하나의 데이터 라인 상에서 적어도 하나의 네거티브 전압 신호를 생성하도록 구성된 전압 생성 회로를 더 포함하는 디바이스.
실시예 16. 방법에 있어서,
복수의 메모리 셀들을 위한 전력 전압을 제공하는 단계; 및
기록 동작 동안에는, 상기 복수의 메모리 셀들을 위한, 상기 전력 전압보다 작은 제1 전압을 제공하는 단계를 포함하는 방법.
실시예 17. 실시예 16에 있어서,
상기 제1 전압을 제공하는 단계는,
기록 동작 동안, 상기 복수의 메모리 셀들을 위한 제로 전압을 제공하는 단계를 포함한 것인 방법.
실시예 18. 실시예 17에 있어서,
상기 제로 전압을 제공하는 단계는,
기록 동작 동안에 생성된 제어 신호에 응답하여, 헤더 회로가 상기 복수의 메모리 셀들을 공급 전압으로부터 전기적으로 연결해제시키는 단계를 더 포함한 것인 방법.
실시예 19. 실시예 18에 있어서,
상기 복수의 메모리 셀들에 의해 수신된 데이터 신호들에 기초하여, 상기 제어 신호를 생성하는 단계를 더 포함하는 방법.
실시예 20. 실시예 18에 있어서,
상기 제어 신호를 생성하기 위해, 상기 복수의 메모리 셀들에 의해 수신된 상보적 데이터 신호들에 대해 NAND 연산을 수행하는 단계를 더 포함하는 방법.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 디바이스에 있어서,
    복수의 제1 메모리 셀들 및 복수의 제2 메모리 셀들;
    제1 도전성 라인 및 제2 도전성 라인으로서,
    상기 제1 도전성 라인은 상기 제2 도전성 라인으로부터 전기적으로 연결해제되어 있고,
    상기 제1 도전성 라인은 상기 복수의 제1 메모리 셀들을 위한 제1 전력 전압을 수신하도록 구성되며,
    상기 제2 도전성 라인은 상기 복수의 제2 메모리 셀들을 위한, 상기 제1 전력 전압으로부터 독립적인 제2 전력 전압을 수신하도록 구성된 것인, 상기 제1 도전성 라인 및 상기 제2 도전성 라인;
    상기 제1 도전성 라인의 일 단부에서 기록 동작 동안 상기 제1 도전성 라인에 상기 제1 전력 전압을 제공하도록 구성된 전력 회로; 및
    상기 제1 도전성 라인의 다른 단부에서 상기 기록 동작 동안 상기 제1 도전성 라인에 상기 제1 전력 전압보다 작은 전압을 제공하도록 구성된 헤더 회로
    를 포함하는 디바이스.
  2. 제1항에 있어서,
    상기 헤더 회로는, 상기 기록 동작이 수행되지 않을 때 상기 제1 전력 전압을 제공하도록 구성된 것인 디바이스.
  3. 제1항에 있어서,
    상기 헤더 회로는, 공급 전압 및 상기 제1 도전성 라인 사이에서 병렬로 연결된 제1 스위치 및 제2 스위치를 포함하고, 상기 헤더 회로는, 상기 기록 동작 동안, 상기 제1 스위치에 연결된 상기 제1 도전성 라인을 상기 공급 전압으로부터 전기적으로 연결해제시키도록 구성된 것인 디바이스.
  4. 제3항에 있어서,
    상기 복수의 제1 메모리 셀들에 의해 수신된 데이터 신호들에 기초하여, 상기 헤더 회로가 상기 제1 도전성 라인을 상기 공급 전압으로부터 전기적으로 연결해제시키게끔 상기 헤더 회로를 제어하도록 구성된 제어 회로
    를 더 포함하는 디바이스.
  5. 제1항에 있어서,
    공급 전압과 상기 제1 도전성 라인 사이에 연결되며, 상기 기록 동작 동안 턴 오프되도록 구성된 제1 스위치
    를 더 포함하는 디바이스.
  6. 제5항에 있어서,
    상기 공급 전압과 상기 제1 도전성 라인 사이에 다이오드 연결된 제2 스위치
    를 더 포함하는 디바이스.
  7. 제5항에 있어서,
    상기 복수의 제1 메모리 셀들에 의해 수신된 데이터 신호들을 수신하도록 구성되며, 수신된 데이터 신호들에 기초하여, 상기 제1 스위치를 턴 오프하기 위한 제어 신호를 생성하도록 구성된 제어 회로
    를 더 포함하는 디바이스.
  8. 제5항에 있어서,
    상보적 데이터 신호들을 수신하도록 구성되며, 상기 기록 동작 동안, 상기 제1 스위치를 턴 오프하기 위한 제어 신호를 생성하도록 구성된 NAND 게이트
    를 더 포함하는 디바이스.
  9. 디바이스에 있어서,
    복수의 메모리 셀들;
    상기 복수의 메모리 셀들에 연결된 도전성 라인;
    상기 도전성 라인을 통해 상기 복수의 메모리 셀들을 위한 전력 전압을 제공하도록 구성되고, 상기 복수의 메모리 셀들의 기록 동작 동안에는, 상기 도전성 라인의 일 단부에서, 상기 복수의 메모리 셀들에 상기 전력 전압보다 작은 제1 전압을 제공하도록 구성된 헤더 회로; 및
    상기 도전성 라인을 통해 상기 기록 동작 동안 상기 도전성 라인의 다른 단부에서 상기 메모리 셀들에 상기 전력 전압을 제공하도록 구성된 전력 회로
    를 포함하는 디바이스.
  10. 방법에 있어서,
    복수의 메모리 셀들의 기록 동작 동안, 도전성 라인의 일 단부에서는 전력 회로가 상기 도전성 라인에 전력 전압을, 그리고 상기 도전성 라인의 다른 단부에서는 헤더 회로가 상기 도전성 라인에 상기 전력 전압보다 작은 제1 전압을 제공하는 단계를 포함하는 방법.
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