JP2014029757A - 不揮発性メモリセル、およびこの不揮発性メモリセルを備えた不揮発性メモリ - Google Patents

Abstract

【課題】スタティックノイズマージンを損なうことなく、揮発性記憶部および不揮発性記憶部間のストアとリコールを行える不揮発性メモリセルを提供する。
【解決手段】不揮発性記憶部１２Ａは、揮発性記憶部１１のフリップフロップを構成するインバータＩＮＶ１およびＩＮＶ２の各々の出力ノード間に直列に介挿された抵抗変化型素子Ｒ１、スイッチＴｗおよび抵抗変化型素子Ｒ２を有する。低電位側電源電圧ＶＳＳが供給される低電位側電源ノードと抵抗変化型素子Ｒ１およびスイッチＴｗの共通接続点との間にキャパシタＣ１が、低電位側電源ノードと抵抗変化型素子Ｒ２およびスイッチＴｗの共通接続点との間にはキャパシタＣ２が介挿されている。ストア時にはスイッチＴｗをＯＮにし、リコール時には、スイッチＴｗをＯＦＦにしてフリップフロップの高電位側電源ノードの電圧を０から電圧ＶＤＣまで立ち上げる。
【選択図】図１

Description

この発明は、抵抗変化型素子を利用した不揮発性メモリセルおよびこの不揮発性メモリセルを備えた不揮発性メモリに関する。

微細化に限界が見えてきたフラッシュメモリあるいはＤＲＡＭに代わり、近年、次世代不揮発性メモリとして抵抗変化型素子を利用してデータを記憶する抵抗変化型メモリが注目されている。この抵抗変化型素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；相変化ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）等に用いられているものが挙げられる。このような抵抗変化型素子を利用したメモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと相性が良く、微細化に向いていること、低電圧で動作することより、将来性を有望視されている。

この種の抵抗変化型素子を利用したメモリの素子構成、特性およびアレイ構成は、例えば非特許文献１に開示されている。この非特許文献１は、ＭＲＡＭに関するものであるが、１個のトランジスタと１個の抵抗変化型素子とからなるシンプルな構成のメモリセルを開示している。非特許文献１によると、このメモリセルは、１．２Ｖの低電圧で書き込み、読み出しが可能であり、書込電流は４９μＡ、データ“１”の記憶状態である高抵抗状態のメモリセルからの読出電流は１０μＡ、データ“０”の記憶状態である低抵抗状態のメモリセルからの読出電流は１５μＡであり、低消費電力化を実現できている。また、非特許文献１の図１によれば、メモリセルへの書込電圧を±０．６Ｖ程度までは低下させることができそうである。

図１６（ａ）および図１６（ｂ）は、抵抗変化型素子として代表的なＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用したメモリセルの構成と動作を示す図である。図１６に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。図１６（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図１６（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。このようなＭＴＪ素子によりメモリセルを構成する場合には、図１６（ａ）および図１６（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、トランジスタＴｓがＭＴＪ素子に直列接続される。図１７は、ＭＴＪ素子により構成したメモリセルの等価回路を示す図である。図１７では、抵抗変化型素子（ＭＴＪ素子）Ｒ１と並記した矢印により当該抵抗変化型素子のピン層側およびフリー層側が示されている。より詳細に説明すると、図１７において抵抗変化型素子Ｒ１と並記した矢印の元側がピン層側に対応し、同矢印の先側がフリー層側に対応する。

図１８は、図１６（ａ）および図１６（ｂ）に示すようなメモリセルにより構成されたメモリアレイの断面構造を例示する図である。図１８に示す例では、半導体基板に図１６（ａ）および図１６（ｂ）に示す選択用のトランジスタＴｓが形成されている。各トランジスタＴｓのゲートには選択電圧ＷＬが与えられる。また、トランジスタＴｓのソースは、スルーホールと第１層メタル配線１Ｍとを介して書込電圧ＢＬを供給するための第２層メタル配線２Ｍに接続されている。また、トランジスタＴｓのドレインは、スルーホールを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はスルーホールを介してソース電圧ＳＬを供給するための第２層メタル配線２Ｍに接続されている。

特許文献１は、抵抗変化型素子を用いた書き換え可能な不揮発性ＲＡＭを開示している。この特許文献１の不揮発性ＲＡＭでは、抵抗変化型素子として、相変化メモリ素子を使用している。

図１９は、特許文献１の図３に開示された不揮発性ＲＡＭのメモリセルの構成を示す回路図である。図１９では、ＰチャネルトランジスタＰ０およびＮチャネルトランジスタＮ０からなるインバータと、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１からなるインバータとによりフリップフロップが構成されている。ＰチャネルトランジスタＰ０およびＮチャネルトランジスタＮ０からなるインバータの出力ノードＳ０はＮチャネルトランジスタＮａ０を介してビット線ＢＬ０に接続されている。また、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１からなるインバータの出力ノードＳ１はＮチャネルトランジスタＮａ１を介してビット線ＢＬ１に接続されている。そして、ＮチャネルトランジスタＮａ０およびＮａ１には、選択電圧ＷＬが与えられる。以上の回路は、通常のＳＲＡＭ用のメモリセルである。図１９に示すメモリセルでは、このＳＲＡＭ用メモリセルに対して、相変化メモリ素子ＲｒおよびＲｍと、ＮチャネルトランジスタＮｓが追加されている。ここで、相変化メモリ素子ＲｒはＰチャネルトランジスタＰ０のソースと電源線ＰＷＲの間に、相変化メモリ素子ＲｍはＰチャネルトランジスタＰ１のソースと電源線ＰＷＲの間に各々介挿されている。ＮチャネルトランジスタＮｓは、ＰチャネルトランジスタＰ１および相変化メモリ素子Ｒｍの接続点とストア線ＳＴＲとの間に介挿されており、そのゲートにはノードＳ０の電圧が与えられる。

特許文献１によると、相変化メモリ素子の一方（Ｒｒ）は参照（リファレンス）抵抗であり、他の一方の相変化メモリ（論理記憶抵抗Ｒｍ）が変化する高抵抗（論理値１）と低抵抗（論理値０）との間の抵抗値に予め設定されている。論理記憶抵抗Ｒｍは、電源線ＰＷＲ、スイッチング素子（トランジスタＮｓ）、ストア線ＳＴＲにより、相変化を起こす電流を印加される。読み出し時は、点線で示したＳＲＡＭ回路部を通常のＳＲＡＭとして動作させている。この動作のときの論理記憶抵抗Ｒｍは低抵抗値に設定されている。そして、電源が消える前に、ストア線ＳＴＲの電圧を変化させ、トランジスタＮｓにより論理記憶抵抗Ｒｍに電流を流すことで、ＳＲＡＭ回路部に記憶されている論理値を移す（ストア）。電源が入ると、相変化メモリ素子Ｒｍに移された記憶内容を、ＳＲＡＭ回路部に戻す（リコール）。このように電源がＯＦＦするときとＯＮするときに、相変化メモリの論理記憶抵抗ＲｍとＳＲＡＭ回路部とで記憶内容を移したり戻したりすることで、不揮発性メモリとして動作する（以上、特許文献１の段落００１２、００１３参照）。
特許文献２および特許文献３には、所謂クロスポイント型メモリについての開示がある。特許文献２および特許文献３に開示の抵抗変化型メモリでは、１つの抵抗素子のみでメモリセルが構成されており、メタル配線以降の後工程（ＢＥＯＬ：Ｂａｃｋ Ｅｎｄ Ｏｆ Ｌｉｎｅ）においてその形成が実現される。

特許第３８４５７３４号 特開２００２−８３６９号公報 特公２００７−５３６６６８０号

電子情報通信学会 信学技報ＩＣＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＩＣＤ２０１０−７ ｐ３５〜ｐ４０

上述した特許文献１の不揮発性ＲＡＭには、幾つかの問題がある。まず、特許文献１の不揮発性ＲＡＭでは、抵抗変化型素子として、相変化メモリ素子を使用しているが、この相変化メモリ素子は、いわゆるモノポーラ型の抵抗変化素子であり、データ“１”を書き込む場合も、データ“０”を書き込む場合も同一方向の電流を流す必要がある。このため、データの書き込みのための制御が複雑になる。また、相変化メモリ素子は、書き込み特性と消去特性が大きく異なるので、高速に書き換えることができない。また、図１９にも示すように、特許文献１の不揮発性ＲＡＭでは、フリップフロップを構成する２つのインバータの電源電流経路上に抵抗値の変化する相変化メモリ素子（ＲｒとＲｍ）が介挿されている。このため、フリップフロップがアンバランスとなり、ＳＲＡＭの特性として最も重要なＳＮＭ（Ｓｔａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ；スタティックノイズマージン）に大きな悪影響を与える。
以下、このＳＮＭへの悪影響について説明する。

図２０は一般的なＳＲＡＭ用のメモリセルの構成を示す回路図である。図示の例では、ＰチャネルトランジスタＰ１、Ｐ２、ＮチャネルトランジスタＮ１、Ｎ２、Ｔａ１およびＴａ２により１つのメモリセルが構成されている。

図２１（ａ）〜（ｄ）は、図２０に示すメモリセルのＳＮＭの特性を例示するものである。図２１（ａ）〜（ｄ）において、横軸はトランジスタＰ１およびＮ１の共通接続点の電圧Ｖ０を示し、縦軸はトランジスタＰ２およびＮ２の共通接続点の電圧Ｖ１を示す。

図２１（ａ）〜（ｄ）において破線の曲線および実線の曲線は各々バタフライ曲線と呼ばれる。これらの２本のバタフライ曲線は、途中で互いに交差して、上下および左右の位置関係が入れ替わる。そして、図２１（ａ）〜（ｄ）の各々には、破線のバタフライ曲線と実線のバタフライ曲線との間に挟まれた２つの領域内に各々収まる２個の正方形が描かれているが、この正方形の大きさがＳＮＭの大きさである。さらに詳述すると、破線のバタフライ曲線が右上、実線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタＰ１およびＮ１の両ドレインの接続点の電圧Ｖ０を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すＳＮＭ（以下、便宜上、第１のＳＮＭという）である。また、実線のバタフライ曲線が右上、破線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタＰ２およびＮ２の両ドレインの接続点の電圧Ｖ１を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すＳＮＭ（以下、便宜上、第２のＳＮＭという）である。

図２１（ａ）および（ｃ）は、ＳＲＡＭの電源電圧ＶＤＤを１．０ＶとしたときのＳＮＭ特性を各々例示している。図２１（ａ）に示す例では、メモリセルを構成する各トランジスタのベータ値βや閾値電圧Ｖｔのバランスが取れており、第１のＳＮＭおよび第２のＳＮＭが同程度であり、かつ、いずれも十分な大きさとなっている。従って、このメモリセルでは、安定したライトアクセスおよびリードアクセスが可能である。

ところが、バタフライ曲線は、トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２の各々のベータ値のバランスや閾値電圧のバランスに左右される。例えば図２１（ａ）において、トランジスタＰ２のベータ値βｐとトランジスタＮ２のベータ値βｎとのベータレシオβｐ／βｎが高くなると、破線のバタフライ曲線は右上方向に張り出す。逆にこのベータレシオβｐ／βｎが低くなると、破線のバタフライ曲線は、左下方向に退行する。また、トランジスタＮ２の閾値電圧Ｖｔｎが増加して、トランジスタＰ２の閾値電圧Ｖｔｐが減少すると、破線のバタフライ曲線が急激に立ち下がる電圧Ｖ０が高くなる。逆にトランジスタＮ２の閾値電圧Ｖｔｎが減少して、トランジスタＰ２の閾値電圧Ｖｔｐが増加すると、破線のバタフライ曲線が急激に立ち下がる電圧Ｖ０は低くなる。

また、電圧Ｖ０を０ＶからＶＤＤまで上昇させる過程において、トランジスタＮ２がＯＮするとき、このトランジスタＮ２にトランジスタＴａ２を介して電流が流れ込むため、電圧Ｖ１はＶＳＳレベル（０Ｖ）まで下がり切らず、ＶＳＳレベルから浮く。仮にトランジスタＴａ２を介して流れ込む電流が一定である場合、このときの電圧Ｖ１のＶＳＳレベルからの浮きは、トランジスタＮ２の閾値電圧Ｖｔｎが高いほど、あるいはトランジスタＮ２のベータ値βｎが低いほど大きくなる。

このように破線のバタフライ曲線は、トランジスタＰ２、Ｎ２の閾値電圧やベータ値の変化の影響を受ける。一方、実線のバタフライ曲線は、主にトランジスタＰ１、Ｎ１のベータ値のバランス、閾値電圧のバランスの変化の影響を受ける。このようにバタフライ曲線が各トランジスタの閾値電圧やベータ値の変化の影響を受けるため、第１および第２のＳＮＭも、各トランジスタの閾値電圧やベータ値の変化の影響を受けることとなる。

図２１（ｃ）に示す例では、メモリセルを構成する各トランジスタの閾値電圧Ｖｔまたはベータ値間にアンバランスが生じており、第１のＳＮＭは十分な大きさがあるが、第２のＳＮＭがやや小さくなっている。

このようにメモリセルを構成する各トランジスタの特性（具体的には閾値電圧Ｖｔやベータ値）がばらつくと、これに起因して第１および第２のＳＮＭの各々の大きさにばらつきが生じる。

また、ＳＲＡＭの電源電圧ＶＤＤが小さくなると、メモリセルを構成する各トランジスタの特性ばらつきの第１および第２のＳＮＭに対する影響の度合いが大きくなる。図２１（ｂ）および（ｄ）はその例を示すものである。この図２１（ｂ）および（ｄ）の例では、ＳＲＡＭの電源電圧ＶＤＤを０．５Ｖとしている。図２１（ｂ）に示す例では、電源電圧ＶＤＤが０．５Ｖであるため、第１および第２のＳＮＭはかなり小さなものとなるが、メモリセルを構成する各トランジスタの特性のバランスが取れているため、第１および第２のＳＮＭは、正常なライトアクセスおよびリードアクセスを可能ならしめる大きさとなっている。ところが、図２１（ｄ）に示す例では、メモリセルを構成する各トランジスタの特性に微妙なアンバランスがあり、その影響により第２のＳＮＭが殆どなくなっている。このように動作マージンが不足した状態ではライトアクセスおよびリードアクセスに支障が生じる。

このようにメモリセルを構成する各トランジスタの特性にアンバランスが生じると、ＳＲＡＭのＳＮＭが悪影響を受け、特に電源電圧ＶＤＤが低いときにその悪影響が大きくなる。

しかるに特許文献１の技術では、このようなＳＲＡＭのメモリセルを構成する２つのインバータの電源電流経路に抵抗値が変化する相変化メモリ素子を各々介挿している。このような相変化メモリ素子を介挿した場合、一方のインバータを構成するトランジスタＰ０およびＮ０と他方のインバータを構成するトランジスタＰ１およびＮ１（図１９参照）とで、バイアス条件にアンバランスが生じる。この結果、各インバータを構成するトランジスタの特性にアンバランスが生じ、メモリセルのＳＮＭを大きく劣化させるのである。以上はＳＲＡＭの静的動作の分析であるが、さらに加えて、動的な動作を鑑みても、ノードＳ０にトランジスタＮｓのゲート容量が加わり、ノードＳ０とノードＳ１とで容量がアンバランスになっており、この容量のアンバランスが動的な動作マージンを低下させる。特許文献２に開示のクロスポイント型メモリでは、同特許文献２の図３（ａ）、図３（ｂ）および図３（ｃ）に示されているように、不必要な回り込み電流が発生し消費電力が大きくなるといった問題がある。また、特許文献２に開示のクロスポイント型メモリには、データの書き込み方法として、双方向電流を流すバイポーラ型の書き込み方法を採用できないといった問題もある。特許文献３に開示のクロスポイント型メモリは１Ｒ２Ｄ型の構成であり、ＭＲＡＭのような双方向特性を持つ抵抗変化型素子には適用できない。

この発明は、以上説明した事情に鑑みてなされたものであり、その第１の目的は、ＳＲＡＭとしての機能を損なうことなく、揮発性記憶部の記憶データの書き換え、記憶データを不揮発性記憶部に書き込むストア、不揮発性記憶部から揮発性記憶部にデータを書き込むリコールの動作を容易に行うことができる不揮発性メモリセルおよび不揮発性メモリを提供することにある。また、この発明の第２の目的は、セルを構成する素子の特性ばらつきに強い不揮発性メモリセルおよび不揮発性メモリを提供することにある。また、この発明の第３の目的は、少ない素子数（小さい面積）で高速動作可能な不揮発性メモリセルおよび不揮発性メモリを提供することにある。

上記課題を解決するために本発明は、揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなり、高電位側電源電圧が与えられる第１の電源ノードと低電位側電源電圧が与えられる第２の電源ノードの間に介挿されるフリップフロップと、前記第１および第２のインバータの各々の出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータの書き込みを行う場合、または前記フリップフロップから前記２本のビット線を介してデータの読み出しを行う場合にＯＮとされる第１および第２のスイッチと、を有し、前記不揮発性記憶部は、前記第１のインバータの出力ノードと前記第２のインバータの出力ノードの間に直列に介挿された第１の抵抗変化型素子、閾値素子および第２の抵抗変化型素子と、前記第１の抵抗変化型素子および前記閾値素子の共通接続点と前記第１の電源ノードと前記第２の電源ノードの何れか一方の電源ノードとの間に介挿された第１のキャパシタと、前記第２の抵抗変化型素子および前記閾値素子の共通接続点と前記一方の電源ノードとの間に介挿された第２のキャパシタと、を有し、前記第１のインバータの出力ノードから前記第２のインバータの出力ノードへ向う電流を通過させたときには、前記第１および第２の抵抗変化型素子の一方は第１の方向に抵抗値が変化し他方は前記第１の方向とは逆方向の第２の方向に抵抗値が変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードへ向う電流を通過させたときには、前記一方の抵抗変化型素子は前記第２の方向に抵抗値が変化し前記他方の抵抗変化型素子は前記第１の方向に抵抗値が変化する
ことを特徴とする不揮発性メモリセル、を提供する。

上記不揮発性メモリセルにおける第１および第２の抵抗変化型素子としては、ＭＴＪ素子、または、ＭＲＡＭやＲｅＲＡＭなどの電界誘起巨大抵抗変化の発生する素子を用いることができる。例えば、第１および第２の抵抗変化型素子としてＭＴＪ素子を用いる場合には、これら２つの抵抗変化型素子の各々のフリー層側（或いはピン層側）を閾値素子に接続して不揮発性メモリセルを構成すれば良い。また、上記閾値素子としては、トランジスタなどの第３のスイッチを用いる態様が考えらえる。また、上記閾値素子として、第１のインバータの出力ノードと第２のインバータの出力ノードの電位差に応じた方向に電流を流す素子（例えば、互いに逆並列に接続された２つのダイオード、或いはツェナーダイオード）を用いても良い。例えば上記閾値素子として第３のスイッチを用いる態様では、揮発性記憶部のフリップフロップに記憶されたデータを不揮発性記憶部に記憶させるストアを行う際には、第１および第２のスイッチをＯＦＦにし、かつ第３のスイッチをＯＮにすれば良い。第１および第２のスイッチをＯＦＦにし、かつ第３のスイッチをＯＮにした状態では、第１および第２のインバータの各出力ノードの電位の大小関係（すなわち、揮発性記憶部に記憶されているデータが“０”であるか、それとも“１”であるか）に応じて、第１の抵抗変化型素子→第３のスイッチ→第２の抵抗変化型素子といった第１の電流経路、または第２の抵抗変化型素子→第３のスイッチ→第１の抵抗変化型素子といった第２の電流経路の何れかに沿って電流が流れる。前述したように、第１および第２の抵抗変化型素子の各々は同じ種類の層が第３のスイッチに接続されているため、上記第１の電流経路と第２の電流経路の何れに沿って電流が流れるとしても、第１および第２の抵抗変化型素子の抵抗値は互いに異なる方向に変化し、これにより揮発性記憶部に記憶されたデータのストアが実現される。つまり、第１および第２の抵抗変化型素子の各抵抗値の大小関係が不揮発性記憶部に記憶されたデータを表すのである。

不揮発性記憶部にストアしたデータを上記フリップフロップに書き戻すリコールの際には、第１、第２および第３のスイッチをＯＦＦにして第１の電源ノードに与える電圧を０から高電位側電源電圧まで上昇させるようにすれば良い。第１、第２および第３のスイッチをＯＦＦにして第１の電源ノードに与える電圧を０から高電位側電源電圧まで上昇させると、第１の抵抗変化型素子を介して第１のキャパシタに充電電流が流れるとともに、第２の抵抗変化型素子を介して第２のキャパシタに充電電流が流れるが、第１および第２の抵抗変化型素子の抵抗状態に応じて両充電電流の大きさに差が生じ、第１のインバータの出力ノードの電位と第２のインバータの出力ノードの電位に差が生じる。これにより、不揮発性記憶部に記憶されたデータの揮発性記憶部への書き戻し（リコール）が実現される。

前述したように本発明の不揮発性メモリセルの不揮発性記憶部は、少ない素子数（２個の抵抗変化型素子、２個のキャパシタおよび１個のスイッチ（トランジスタ））で構成されている。また、第１および第２の抵抗変化型素子としてＭＴＪ素子を用いるようにすれば、これら第１および第２の抵抗変化型素子の抵抗状態を変化させる際に必要となる素子間電圧は０．６Ｖ程度であり、これら素子に流れる電流は４９μＡ程度である。このように本発明によれば、ストア時またはリコール時に抵抗変化型素子に流す電流が少なくて済むので、面積が小さくて安価な不揮発性メモリのチップを実現することができる。また、揮発性記憶部を６Ｔｒ構成とすれば、この揮発性記憶部に対するデータの書き込み動作および読み出し動作は通常のＳＲＡＭにおけるものと同一となり、データの書き込み動作および読み出し動作を高速に行うことができるとともに、広いスタティックノイズマージンを確保することができる。

本発明の第１実施形態の不揮発性ＲＡＭのメモリセル１０Ａの構成例を示す回路図である。 同不揮発性メモリセル１０Ａの動作条件を示す図である。 本発明の第２実施形態の不揮発性ＲＡＭのメモリセル１０Ｂの構成例を示す回路図である。 同不揮発性メモリセル１０Ｂの動作条件を示す図である。 本発明の第３実施形態の不揮発性ＲＡＭの全体ブロック図である。 同不揮発性ＲＡＭの不揮発性メモリセルアレイ１００の構成例を示す図である。 同不揮発性ＲＡＭの行デコーダ２００を構成する行選択回路２００−ｋの構成例を示す回路図である。 同不揮発性ＲＡＭのストア時の動作を示すタイムチャートである。 同不揮発性ＲＡＭのリコール時の動作を示すタイムチャートである。 本発明の第４実施形態である不揮発性ＲＡＭの構成例を示すブロック図である。 同第４実施形態の行選択回路２２０−ｋの構成例を示す回路図である。 同第４実施形態の不揮発性ＲＡＭのリコール時の動作を示すタイムチャートである。 本発明の第５実施形態である不揮発性ＲＡＭの一部の構成を示すブロック図である。 本発明の第６実施形態である不揮発性ＲＡＭの一部の構成を示すブロック図である。 本発明の第７実施形態である不揮発性ＲＡＭの一部の構成を示すブロック図である。 ＭＴＪ素子の構成および動作を示す図である。 同ＭＴＪ素子を利用したメモリセルの等価回路を示す図である。 同ＭＴＪ素子を利用したメモリセルの断面構造を示す図である。 従来の不揮発性メモリセルの構成例を示す回路図である。 一般的なＳＲＡＭのメモリセルを示す回路図である。 同メモリセルのスタティックノイズマージンを例示する図である。 本発明の第８実施形態のメモリセルの等価回路を示す図である。 同メモリセルにおけるノードＮとノードＳＬの間の電圧電流特性を示す図である。 同メモリセルの動作条件を示す図である。 同メモリセルの他の等価回路例を示す図である。 同メモリセルの構成例を示す図である。 同メモリセルの動作条件を示す図である。 本発明の第９実施形態のメモリセルの構成例を示す図である。 同メモリセルの動作条件を示す図である。 本発明の第１０実施形態の不揮発性ＲＡＭの全体ブロック図である。 同不揮発性ＲＡＭの構成例を示す図である。 同不揮発性ＲＡＭにおける行選択回路２０００−ｋの構成例を示す図である。 同不揮発性ＲＡＭのストア時の動作を示すタイムチャートである。 同不揮発性ＲＡＭのリコール時の動作を示すタイムチャートである。 本発明の第１１実施形態の不揮発性ＲＡＭのリコール動作を説明するためのタイムチャートである。 同不揮発性ＲＡＭにおいて列毎にＶＤＣを立ち上げる回路の一例を示す図である。 本発明の第１２実施形態の不揮発性ＲＡＭの構成例を示す図である。 同不揮発性ＲＡＭに含まれる行選択回路２２００−ｋの構成例を示す図である。 本発明の第１３実施形態の不揮発性ＲＡＭの要部の構成を示す図である。

以下、図面を参照しつつ本発明の実施形態を説明する。
（Ａ：第１実施形態）
図１は、本発明の第１実施形態の不揮発性ＲＡＭの不揮発性メモリセル１０Ａの構成例を示す回路図である。この不揮発性メモリセル１０Ａは、揮発性記憶部１１と、不揮発性記憶部１２Ａとを有する。揮発性記憶部１１は、通常のＳＲＡＭにおいて揮発性メモリセルとして用いられるものと同様の構成を有している。より具体的には、揮発性記憶部１１は、Ｐチャネル電界効果トランジスタ（以下、「電界効果トランジスタ」を単に「トランジスタ」と略記する）Ｐ１およびＮチャネルトランジスタＮ１からなるインバータＩＮＶ１と、ＰチャネルトランジスタＰ２およびＮチャネルトランジスタＮ２からなるインバータＩＮＶ２と、トランスファーゲートとしてのＮチャネルトランジスタＴａ１およびＴａ２を有している。ここで、インバータＩＮＶ１およびＩＮＶ２は、互いに相手の出力信号を各々に対する入力信号としており、フリップフロップを構成している。このフリップフロップは、当該揮発性記憶部１１の専用電源電圧（以下、メモリセル電圧）として高電位側電圧ＶＤＣを供給するための第１の電源ノードと低電位側電源電圧ＶＳＳを供給するための第２の電源ノードとの間に介挿されている。ＮチャネルトランジスタＴａ１は、インバータＩＮＶ１の出力ノードＶ１とビット線ＢＬとの間に介挿されている。また、ＮチャネルトランジスタＴａ２は、インバータＩＮＶ２の出力ノードＶ２とビット線ＢＬＢとの間に介挿されている。ＮチャネルトランジスタＴａ１およびＴａ２の各々のゲートは行選択線ＷＬに接続されている。ＮチャネルトランジスタＴａ１およびＴａ２は、行選択線ＷＬが選択状態（行選択線ＷＬに選択レベルの電圧（本実施形態では、１．２Ｖ）が印加された状態）になることによりＯＮとなる。これにより、ビット線ＢＬおよびＢＬＢを介した揮発性記憶部１１のフリップフロップへのデータの書き込みと、揮発性記憶部１１のフリップフロップからビット線ＢＬおよびＢＬＢへのデータの読み出しが可能になる。

不揮発性記憶部１２Ａは、スイッチとしてのＮチャネルトランジスタＴｗと、抵抗変化型素子Ｒ１およびＲ２と、キャパシタＣ１およびＣ２と、を有している。抵抗変化型素子Ｒ１、ＮチャネルトランジスタＴｗおよび抵抗変化型素子Ｒ２は出力ノードＶ１と出力ノードＶ２との間に直列に介挿されている。抵抗変化型素子Ｒ１およびＲ２は前述したＭＴＪ素子である。抵抗変化型素子Ｒ１のピン層側はインバータＩＮＶ１の出力ノードＶ１に接続されており、同フリー層側はＮチャネルトランジスタＴｗに接続されている。抵抗変化型素子Ｒ２のピン層側はインバータＩＮＶ２の出力ノードＶ２に接続されており、同フリー層側はＮチャネルトランジスタＴｗに接続されている。そして、抵抗変化型素子Ｒ１とＮチャネルトランジスタＴｗとの共通接続点と上記第２の電源ノードとの間にはキャパシタＣ１が介挿されており、抵抗変化型素子Ｒ２とＮチャネルトランジスタＴｗとの共通接続点と同第２の電源ノードの間にはキャパシタＣ２が介挿されている。そして、ＮチャネルトランジスタＴｗのゲートには、抵抗変化型素子Ｒ１およびＲ２にデータを記憶（ストア）するときに選択レベルとされるストアイネーブル信号ＳＴＥが与えられる。

不揮発性メモリセル１０Ａの動作の概略は以下の通りである。通常時は、ストアイネーブル信号ＳＴＥは非選択レベル（０Ｖ）であり、ＮチャネルトランジスタＴｗはＯＦＦになっている。ＮチャネルトランジスタＴｗがＯＦＦとなっているため、抵抗変化型素子Ｒ１およびＲ２は切り離されており、不揮発性メモリセル１０ＡはＳＲＡＭとして動作する。これに対して、電源を切断するときは、揮発性記憶部１１のフリップフロップに記憶されているデータを不揮発性記憶部１２Ａに退避させる必要がある。このため、電源を切断する際には、まず、ストアイネーブル信号ＳＴＥを選択レベル（１．２Ｖ）にしてＮチャネルトランジスタＴｗをＯＮさせ、揮発性記憶部１１のフリップフロップに記憶されているデータを不揮発性記憶部１２Ａに退避してから電源を遮断する。これをストアと定義する。そして、電源投入時は、ストアイネーブル信号ＳＴＥを非選択レベル（０Ｖ）とし、メモリセル電圧ＶＤＣの立ち上がり時に、不揮発性記憶部１２Ａに記憶されたデータを揮発性記憶部１１のフリップフロップに転送する。これをリコールと定義する。リコールが完了した後は、不揮発性メモリセル１０Ａは通常のＳＲＡＭとして動作を行う。このように、本実施形態の不揮発性メモリセル１０Ａは、電源切断時にストアを行い、電源投入時にリコールを行うことで不揮発性メモリとして動作するのである。

図２は、チップの電源電圧ＶＤＤ＝１．２Ｖの場合の不揮発性メモリセル１０Ａの動作条件を示す図である。以下、図２を参照しつつ不揮発性メモリセル１０Ａの動作を説明する。揮発性記憶部１１のフリップフロップに記憶されているデータを不揮発性記憶部１２Ａにストアする場合には、図２に示すように、行選択線ＷＬを非選択状態（０Ｖ）とし、かつストアイネーブル信号ＳＴＥを選択レベル（１．２Ｖ）にする。このとき、ビット線ＢＬおよび反転ビット線ＢＬＢは選択状態／非選択状態の何れであっても良い（図２では、「Ｄｏｎ’ｔ ｃａｒｅ」を意味する「−」と表記）。例えば、揮発性記憶部１１のフリップフロップにデータ“１”が保持されているのであれば、ノードＶ１の電圧は１．２Ｖになっており、ノードＶ２の電圧は０Ｖとなっている。この状態において、行選択線ＷＬを非選択状態（０Ｖ）にし、ストアイネーブル信号ＳＴＥを選択レベル（１．２Ｖ）にすると、ＮチャネルトランジスタＴａ１およびＴａ２はＯＦＦに、ＮチャネルトランジスタＴｗはＯＮになり、抵抗変化型素子Ｒ１→ＮチャネルトランジスタＴｗ→抵抗変化型素子Ｒ２といった電流経路に沿ってノードＶ１（１．２Ｖ）からノードＶ２（０Ｖ）に電流が流れる。抵抗変化型素子Ｒ１ではピン層からフリー層に電流が流れるため、抵抗変化型素子Ｒ１は高抵抗状態になり、抵抗変化型素子Ｒ２ではフリー層からピン層へ電流が流れるため、抵抗変化型素子Ｒ２は低抵抗状態になる。抵抗変化型素子Ｒ１およびＲ２の各々の抵抗状態は、電源切断後も維持される。これにより、データ“１”が不揮発性記憶部１２Ａにストアされる。

揮発性記憶部１１のフリップフロップにデータ“０”が保持されている場合には、ノードＶ１は０Ｖ、ノードＶ２は１．２Ｖとなっているため、行選択線ＷＬを非選択状態（０Ｖ）とし、かつストアイネーブル信号ＳＴＥを選択レベルとすると、抵抗変化型素子Ｒ２→ＮチャネルトランジスタＴｗ→抵抗変化型素子Ｒ１といった電流経路に沿ってノードＶ２（１．２Ｖ）からノードＶ１（０Ｖ）に電流が流れる。このとき、抵抗変化型素子Ｒ１ではフリー層からピン層に電流が流れるため、抵抗変化型素子Ｒ１は低抵抗状態となり、抵抗変化型素子Ｒ２ではピン層からフリー層へ電流が流れるため、抵抗変化型素子Ｒ２は高抵抗状態になる。これにより、データ“０”が不揮発性記憶部１２Ａにストアされる。

次に、不揮発性記憶部１２Ａにストアされたデータを揮発性記憶部１１のフリップフロップに記憶させるリコール動作について説明する。このリコール動作においては、行選択線ＷＬを非選択状態（０Ｖ）とし、かつストアイネーブル信号ＳＴＥを非選択レベル（０Ｖ）として、メモリセル電圧ＶＤＣを０Ｖから１．２Ｖに立ち上げる。メモリセル電圧ＶＤＣが０Ｖから１．２Ｖに立ちあがる過程では、ノードＶ１およびノードＶ２の電圧はともに０Ｖから１．２Ｖに立ち上がる。低電位側電源電圧ＶＳＳが供給される第２の電源ノードとノードＶ１の間には抵抗変化型素子Ｒ１およびキャパシタＣ１が直列に介挿されており、同第２の電源ノードとノードＶ２の間には抵抗変化型素子Ｒ２およびキャパシタＣ２が直列に介挿されている。このため、ノードＶ１から抵抗変化型素子Ｒ１を介してキャパシタＣ１に充電電流が流れ、ノードＶ２から抵抗変化型素子Ｒ２を介してキャパシタＣ２に充電電流が流れる。

抵抗変化型素子Ｒ１が高抵抗状態であり、かつ抵抗変化型素子Ｒ２が抵抵抗状態（すなわち、データ“１”が不揮発性記憶部１２Ａにストアされた状態）であれば、キャパシタＣ２の充電電流のほうがキャパシタＣ１の充電電流より大きくなり、ノードＶ１の電位とノードＶ２の電位に差が生じる。この電位差に応じて、揮発性記憶部１１のフリップフロップのノードＶ１はＨｉｇｈ（１．２Ｖ）に、同ノードＶ２はＬｏｗ（０Ｖ）に設定される。これにより、不揮発性記憶部１２Ａにストアされたデータ“１”の揮発性記憶部１１のフリップフロップへのリコールが完了する。抵抗変化型素子Ｒ１が低抵抗状態であり、かつ抵抗変化型素子Ｒ２が高抵抗状態（すなわち、データ“０”が不揮発性記憶部１２にストアされた状態）の場合は、キャパシタＣ１の充電電流のほうがキャパシタＣ２の充電電流より大きくなり、ノードＶ１はＬｏｗ（０Ｖ）にノードＶ２はＨｉｇｈ（１．２Ｖ）にラッチされ、リコールが終了する。

ここで留意しなければならないのは、メモリセル電圧ＶＤＣの立ち上げ方に注意を要するという点である。本実施形態のリコール動作では、抵抗変化型素子を介してキャパシタを充電する微小な電流（過渡電流）の差を利用しているので、メモリセル電圧ＶＤＣの立ち上げが緩やかすぎると、ノードＶ１の電位とノードＶ２の電位に差が付きにくく、リコールに失敗する虞があるからである。メモリセル電圧ＶＤＣの立ち上げ時間については、抵抗変化型素子とキャパシタとの時定数を考慮して決定することが好ましく、時定数を大きくするにはキャパシタの電気容量を大きくすれば良い。しかし、キャパシタの電気容量を大きくするとレイアウト面積が大きくなる欠点があるので、例えば、メモリセル電圧ＶＤＣの立ち上げ時間は１０ｎｓ〜１μｓ程度に設定するのが好ましい。

不揮発性メモリセル１０Ａ（より正確には、揮発性記憶部１１）からのデータ読み出し動作は、通常のＳＲＡＭにおけるデータの読み出し動作と同じである。この場合、不揮発性メモリセル１０Ａは、６個のトランジスタからなる構成（以下、６Ｔｒ構成と略記）のＳＲＡＭとして動作するので、スタティックノイズマージンの広いＳＲＡＭとして動作する。また、不揮発性メモリセル１０Ａへのデータ書き込みは通常のＲＡＭと全く同じであるので、ここでは、詳細な説明を省略する。

以上説明したように本実施形態の不揮発性メモリセル１０Ａの不揮発性記憶部１２Ａは、２個の抵抗変化型素子、２個のキャパシタおよび１個のスイッチ（トランジスタ）といった少ない素子数で構成されている。また、抵抗変化型素子Ｒ１およびＲ２としてＭＴＪ素子を用いたため、これら抵抗変化型素子の抵抗状態を変化させる際に必要となる素子間電圧は０．６Ｖ程度であり、これら素子に流れる電流は４９μＡ程度である。このように本実施形態によれば、ストア時またはリコール時に抵抗変化型素子に流す電流が少なくて済むので、面積が小さくて安価な不揮発性メモリのチップを実現することができる。また、不揮発性メモリセル１０Ａからのデータ読み出し動作および書き込み動作は通常のＳＲＡＭにおけるものと同一であり、データの書き込み動作および読み出し動作を高速に行うことができるとともに、広いスタティックノイズマージンを確保することができる。

（Ｂ：第２実施形態）
図３は本発明の第２実施形態の不揮発性メモリセル１０Ｂの構成例を示す回路図である。
図３では図１と同一の構成要素には同一の符号が付されている。図３と図１とを対比すれば明らかなように、不揮発性メモリセル１０Ｂの構成は不揮発性記憶部１２Ａに代えて不揮発性記憶部１２Ｂを設けた点が不揮発性メモリセル１０Ａの構成と異なる。そして、本実施形態の不揮発性記憶部１２Ｂでは、抵抗変化型素子Ｒ１とキャパシタＣ１がノードＶ１とメモリセル電圧ＶＤＣの与えられる電源ノードの間に直列に介挿されている点と、抵抗変化型素子Ｒ２とキャパシタＣ２がノードＶ２と同電源ノードの間に直列に介挿されている点が不揮発性記憶部１２Ａと異なり、さらに、抵抗変化型素子Ｒ１のフリー層側がノードＶ１に接続されており、抵抗変化型素子Ｒ２のフリー層側がノードＶ２に接続されている点も図１の不揮発性記憶部１２Ａと異なる。

図４は、不揮発性メモリセル１０Ｂの動作条件を示す図である。以下、図４を参照しつつ不揮発性メモリセル１０Ｂの動作を説明する。揮発性記憶部１１のフリップフロップに記憶されているデータを不揮発性記憶部１２Ｂにストアする場合には、第１実施形態における場合と同様に、行選択線ＷＬを非選択状態（０Ｖ）とし、かつストアイネーブル信号ＳＴＥを選択レベル（１．２Ｖ）にする。揮発性記憶部１１のフリップフロップにデータ“１”が保持されているのであれば、ノードＶ１の電圧は１．２Ｖになっており、ノードＶ２の電圧は０Ｖとなっている。この状態において、行選択線ＷＬを非選択状態（０Ｖ）にし、ストアイネーブル信号ＳＴＥを選択レベル（１．２Ｖ）にすると、ＮチャネルトランジスタＴａ１およびＴａ２はＯＦＦになり、ＮチャネルトランジスタＴｗはＯＮになる。このため、抵抗変化型素子Ｒ１→ＮチャネルトランジスタＴｗ→抵抗変化型素子Ｒ２といった電流経路に沿ってノードＶ１（１．２Ｖ）からノードＶ２（０Ｖ）に電流が流れる。抵抗変化型素子Ｒ１ではフリー層からピン層に電流が流れるため、抵抗変化型素子Ｒ１は低抵抗状態になり、抵抗変化型素子Ｒ２ではピン層からフリー層へ電流が流れるため、抵抗変化型素子Ｒ２は高抵抗状態になる。これにより、データ“１”が不揮発性記憶部１２Ｂにストアされる。

揮発性記憶部１１のフリップフロップにデータ“０”が保持されている場合には、ノードＶ１は０Ｖ、ノードＶ２は１．２Ｖとなっているため、行選択線ＷＬを非選択状態（０Ｖ）とし、かつストアイネーブル信号ＳＴＥを選択レベル（１．２Ｖ）とすると、抵抗変化型素子Ｒ２→ＮチャネルトランジスタＴｗ→抵抗変化型素子Ｒ１といった電流経路に沿ってノードＶ２（１．２Ｖ）からノードＶ１（０Ｖ）に電流が流れる。このとき、抵抗変化型素子Ｒ１ではピン層からフリー層に電流が流れるため、抵抗変化型素子Ｒ１は高抵抗状態となり、抵抗変化型素子Ｒ２ではフリー層からピン層へ電流が流れるため抵抗変化型素子Ｒ２は低抵抗状態になる。これにより、データ“０”が不揮発性記憶部１２Ｂにストアされる。

次に、不揮発性記憶部１２Ｂにストアされたデータを揮発性記憶部１１のフリップフロップに記憶させるリコール動作について説明する。このリコール動作においては、行選択線ＷＬを非選択状態（０Ｖ）とし、かつストアイネーブル信号ＳＴＥを非選択レベル（０Ｖ）とした状態でメモリセル電圧ＶＤＣを０Ｖから１．２Ｖに立ち上げる。メモリセル電圧ＶＤＣが０Ｖから１．２Ｖに立ちあがる過程では、ノードＶ１およびノードＶ２の電圧はともに０Ｖから１．２Ｖに立ち上がる。メモリセル電圧ＶＤＣを与えられる電源ノードとノードＶ１の間にはキャパシタＣ１と抵抗変化型素子Ｒ１が直列に介挿されており、同電源ノードとノードＶ２の間にはキャパシタＣ２と抵抗変化型素子Ｒ２が直列に介挿されている。このため、ノードＶ１の電位はキャパシタＣ１と抵抗変化型素子Ｒ１の働きにより上記電源ノードの電位に向けて上昇し、ノードＶ２の電位もキャパシタＣ２と抵抗変化型素子Ｒ２の働きにより上記電源ノードの電位に向けて上昇する。

抵抗変化型素子Ｒ１が低抵抗状態であり、かつ抵抗変化型素子Ｒ２が高抵抗状態（すなわち、データ“１”が不揮発性記憶部１２Ｂにストアされた状態）であれば、ノードＶ１の電位のほうがノードＶ２の電位に比較して上昇し易く、ノードＶ１の電位とノードＶ２の電位に差が生じ、揮発性記憶部１１のフリップフロップのノードＶ１はＨｉｇｈ（１．２Ｖ）に、同ノードＶ２はＬｏｗ（０Ｖ）に設定される。これにより、不揮発性記憶部１２Ｂにストアされたデータ“１”の揮発性記憶部１１のフリップフロップへのリコールが完了する。抵抗変化型素子Ｒ１が低抵抗状態であり、かつ抵抗変化型素子Ｒ２が高抵抗状態（すなわち、データ“０”が不揮発性記憶部１２にストアされた状態）の場合は、ノードＶ２の電位のほうがノードＶ１の電位よりも上昇し易く、ノードＶ１はＬｏｗ（０Ｖ）にノードＶ２はＨｉｇｈ（１．２Ｖ）にラッチされ、リコールが終了する。

本実施形態においても、抵抗変化型素子を介してキャパシタを充電する微小な電流（過渡電流）の差を利用してリコールを実現しているので、不揮発性メモリセルの電源電圧ＶＤＣの立ち上げ方に注意を要することは、上記第１実施形態と同様である。また、不揮発性メモリセル１０Ｂ（より正確には、揮発性記憶部１１）からのデータ読み出し動作が通常のＳＲＡＭ動作と同じであることは上記第１実施形態の不揮発性メモリセル１０Ａと同様であり、６Ｔｒ構成のＳＲＡＭとして動作するので不揮発性メモリセル１０Ｂがスタティックノイズマージンの広いＳＲＡＭとして動作する点も上記第１実施形態と同様である。また、不揮発性メモリセル１０Ｂへのデータ書き込みも、上記第１実施形態と同様に通常のＳＲＡＭと全く同じであるので詳細な説明を省略する。

本実施形態によっても、不揮発性メモリセル１０Ｂからのデータ読み出し動作および書き込み動作は通常のＳＲＡＭにおけるものと同一であり、データの書き込み動作および読み出し動作を高速に行うことができるとともに、広いスタティックノイズマージンを確保することができる。また、面積が小さくて安価な不揮発性メモリのチップを実現することができる点も第１実施形態と同様である。

（Ｃ：第３実施形態）
図５は、この発明の第３実施形態である不揮発性ＲＡＭの全体構成を示すブロック図である。図５において、不揮発性メモリセルアレイ１００は、上記第１実施形態の不揮発性メモリセル１０Ａを行列状に配列して構成されている。この例では、不揮発性メモリセルアレイ１００のメモリ容量は６４Ｍビット（４Ｍ×１６ビット）である。

制御回路５００は、外部から与えられるチップイネーブル信号ＣＥＢ、ストア信号ＳＴＲ、リコール信号ＲＣＬ、出力許可信号ＯＥＢに応じて、不揮発性ＲＡＭ内の各部を制御する回路である。ここで、チップイネーブル信号ＣＥＢ、出力許可信号ＯＥＢは、通常のＳＲＡＭに使用される制御信号である。ストア信号ＳＴＲおよびリコール信号ＲＣＬは、本実施形態に特有の制御信号である。ストア信号ＳＴＲは不揮発性ＲＡＭにストアを行わせるときにＨレベル（この例では、１．２Ｖ）とされる制御信号であり、リコール信号ＲＣＬは、不揮発性ＲＡＭにリコールを行わせるときにＨレベルとされる制御信号である。制御回路５００は、ストア信号ＳＴＲおよびリコール信号ＲＣＬに応じて制御信号ＳＴＲＢ、ＲＣＬＢ、ＲＳＴＢを生成し行デコーダ２００に与える。制御信号ＳＴＲＢはストア信号ＳＴＲを論理反転した信号であり、制御信号ＲＣＬＢはリコール信号ＲＣＬを論理反転した信号である。制御信号ＲＳＴＢは、制御回路５００に外部から与えられるリセット信号ＲＳＴを論理反転した信号である。

アドレス入力回路９５０は、制御回路５００による制御の下、不揮発性メモリセルアレイ１００内のアクセス先を指定するアドレスＡ０〜Ａ２３を受け取って保持する回路である。このアドレスＡ０〜Ａ２３は、不揮発性メモリセルアレイ１００内において、アクセス先が属する行を指定する行アドレスと、アクセス先が属する列を指定する列アドレスに区分されている。

行デコーダ２００は、行アドレスをデコードし、デコード結果に従って不揮発性メモリセルアレイ１００の各行の中の１つを選択する。また、列デコーダ３００は、列アドレスをデコードし、デコード結果に従って不揮発性メモリセルアレイ１００の各列の中の１つを選択する。カラムゲート４００は、ライトアクセス時にはデータ入力回路８００を、リードアクセス時にはセンスアンプ６００を、列デコーダ３００によって選択された列のビット線に接続する。センスアンプ６００は、リードアクセス時にカラムゲート４００を介して供給されるビット線上の電圧を増幅し、入出力バッファ７００に出力する回路である。データ入力回路８００は、ライトアクセス時に入出力バッファ７００を介して供給される書込データに応じたデータ電圧をカラムゲート４００に供給する回路である。入出力バッファ７００は、１６ビットの書込データを外部から受け取ってデータ入力回路８００に供給し、センスアンプ６００の出力信号に基づいて１６ビットの読出データを外部に出力する１６個の双方向入出力回路により構成されている。

行デコーダ２００には、通常のＳＲＡＭの行デコーダの機能に加えて、本実施形態に特有の機能が設けられている。すなわち、本実施形態における行デコーダ２００は、不揮発性メモリセルアレイ１００における所望の不揮発性メモリセル１０Ａを行単位で選択し、当該不揮発性メモリセルのＮチャネルトランジスタＴａ１およびＴａ２をＯＦＦ、ＮチャネルトランジスタＴｗをＯＮとして当該不揮発性メモリセル１０Ａの揮発性記憶部１１から不揮発性記憶部１２Ａへデータを書き込むストアを行わせるストア制御手段と、不揮発性メモリセルアレイ１００における所望の不揮発性メモリセル１０Ａを行単位で選択し、当該不揮発性メモリセル１０ＡのＮチャネルトランジスタＴａ１、Ｔａ２およびＴｗをＯＦＦとし、さらに、当該不揮発性メモリセル１０Ａに対するメモリセル電圧ＶＤＣを立ち上げることにより、当該不揮発性メモリセル１０Ａの不揮発性記憶部１２Ａから揮発性記憶部１１へデータを書き込むリコールを行わせるリコール制御手段としての機能を有している。ＶＤＣ回路９００はメモリセル電圧ＶＤＣを発生する回路である。本実施形態では、リコール時には、全ての不揮発性メモリセルを同時にリコールするために、全ての不揮発性メモリセルに共通のＶＤＣ回路９００が設けられている。ＶＤＤ検知回路９６０は、予期せぬ電源遮断に対応するために設けられている。ＶＤＤ検知回路９６０は、電源電圧ＶＤＤの立ち上がりを検知してパワーオン信号ＰＯＮを制御回路５００にパルス出力し、電源電圧ＶＤＤが低下したことを検知すると、ＬｏｗＶＤＤ信号を制御回路５００へ出力する。

図６は本実施形態による不揮発性ＲＡＭの具体的な構成例を示すブロック図である。なお、この図６では、図面が煩雑になるのを防止するため、１ビット分のデータの記憶および入出力に関連した構成のみが図示されている。実際の不揮発性ＲＡＭは、図６に示された不揮発性メモリセルアレイ１００やカラムゲート４００等を１６ビット分並列化した構成となっている。

図６において、不揮発性メモリセルアレイ１００は、上記第１実施形態（図１）の不揮発性メモリセル１０Ａを不揮発性メモリセルＭｋｊとし、この不揮発性メモリセルＭｋｊをｍ＋１行ｎ＋１列からなる行列状に配列したものである。不揮発性メモリセルアレイ１００の最小単位は、高速性、メモリ容量の規模にもよるが、一般的には、例えば、ｍ＝１０２４、ｎ＝５１２として、５１２Ｋビット位に分割する。本例の場合には、メモリ容量が６４Ｍビットなので、この最小メモリアレイを、１２８個設けることになる。

不揮発性メモリセルアレイ１００では、行列状に配列された不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各列ｊに沿って、互いに対をなすビット線ＢＩＴｊおよびＢＩＴｊＢが配線されている。ここで、ビット線ＢＩＴｊには、列ｊに属するｍ＋１個の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）のＮチャネルトランジスタＴａ１のソースが各々接続され、ビット線ＢＩＴｊＢには、列ｊに属するｍ＋１個の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）のＮチャネルトランジスタＴａ２のソースが各々接続されている。

また、不揮発性メモリセルアレイ１００では、行列状に配列された不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各行ｋに沿って、行選択電圧ＷＬｋを供給する信号線と、ストアイネーブル信号ＳＴＥｋを供給するための信号線が配線されている。行選択電圧ＷＬｋは、行ｋに属するｎ＋１個の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＴａ１およびＴａ２（図１参照）の各ゲートに供給される。また、ストアイネーブル信号ＳＴＥｋは、行ｋに属するｎ＋１個の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＴｗ（図１参照）の各ゲートに供給される。そして、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各々におけるＰチャネルトランジスタＰ１およびＰ２のソース同士の接続ノードには、ＶＤＣ回路９００からメモリセル電圧ＶＤＣが供給され、ＮチャネルトランジスタＮ１およびＮ２のソース同士の接続ノードには低電位側電源電圧ＶＳＳが供給される。

カラムゲート４００は、不揮発性メモリセルアレイ１００の各列ｊ（ｊ＝０〜ｎ）に対応付けられたｎ＋１組のＮチャネルの列選択トランジスタＣＧｊ（ｊ＝０〜ｎ）およびＣＧｊＢ（ｊ＝０〜ｎ）の組を有している。列ｊに対応した列選択トランジスタＣＧｊおよびＣＧｊＢは、列選択電圧ＣＯＬｊがＨレベルとなることによりＯＮとなり、ビット線ＢＩＴｊおよびＢＩＴｊＢをデータ入力回路８００およびセンスアンプ６００に接続する。

列選択回路３００−ｊ（ｊ＝０〜ｎ）は、不揮発性メモリセルアレイ１００の各列ｊ（ｊ＝０〜ｎ）に対応付けて設けられている。図５の列デコーダ３００は、これらｎ＋１個の列選択回路３００−ｊ（ｊ＝０〜ｎ）により構成されている。列ｊに対応した列選択回路３００−ｊは、列アドレスが当該列ｊを示す場合にＬレベル（０Ｖ）の信号を出力する列アドレス一致検出部３０１と、この列アドレス一致検出部３０１の出力信号がＬレベルであるときにＨレベルの行選択電圧ＣＯＬｊを出力し、列ｊに対応したカラムゲートトタンジスタＣＧｊおよびＣＧｊＢをＯＮにするインバータ３０２とにより構成されている。

行選択回路２００−ｋ（ｋ＝０〜ｍ）は、不揮発性メモリセルアレイ１００の各行ｋ（ｋ＝０〜ｍ）に対応付けて設けられている。図５の行デコーダ２００は、これらｍ＋１個の行選択回路２００−ｋにより構成されている。行ｋに対応した行選択回路２００−ｋは、通常のＳＲＡＭとしての動作モードでは、行アドレスが当該行ｋを示す場合に、行選択電圧ＷＬｋをＨレベルとし、当該行ｋに属するｎ＋１個の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＴａ１およびＴａ２（図１参照）をＯＮにする。また、行ｋに対応した行選択回路２００−ｋは、当該行ｋに属するｎ＋１個の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）に供給するストアイネーブル信号ＳＴＥｋの出力制御を行う。

図７は、行選択回路２００−ｋ（ｋ＝０〜ｍ）の構成例を示す回路図である。
図７に示すように、行選択回路２００−ｋは、アドレス一致検出部２０１、ＮＡＮＤ回路２０２、ＮＯＲ回路２０３、インバータ２０４、およびＮＯＲ回路２０５を有している。アドレス一致検出部２０１には、行アドレスＡＤＤＸが与えられる。この行アドレスＡＤＤＸが行ｋを示す場合には、アドレス一致検出部２０１の出力はＬレベルとなり、逆に行アドレスＡＤＤＸが行ｋを示さない場合には、アドレス一致検出部２０１の出力はＨレベルとなる。図７に示すように、アドレス一致検出部２０１の出力はＮＯＲ回路２０３とＮＯＲ回路２０５に与えられる。

ＮＡＮＤ回路２０２には制御信号ＳＴＲＢと制御信号ＲＣＬＢとが与えられ、このＮＡＮＤ回路２０２の出力はＮＯＲ回路２０３に与えられる。図７に示すように、本実施形態では、ＮＯＲ回路２０３の出力が行選択信号ＷＬｋとなる。ＮＡＮＤ回路２０２の出力はインバータ２０４による論理反転を経てＮＯＲ回路２０５に与えられる。ＮＯＲ回路２０５には、さらに制御信号ＲＳＴＢが与えられ、このＮＯＲ回路２０５の出力がストアイネーブル信号ＳＴＥｋとなる。

ストアを行う動作モードのときは、制御信号ＳＴＲＢはＬレベル、制御信号ＲＣＬＢはＨレベル、制御信号ＲＳＴＢはＬレベルとなる。このため、ＮＡＮＤ回路２０２の出力はＨレベルとなり、ＮＯＲ回路２０３の出力（すなわち、行選択信号ＷＬｋ）はＬレベルとなる。このとき、行アドレスＡＤＤＸが行ｋを示すものであれば、アドレス一致検出部２０１の出力はＬレベルとなり、ＮＯＲ回路２０５の出力（すなわち、ストアイネーブル信号ＳＴＥｋ）はＨレベルとなる。

リコールを行う動作モードのときは、制御信号ＳＴＲＢはＨレベルに、制御信号ＲＣＬＢはＬレベルとなる。また、この場合、制御信号ＲＳＴＢはリセット動作の間だけＬレベルとされ、その他のときはＨレベルとされる。また、図示しない行アドレスのプリデコーダにより行アドレスＡＤＤＸを構成する各ビットが全て“１”にセットされる。従って、ＮＡＮＤ回路２０１の出力は、常時、Ｌレベルとなる。ＮＡＮＤ回路２０２の出力はＨレベルとなり、ＮＯＲ回路２０３の出力（すなわち、行選択信号ＷＬｋ）はＬレベルに、ＮＯＲ回路２０５の出力（すなわち、ストア信号ＳＴＥｋ）は、制御信号ＲＳＴＢがＬレベルのときのみＨレベルとなり、その他のときはＬレベルとなる。なお、本実施形態の不揮発性ＲＡＭを通常のＳＲＡＭとして動作させるときは、制御信号ＳＴＲＢおよびＲＣＬＢは共にＨレベルであり、ＮＡＮＤ回路２０２の出力は常にＬレベルとなる。このため、行アドレスＡＤＤＸが行ｋを示すものであれば、行選択回路２００−ｋはＨレベルの行選択信号ＷＬｋを出力し、行アドレスＡＤＤＸが行ｋを示すものでなければＬレベルの行選択信号ＷＬｋを出力する。また、行アドレスＡＤＤＸが行ｋを示すものであるか否かを問わず、行選択回路２００−ｋはＬレベルのストアイネーブル信号ＳＴＥｋを出力する。

図８は本実施形態による不揮発性ＲＡＭのストア時の動作を示すタイムチャートである。この例では前掲図２の動作条件で不揮発性ＲＡＭが動作している。この例では、１つの行線に接続された不揮発性メモリセルへ一括で同時にストアする例を示す。ストア信号ＳＴＲがＬレベルのときは（図８では、期間ｔ１）、不揮発性ＲＡＭは通常のＳＲＡＭとして動作している。不揮発性ＲＡＭに対する電源電圧ＶＤＤの供給を断つ場合、それに先立って、ストア信号ＳＴＲが立ち上げられる。ＳＴＲ信号がＨレベルになると、制御回路５００の出力する制御信号ＳＴＲＢ及びＲＳＴＢはＬレベルとなり、不揮発性ＲＡＭでは、次のようにストアのための動作が開始される。

制御信号ＳＴＲＢがＬレベルになると、行選択回路２００−ｋ（ｋ＝０〜ｍ）の各々のＮＡＮＤ回路２０２の出力はＨレベルとなり、ＮＯＲ回路２０３の出力（すなわち、行選択信号ＷＬｋ）は常にＬレベルとなる。このため、ビット線ＢＬｊ、反転ビット線ＢＬＢｊはドントケアとなる。ストア信号ＳＴＲがＨレベルとなってから一定時間が経過した時点を起算点とする期間ｔ２では、最初の行ｋ＝０に対応したアドレスＡＸ０から最後の行ｋ＝ｍに対応したアドレスＡＸｍまでのｍ＋１個の行アドレスの各々を期間Δｔ１に亘って行アドレスＡＤＤＸに設定する処理が実行され、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各々における揮発性記憶部１１から不揮発性記憶部１２Ａへのストアが行単位で行われる。

例えば、行アドレスＡＤＤＸとしてアドレスＡＸ０が設定されている期間においては、行選択回路２００−０のアドレス一致検出部２０１の出力はＬレベルとなり、行選択回路２００−ｋ（ｋ＝１〜ｍ）のアドレス一致検出部２０１の出力はＨレベルとなる。前述したように、行選択回路２００−ｋ（ｋ＝０〜ｍ）の各々において、ＮＡＮＤ回路２０２の出力はＨレベルであるから、インバータ２０４の出力はＬレベルになる。行選択回路２００−ｋ（ｋ＝０〜ｍ）の各々に与えられる制御信号ＲＳＴＢはＬレベルであるから、行選択回路２００−０のＮＯＲ回路２０５の出力（すなわち、第０行に対するストアイネーブル信号ＳＴＥ０）のみがＨレベル（１．２Ｖ）となり、行選択回路２００−ｋ（ｋ＝１〜ｍ）のＮＯＲ回路２０５の出力（すなわち、第ｋ行に対するストア信号ＳＴＥｋ）はＬレベル（０Ｖ）となる。このため、第０行の不揮発性メモリセルＭ０ｊ（ｊ＝１〜ｎ）の各々において、揮発性記憶部１１の記憶データが不揮発性記憶部１２Ａに書き込まれる。

以下同様に行アドレスＡＤＤＸとしてＡＸｋ（ｋ＝１〜ｍ）が設定されている期間においては、第ｋ行の不揮発性メモリセルＭｋｊ（ｊ＝１〜ｎ）の各々において、揮発性記憶部１１の記憶データの不揮発性記憶部１２Ａへの書き込みが行われる。そして、全ての行についてのストアが完了すると、その後の期間ｔ３において不揮発性ＲＡＭに対する電源電圧ＶＤＤの供給が遮断される。

以上の動作において、１個の不揮発性メモリセルのストアに要する電流を４９μＡとすると、１行当りの不揮発性メモリセルの個数は５１２個であるから、１行（＝５１２個）のストアを一括して行うのに必要な消費電流は２５ｍＡとなる。１行のストアを一括して行うのに必要な消費電流が許容範囲に収まっていない場合には、１つの行を行方向に複数ブロックに分割し、ブロック毎に一括してストアを行うようにすれば良い。また、複数行分のストアを一括して行っても消費電力が許容範囲に収まれっているのであれば、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）を複数行分ずつ選択してストアを行っても勿論良い。

図９は本実施形態による不揮発性ＲＡＭのリコール時の動作を示すタイムチャートである。この例では図２の動作条件にしたがってリコールを行わせている。電源立ち上げ期間ｔ１では、不揮発性ＲＡＭに対する電源電圧ＶＤＤを１．２Ｖに立ち上げる。この過程において、ＶＤＤ検知回路９６０は、電源電圧ＶＤＤの立ち上りを検知し、パワーオン信号ＰＯＮをパルス出力する。制御回路５００は、パワーオン信号ＰＯＮの受信を契機として不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各々における揮発性記憶部１１のノードＶ０およびＶ１のリセット（初期化）を以下の要領で行う。

まず、リコール信号ＲＣＬがＨレベルになると、行アドレスＡＤＤＸを構成する各ビットが全て“１”（Ｈｉｇｈ Ｆｉｘ）にセットされ、制御信号ＲＳＴＢが時間ｔ２の期間に亘ってＬレベルにセットされる。行アドレスＡＤＤＸがＨｉｇｈ Ｆｉｘされているため、第０行から第ｍ行までの何れの行を示す行アドレスとも一致せず、行選択信号ＷＬｋ（ｋ＝０〜ｍ）はＬレベルとなる。また、制御信号ＲＳＴＢが時間ｔ２の期間に亘ってＬレベルとなるため、ストアイネーブル信号ＳＴＥｋ（ｋ＝０〜ｍ）は上記期間ｔ２の間だけＨレベル（１．２Ｖ）となり、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各々に含まれるＮチャネルトランジスタＴｗがＯＮになる。その結果、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各々における揮発性記憶部１１のノードＶ０とノードＶ１が短絡され、同電位にリセットされる。

その後、制御回路５００は制御信号ＲＳＴＢをＨレベルに戻す。これにより、ストアイネーブル信号ＳＴＥｋ（ｋ＝０〜ｍ）はＬレベルとなり、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各々に含まれるＮチャネルトランジスタＴｗはＯＦＦになる。この状態でＶＤＣ回路９００によってメモリセル電圧ＶＤＣが０Ｖから１．２Ｖに立ち上げられ、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各々において不揮発性記憶部１２の記憶データが揮発性記憶部１１に書き戻される（図９の期間ｔ３）。その後、リコール信号ＲＣＬがＬレベルになると、リコール動作が終了し、以降、不揮発性ＲＡＭは通常のＳＲＡＭとして動作する（図９：期間ｔ４）。

（Ｄ：第４実施形態）
図１０は本発明の第４実施形態である不揮発性ＲＡＭの構成例を示す図である。図１０では、図６と同一の構成要素には同一の符号が付されている。本実施形態の不揮発性ＲＡＭは、不揮発性メモリセルアレイ１００を構成する各不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）に与えるメモリセル電圧ＶＤＣを行毎に制御する点が第３実施形態の不揮発性ＲＡＭと異なり、このような制御を実現するために、制御回路５００に代えて制御回路５２０を設けた点と、行選択回路２００−ｋ（ｋ＝０〜ｍ）に代えて行選択回路２２０−ｋ（ｋ＝０〜ｍ）を設けた点が第３実施形態の不揮発性ＲＡＭ（図６参照）と異なる。

図１１は行選択回路２２０−ｋの構成例を示す回路図である。図１１におけるアドレス一致検出部２２１、ＮＡＮＤ回路２３０、インバータ２３１、ＮＯＲ回路２３２および２３３の各々は、図７におけるアドレス一致検出部２０１、ＮＡＮＤ回路２０２、インバータ２０４、ＮＯＲ回路２０３および２０５の各々に対応する。図１１に示す行選択回路２２０−ｋでは、アドレス一致検出部２０１の出力はＮＯＲ回路２３２および２３３の各々に与えられる他、インバータ２２２による反転を経てアドレス一致検出信号ＡＤＴｋとしてラッチＬ１に与えられる。

ラッチＬ１は、Ｐチャネルトランジスタ２２３と、Ｎチャネルトランジスタ２２４および２２６と、インバータ２２５とにより構成されている。Ｐチャネルトランジスタ２２３およびＮチャネルトランジスタ２２４は、高電位側電源ＶＤＤおよび低電位側電源ＶＳＳ間に直列に介挿されている。Ｎチャネルトランジスタ２２４のゲートには、アドレス一致検出信号ＡＤＴｋが与えられる。インバータ２２５は、Ｐチャネルトランジスタ２２３およびＮチャネルトランジスタ２２４のドレイン同士の接続ノードに発生する信号を反転して出力する。このインバータ２２５の出力信号がラッチＬ１の出力信号となる。インバータ２２５の出力信号は、Ｐチャネルトランジスタ２２３のゲートに供給される。Ｎチャネルトランジスタ２２６は、インバータ２２５の出力ノードと低電位側電源ＶＳＳとの間に介挿されている。このＮチャネルトランジスタ２２６のゲートには、パワーオン信号ＰＯＮが与えられる。以上がラッチＬ１の構成である。

遅延回路２２７は、ラッチＬ１の出力信号を所定時間Δｔ１だけ遅延させる。インバータ２２８は、この遅延回路２２７の出力信号を反転して出力する。レベルシフタ２２９には、ＶＤＣ回路９００の出力するメモリセル電圧ＶＤＣが高電位側電源電圧として与えられる。レベルシフタ２２９は、インバータ２２８の出力信号を反転し、反転した結果が“０”である場合は０Ｖを、“１”である場合はＶＤＣ回路９００の出力する電圧ＶＤＣを行ｋに対応したメモリセル電圧ＶＤＣｋとして出力する。
以上が行選択回路２２０−ｋの構成である。

次いで、図１２を参照しつつ行選択回路２２０−ｋの動作を説明する。
図１２は本実施形態による不揮発性ＲＡＭのリコール時の動作を示すタイムチャートである。なお、ストア時の動作については前述した第３実施形態と同一であるため、説明を省略する。図１２と図９とを対比すれば明らかように、本実施形態による不揮発性ＲＡＭのリコール時の動作では、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）に対するメモリセル電圧ＶＤＣｋが行毎に選択的に順次立ち上げられる点が第３実施形態と異なる。

より詳細に説明すると、電源が投入され、不揮発性ＲＡＭへの電源電圧ＶＤＤの供給が開始されると、ＶＤＤ検知回路９６０（図１２では図示略）からパワーオン信号ＰＯＮが出力され、行選択回路２２０−ｋ（ｋ＝０〜ｍ）の各々のＮチャネルトランジスタ２２６がＯＮになり、ラッチ回路Ｌ１の出力ＮＮ２が０Ｖにリセットされる。この結果、行選択回路２２０−ｋ（ｋ＝０〜ｍ）の各々のレベルシフタ２２９の出力電圧ＶＤＣｋは０Ｖとなる。これが初期状態である。

次に、リコール信号ＲＣＬがＨレベルになり、リコール動作が開始される。行アドレスＡＤＤＸに第０行を示すアドレスＡＸ０が設定されると、行選択回路２２０−０では、アドレス一致検出部２２１の出力ＮＮ１がＬレベルとなり、ラッチ回路Ｌ１の出力ＮＮ２はＨレベルとなる。また、アドレスＡＸ０が設定から期間Δｔ１に亘って制御回路５２０によって制御信号ＲＳＴＢがＬレベルに設定され、ストアイネーブル信号ＳＴＥ０がΔｔ１の期間に亘ってＨレベルとなる。その後、遅延回路２２７によりΔｔ１遅れてインバータ２２８の出力がＬレベルとなり、第ｋ行に対するメモリセル電圧ＶＤＣ０が１．２Ｖとなる。その後、期間Δｔ２が経過して行アドレスＡＤＤＸが第１行を示すアドレスＡＸ１に切り替わると、同様の処理が行選択回路２２０−１において実行される。以降、行アドレスＡＤＤＸをアドレスＡＸ２、ＡＸ３・・・ＡＸｍと切り換えることで、全ての不揮発性メモリセルＭｋｊにおいてリコールが実行される。そして、全ての不揮発性メモリセルＭｋｊのリコールが終了すると、リコール信号ＲＣＬがＬレベルとされ、本実施形態の不揮発性ＲＡＭは通常のＳＲＡＭとして動作する。

なお、不揮発性メモリセルＭｋｊの揮発性記憶部１１のフリップフロップへのラッチは非常に高速であり、このサイクルは、１０ｎｓ以下で行える（すなわち、Δｔ１＋Δｔ２＜１０ｎｓ)。従って、ｍ＝１０２４かつｎ＝５１２の不揮発性メモリセルアレイ１００をリコールするには、１０ｎｓ×１０２４行＝１０．２μｓ。６４Ｍビットのメモリの場合、このメモリアレイが１２８個あるので、１０．２μｓ×１２８ブロック＝１．３ｍｓで全メモリがリコールできる。なお、本実施形態では、不揮発性メモリセルＭｋｊを１行分ずつ選択してリコールを行うとともに、そのリコールに先立ってリコール対象の不揮発性メモリセルＭｋｊの揮発性記憶部１１のリセットを行ったが、図１２にて点線で示すように、全ての不揮発性メモリセルＭｋｊの揮発性記憶部１１のリセットを一括して行っても勿論良い。

（Ｅ：第５実施形態）
図１３はこの発明の第５実施形態である不揮発性ＲＡＭの一部の構成を示すブロック図である。本実施形態は第４実施形態を変形したものである。前述した第４実施形態では行選択回路２２０−ｋによって第ｋ行の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）に供給する基準電源電圧ＶＤＣｋを制御した。これに対して、図１３の不揮発性メモリセルアレイでは、行選択回路２２０−ｋに代えて行選択回路２４０−ｋを設け、この行選択回路２４０−ｋによって低電位側電源電圧ＶＳＣｋを行毎に供給するようにしたことが異なる。本実施形態のリコール時の動作では、電源電圧ＶＤＤが立ち上がると、行選択回路２４０−ｋ（ｋ＝０〜ｍ）の各々によって、一旦、全ての低電位側電源電圧ＶＳＣｋがＶＤＤレベルに充電される。以降、行アドレスＡＤＤＸにより指定される行毎に行選択回路２４０−ｋによって、低電位側電源電圧ＶＳＣｋが順次０Ｖに設定され、第ｋ行の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）の各々において不揮発性記憶部１２Ａに記憶されたデータが揮発性記憶部１１に書き込まれる。

（Ｆ：第６実施形態）
図１４はこの発明の第６実施形態である不揮発性ＲＡＭの一部の構成を示すブロック図である。本実施形態は第４実施形態を変形したものである。前述した第４実施形態では行選択回路２２０−ｋによって第ｋ行の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）に供給するメモリセル電圧ＶＤＣｋを制御した。これに対して、本実施形態では、ＶＤＣ回路９００の出力電圧ＶＤＣが印加される電源線と不揮発性メモリセルＭｋｊの高電位側電源供給ノードとの間にＰチャネルトランジスタＴｓを設け、ＰチャネルトランジスタＴｓのＯＮ／ＯＦＦを制御するためのリコール選択信号ＲＣＳＢｋを出力する行選択回路２５０−ｋを行選択回路２２０−ｋに代えて設けた点が第５実施形態と異なる。つまり、本実施形態では、リコールの際には、行アドレスＡＤＤＸにより、順次リコール選択信号ＲＣＳｋが選択され（Ｌレベルとされ）、行毎にリコールが行われる。

本実施形態によれば、前述した第４実施形態に比較して、不揮発性メモリセルの素子数が増える欠点はあるものの、以下の利点がある。すなわち、ＰチャネルトランジスタＴｓを不揮発性メモリセルＭｋｊ毎に設けたため、電圧ＶＤＣおよびＶＳＳを供給するための配線を、図１４の縦方向（すなわち、不揮発性メモリセルアレイにおける列方向）に配線することができる。このため、抵抗変化型素子への書き込み時あるいはリコール時に１本の電源配線に流れる電流として１ビット分のみを考慮すれば良く、電源配線抵抗による電圧低下を低減できる。

（Ｇ：第７実施形態）
図１５はこの発明の第７実施形態である不揮発性ＲＡＭの一部の構成を示すブロック図である。本実施形態の不揮発性ＲＡＭは、不揮発性メモリセル１０Ａに代えて不揮発性メモリセル１０Ｂを用いて不揮発性メモリセルアレイを構成した点が第６実施形態の不揮発性ＲＡＭと異なる。本実施形態の不揮発性ＲＡＭにおけるストア時或いはリコール時の動作条件としては、図４に示す動作条件を採用すれば良いことは言うまでもない。同様に、第３実施形態の不揮発性ＲＡＭ（図６参照）、第４実施形態の不揮発性ＲＡＭ（図１０）および第５実施形態の不揮発性ＲＡＭにおいても、不揮発性メモリセル１０Ａに代えて不揮発性メモリセル１０Ｂをマトリクス状に配列して不揮発性メモリセルアレイを構成し、ストア時或いはリコール時の動作条件としては、図４に示す動作条件を採用しても良い。

（Ｈ：第８実施形態）
図２２は、本発明の第８実施形態のメモリセルの等価回路を示す図である。図２２に示すように、このメモリセルは、ＭＴＪ素子などの抵抗変化型素子Ｒと閾値素子ＴＨＤとを直列に接続した構成となっており、本実施形態では閾値素子ＴＨＤは、ダイオードＤ１と、ダイオードＤ１に対して逆向きに並列接続されたダイオードＤ２とにより構成されている。

図２３は、図２２のメモリセルにおけるノードＮ（抵抗変化型素子Ｒと閾値素子ＴＨＤの共通接続点）とノードＳＬ（閾値素子ＴＨＤの他方の端部）の間の電圧電流特性を示す図である。図２２に示すように、このメモリセルにおいてはノードＮとノードＳＬの間にダイオードＤ１とＤ２が互いに逆向きに接続されている。以下では、ノードＮの電圧をＶＮとし、ノードＳＬの電圧をＶＳＬとする。ノードＮとノードＳＬの間に正の電圧を印加すると（すなわち、ＶＮ−ＶＳＬ＞０）と、ダイオードＤ２が順方向となり、当該電圧がダイオードＤ２の閾値電圧ＶＦ（例えば、０．５Ｖ）を超えたところで急激にオン電流が流れる。逆に、ノードＮとノードＳＬの間に負の電圧を印加すると、当該電圧の大きさがダイオードＤ１の閾値電圧ＶＦを超えたところで急激にオン電流が流れる。

すなわち、図２２により等価回路の構成が表されるメモリセルでは、ノードＢＬ（抵抗変化型素子Ｒの他方の端部）とノードＳＬの間に正電圧または負電圧を印加すると、その電圧が各ダイオードの閾値電圧ＶＦを超えたところで、順方向または逆方向に大電流が流れる。

図２４は、図２２に示すメモリセルの動作条件を示す図である。図２４に示すように、このメモリセルのノードＢＬに１．０Ｖの電圧が印加されるとともにノードＳＬに０Ｖの電圧が印加されると、ダイオードＤ２がＯＮとなり、ノードＮ−ノードＳＬ間に略０．５Ｖの電圧が印加される。その結果、抵抗変化型素子Ｒには順方向の電流が流れ、“０”を記憶した低抵抗状態に変化する。つまり、図２２のメモリセルにデータ“０”を記憶させるには、ノードＢＬに１．０Ｖの電圧が印加され、かつノードＳＬに０Ｖの電圧が印加されるようにすれば良い。なお、本実施形態では、ダイオードＤ１或いはＤ２の抵抗は抵抗変化型素子Ｒの抵抗に比較して充分小さく、これらダイオードによる電位降下はほぼないとした。

一方、図２２のメモリセルにデータ“１”を記憶させる場合には、ノードＢＬに０Ｖの電圧を印加し、ノードＳＬに１．０Ｖの電圧を印加すれば良い。このようにすると、ダイオードＤ１がＯＮとなってノードＮ−ノードＳＬ間には略―０．５Ｖの電圧が印加され、ノードＢＬ−ノードＮ間（すなわち、抵抗変化型素子Ｒ）には略−０．５Ｖの電圧が印加される。その結果、抵抗変化型素子Ｒには逆方向の電流が流れ、“１”を記憶した高抵抗状態に変化する。なお、図２５に示すように、ダイオードＤ１およびＤ２に代えて、ツェナーダイオードＤｚを閾値素子ＴＨＤとして用いてメモリセルを構成しても勿論良く、当該ツェナーダイオードＤｚのブレークダウン電圧が略０．５Ｖであれば、図２３と同様の電圧電流特性が得られる。

図２６は、本実施形態の不揮発性ＲＡＭの不揮発性メモリセル１０Ｃの構成例を示す図である。図２６では、図１におけるものと同一の構成要素には同一の符号が付されている。図２６と図１とを対比すれば明らかように、本実施形態の不揮発性メモリセル１０Ｃの構成は、不揮発性記憶部１２Ａに代えて不揮発性記憶部１２Ｃを設けた点が第１実施形態の不揮発性メモリセル１０Ａの構成と異なる。そして、不揮発性記憶部１２Ｃの構成は、ＮチャネルトランジスタＴｗに代えて、互いに逆向きに接続されたダイオードＤａおよびＤｂを閾値素子として設けた点が不揮発性記憶部１２Ａの構成と異なる。

本実施形態において通常時のメモリセル電圧ＶＤＣは０．５Ｖである。この場合、ダイオードＤａおよびＤｂは共にＯＦＦとなり、抵抗変化型素子Ｒ１およびＲ２は揮発性記憶部１１から切り離される。このため、本実施形態の不揮発性メモリセル１０Ｃは、通常時においては、第１実施形態の不揮発性メモリセル１０Ａと同様にＳＲＡＭとして動作する。電源を切断するときには、揮発性記憶部１１に記憶されているデータを不揮発性記憶部１２Ｃにストアする必要がある。このため、電源を切断する場合には、メモリセル電圧ＶＤＣを１．５Ｖ程度の高電圧にする。すると、出力ノードＶ１およびＶ２の間に電流が流れ、抵抗変化型素子Ｒ１およびＲ２は一方が抵抵抗となり、他方が高抵抗となる、といった具合に各々の抵抗状態が互いに逆方向に変化してデータがストアされる。そして、電源投入時は、メモリセル電圧ＶＤＣと基準電圧ＶＳＳとの間の電圧を印加することで揮発性記憶部１１のフリップフロップが一定方向に傾き、不揮発性記憶部１２Ｃにストアされているデータが当該フリップフロップにリコールされる。このように不揮発性記憶部１２Ｃから揮発性記憶部１１へのデータのリコールを行った後は不揮発性メモリセル１０ＣはＳＲＡＭとして動作する。

図２７は、不揮発性メモリセル１０Ｃの動作条件を示す図である。揮発性記憶部１１のフリップフロップに記憶されているデータを不揮発性記憶部１２Ｃにストアする場合には、図２７に示すように、行選択線ＷＬを非選択状態（０Ｖ）とし、メモリセル電圧ＶＤＣを１．５Ｖにする。このとき、ビット線ＢＬおよび反転ビット線ＢＬＢは選択状態／非選択状態の何れであっても良い（図２７では、「Ｄｏｎ’ｔ ｃａｒｅ」を意味する「−」と表記）。なお、メモリセル電圧ＶＤＣを１．５Ｖとするのは、直列に接続された閾値素子および抵抗変化型素子の両端に約１．５Ｖの電圧が印加されるようにするためである。

例えば、揮発性記憶部１１のフリップフロップにデータ“１”が保持されているのであれば、ノードＶ１の電圧は１．５Ｖになっており、ノードＶ２の電圧は０Ｖとなっている。行選択線ＷＬは非選択状態（０Ｖ）であるため、ＮチャネルトランジスタＴａ１およびＴａ２はＯＦＦになり、抵抗変化型素子Ｒ１→ダイオードＤａ→抵抗変化型素子Ｒ２といった電流経路に沿ってノードＶ１（１．５Ｖ）からノードＶ２（０Ｖ）に電流が流れる。抵抗変化型素子Ｒ１ではピン層からフリー層に電流が流れるため、抵抗変化型素子Ｒ１は高抵抗状態になり、抵抗変化型素子Ｒ２ではフリー層からピン層へ電流が流れるため、抵抗変化型素子Ｒ２は低抵抗状態になる。抵抗変化型素子Ｒ１およびＲ２の各々の抵抗状態は、電源切断後も維持される。これにより、データ“１”が不揮発性記憶部１２Ｃにストアされる。

揮発性記憶部１１のフリップフロップにデータ“０”が保持されている場合には、ノードＶ１は０Ｖ、ノードＶ２は１．５Ｖとなる。行選択線ＷＬは非選択状態（０Ｖ）であるため、ＮチャネルトランジスタＴａ１およびＴａ２はＯＦＦになり、抵抗変化型素子Ｒ２→ダイオードＤｂ→抵抗変化型素子Ｒ１といった電流経路に沿ってノードＶ２（１．５Ｖ）からノードＶ１（０Ｖ）に電流が流れる。このとき、抵抗変化型素子Ｒ１ではフリー層からピン層に電流が流れるため、抵抗変化型素子Ｒ１は低抵抗状態となり、抵抗変化型素子Ｒ２ではピン層からフリー層へ電流が流れるため、抵抗変化型素子Ｒ２は高抵抗状態になる。これにより、データ“０”が不揮発性記憶部１２Ｃにストアされる。

次に、不揮発性記憶部１２Ｃにストアされたデータを揮発性記憶部１１のフリップフロップに記憶させるリコール動作について説明する。このリコール動作においては、行選択線ＷＬを非選択状態（０Ｖ）とし、メモリセル電圧ＶＤＣを０Ｖから０．５Ｖに立ち上げる。メモリセル電圧ＶＤＣが０Ｖから０．５Ｖに立ちあがる過程では、ノードＶ１およびノードＶ２の電圧はともに０Ｖから０．５Ｖに立ち上がる。低電位側電源電圧ＶＳＳが供給される第２の電源ノードとノードＶ１の間には抵抗変化型素子Ｒ１およびキャパシタＣ１が直列に介挿されており、同第２の電源ノードとノードＶ２の間には抵抗変化型素子Ｒ２およびキャパシタＣ２が直列に介挿されている。このため、ノードＶ１から抵抗変化型素子Ｒ１を介してキャパシタＣ１に充電電流が流れ、ノードＶ２から抵抗変化型素子Ｒ２を介してキャパシタＣ２に充電電流が流れる。

抵抗変化型素子Ｒ１が高抵抗状態であり、かつ抵抗変化型素子Ｒ２が抵抵抗状態（すなわち、データ“１”が不揮発性記憶部１２Ｃにストアされた状態）であれば、キャパシタＣ２の充電電流のほうがキャパシタＣ１の充電電流より大きくなり、ノードＶ１の電位とノードＶ２の電位に差が生じる。この電位差に応じて、揮発性記憶部１１のフリップフロップのノードＶ１はＨｉｇｈ（０．５Ｖ）に、同ノードＶ２はＬｏｗ（０Ｖ）に設定される。これにより、不揮発性記憶部１２Ｃにストアされたデータ“１”の揮発性記憶部１１のフリップフロップへのリコールが完了する。抵抗変化型素子Ｒ１が低抵抗状態であり、かつ抵抗変化型素子Ｒ２が高抵抗状態（すなわち、データ“０”が不揮発性記憶部１２Ｃにストアされた状態）の場合は、キャパシタＣ１の充電電流のほうがキャパシタＣ２の充電電流より大きくなり、ノードＶ１はＬｏｗ（０Ｖ）にノードＶ２はＨｉｇｈ（０．５Ｖ）にラッチされ、リコールが終了する。

以上説明したように本実施形態の不揮発性メモリセル１０Ｃの不揮発性記憶部１２Ｃは、２個の抵抗変化型素子、２個のキャパシタおよび２個のダイオードといった少ない素子数で構成されている。また、抵抗変化型素子Ｒ１およびＲ２としてＭＴＪ素子を用いたため、これら抵抗変化型素子の抵抗状態を変化させる際に必要となる素子間電圧は０．６Ｖ程度であり、これら素子に流れる電流は４９μＡ程度である。このように本実施形態によれば、ストア時またはリコール時に抵抗変化型素子に流す電流が少なくて済むので、面積が小さくて安価な不揮発性メモリのチップを実現することができる。また、不揮発性メモリセル１０Ｃからのデータ読み出し動作および書き込み動作は通常のＳＲＡＭにおけるものと同一であり、データの書き込み動作および読み出し動作を高速に行うことができるとともに、広いスタティックノイズマージンを確保することができる。但し、本実施形態においてもメモリセル電圧ＶＤＣの立ち上げ方に留意する必要がある点は前述した第１実施形態と同様である。

（Ｉ：第９実施形態）
図２８は、本発明の第９実施形態の不揮発性メモリセル１０Ｄの構成例を示す回路図である。図２８では図２６と同一の構成要素には同一の符号が付されている。図２８と図２６とを対比すれば明らかなように、不揮発性メモリセル１０Ｄの構成は不揮発性記憶部１２Ｃに代えて不揮発性記憶部１２Ｄを設けた点が不揮発性メモリセル１０Ｃの構成と異なる。そして、本実施形態の不揮発性記憶部１２Ｄでは、抵抗変化型素子Ｒ１とキャパシタＣ１がノードＶ１とメモリセル電圧ＶＤＣの与えられる電源ノードの間に直列に介挿されている点と、抵抗変化型素子Ｒ２とキャパシタＣ２がノードＶ２と同電源ノードの間に直列に介挿されている点が不揮発性記憶部１２Ｃと異なり、さらに、抵抗変化型素子Ｒ１のフリー層側がノードＶ１に接続されており、抵抗変化型素子Ｒ２のフリー層側がノードＶ２に接続されている点も図２６の不揮発性記憶部１２Ｃと異なる。

図２９は、不揮発性メモリセル１０Ｄの動作条件を示す図である。以下、図２９を参照しつつ不揮発性メモリセル１０Ｄの動作を説明する。揮発性記憶部１１のフリップフロップに記憶されているデータを不揮発性記憶部１２Ｄにストアする場合には、上記第８実施形態における場合と同様に、行選択線ＷＬを非選択状態（０Ｖ）とし、かつメモリセル電圧ＶＤＣを１．５Ｖに設定する。揮発性記憶部１１のフリップフロップにデータ“１”が保持されているのであれば、ノードＶ１の電圧は１．５Ｖになり、ノードＶ２の電圧は０Ｖとなる。この状態において、行選択線ＷＬを非選択状態（０Ｖ）にすると、ＮチャネルトランジスタＴａ１およびＴａ２はＯＦＦになる。このため、抵抗変化型素子Ｒ１→ダイオードＤａ→抵抗変化型素子Ｒ２といった電流経路に沿ってノードＶ１（１．５Ｖ）からノードＶ２（０Ｖ）に電流が流れる。抵抗変化型素子Ｒ１ではフリー層からピン層に電流が流れるため、抵抗変化型素子Ｒ１は低抵抗状態になり、抵抗変化型素子Ｒ２ではピン層からフリー層へ電流が流れるため、抵抗変化型素子Ｒ２は高抵抗状態になる。これにより、データ“１”が不揮発性記憶部１２Ｄにストアされる。

揮発性記憶部１１のフリップフロップにデータ“０”が保持されている場合には、ノードＶ１は０Ｖ、ノードＶ２は１．５Ｖとなるため、行選択線ＷＬを非選択状態（０Ｖ）とすると、抵抗変化型素子Ｒ２→ダイオードＤｂ→抵抗変化型素子Ｒ１といった電流経路に沿ってノードＶ２（１．５Ｖ）からノードＶ１（０Ｖ）に電流が流れる。このとき、抵抗変化型素子Ｒ１ではピン層からフリー層に電流が流れるため、抵抗変化型素子Ｒ１は高抵抗状態となり、抵抗変化型素子Ｒ２ではフリー層からピン層へ電流が流れるため抵抗変化型素子Ｒ２は低抵抗状態になる。これにより、データ“０”が不揮発性記憶部１２Ｄにストアされる。

次に、不揮発性記憶部１２Ｄにストアされたデータを揮発性記憶部１１のフリップフロップに記憶させるリコール動作について説明する。このリコール動作においては、行選択線ＷＬを非選択状態（０Ｖ）とし、メモリセル電圧ＶＤＣを０Ｖから０．５Ｖに立ち上げる。メモリセル電圧ＶＤＣが０Ｖから０．５Ｖに立ちあがる過程では、ノードＶ１およびノードＶ２の電圧はともに０Ｖから０．５Ｖに立ち上がる。メモリセル電圧ＶＤＣを与えられる電源ノードとノードＶ１の間にはキャパシタＣ１と抵抗変化型素子Ｒ１が直列に介挿されており、同電源ノードとノードＶ２の間にはキャパシタＣ２と抵抗変化型素子Ｒ２が直列に介挿されている。このため、ノードＶ１の電位はキャパシタＣ１と抵抗変化型素子Ｒ１の働きにより上記電源ノードの電位に向けて上昇し、ノードＶ２の電位もキャパシタＣ２と抵抗変化型素子Ｒ２の働きにより上記電源ノードの電位に向けて上昇する。

抵抗変化型素子Ｒ１が低抵抗状態であり、かつ抵抗変化型素子Ｒ２が高抵抗状態（すなわち、データ“１”が不揮発性記憶部１２Ｄにストアされた状態）であれば、ノードＶ１の電位のほうがノードＶ２の電位に比較して上昇し易く、ノードＶ１の電位とノードＶ２の電位に差が生じ、揮発性記憶部１１のフリップフロップのノードＶ１はＨｉｇｈ（０．５Ｖ）に、同ノードＶ２はＬｏｗ（０Ｖ）に設定される。これにより、不揮発性記憶部１２Ｄにストアされたデータ“１”の揮発性記憶部１１のフリップフロップへのリコールが完了する。抵抗変化型素子Ｒ１が高抵抗状態であり、かつ抵抗変化型素子Ｒ２が低抵抗状態（すなわち、データ“０”が不揮発性記憶部１２Ｄにストアされた状態）の場合は、ノードＶ２の電位のほうがノードＶ１の電位よりも上昇し易く、ノードＶ１はＬｏｗ（０Ｖ）にノードＶ２はＨｉｇｈ（０．５Ｖ）にラッチされ、リコールが終了する。

本実施形態においても、抵抗変化型素子を介してキャパシタを充電する微小な電流（過渡電流）の差を利用してリコールを実現しているので、不揮発性メモリセルの電源電圧ＶＤＣの立ち上げ方に注意を要することは、上記第８実施形態と同様である。また、不揮発性メモリセル１０Ｄの揮発性記憶部１１からのデータ読み出し動作が通常のＳＲＡＭ動作と同じであることも上記第８実施形態の不揮発性メモリセル１０Ｃと同様であり、スタティックノイズマージンの広いＳＲＡＭとして動作する点も上記第８実施形態と同様である。また、不揮発性メモリセル１０Ｄへのデータ書き込みも、上記第８実施形態と同様に通常のＳＲＡＭと全く同じであるため、詳細な説明を省略する。

本実施形態によっても、不揮発性メモリセル１０Ｄからのデータ読み出し動作および書き込み動作は通常のＳＲＡＭにおけるものと同一であり、データの書き込み動作および読み出し動作を高速に行うことができるとともに、広いスタティックノイズマージンを確保することができる。また、面積が小さくて安価な不揮発性メモリのチップを実現することができる点も第８実施形態と同様である。

（Ｊ：第１０実施形態）
図３０は、この発明の第１０実施形態の不揮発性ＲＡＭの全体構成を示すブロック図である。図３０では図５におけるものと同一の構成要素には同一の符号が付されている。図３０と図５を対比すれば明らかように、本実施形態の不揮発性ＲＡＭの構成は不揮発性メモリセルアレイ１００に代えて不揮発性メモリセルアレイ１０００を設けた点と、行デコーダ２００に代えて行デコーダ２０００を設けた点と、カラムゲート４００に代えてカラムゲート４０００を設けた点が前掲図５の不揮発性ＲＡＭ（第３実施形態の不揮発性ＲＡＭ）の構成と異なる。以下、図３１を参照しつつ、第３実施形態の不揮発性ＲＡＭとの相違点である不揮発性メモリセルアレイ１０００、行デコーダ２０００、およびカラムゲート４０００について説明する。

図３１は、本実施形態の不揮発性ＲＡＭの具体的な構成例を示す図である。
不揮発性メモリセルアレイ１０００は、上記第８実施形態の不揮発性メモリセル１０Ｃを行列状に配列して構成されている。図３１における符号Ｍｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）は、行列状に配列されたｍ×ｎ個の不揮発性メモリセル１０Ｃの各々を指している。不揮発性メモリセルアレイ１０００のメモリ容量は第３実施形態の不揮発性メモリセルアレイ１００と同様に６４Ｍビット（４Ｍ×１６ビット）である。

行デコーダ２０００は、行アドレスをデコードし、デコード結果に従って不揮発性メモリセルアレイ１０００の各行の中の１つを選択する。行デコーダ２０００は、図３１に示す行選択回路２０００−ｋ（ｋ＝０〜ｍ）により構成されている。図３２は、第ｋ行の行選択回路２０００−ｋの構成例を示す回路図である。図３２に示すように、行選択回路２０００−ｋは、アドレス一致検出部２０１０、ＮＡＮＤ回路２０２０、およびインバータ２０３０を有している。アドレス一致検出部２０１０には、行アドレスＡＤＤＸが与えられる。この行アドレスＡＤＤＸが第ｋ行を示す場合、アドレス一致検出部２０１０の出力はＬレベルとなり、逆に行アドレスＡＤＤＸが第ｋ行を示さない場合には、アドレス一致検出部２０１０の出力はＨレベルとなる。図３２に示すように、アドレス一致検出部２０１０の出力はＮＡＮＤ回路２０２０に与えられる。

ＮＡＮＤ回路２０２０には、アドレス一致検出部２０１０の出力信号の他に、制御信号ＳＴＲＢと制御信号ＲＣＬＢとが与えられる。ＮＡＮＤ回路２０２０の出力信号は、アドレス一致検出部２０１０の出力信号、制御信号ＳＴＲＢおよび制御信号ＲＣＬＢが全てＨレベルの場合にのみＬレベルとなり、その他の場合はＨレベルとなる。ＮＡＮＤ回路２０２０の出力信号はインバータ２０３０に与えられ、インバータ２０３０の出力が行選択信号ＷＬｋとなる。ストアおよびリコールのときは、制御信号ＳＴＲＢまたは制御信号ＲＣＬＢはＬレベルとされる。この場合、アドレス一致検出部２０１０の出力信号がＨレベルであるかＬレベルを問わずに行選択信号ＷＬｋはＬレベル（非選択状態を示す値）となる。これに対して、通常のＳＲＡＭ動作のときは、制御信号ＳＴＲＢおよび制御信号ＲＣＬＢは共にＨレベルとされるので、アドレス一致検出部２０１０の出力に応じて行選択信号ＷＬｋはＬレベルまたはＨレベルとなる。

カラムゲート４０００は、不揮発性メモリセルアレイ１０００の各列ｊ（ｊ＝０〜ｎ）に対応付けられたｎ＋１組のＮチャネルの列選択トランジスタＣＧｊ（ｊ＝０〜ｎ）およびＣＧｊＢ（ｊ＝０〜ｎ）の組を有している。第ｊ列に対応した列選択トランジスタＣＧｊおよびＣＧｊＢは、列選択電圧ＣＯＬｊがＨレベルとなることによりＯＮとなり、ビット線ＢＩＴｊおよびＢＩＴｊＢをデータ入力回路８００およびセンスアンプ６００に接続する。加えて、カラムゲート４０００は、第ｊ（ｊ＝０〜ｎ）列の不揮発性メモリセルＭｉｊ（ｉ＝０〜ｍ）の各々に供給するメモリセル電圧を切り換える電圧切り替え回路を含んでいる。図３１に示すように、第ｊ列の電圧切り替え回路は、レベルシフタ４０１−ｊ、Ｎチャネルトランジスタ４０２−ｊおよび４０３−ｊを列毎に有している。

より詳細に説明すると、Ｎチャネルトランジスタ４０２−ｊとＮチャネルトランジスタ４０３−ｊは各々のソースが共通接続されており、この共通接続点が第ｋ列に属する各不揮発性メモリに対する高電位側電源ノードとなっている。Ｎチャネルトランジスタ４０２−ｊのドレインは電源ＶＤＤ（本実施形態の不揮発性ＲＡＭに動作電圧を共有する高電位側電源）に接続されており、Ｎチャネルトランジスタ４０３−ｊのドレインは電源ＶＤＣ（メモリセル電圧を供給する高電位側電源）に接続されている。そして、Ｎチャネルトランジスタ４０２−ｊのゲートにはレベルシフタ４０１−ｊによるレベルシフトを経た列選択電圧ＣＯＬｊが与えられ、Ｎチャネルトランジスタ４０３−ｊのゲートには列選択電圧ＣＯＬｊが与えられる。

図３３は本実施形態による不揮発性ＲＡＭのストア時の動作を示すタイムチャートである。本実施形態の不揮発性ＲＡＭは０．５Ｖ動作の極低電圧メモリであり、前掲図２７の動作条件で動作する。また、本実施形態では、不揮発性メモリセルアレイ１０００の列毎に一括してストアが実施される。図３３の、期間ｔ１では、不揮発性ＲＡＭは通常のＳＲＡＭとして動作しており、メモリセル電圧ＶＤＣは０．５Ｖとなっている。不揮発性ＲＡＭに対する電源電圧ＶＤＤの供給を断つ場合、まず、ストア信号ＳＴＲが立ち上げられる。ＳＴＲ信号がＨレベルになると、全ての行選択信号ＷＬｋ（ｋ＝０〜ｍ）はＬレベルとなり、メモリセル電圧ＶＤＣは０．５Ｖから１．５Ｖに上昇する。ここで、列アドレスＡＤＤＹを最初のアドレスＡＹ０に設定して列選択回路３００−０を選択すると、列選択信号ＣＯＬ０＝Ｈレベルとなり、Ｎチャネルトランジスタ４０２−０はＯＦＦになり、Ｎチャネルトランジスタ４０３−０はＯＮになる。このため、列アドレスＡＤＤＹにアドレスＡＹ０が設定されている期間Δｔ１においては、第０列の不揮発性メモリセルに供給されるメモリセル電圧ＶＤ０は１．５Ｖとなる。

この状態で、例えば不揮発性メモリセルＭ００の揮発性記憶部１１のフリップフロップにデータ“１”が保持されていると、不揮発性メモリセルＭ００ではノードＶ１の電圧は１．５Ｖとなり、ノードＶ２の電圧は０．５Ｖとなるから、前掲図２７のストア条件が満たされ、データ“１”が不揮発性メモリセルＭ００の不揮発性記憶部１２Ｃにストアされる。以下、同様に、不揮発性メモリセルＭ１０〜Ｍｍ０の各々の揮発性記憶部１１に保持されていたデータが各々の不揮発性記憶部１２Ｃにストアされる。

次に、列アドレスＡＤＤＹをアドレスＡＹ１に設定して列選択回路３００−１を選択すると、第１列の不揮発性メモリセルに供給されるメモリセル電圧ＶＤ０は１．５Ｖとなり、不揮発性メモリセルＭ０１〜Ｍｍ１の各々の揮発性記憶部１１に保持されていたデータが各々の不揮発性記憶部１２Ｃにストアされる。以下、列アドレスＡＤＤＹをアドレスＡＹ２・・・ＡＹＮと進めることで、全ての不揮発性メモリセルにおけるストア動作が完了する。

第ｎ列（すなわち、最終列）についてのストア動作が完了すると、図３３に示すようにストア信号ＳＴＲはＬレベルとなり、以降、ストア信号ＳＴＲがＬレベルの期間ｔ３においてメモリセル電圧ＶＤＣを０Ｖに落として電源遮断を行う。なお、予期せぬ停電等によって突然に電源がＯＦＦにされることに備え、電源電圧の降下を検知する電圧降下検知回路とキャパシタ（蓄電池）とを設け、電圧降下検知回路により電源電圧の降下が検知された場合には、キャパシタに蓄えられている電力によってストア動作を行わせるようにしても良い。また、本実施形態では、列毎に一括してストアを行う場合について説明したが、同時に選択する不揮発性メモリセルの数が多いほど、ストア電流は大きくなる。例えば、不揮発性メモリセル１つ当たりのストア電流が４９μＡである場合、１２８ビット同時にストアを行うと、全体のストア電流は１２８×４９μＡ＝６．３ｍＡとなる。そこで、列線を分割し、同時に選択する不揮発性メモリの数を限定する分割ストアを行っても良い。

図３４は本実施形態による不揮発性ＲＡＭのリコール時の動作を示すタイムチャートである。本実施形態では、全ての不揮発性メモリセルにおいて同時に、図２７の動作条件にしたがってデータのリコールが行われる。電源立ち上げ期間ｔ１では、不揮発性ＲＡＭに対する電源電圧ＶＤＤを０．５Ｖに立ち上げる。この過程において、ＶＤＤ検知回路９６０は、電源電圧ＶＤＤの立ち上りを検知し、パワーオン信号ＰＯＮをパルス出力する。このパワーオン信号ＰＯＮにより、内部回路のリセット（初期化）が行われる。

次に、リコール信号ＲＣＬがＨレベルになると、全ての行選択線ＷＬｋが非選択状態となり、期間ｔ２において全ての列のメモリセル電圧ＶＤＣｊ（ｊ＝０〜ｎ）が０Ｖから０．５Ｖに立ち上がる。不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各々では、図２７に示す動作条件（すなわち、ノードＶ１の電圧とノードＶ２の電圧の大小関係）に応じて、不揮発性記憶部１２Ｃの記憶データが揮発性記憶部１１に書き戻される。その後、リコール信号ＲＣＬがＬレベルになると、リコール動作が終了し、以降、不揮発性ＲＡＭは通常のＳＲＡＭとして動作する（図３４における期間ｔ３）。

（Ｋ：第１１実施形態）
上記第１０実施形態では、不揮発性ＲＡＭに含まれる全ての不揮発性メモリセルのリコールを一括して行う場合について説明したが、図３５に示すように、各列のメモリセル電圧ＶＤＣｊを列毎に立ち上げ、列毎にリコールを行うようにしても良い。具体的には、パワーオン信号ＰＯＮがパルス出力され、リコール信号ＲＣＬがＨレベルとされた後、列アドレスＡＹ０が設定された時点から期間Δｔ１を置いてメモリセル電圧ＶＤＣ０を０Ｖから０．５Ｖに立ち上げる。メモリセル電圧ＶＤＣ０の立ち上げ後、列アドレスがアドレスＡＹ１に切り替わるまでの期間Δｔ２においては、第０列に属する不揮発性メモリセルのリコールが行われる。なお、メモリセル電圧ＶＤＣ０が一旦０．５Ｖに立ち上がると、電源が遮断されるまでメモリセル電圧ＶＤＣ０は０．５Ｖに維持される。その後、列アドレスがアドレスＡＹ１・・・ＡＹｎと順次設定されて全ての不揮発性メモリセルのリコールが完了すると、リコール信号ＲＣＬがＬレベルとなり、以降の期間ｔ３では通常のＳＲＡＭ動作に移行する。

各列のメモリセル電圧ＶＤＣｊを列毎に立ち上げ、リコールを列毎に行うには、カラムゲート４０００の各列に対応する回路を図３６のように構成すれば良い。図３６に示すカラムゲート４０００は、電源ラッチ回路４１０ｊ（ｊ＝０〜ｎ）を有する点が図３２のカラムゲート４０００と異なる。電源ラッチ回路４１０ｊは、アドレスラッチ回路Ｌ１、遅延回路４１５、インバータ４１６およびレベルシフタ４１７を含んでいる。遅延回路４１５はアドレスラッチ回路Ｌ１の出力信号をΔｔ１だけ遅延させてインバータ４１６に与える。インバータ４１６の出力信号はレベルシフタ４１７に与えられる。レベルシフタ４１７は内部電源の出力電圧ＶＤＣを選択的にメモリセル電圧ＶＤＣ＊ｊ（ｊ＝０〜ｎ）として出力する。

アドレスラッチ回路Ｌ１は、Ｐチャネルトランジスタ４１１と、Ｎチャネルトランジスタ４１２および４１４と、インバータ４１３を含んでいる。Ｐチャネルトランジスタ４１１とＮチャネルトランジスタ４１２は電源ＶＤＤと電源ＶＳＳの間に直列に介挿されている。Ｐチャネルトランジスタ４１１のゲートと電源ＶＳＳの間にはＮチャネルトランジスタ４１４が介挿されている。Ｎチャネルトランジスタ４１４のゲートにはパワーオン信号ＰＯＮが与えられ、このＮチャネルトランジスタ４１４はリセットトランジスタの役割を果たす。Ｎチャネルトランジスタ４１２のゲートには列選択信号ＣＯＬｊが与えられる。Ｐチャネルトランジスタ４１１のドレインとＮチャネルトランジスタ４１２のドレインの共通接続点とＰチャネルトランジスタ４１１のゲートとＮチャネルトランジスタ４１４のドレインの共通接続点（図３６：ノードＮ２）との間にはインバータ４１３が介挿されており、ノードＮ２はアドレスラッチ回路Ｌ１の出力ノードとなっている。

電源投入時にパワーオン信号ＰＯＮがパルス出力されると、Ｎチャネルトランジスタ４１４がＯＮになる。Ｎチャネルトランジスタ４１４がＯＮになると、ノードＮ２がＬレベルとなり、アドレスラッチ回路Ｌ１がリセットされてメモリセル電圧ＶＤＣ＊ｊが０Ｖとなる。次いで、列アドレスＡＹｊが選択されると、列選択信号ＣＯＬｊがＨレベルとなる。列選択信号ＣＯＬｊがＨレベルとなると、アドレスラッチ回路Ｌ１がセットされてその出力信号がＨレベルとなる。アドレスラッチ回路Ｌ１の出力信号は遅延回路４１５によるΔｔ１の遅延を経てインバータ４１６に与えられ、インバータ４１６による論理反転およびレベルシフタ４１７によるレベルシフトを経て、メモリセル電圧ＶＤＣ＊ｊ（０．５Ｖ）として出力される。一方、列選択信号ＣＯＬｊはＨレベルであるため、Ｎチャネルトランジスタ４０２−ｊはＯＦＦに、Ｎチャネルトランジスタ４０３−ｊはＯＮになる。その結果、メモリセル電圧ＶＤＣｊはΔｔ１の期間は０Ｖに、次のΔｔ２の期間は０．５Ｖとなり、図３５のタイミング波形の動作が実現される。

（Ｌ：第１２実施形態）
上記第１１実施形態では、列毎にリコールを行ったが本実施形態の不揮発性ＲＡＭでは行毎にリコールが行われる点が異なる。図３７は本実施形態の不揮発性ＲＡＭの具体的な構成例を示す図である。図３７では図３１におけるものと同一の構成要素には同一の符号が付されている。図３７と図３１とを対比すれば明らかように、本実施形態の不揮発性ＲＡＭは、行選択回路２０００−ｋに代えて行選択回路２２００−ｋが用いられている点と、カラムゲート４０００に代えてカラムゲート４２００が用いられている点が図３１の不揮発性ＲＡＭと異なる。

カラムゲート４２００は、カラムゲート４０００からインバータ４０１−ｊ（ｊ＝０〜ｎ）とＮチャネルトランジスタ４０２−ｊ（ｊ＝０〜ｎ）および４０３−ｊ（ｊ＝０〜ｎ）を削除した構成となっている。行選択回路２２００−ｋは第ｋ行の不揮発性メモリセルに与えるメモリセル電圧ＶＤＣｋと行選択信号ＷＬｋを選択的に出力する。図３８は、行選択回路２２００−ｋの構成例を示す図である。この行選択回路２２００−ｋでは、ＮＡＮＤ回路２２１およびインバータ２２２が行アドレスデコーダを構成し、Ｐチャネルトランジスタ２２３、Ｎチャネルトランジスタ２２４および２２６、インバータ２２５がラッチ回路Ｌ１を構成する。遅延回路２２７は遅延Δｔ１を生成する遅延回路であり、遅延回路２２７の出力信号はインバータ２２８による論理反転を経てレベルシフタ２２９に与えられ、レベルシフタ２２９の出力信号が第ｋ行の不揮発性メモリセルに対するメモリセル電圧ＶＤＣｋとなる。この行選択回路２２００−ｋは、図３６の電源ラッチ回路４１０と同様の動作を行う。なお、ストア時の動作タイミング波形およびリコール時の動作タイミング波形については、図３３および図３５における列アドレスＡＹｊを行アドレスＡＸｋに置き換えれば良いため、詳細な図示を省略する。

（Ｍ：第１３実施形態）
本実施形態は、第１２実施形態（すなわち、メモリセル電圧ＶＤＣを行毎に供給する実施形態）の変形である。本実施形態では、図３９に示すように、メモリセル電圧ＶＤＣを供給する電源と各不揮発性メモリセルとをＰチャネルトランジスタＳＷを介して接続し、第ｋ行のＰチャネルトランジスタＳＷのＯＮ／ＯＦＦ制御を行選択回路２３００−ｋに行わせるようにした点が第１２実施形態と異なる。図３９に示すように、本実施形態では、第ｋ行のＰチャネルトランジスタＳＷのゲートには、行選択回路２３００−ｋから行電源選択信号ＳＥＬＢｋが与えられる。例えば、行選択回路２３００−ｋが選択されると、行電源選択信号ＳＥＬＢｋはＬレベルとなり、不揮発性メモリセルＭｋ０〜ＭＫｎが、メモリセル電圧ＶＤＣを供給する電源に接続されるといった具合である。このような態様によれば、メモリセル電圧ＶＤＣを供給する電源と各不揮発性メモリセル（より正確には各不揮発性メモリセルに対応するＰチャネルトランジスタＳＷ）とを接続する電源線を不揮発性メモリセルの列方向と行方向の少なくとも一方に沿って（すなわち、列方向に沿って、或いは行方向沿って、または行方向と列方向にメッシュ様に）配線することが可能になり、比較的大電流が流れる当該電源線を強化することが可能になる。

（Ｎ：変形）
以上本発明の第１〜第１０実施形態について説明したが、これら実施形態に以下の変形を加えても勿論良い。
（１）上記第１実施形態の不揮発性メモリセル１０Ａの不揮発性記憶部１２Ａでは、抵抗変化型素子Ｒ１のフリー層側がＮチャネルトランジスタＴｗに接続されており、抵抗変化型素子Ｒ２のフリー層側がＮチャネルトランジスタＴｗに接続されていた。しかし、抵抗変化型素子Ｒ１のピン層側をＮチャネルトランジスタＴｗに接続し、抵抗変化型素子Ｒ２のピン層側をＮチャネルトランジスタＴｗに接続して不揮発性記憶部を構成しても良い。このような構成の不揮発性記憶部では、データ“１”をストアすると抵抗変化型素子Ｒ１は低抵抗状態となり、抵抗変化型素子Ｒ２は高抵抗状態となる。また、データ“０”をストアすると抵抗変化型素子Ｒ１は高抵抗状態となり、抵抗変化型素子Ｒ２は低抵抗状態となる。第２実施形態の不揮発性メモリセル１０Ｂについても同様に、抵抗変化型素子Ｒ１のピン層側をＮチャネルトランジスタＴｗに接続し、抵抗変化型素子Ｒ２のピン層側をＮチャネルトランジスタＴｗに接続しての不揮発性記憶部１２Ｂを構成しても良い。要は、抵抗変化型素子Ｒ１およびＲ２の各々が有する２種類の層のうちの同じ種類の層がＮチャネルトランジスタＴｗに接続されている態様であれば良い。第８実施形態の不揮発性メモリセル１０Ｃの不揮発性記憶部１２Ｃおよび第９実施形態の不揮発性メモリセル１０Ｄの不揮発性記憶部１２Ｄについても同様である。

（２）上記各実施形態では、不揮発性メモリセルの全セルを、揮発性記憶部と不揮発性記憶部からなる不揮発性メモリセルにより構成した。しかし、そのようにする代わりに、不揮発性メモリセルアレイの一部の領域を不揮発性メモリセルにより構成し、残りの領域を通常のＳＲＡＭのメモリセルにより構成してもよい。すなわち、ＳＲＡＭの全メモリ空間のうち一部の領域のみをストアおよびリコールの可能な領域にするのである。

（３）上記第１実施形態の不揮発性メモリセル１０Ａでは、ＮチャネルトランジスタＴｗと抵抗変化型素子Ｒ１との共通接続点と低電位側電源ノードとの間にキャパシタＣ１が介挿されており、ＮチャネルトランジスタＴｗと抵抗変化型素子Ｒ２との共通接続点と低電位側電源ノードとの間にキャパシタＣ２が介挿されていた。しかし、キャパシタＣ１およびＣ２を省略し、両者の役割をＮチャネルトランジスタＴｗの寄生容量あるいはメタル配線容量に担わせても良い。第２〜第１０実施形態の各々における不揮発性メモリセルについても同様に、キャパシタＣ１およびＣ２を省略し、両者の役割をＮチャネルトランジスタＴｗの寄生容量あるいはメタル配線容量に担わせても良い。

１０Ａ，１０Ｂ、１０Ｃ、１０Ｄ…不揮発性メモリセル、１１…揮発性記憶部、１２Ａ，１２Ｂ，１２Ｃ、１２Ｄ…不揮発性記憶部、ＩＮＶ１，ＩＮＶ２…インバータ、Ｖ１，Ｖ２…出力ノード、Ｐ１，Ｐ２…Ｐチャネルトランジスタ、Ｎ１，Ｎ２，Ｔａ１，Ｔａ２…Ｎチャネルトランジスタ、１００，１０００…不揮発性メモリセルアレイ、２００，２０００…行デコーダ、２００−ｋ，２２０−ｋ、２４０−ｋ，２５０−ｋ…行選択回路、３００…列デコーダ、３００−ｊ…列選択回路、４００，４０００…カラムゲート、５００…制御回路、６００…センスアンプ、７００…入出力バッファ、８００…データ入力回路、９００…ＶＤＣ回路、９５０…アドレス入力回路、９６０…ＶＤＤ検知回路。

Claims (19)

1. 揮発性記憶部と不揮発性記憶部とを有し、
   前記揮発性記憶部は、
   互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなり、高電位側電源電圧が与えられる第１の電源ノードと低電位側電源電圧が与えられる第２の電源ノードの間に介挿されるフリップフロップと、
   前記第１および第２のインバータの各々の出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータの書き込みを行う場合、または前記フリップフロップから前記２本のビット線を介してデータの読み出しを行う場合にＯＮとされる第１および第２のスイッチと、を有し、
   前記不揮発性記憶部は、
   前記第１のインバータの出力ノードと前記第２のインバータの出力ノードの間に直列に介挿された第１の抵抗変化型素子、閾値素子および第２の抵抗変化型素子と、
   前記第１の抵抗変化型素子および前記閾値素子の共通接続点と前記第１および第２の電源ノードの何れか一方の電源ノードとの間に介挿された第１のキャパシタと、
   前記第２の抵抗変化型素子および前記閾値素子の共通接続点と前記一方の電源ノードとの間に介挿された第２のキャパシタと、を有し、
   前記第１のインバータの出力ノードから前記第２のインバータの出力ノードへ向う電流を通過させたときには、前記第１および第２の抵抗変化型素子の一方は第１の方向に抵抗値が変化し他方は前記第１の方向とは逆方向の第２の方向に抵抗値が変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードへ向う電流を通過させたときには、前記一方の抵抗変化型素子は前記第２の方向に抵抗値が変化し前記他方の抵抗変化型素子は前記第１の方向に抵抗値が変化する
   ことを特徴とする不揮発性メモリセル。
2. 前記第１および第２の抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項１に記載の不揮発性メモリセル。
3. 前記閾値素子は第３のスイッチであり、前記フリップフロップに記憶されたデータを前記不揮発性記憶部に記憶させる際には、前記第１および第２のスイッチをＯＦＦにして当該第３のスイッチをＯＮにし、前記不揮発性記憶部に記憶されたデータを前記フリップフロップに記憶させる際には、前記第１、第２および第３のスイッチをＯＦＦにした状態で前記第１の電源ノードの電圧を前記低電位側電源電圧から前記高電位側電源電圧まで立ち上げることを特徴とする請求項１および２に記載の不揮発性メモリセル。
4. 前記閾値素子は電界効果トランジスタであり、前記第１および第２のキャパシタは当該電界効果トランジスタの寄生容量であることを特徴とする請求項１〜３の何れか１項に記載の不揮発性メモリセル。
5. 前記閾値素子は前記第１のインバータの出力ノードと前記第２のインバータの出力ノードの電位差に応じた方向に電流を流す素子であり、前記フリップフロップに記憶されたデータを前記不揮発性記憶部に記憶させる際には、前記第１および第２のスイッチをＯＦＦにして前記第１の電源ノードの電圧を前記高電位側電源電圧よりも高い所定の電圧まで立ち上げ、前記不揮発性記憶部に記憶されたデータを前記フリップフロップに記憶させる際には、前記第１および第２のスイッチをＯＦＦにした状態で前記第１の電源ノードの電圧を前記低電位側電源電圧から前記高電位側電源電圧まで立ち上げることを特徴とする請求項１および２に記載の不揮発性メモリセル。
6. 前記閾値素子は、逆並列に接続された２つのダイオード、またはツェナーダイオードであることを特徴とする請求項５に記載の不揮発性メモリセル。
7. 不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイと、
   前記不揮発性メモリセルアレイにおける各不揮発性メモリセルの動作を制御する制御手段とを有し、
   前記不揮発性メモリセルは、揮発性記憶部と不揮発性記憶部とを有し、
   前記揮発性記憶部は、
   互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなり、高電位側電源電圧が与えられる第１の電源ノードと低電位側電源電圧が与えられる第２の電源ノードの間に介挿されるフリップフロップと、
   前記第１および第２のインバータの各々の出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータの書き込みを行う場合、または前記フリップフロップから前記２本のビット線を介してデータの読み出しを行う場合にＯＮとされる第１および第２のスイッチと、を有し、
   前記不揮発性記憶部は、
   前記第１のインバータの出力ノードと前記第２のインバータの出力ノードの間に直列に介挿された第１の抵抗変化型素子、第３のスイッチおよび第２の抵抗変化型素子と、
   前記第１の抵抗変化型素子および前記第３のスイッチの共通接続点と前記第１および第２の電源ノードの何れか一方の電源ノードとの間に介挿された第１のキャパシタと、
   前記第２の抵抗変化型素子および前記第３のスイッチの共通接続点と前記一方の電源ノードとの間に介挿された第２のキャパシタと、を有し、
   前記第１のインバータの出力ノードから前記第２のインバータの出力ノードへ向う電流を通過させたときには、前記第１および第２の抵抗変化型素子の一方は第１の方向に抵抗値が変化し他方は前記第１の方向とは逆方向の第２の方向に抵抗値が変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードへ向う電流を通過させたときには、前記一方の抵抗変化型素子は前記第２の方向に抵抗値が変化し前記他方の抵抗変化型素子は前記第１の方向に抵抗値が変化し、
   前記制御手段は、
   前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを選択し、当該不揮発性メモリセルの第１および第２のスイッチをＯＦＦにするとともに第３のスイッチをＯＮにして当該不揮発性メモリセルのフリップフロップに記憶されたデータを当該不揮発性メモリセルの不揮発性記憶部に記憶させるストア処理を実行するストア制御手段と、
   前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを選択し、当該不揮発性メモリセルの第１、第２および第３のスイッチをＯＦＦにした状態で前記第１の電源ノードの電圧を前記低電位側電源電圧から前記高電位側電源電圧まで立ち上げて当該不揮発性メモリセルの不揮発性記憶部に記憶されたデータを当該不揮発性メモリセルの前記フリップフロップに記憶させるリコール処理を実行するリコール制御手段と、を有する
   ことを特徴とする不揮発性メモリ。
8. 前記ストア制御手段は不揮発性メモリセルを行単位で選択して前記ストア処理を実行し、前記リコール制御手段は前記不揮発性メモリセルアレイに含まれる全ての前記不揮発性メモリセルを一括して選択して前記リコール処理を実行することを特徴とする請求項７に記載の不揮発性メモリ。
9. 不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイと、
   前記不揮発性メモリセルアレイにおける各不揮発性メモリセルの動作を制御する制御手段とを有し、
   前記不揮発性メモリセルは、揮発性記憶部と不揮発性記憶部とを有し、
   前記揮発性記憶部は、
   互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなり、高電位側電源電圧が与えられる第１の電源ノードと低電位側電源電圧が与えられる第２の電源ノードの間に介挿されるフリップフロップと、
   前記第１および第２のインバータの各々の出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータの書き込みを行う場合、または前記フリップフロップから前記２本のビット線を介してデータの読み出しを行う場合にＯＮとされる第１および第２のスイッチと、を有し、
   前記不揮発性記憶部は、
   前記第１のインバータの出力ノードと前記第２のインバータの出力ノードの間に直列に介挿された第１の抵抗変化型素子、第３のスイッチおよび第２の抵抗変化型素子と、
   前記第１の抵抗変化型素子および前記第３のスイッチの共通接続点と前記第１の電源ノードと前記第２の電源ノードの何れか一方の電源ノードとの間に介挿された第１のキャパシタと、
   前記第２の抵抗変化型素子および前記第３のスイッチの共通接続点と前記一方の電源ノードとの間に介挿された第２のキャパシタと、を有し、
   前記第１のインバータの出力ノードから前記第２のインバータの出力ノードへ向う電流を通過させたときには、前記第１および第２の抵抗変化型素子の一方は第１の方向に抵抗値が変化し他方は前記第１の方向とは逆方向の第２の方向に抵抗値が変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードへ向う電流を通過させたときには、前記一方の抵抗変化型素子は前記第２の方向に抵抗値が変化し前記他方の抵抗変化型素子は前記第１の方向に抵抗値が変化し、
   前記制御手段は、
   前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを選択し、当該不揮発性メモリセルの第１および第２のスイッチをＯＦＦにするとともに第３のスイッチをＯＮにして当該不揮発性メモリセルのフリップフロップに記憶されたデータを当該不揮発性メモリセルの不揮発性記憶部に記憶させるストア処理を実行するストア制御手段と、
   前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを１または複数の行単位で選択し、当該不揮発性メモリセルの第１、第２および第３のスイッチをＯＦＦにした状態で当該不揮発性メモリセルの第１の電源ノードの電圧を前記低電位側電源電圧から前記高電位側電源電圧まで立ち上げて当該不揮発性メモリセルの不揮発性記憶部に記憶されたデータを当該不揮発性メモリセルの前記フリップフロップに記憶させるリコール処理を実行するリコール制御手段と、を有する
   ことを特徴とする不揮発性メモリ。
10. 前記リコール制御手段は、リコール処理の対象とする行の選択に先立って前記不揮発性メモリセルアレイに含まれる全ての不揮発性メモリセルのフリップフロップを一括して初期化することを特徴とする請求項９に記載の不揮発性メモリ。
11. 前記リコール制御手段は、リコールの実行に先立って、選択した行の不揮発性メモリセルのフリップフロップを初期化することを特徴とする請求項９に記載の不揮発性メモリ。
12. 不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイと、
    前記不揮発性メモリセルアレイにおける各不揮発性メモリセルの動作を制御する制御手段とを有し、
    前記不揮発性メモリセルは、揮発性記憶部と不揮発性記憶部とを有し、
    前記揮発性記憶部は、
    互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなり、高電位側電源電圧が与えられる第１の電源ノードと低電位側電源電圧が与えられる第２の電源ノードの間に介挿されるフリップフロップと、
    前記第１および第２のインバータの各々の出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータの書き込みを行う場合、または前記フリップフロップから前記２本のビット線を介してデータの読み出しを行う場合にＯＮとされる第１および第２のスイッチと、を有し、
    前記不揮発性記憶部は、
    前記第１のインバータの出力ノードと前記第２のインバータの出力ノードの間に直列に介挿された第１の抵抗変化型素子、第３のスイッチおよび第２の抵抗変化型素子と、
    前記第１の抵抗変化型素子および前記第３のスイッチの共通接続点と前記第１の電源ノードと前記第２の電源ノードの何れか一方の電源ノードとの間に介挿された第１のキャパシタと、
    前記第２の抵抗変化型素子および前記第３のスイッチの共通接続点と前記一方の電源ノードとの間に介挿された第２のキャパシタと、を有し、
    前記第１のインバータの出力ノードから前記第２のインバータの出力ノードへ向う電流を通過させたときには、前記第１および第２の抵抗変化型素子の一方は第１の方向に抵抗値が変化し他方は前記第１の方向とは逆方向の第２の方向に抵抗値が変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードへ向う電流を通過させたときには、前記一方の抵抗変化型素子は前記第２の方向に抵抗値が変化し前記他方の抵抗変化型素子は前記第１の方向に抵抗値が変化し、
    前記制御手段は、
    前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを行単位で選択し、当該不揮発性メモリセルの第１および第２のスイッチをＯＦＦにするとともに第３のスイッチをＯＮにして当該不揮発性メモリセルのフリップフロップに記憶されたデータを当該不揮発性メモリセルの不揮発性記憶部に記憶させるストア処理を実行するストア制御手段と、
    前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを行単位で選択し、当該不揮発性メモリセルの第１、第２および第３のスイッチをＯＦＦにした状態で前記第２の電源ノードの電圧を前記高電位側電源電圧に充電した後に前記低電位側電源電圧まで立ち下げて当該不揮発性メモリセルの不揮発性記憶部に記憶されたデータを当該不揮発性メモリセルの前記フリップフロップに記憶させるリコール処理を実行するリコール制御手段と、を有する
    ことを特徴とする不揮発性メモリ。
13. 不揮発性メモリセルが行列状に配列されているとともに、不揮発性メモリセルの列毎に高電位側電源電圧が印加される電源線が当該列に沿って配線されている不揮発性メモリセルアレイと、
    前記不揮発性メモリセルアレイにおける各不揮発性メモリセルの動作を制御する制御手段とを有し、
    前記不揮発性メモリセルは、揮発性記憶部と不揮発性記憶部とを有し、
    前記揮発性記憶部は、
    互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなり、当該不揮発性メモリセルの属する列に対応する電源線に選択スイッチを介して接続される第１の電源ノードと低電位側電源電圧が与えられる第２の電源ノードの間に介挿されるフリップフロップと、
    前記第１および第２のインバータの各々の出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータの書き込みを行う場合、または前記フリップフロップから前記２本のビット線を介してデータの読み出しを行う場合にＯＮとされる第１および第２のスイッチと、を有し、
    前記不揮発性記憶部は、
    前記第１のインバータの出力ノードと前記第２のインバータの出力ノードの間に直列に介挿された第１の抵抗変化型素子、第３のスイッチおよび第２の抵抗変化型素子と、
    前記第１の抵抗変化型素子および前記第３のスイッチの共通接続点と前記第１の電源ノードと前記第２の電源ノードの何れか一方の電源ノードとの間に介挿された第１のキャパシタと、
    前記第２の抵抗変化型素子および前記第３のスイッチの共通接続点と前記一方の電源ノードとの間に介挿された第２のキャパシタと、を有し、
    前記第１のインバータの出力ノードから前記第２のインバータの出力ノードへ向う電流を通過させたときには、前記第１および第２の抵抗変化型素子の一方は第１の方向に抵抗値が変化し他方は前記第１の方向とは逆方向の第２の方向に抵抗値が変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードへ向う電流を通過させたときには、前記一方の抵抗変化型素子は前記第２の方向に抵抗値が変化し前記他方の抵抗変化型素子は前記第１の方向に抵抗値が変化し、
    前記制御手段は、
    前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを行単位で選択し、当該不揮発性メモリセルの第１および第２のスイッチをＯＦＦにするとともに第３のスイッチをＯＮにして当該不揮発性メモリセルのフリップフロップに記憶されたデータを当該不揮発性メモリセルの不揮発性記憶部に記憶させるストア処理を実行するストア制御手段と、
    前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを行単位で選択し、当該不揮発性メモリセルの第１、第２および第３のスイッチをＯＦＦにした状態で当該不揮発性メモリセルの選択スイッチをＯＮにし、その接続先の電源線の電圧を前記低電位側電源電圧から前記高電位側電源電圧まで立ち上げて当該不揮発性メモリセルの不揮発性記憶部に記憶されたデータを当該不揮発性メモリセルの前記フリップフロップに記憶させるリコール処理を実行するリコール制御手段と、を有する
    ことを特徴とする不揮発性メモリ。
14. 不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイと、
    前記不揮発性メモリセルアレイにおける各不揮発性メモリセルの動作を制御する制御手段とを有し、
    前記不揮発性メモリセルは、揮発性記憶部と不揮発性記憶部とを有し、
    前記揮発性記憶部は、
    互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなり、高電位側電源電圧が与えられる第１の電源ノードと低電位側電源電圧が与えられる第２の電源ノードの間に介挿されるフリップフロップと、
    前記第１および第２のインバータの各々の出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータの書き込みを行う場合、または前記フリップフロップから前記２本のビット線を介してデータの読み出しを行う場合にＯＮとされる第１および第２のスイッチと、を有し、
    前記不揮発性記憶部は、
    前記第１のインバータの出力ノードと前記第２のインバータの出力ノードの間に直列に介挿された第１の抵抗変化型素子、閾値素子および第２の抵抗変化型素子と、
    前記第１の抵抗変化型素子および前記閾値素子の共通接続点と前記第１および第２の電源ノードの何れか一方の電源ノードとの間に介挿された第１のキャパシタと、
    前記第２の抵抗変化型素子および前記閾値素子の共通接続点と前記一方の電源ノードとの間に介挿された第２のキャパシタと、を有し、
    前記閾値素子は前記第１のインバータの出力ノードと前記第２のインバータの出力ノードの電位差に応じた方向に電流を流す素子であり、
    前記第１のインバータの出力ノードから前記第２のインバータの出力ノードへ向う電流を通過させたときには、前記第１および第２の抵抗変化型素子の一方は第１の方向に抵抗値が変化し他方は前記第１の方向とは逆方向の第２の方向に抵抗値が変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードへ向う電流を通過させたときには、前記一方の抵抗変化型素子は前記第２の方向に抵抗値が変化し前記他方の抵抗変化型素子は前記第１の方向に抵抗値が変化し、
    前記制御手段は、
    前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを選択し、当該不揮発性メモリセルの第１および第２のスイッチをＯＦＦにするとともに当該不揮発性メモリセルの第１の電源ノードの電圧を前記高電位側電源電圧よりも高い所定の電圧まで引き上げて当該不揮発性メモリセルのフリップフロップに記憶されたデータを当該不揮発性メモリセルの不揮発性記憶部に記憶させるストア処理を実行するストア制御手段と、
    前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを選択し、当該不揮発性メモリセルの第１および第２のスイッチをＯＦＦにした状態で前記第１の電源ノードの電圧を前記低電位側電源電圧から前記高電位側電源電圧まで立ち上げて当該不揮発性メモリセルの不揮発性記憶部に記憶されたデータを当該不揮発性メモリセルの前記フリップフロップに記憶させるリコール処理を実行するリコール制御手段と、を有する
    ことを特徴とする不揮発性メモリ。
15. 前記ストア制御手段は不揮発性メモリセルを列単位で選択して前記ストア処理を実行することを特徴とする請求項１４に記載の不揮発性メモリ。
16. 前記リコール制御手段は前記不揮発性メモリセルアレイに含まれる不揮発性メモリセルを列単位で選択して前記リコール処理を実行することを特徴とする請求項１４または請求項１５に記載の不揮発性メモリ。
17. 不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイと、
    前記不揮発性メモリセルアレイの行毎に設けられ、対応する行の不揮発性メモリセルに動作電圧を供給する電圧発生回路と、
    前記不揮発性メモリセルアレイにおける各不揮発性メモリセルの動作を制御する制御手段と、を有し、
    前記不揮発性メモリセルは、揮発性記憶部と不揮発性記憶部とを有し、
    前記揮発性記憶部は、
    互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなり、高電位側電源電圧が与えられる第１の電源ノードと低電位側電源電圧が与えられる第２の電源ノードの間に介挿されるフリップフロップと、
    前記第１および第２のインバータの各々の出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータの書き込みを行う場合、または前記フリップフロップから前記２本のビット線を介してデータの読み出しを行う場合にＯＮとされる第１および第２のスイッチと、を有し、
    前記不揮発性記憶部は、
    前記第１のインバータの出力ノードと前記第２のインバータの出力ノードの間に直列に介挿された第１の抵抗変化型素子、閾値素子および第２の抵抗変化型素子と、
    前記第１の抵抗変化型素子および前記閾値素子の共通接続点と前記第１および第２の電源ノードの何れか一方の電源ノードとの間に介挿された第１のキャパシタと、
    前記第２の抵抗変化型素子および前記閾値素子の共通接続点と前記一方の電源ノードとの間に介挿された第２のキャパシタと、を有し、
    前記閾値素子は前記第１のインバータの出力ノードと前記第２のインバータの出力ノードの電位差に応じた方向に電流を流す素子であり、
    前記第１のインバータの出力ノードから前記第２のインバータの出力ノードへ向う電流を通過させたときには、前記第１および第２の抵抗変化型素子の一方は第１の方向に抵抗値が変化し他方は前記第１の方向とは逆方向の第２の方向に抵抗値が変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードへ向う電流を通過させたときには、前記一方の抵抗変化型素子は前記第２の方向に抵抗値が変化し前記他方の抵抗変化型素子は前記第１の方向に抵抗値が変化し、
    前記制御手段は、
    前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを行単位で選択し、選択した行に属する揮発性メモリセルの第１および第２のスイッチをＯＦＦにするとともに当該不揮発性メモリセルの第１の電源ノードに前記高電位側電源電圧よりも高い所定の電圧が印加されるように当該選択した行に対応する電圧発生回路を制御して当該不揮発性メモリセルのフリップフロップに記憶されたデータを当該不揮発性メモリセルの不揮発性記憶部に記憶させるストア処理を実行するストア制御手段と、
    前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを行単位で選択し、選択した行に属する不揮発性メモリセルの第１および第２のスイッチをＯＦＦにした状態で前記第１の電源ノードに与えられる電圧が前記低電位側電源電圧から前記高電位側電源電圧まで立ち上がるように当該選択した行に対応する電圧発生回路を制御して当該不揮発性メモリセルの不揮発性記憶部に記憶されたデータを当該不揮発性メモリセルの前記フリップフロップに記憶させるリコール処理を実行するリコール制御手段と、を有する
    ことを特徴とする不揮発性メモリ。
18. 不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイと、
    前記不揮発性メモリセル毎に設けられ、不揮発性メモリセルに動作電圧を供給する電圧発生回路への接続の可否を切り換える選択スイッチと、
    前記不揮発性メモリセルアレイにおける各不揮発性メモリセルの動作を制御する制御手段とを有し、
    前記不揮発性メモリセルは、揮発性記憶部と不揮発性記憶部とを有し、
    前記揮発性記憶部は、
    互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなり、高電位側電源電圧が与えられる第１の電源ノードと低電位側電源電圧が与えられる第２の電源ノードの間に介挿されるフリップフロップと、
    前記第１および第２のインバータの各々の出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータの書き込みを行う場合、または前記フリップフロップから前記２本のビット線を介してデータの読み出しを行う場合にＯＮとされる第１および第２のスイッチと、を有し、
    前記不揮発性記憶部は、
    前記第１のインバータの出力ノードと前記第２のインバータの出力ノードの間に直列に介挿された第１の抵抗変化型素子、閾値素子および第２の抵抗変化型素子と、
    前記第１の抵抗変化型素子および前記閾値素子の共通接続点と前記第１および第２の電源ノードの何れか一方の電源ノードとの間に介挿された第１のキャパシタと、
    前記第２の抵抗変化型素子および前記閾値素子の共通接続点と前記一方の電源ノードとの間に介挿された第２のキャパシタと、を有し、
    前記閾値素子は前記第１のインバータの出力ノードと前記第２のインバータの出力ノードの電位差に応じた方向に電流を流す素子であり、
    前記第１のインバータの出力ノードから前記第２のインバータの出力ノードへ向う電流を通過させたときには、前記第１および第２の抵抗変化型素子の一方は第１の方向に抵抗値が変化し他方は前記第１の方向とは逆方向の第２の方向に抵抗値が変化し、前記第２のインバータの出力ノードから前記第１のインバータの出力ノードへ向う電流を通過させたときには、前記一方の抵抗変化型素子は前記第２の方向に抵抗値が変化し前記他方の抵抗変化型素子は前記第１の方向に抵抗値が変化し、
    前記制御手段は、
    前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを選択し、当該揮発性メモリセルの第１および第２のスイッチをＯＦＦにするとともに当該不揮発性メモリセルの第１の電源ノードに前記高電位側電源電圧よりも高い所定の電圧が印加されるように当該選択した不揮発性メモリセルに対応する選択スイッチを制御して当該不揮発性メモリセルのフリップフロップに記憶されたデータを当該不揮発性メモリセルの不揮発性記憶部に記憶させるストア処理を実行するストア制御手段と、
    前記不揮発性メモリセルアレイにおける所望の不揮発性メモリセルを選択し、当該不揮発性メモリセルの第１および第２のスイッチをＯＦＦにした状態で前記第１の電源ノードに与えられる電圧が前記低電位側電源電圧から前記高電位側電源電圧まで立ち上がるように当該選択した不揮発性メモリセルに対応する選択スイッチを制御して当該不揮発性メモリセルの不揮発性記憶部に記憶されたデータを当該不揮発性メモリセルの前記フリップフロップに記憶させるリコール処理を実行するリコール制御手段と、を有する
    ことを特徴とする不揮発性メモリ。
19. 前記電圧発生回路と前記各選択スイッチとを接続する電源線は、前記不揮発性メモリセルにおける列方向と行方向の少なくとも一方に沿って配線されていることを特徴とする請求項１８に記載の不揮発性メモリ。

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