JP2008521253A - ナノスケール抵抗メモリアレイを扱うためのダイオードアレイアーキテクチャ - Google Patents

ナノスケール抵抗メモリアレイを扱うためのダイオードアレイアーキテクチャ Download PDF

Info

Publication number
JP2008521253A
JP2008521253A JP2007543155A JP2007543155A JP2008521253A JP 2008521253 A JP2008521253 A JP 2008521253A JP 2007543155 A JP2007543155 A JP 2007543155A JP 2007543155 A JP2007543155 A JP 2007543155A JP 2008521253 A JP2008521253 A JP 2008521253A
Authority
JP
Japan
Prior art keywords
conductor
memory cell
diode
conductors
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007543155A
Other languages
English (en)
Other versions
JP4547008B2 (ja
Inventor
トリップサス，ニコラス・エイチ
ビル，コリン・エス
バンブスカーク，マイケル・エイ
ブノスキー，マシュー
ファン，ツー・ニン
カイ，ウェイ・デイジー
パングル，スゼット・ケイ
アバンジーノ，スティーブン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Spansion LLC
Original Assignee
Spansion LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spansion LLC filed Critical Spansion LLC
Publication of JP2008521253A publication Critical patent/JP2008521253A/ja
Application granted granted Critical
Publication of JP4547008B2 publication Critical patent/JP4547008B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/56—Structure including two electrodes, a memory active layer and a so called passive or source or reservoir layer which is NOT an electrode, wherein the passive or source or reservoir layer is a source of ions which migrate afterwards in the memory active layer to be only trapped there, to form conductive filaments there or to react with the material of the memory active layer in redox way
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

このメモリ構成は、第１の導体（ＢＬ）と、第２の導体（ＷＬ）と、第２の導体（ＷＬ）に接続された抵抗メモリセル（１３０）と、抵抗メモリセル（１３０）および第１の導体（ＢＬ）に接続され、かつ、抵抗メモリセル（１３０）から第１の導体（ＢＬ）へ順方向に配向された第１のダイオード（１３４）と、第１のダイオード（１３４）と並行に、抵抗メモリセル（１３０）および第１の導体（ＢＬ）に接続され、かつ、抵抗メモリセル（１３０）から第１の導体（ＢＬ）へ逆方向に配向された第２のダイオード（１３２）とを含む。第１および第２のダイオード（１３４、１３２）は異なる閾値電圧を有する。

Description

発明の背景
１．技術分野
この発明は、概して、メモリデバイスに関し、特に、抵抗メモリセルを組み込んだメモリアレイに関する。
２．背景技術
一般的に、コンピュータおよびその他の電子機器に対応付けられたメモリデバイスが用いられて、それらの動作のための情報を記憶および保持している。典型的には、そのようなメモリデバイスはメモリセルのアレイを含んでおり、ここでは、各々のメモリセルにアクセスして、メモリデバイスのプログラミング、消去、および読出しを行うことができる。各々のメモリセルは、それぞれ「０」および「１」とも称する「オフ」状態または「オン」状態の情報を保持しており、この情報は、そのメモリセルの読出しステップ時に読み出すことができる。
そのような電子機器の開発および改良が続けられるにつれて、記憶および保持する必要のある情報の量も増加し続けている。図１は、これらの必要性を満たすための有利な特徴を含む、ナノスケール抵抗メモリセルとして知られるあるタイプのメモリセル３０を示している。このメモリセル３０は、たとえば、Ｃｕ電極３２と、電極３２上のＣｕ２Ｓなどの超イオン層３４と、Ｃｕ２Ｓ層３４上のＣｕ２Ｏまたは種々のポリマーなどの活性層３６と、活性層３６上のＴｉ電極３８とを含む。まず、メモリセル３０がプログラミングされていないと仮定して、メモリセル３０をプログラミングするために、電極３２を接地させて保ちながら、電極３８に負の電圧を印加すると、電位Ｖｐｇ（「プログラミング」電位）が、電極３２から電極３８の方向に、より高い電位からより低い電位へ、メモリセル３０に印加される（図２のメモリセル電流対メモリセル３０に印加される電位のグラフを参照）。この電位は、銅イオンを超イオン層３４から電極３８に向かって活性層３６内に引き付けるのに十分なものであり、それによって活性層３６（およびメモリセル３０全体）が低抵抗状態または導電状態となる（Ａ）。そのような電位がなくなっても（Ｂ）、プログラミングステップ時に活性層３６内に引き込まれた銅イオンはそこにとどまるので、活性層３６（およびメモリセル３０）は導電状態または低抵抗状態のままである。
メモリセルを消去するために（図２）、電極３２を接地させて保ちながら、電極３８に正の電圧を印加すると、電位Ｖｅｒ（「消去」電位）が、逆方向に、より高い電位からより低い電位へ、メモリセル３０に印加される。この電位は、電流をメモリセルを通して逆方向に流すものであり（Ｃ）、かつ、銅イオンを活性層３６から電極３２に向かって超イオン層３４内に撥ね付けるのに十分なものであり、それによって、活性層３６（およびメモリセル３０全体）が高抵抗状態または実質的に非導電状態となる。この状態は、メモリセル３０からそのような電位がなくなっても、そのままである。
図２はさらに、プログラミングされた（導電）状態および消去された（非導電）状態にあるメモリセル３０の読出しステップを示す。電位Ｖｒ（「読出し」電位）が、電位Ｖｐｇと同じ方向に、より高い電位からより低い電位へ、メモリセル３０に印加される。この電位は、プログラミング（上記を参照）のためにメモリセル３０に印加される電位Ｖｐｇより小さい。この状況で、メモリセル３０がプログラミングされると、メモリセル３０は容易に電流を通すようになり（レベルＬ１）、これはメモリセル３０がプログラミングさ
れた状態にあることを示している。メモリセル３０が消去されると、メモリセル３０は電流を通さなくなり（レベルＬ２）、これはメモリセル３０が消去された状態にあることを示している。
図３、図４および図５は、上述したタイプのメモリセル３０を組み込んだメモリセルアレイ４０を示す。図３に示すように、メモリセルアレイ４０は、第１の複数の並行導体４２（ビットライン）ＢＬ０、ＢＬ１、…ＢＬｎと、第１の複数の導体４２の上に位置し、それらから間隔が空けられ、それらと直交し、かつそれらと交差する第２の複数の並行導体４４（ワードライン）ＷＬ０、ＷＬ１、…ＷＬｎとを含む。上述したタイプの複数のメモリセル３０は、各々が、（順方向）閾値電圧Ｖｔと、（逆方向）ブレイクダウン電圧Ｖｂとを有する選択ダイオード５０と対応付けられて、メモリセル−ダイオード構成を形成する。各々のメモリセル３０は、その第１の複数の導体４２のうちの導体ＢＬおよびその第２の複数の導体４４のうちの導体ＷＬの間の選択ダイオード５０と、これらの導体の交点において直列に接続されており、ダイオード５０は、その第１の複数の導体４２のうちの導体ＢＬから、その第２の複数の導体４４の導体ＷＬへの順方向に配向されている。たとえば、図３に示すように、メモリセル３０００およびダイオード５０００は、第１の複数の導体４２のうちの導体ＢＬ０を、第２の複数の導体４４のうちの導体ＷＬ０と、これらの導体ＢＬ０、ＷＬ０の交点で直列に接続し、メモリセル３０１０およびダイオード５０１０は、第１の複数の導体４２のうちの導体ＢＬ１を、第２の複数の導体４４のうちの導体ＷＬ０と、これらの導体ＢＬ１、ＷＬ０の交点などで直列に接続する。
選択されたメモリセル、たとえば選択されたメモリセル３０００をプログラミングするために（図３）、導体ＢＬ０に印加される電圧は、導体ＷＬ０に印加される電圧（０）より大きくなるように選択され（Ｖｐｇ＋Ｖｔ）、ここで、Ｖｐｇは上記で定義したとおりであり、Ｖｔ＝ダイオード５０００の（順方向）閾値電圧となる。さらに、この同じ電圧Ｖｐｇ＋Ｖｔが導体ＷＬ１、…ＷＬｎの各々に印加され、ゼロ電圧が導体ＢＬ１、…ＢＬｎの各々に印加される。この結果、（選択されたメモリセル３０００およびダイオード５０００構成以外の）導体ＢＬ０および導体ＷＬ０に接続されたメモリセル−ダイオード構成の各々に、ゼロ電位が印加される。その他のメモリセル−ダイオード構成の各々には、Ｖｐｇ＋Ｖｔと同等の電位が、ダイオード５０の逆方向に、より高い電位からより低い電位へ印加される。この電位は、ダイオード５０のブレイクダウン電圧Ｖｂより小さいので、対応付けられたメモリセルに電流は流れない。よって、ダイオード５０を組み込むことにより、あるメモリセルを適正に選択およびプログラミングすることができ、そのアレイにおける他のメモリセルをいずれも妨げることはない。
選択されたメモリセル、たとえば選択されたメモリセル３０００を消去するために（図４）、導体ＷＬ０に印加される電圧は、導体ＢＬ０に印加される電圧（０）より大きく（Ｖｅｒ＋Ｖｂ）、ここで、Ｖｅｒは上記で定義したとおりであり、かつ、Ｖｂ＝ダイオード５０００の（逆方向）ブレイクダウン電圧となる。さらに、たとえば０．５の電圧（Ｖｐｇ＋Ｖｔ）が、導体ＷＬ１、…ＷＬｎの各々および導体ＢＬ１、…ＢＬｎの各々に印加される。この結果、０．５の電位（Ｖｐｇ＋Ｖｔ）が、（選択されたメモリセル３０００およびダイオード５０００構成以外の）導体ＢＬ０および導体ＷＬ０に接続されたダイオード−メモリセル構成の各々に、ダイオード５０の逆方向に、より高い電位からより低い電位へ印加される。この電位０．５（Ｖｐｇ＋Ｖｔ）は、ダイオード５０のブレイクダウン電圧Ｖｂより小さいので、対応付けられたメモリセルに電流は流れない。その他のメモリセル−ダイオード構成の各々には、ゼロの電位が印加される。上記と同様に、ダイオード５０を組み込むことにより、あるメモリセルを適正に選択および消去することができ、そのアレイにおける他のメモリセルをいずれも妨げることはない。
選択されたメモリセル、たとえば選択されたメモリセル３０００を読み出すために（図
５）、導体ＢＬ０に印加される電圧は、導体ＷＬ０に印加される電圧（０）より大きく（Ｖｒ＋Ｖｔ）、ここで、Ｖｒは上記で定義したとおりであり、かつ、Ｖｔ＝ダイオード５０００の閾値電圧となる。さらに、電圧Ｖｒ＋Ｖｔが導体ＷＬ１、…ＷＬｎの各々に印加され、ゼロ電圧が導体ＢＬ１、…ＢＬｎの各々に印加される。この結果、（選択されたメモリセル３０００およびダイオード５０００構成以外の）導体ＢＬ１および導体ＷＬ０に接続されたメモリセル−ダイオード構成の各々に、ゼロ電位が印加される。その他のメモリセル−ダイオード構成の各々には、Ｖｒ＋Ｖｔと同等の電位が、ダイオード５０の逆方向に、より高い電位からより低い電位へ印加される。この電位Ｖｒ＋Ｖｔは、ダイオード５０のブレイクダウン電圧より小さいので、対応付けられたメモリセルに電流は流れない。よって、ダイオード５０を組み込むことにより、あるメモリセルを適正に選択および読出しすることができ、そのアレイにおける他のメモリセルをいずれも妨げることはない。
図６は、図３から図５のメモリアレイに組み込まれたタイプのダイオードのための理想（Ｇ）および現実（Ｈ）の電圧−電流特性を示す。選択されたメモリセルの消去を実現するためには、選択されたメモリセルに電流を通す必要があり、この電流の伝導を実現するためには、それと対応付けられたダイオードがブレイクダウンでなければならない。理想的には、そのようなダイオードは、０．６ボルトのオーダーで低い閾値電圧（ダイオードの順方向）と、２．０ボルトのオーダーで低いブレイクダウン電圧（ダイオードの逆方向）とを有しており、これらの電圧によって、選択されたセルに比較的低い電位を印加して、選択されたセルのプログラミング、読出し、消去を、迅速かつ効果的に行うことができ、それによって、低い電位の電源を使用することが可能となる。
しかしながら、実際は、典型的なダイオードはそのとき０．６ボルトのオーダーで閾値電圧を有し得るが、ブレイクダウン電圧は、実質的には（図６の で示すように）２．０ボルトを超えており、すなわち、たとえば４．５ボルトまたは実質的にはそれ以上となる。このことは、上述したように対応付けられたメモリセルを消去するのに不可欠である、ダイオードのブレイクダウンを実現する上で問題となる。
したがって、上述したような理想特性が得られる手法が求められている。
発明の開示
概して言うと、このメモリ構成は、第１の導体と、第２の導体と、第２の導体に接続された抵抗メモリセルと、抵抗メモリセルおよび第１の導体に接続され、かつ、抵抗メモリセルから第１の導体へ順方向に配向された第１のダイオードと、抵抗メモリセルおよび第１の導体に、第１のダイオードと並行して接続され、かつ、抵抗メモリセルから第１の導体へ逆方向に配向された第２のダイオードとを含む。
この発明は、添付の図面と関連して、以下の詳細な説明を考察することでよりよく理解されるであろう。当業者であれば以下の説明から容易に分かるように、この発明の実施例を、単にこの発明を実施するためのベストモードを例示することで、図示および説明している。認識されるように、この発明は、その他の実施例でも可能であり、かつ、そのいくつかの詳細は、変形例および種々の明白な局面が可能であり、この発明の範囲から一切逸脱することはない。したがって、図面および詳細な説明は、例示的な性質のものであり、限定的であるとはみなされない。
この発明の特性であると考えられる新規の特長を、前掲の特許請求の範囲に記載している。しかしながら、この発明自体、および上記の好ましい使用の形態、そのさらなる目的
および利点は、以下の例証的な実施例の詳細な説明を参照し、添付の図面と関連して読むことで、最もよく理解されるであろう。
この発明を実施するためのベストモード
ここで、発明者が現時点で考えるこの発明を実施するためのベストモードを示す、この発明のある特定の実施例を詳細に参照する。
図７は、この発明のある実施例を示す。ここでは導体ＢＬを示し、導体ＷＬは、導体ＢＬの上に位置し、導体ＢＬと交差し、かつ導体ＢＬから間隔が空けられている。構成６０は、導体ＢＬと導体ＷＬとをそれらの交点で相互接続する。構成６０は、上述の抵抗メモリセル３０と同様に、導体ＷＬに接続された抵抗メモリセル１３０と、抵抗メモリセル１３０および導体ＢＬに接続された第１のダイオード１３２と、第１のダイオード１３２と並行に、同じく抵抗メモリセル１３０および導体ＢＬに接続された第２のダイオード１３４とを含む。第１のダイオード１３２は、抵抗メモリセル１３０から導体ＢＬへ順方向に配向され、第２のダイオード１３４は、抵抗メモリセル１３０から導体ＢＬの逆方向へ配向される。ダイオード１３２、１３４は、異なる（順方向）閾値電圧を有するように選択され、たとえば、ダイオード１３２は、閾値電圧Ｖｔ１＝０．６ボルトを有し、それに対してダイオード１３４は、閾値電圧Ｖｔ２＝２．０ボルトを有する。ダイオード１３２および１３４はいずれも、前述したように、Ｖｂ＝４．５ボルトの（逆方向）ブレイクダウン電圧を有する。抵抗メモリセル１３０と導体ＢＬとの間で接続された並行ダイオード構成６２を成す並行した２つのダイオードは、それらを単一のものとして考えたとき、図８に示す電流−電圧特性を有する。ダイオード１３２は、導体ＢＬから抵抗メモリセル１３０の方向に、ダイオード１３４のブレイクダウン電圧（４．５ボルト）をかなり下回る、０．６ボルトの閾値電圧で導電を開始する。ダイオード１３４は、メモリセル１３０から導体ＢＬの方向に、ダイオード１３２のブレイクダウン電圧（４．５ボルト）をかなり下回る、２．０ボルトの閾値電圧で導電を開始する。その最終結果は、並行したダイオード１３２、１３４を含む並行ダイオード構成６２は、上述した理想ダイオード（図６）に近い、図８に示す特性を有する単一のダイオードと実質的に等価である。
図９、図１０および図１１は、上述したタイプのメモリセル１３０を組み込んだメモリセルアレイ１４０を示す。図９に示すように、メモリセルアレイ１４０は、第１の複数の並行導体１４２（ビットライン）ＢＬ０、ＢＬ１、…ＢＬｎと、第１の複数の導体１４２の上に位置し、それらから間隔が空けられ、それらと直交し、かつそれらと交差する第２の複数の並行導体１４４（ワードライン）ＷＬ０、ＷＬ１、…ＷＬｎとを含む。上記の複数の構成６０は、各々が導体ＢＬと導体ＷＬとをそれらの交点で接続する。各々の構成は、上述のように接続および配置されている抵抗メモリセル１３０と並行ダイオード構成６２とを含む。たとえば、図９に示すように、メモリセル１３０００および並行ダイオード構成６２００は、第１の複数の導体１４２のうちの導体ＢＬ０と、第２の複数の導体１４４のうちの導体ＷＬ０とを、これらの導体ＢＬ０、ＷＬ０の交点で直列に接続し、メモリセル１３０１０およびダイオード６２１０は、第１の複数の導体１４２のうちの導体ＢＬ１と、第２の複数の導体１４４のうちの導体ＷＬ０とを、これらの導体ＢＬ１、ＷＬ０などの交点で直列に接続する。
選択されたメモリセル、たとえば選択されたメモリセル１３０００をプログラミングするために（図９）、導体ＢＬ０に印加される電圧は、導体ＷＬ０に印加される電圧（０）より大きくなる（Ｖｐｇ＋Ｖｔ１）ように選択され、ここで、Ｖｐｇは上記で定義したとおり、この実施例では１．０ボルトであり、Ｖｔ１であるダイオードの（順方向）閾値電圧＝０．６ボルトであるので、Ｖｐｇ＋Ｖｔ１＝１．６ボルトとなる。さらに、この同じ１．６ボルトの電圧Ｖｐｇ＋Ｖｔ１が導体ＷＬ１、…ＷＬｎの各々に印加され、ゼロ電圧
が導体ＢＬ１、…ＢＬｎの各々に印加される。この結果、導体ＢＬ０および導体ＷＬ０に接続された（構成６０００以外の）構成６０の各々に、ゼロ電位が印加される。アレイ１４０におけるその他の構成６０の各々には、Ｖｐｇ＋Ｖｔ１＝１．６ボルトと同等の電位が、導体ＷＬから導体ＢＬの方向に、より高い電位からより低い電位へ印加される。この電位は、ダイオード１３４の閾値電圧Ｖｔ２（２ボルト）より小さく（かつ、ダイオード１３２のブレイクダウン電圧Ｖｂ、４．５ボルトより小さく）、よって、対応付けられたメモリセル１３０に電流は流れない。したがって、ダイオード構成６０を組み込むことにより、あるメモリセルを適正に選択およびプログラミングすることができ、そのアレイにおける他のメモリセルをいずれも妨げることはなく、または別様で影響を与えることはない。
選択されたメモリセル、たとえば選択されたメモリセル１３０００を消去するために（図１０）、導体ＷＬ０に印加される電圧は、導体ＢＬ０に印加される電圧（０）より大きく（Ｖｅｒ＋Ｖｔ２）、ここで、Ｖｅｒは、上記で定義したとおり、この実施例では１．０ボルトであり、かつ、ダイオードの閾値電圧Ｖｔ２は２．０ボルトであるので、Ｖｅｒ＋Ｖｔ２＝３．０ボルトとなる。さらに、たとえば０．５の電圧（Ｖｐｇ＋Ｖｔ２）が、導体ＷＬ１、…ＷＬｎの各々および導体ＢＬ１、…ＢＬｎの各々に印加される。この結果、１．５ボルトの電位が、（構成６０００以外の）導体ＢＬ０および導体ＷＬ０に接続された構成６０の各々に、導体ＷＬから導体ＢＬの方向に、より高い電位からより低い電位へ印加される。この１．５ボルトの電位は、ダイオード１３４の閾値電圧Ｖｔ２（２．０ボルト）より小さく（かつ、ダイオード１３２のブレイクダウン電圧Ｖｂ、４．５ボルトより小さく）、よって、導体ＢＬ０および導体ＷＬ０に対応付けられたその他のメモリセル１３０に電流は流れない。アレイ１４０におけるその他の構成６０の各々には、ゼロの電位が印加される。上記と同様に、ダイオード構成６２を組み込むことにより、あるメモリセルを適正に選択および消去することができ、そのアレイにおける他のメモリセルをいずれも妨げることはない。
選択されたメモリセル、たとえば選択されたメモリセル１３０００を読み出すために（図１１）、導体ＢＬ０に印加される電圧は、導体ＷＬ０に印加される電圧（０）より大きく（Ｖｒ＋Ｖｔ１）、ここで、Ｖｒは、上記で定義したとおり、この実施例では０．５ボルトと同等であり、かつ、Ｖｔ１＝ダイオード１３２００の閾値電圧、すなわち０．６ボルトであるので、Ｖｒ＋Ｖｔ１＝１．１ボルトとなる。さらに、Ｖｒ＋Ｖｔ１＝１．１ボルトの電圧が、導体ＷＬ１、…ＷＬｎの各々に印加され、ゼロ電圧が導体ＢＬ１、…ＢＬｎの各々に印加される。この結果、ゼロ電位が、（構成６０００以外の）導体ＢＬ１および導体ＷＬ０に接続された構成６０の各々に印加される。そのアレイの他の構成６０の各々には、Ｖｒ＋Ｖｔ１と同等の電位が、導体ＷＬから導体ＢＬの方向に、より高い電位からより低い電位へ印加される。このＶｒ＋Ｖｔ１＝１．１ボルトの電位は、ダイオード１３４の閾値電圧Ｖｔ２（２．０ボルト）より小さく（かつ、ダイオード１３２のブレイクダウン電圧、４．５ボルトより小さく）、よって、対応付けられたメモリセル１３０に電流は流れない。したがって、ダイオード構成６２を組み込むことにより、あるメモリセルを適正に選択および読出しすることができ、そのアレイにおける他のメモリセルをいずれも妨げることはない。
抵抗メモリセルのプログラミング、消去および読出しのための極めて効率的かつ効果的な手法が提供されていることがわかるであろう。特に重要なこととして、閾値電圧およびブレイクダウン電圧のための理想特性を組み込んだダイオード構成が実現する点がある。
この発明の実施例の上記の説明は、例証および説明の目的で提示されたものである。これは、この発明を網羅することを意図するものではなく、またはこの発明を開示された形態のみに限定することを意図するものではない。上記の教示に照らして、その他の変更ま
たは変形が可能である。
この実施例は、この発明の原則およびその実際の適用の最良な例示を提供するために、選択および記載したものであり、それによって、当業者は、この発明を、さまざまな実施例において、考えられる特定の使用に適したようにさまざまな変更でもって用いることができる。そのような変更および変形は、それらが公平に、法的に、かつ公正に権利が与えられる範囲に従って解釈されるとき、前掲の特許請求の範囲で定義されたこの発明の範囲内にある。
典型的な抵抗メモリセルの断面図である。 図１のメモリセルのプログラミング、読出しおよび消去における電流対電圧のグラフである。 図１に従うメモリセルを含むメモリアレイの概略図であり、選択されたメモリセルのプログラミングを示す図である。 図１に従うメモリセルを含むメモリアレイの概略図であり、選択されたメモリセルの消去を示す図である。 図１に従うメモリセルを含むメモリアレイの概略図であり、選択されたメモリセルの読出しを示す図である。 ダイオード特性を示す電流対電圧のグラフである。 この発明の第１の実施例の概略図である。 図７の発明および図１０の発明のための電流対電圧のグラフである。 図７の発明を組み込んだメモリアレイの概略図であり、選択されたメモリセルのプログラミングを示す図である。 図７の発明を組み込んだメモリアレイの概略図であり、選択されたメモリセルの消去を示す図である。 図７の発明を組み込んだメモリアレイの概略図であり、選択されたメモリセルの読出しを示す図である。

Claims (8)

  1. メモリ構成であって、
    第１の導体（ＢＬ）と、
    第２の導体（ＷＬ）と、
    第２の導体（ＷＬ）に接続された抵抗メモリセル（１３０）と、
    抵抗メモリセル（１３０）および第１の導体（ＢＬ）に接続され、かつ、抵抗メモリセル（１３０）から第１の導体（ＢＬ）へ順方向に配向された第１のダイオード（１３４）と、
    第１のダイオード（１３４）と並行に、抵抗メモリセル（１３０）および第１の導体（ＢＬ）に接続され、かつ、抵抗メモリセル（１３０）から第１の導体（ＢＬ）へ逆方向に配向された第２のダイオード（１３２）とを含む、メモリ構成。
  2. 第１および第２のダイオード（１３４、１３２）は異なる閾値電圧を有する、請求項１に記載のメモリ構成。
  3. メモリ構成であって、
    第１の導体（ＢＬ）と、
    第２の導体（ＷＬ）と、
    第２の導体（ＷＬ）に接続されたメモリセル（１３０）と、
    メモリセル（１３０）および第１の導体（ＢＬ）に接続された第１のダイオード（１３４）と、
    第１のダイオード（１３４）と並行に、メモリセル（１３０）および第１の導体（ＢＬ）に接続された第２のダイオード（１３２）とを含む、メモリ構成。
  4. 第１および第２のダイオード（１３４、１３２）は異なる閾値電圧を有する、請求項３に記載のメモリ構成。
  5. 第１のダイオード（１３４）は、メモリセル（１３０）から第１の導体（ＢＬ）へ順方向に配向され、第２のダイオード（１３２）は、メモリセル（１３０）から第１の導体（ＢＬ）へ逆方向に配向される、請求項４に記載のメモリ構成。
  6. メモリセル（１３０）は抵抗メモリセルである、請求項３に記載のメモリ構成。
  7. メモリアレイであって、
    第１の複数の導体（ＢＬ）と、
    第２の複数の導体（ＷＬ）と、
    複数のメモリ構成（６０）とを含み、各々は、第１の複数の導体のうちの導体（ＢＬ）と第２の複数の導体のうちの導体（ＷＬ）とを接続し、各々のメモリ構成（６０）は、
    第２の複数の導体のうちの導体（ＷＬ）に接続された抵抗メモリセル（１３０）と、
    抵抗メモリセル（１３０）および第１の複数の導体のうちの導体（ＢＬ）に接続され、かつ、抵抗メモリセル（１３０）から第１の複数の導体のうちの導体（ＢＬ）へ順方向に配向された第１のダイオード（１３４）と、
    第１のダイオード（１３４）と並行に、抵抗メモリセル（１３０）および第１の複数の導体のうちの導体（ＢＬ）に接続され、かつ、抵抗メモリセル（１３０）から第１の複数の導体のうちの導体（ＢＬ）へ逆方向に配向された第２のダイオード（１３２）とを含む、メモリアレイ。
  8. 第１および第２のダイオード（１３４、１３２）は異なる閾値電圧を有する、請求項７に記載のメモリ構成。
JP2007543155A 2004-11-17 2005-11-10 ナノスケール抵抗メモリアレイを扱うためのダイオードアレイアーキテクチャ Expired - Fee Related JP4547008B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/990,706 US7035141B1 (en) 2004-11-17 2004-11-17 Diode array architecture for addressing nanoscale resistive memory arrays
PCT/US2005/041173 WO2006055482A1 (en) 2004-11-17 2005-11-10 Diode array architecture for addressing nanoscale resistive memory arrays

Publications (2)

Publication Number Publication Date
JP2008521253A true JP2008521253A (ja) 2008-06-19
JP4547008B2 JP4547008B2 (ja) 2010-09-22

Family

ID=36021799

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007543155A Expired - Fee Related JP4547008B2 (ja) 2004-11-17 2005-11-10 ナノスケール抵抗メモリアレイを扱うためのダイオードアレイアーキテクチャ

Country Status (8)

Country Link
US (1) US7035141B1 (ja)
JP (1) JP4547008B2 (ja)
KR (1) KR20070084213A (ja)
CN (1) CN101057330B (ja)
DE (1) DE112005002818B4 (ja)
GB (1) GB2434694B (ja)
TW (1) TWI402840B (ja)
WO (1) WO2006055482A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013539151A (ja) * 2010-09-28 2013-10-17 クアルコム，インコーポレイテッド ２ダイオードアクセスデバイスを有する抵抗ベースメモリ
JP2014029757A (ja) * 2012-06-28 2014-02-13 Toppan Printing Co Ltd 不揮発性メモリセル、およびこの不揮発性メモリセルを備えた不揮発性メモリ
JP2014191837A (ja) * 2013-03-26 2014-10-06 Toppan Printing Co Ltd 不揮発性メモリセルおよび不揮発性メモリ
JP2015035653A (ja) * 2013-08-07 2015-02-19 凸版印刷株式会社 不揮発性フリップフロップ、不揮発性ラッチおよび不揮発性メモリ素子

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7450416B1 (en) * 2004-12-23 2008-11-11 Spansion Llc Utilization of memory-diode which may have each of a plurality of different memory states
US7379317B2 (en) * 2004-12-23 2008-05-27 Spansion Llc Method of programming, reading and erasing memory-diode in a memory-diode array
US7145824B2 (en) * 2005-03-22 2006-12-05 Spansion Llc Temperature compensation of thin film diode voltage threshold in memory sensing circuit
US8098521B2 (en) * 2005-03-31 2012-01-17 Spansion Llc Method of providing an erase activation energy of a memory device
US7564708B2 (en) * 2006-12-05 2009-07-21 Spansion Llc Method of programming memory device
US7916523B2 (en) * 2006-12-05 2011-03-29 Spansion Llc Method of erasing a resistive memory device
US8987702B2 (en) * 2007-05-01 2015-03-24 Micron Technology, Inc. Selectively conducting devices, diode constructions, constructions, and diode forming methods
US8487450B2 (en) * 2007-05-01 2013-07-16 Micron Technology, Inc. Semiconductor constructions comprising vertically-stacked memory units that include diodes utilizing at least two different dielectric materials, and electronic systems
KR100904737B1 (ko) * 2007-12-20 2009-06-26 주식회사 하이닉스반도체 문턱전압 스위칭소자를 구비하는 반도체 메모리장치 및정보저장 방법
JP4482039B2 (ja) * 2008-01-11 2010-06-16 株式会社東芝 抵抗変化型メモリ
US7768812B2 (en) * 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US20090185410A1 (en) * 2008-01-22 2009-07-23 Grandis, Inc. Method and system for providing spin transfer tunneling magnetic memories utilizing unidirectional polarity selection devices
US8034655B2 (en) 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8120951B2 (en) 2008-05-22 2012-02-21 Micron Technology, Inc. Memory devices, memory device constructions, constructions, memory device forming methods, current conducting devices, and memory cell programming methods
US8134194B2 (en) * 2008-05-22 2012-03-13 Micron Technology, Inc. Memory cells, memory cell constructions, and memory cell programming methods
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) * 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US8014185B2 (en) * 2008-07-09 2011-09-06 Sandisk 3D Llc Multiple series passive element matrix cell for three-dimensional arrays
US7733685B2 (en) * 2008-07-09 2010-06-08 Sandisk 3D Llc Cross point memory cell with distributed diodes and method of making same
US20100118602A1 (en) * 2008-11-13 2010-05-13 Seagate Technology Llc Double source line-based memory array and memory cells thereof
US7923812B2 (en) * 2008-12-19 2011-04-12 Sandisk 3D Llc Quad memory cell and method of making same
US7910407B2 (en) * 2008-12-19 2011-03-22 Sandisk 3D Llc Quad memory cell and method of making same
KR101098302B1 (ko) * 2009-09-30 2011-12-26 주식회사 하이닉스반도체 자기저항 메모리 소자 제조 방법
KR20110061912A (ko) * 2009-12-02 2011-06-10 삼성전자주식회사 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치
KR20110074354A (ko) * 2009-12-24 2011-06-30 삼성전자주식회사 메모리소자 및 그 동작방법
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US9224496B2 (en) 2010-08-11 2015-12-29 Shine C. Chung Circuit and system of aggregated area anti-fuse in CMOS processes
US9251893B2 (en) 2010-08-20 2016-02-02 Shine C. Chung Multiple-bit programmable resistive memory using diode as program selector
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US10249379B2 (en) 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
US9042153B2 (en) 2010-08-20 2015-05-26 Shine C. Chung Programmable resistive memory unit with multiple cells to improve yield and reliability
US9019742B2 (en) 2010-08-20 2015-04-28 Shine C. Chung Multiple-state one-time programmable (OTP) memory to function as multi-time programmable (MTP) memory
US8488359B2 (en) 2010-08-20 2013-07-16 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices
US9824768B2 (en) 2015-03-22 2017-11-21 Attopsemi Technology Co., Ltd Integrated OTP memory for providing MTP memory
US9070437B2 (en) 2010-08-20 2015-06-30 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink
US9496033B2 (en) 2010-08-20 2016-11-15 Attopsemi Technology Co., Ltd Method and system of programmable resistive devices with read capability using a low supply voltage
US10229746B2 (en) 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
TWI462107B (zh) * 2010-08-20 2014-11-21 Chien Shine Chung 電子系統、記憶體及其提供方法
US9236141B2 (en) 2010-08-20 2016-01-12 Shine C. Chung Circuit and system of using junction diode of MOS as program selector for programmable resistive devices
US9025357B2 (en) 2010-08-20 2015-05-05 Shine C. Chung Programmable resistive memory unit with data and reference cells
US9711237B2 (en) 2010-08-20 2017-07-18 Attopsemi Technology Co., Ltd. Method and structure for reliable electrical fuse programming
US9818478B2 (en) 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
US9460807B2 (en) 2010-08-20 2016-10-04 Shine C. Chung One-time programmable memory devices using FinFET technology
US9431127B2 (en) 2010-08-20 2016-08-30 Shine C. Chung Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices
US8482972B2 (en) 2010-08-20 2013-07-09 Shine C. Chung Memory devices using a plurality of diodes as program selectors with at least one being a polysilicon diode
US8830720B2 (en) 2010-08-20 2014-09-09 Shine C. Chung Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices
US8804398B2 (en) * 2010-08-20 2014-08-12 Shine C. Chung Reversible resistive memory using diodes formed in CMOS processes as program selectors
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US9019791B2 (en) 2010-11-03 2015-04-28 Shine C. Chung Low-pin-count non-volatile memory interface for 3D IC
US8913449B2 (en) 2012-03-11 2014-12-16 Shine C. Chung System and method of in-system repairs or configurations for memories
US9076513B2 (en) 2010-11-03 2015-07-07 Shine C. Chung Low-pin-count non-volatile memory interface with soft programming capability
US8988965B2 (en) 2010-11-03 2015-03-24 Shine C. Chung Low-pin-count non-volatile memory interface
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US9496265B2 (en) 2010-12-08 2016-11-15 Attopsemi Technology Co., Ltd Circuit and system of a high density anti-fuse
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US8848423B2 (en) 2011-02-14 2014-09-30 Shine C. Chung Circuit and system of using FinFET for building programmable resistive devices
US10192615B2 (en) 2011-02-14 2019-01-29 Attopsemi Technology Co., Ltd One-time programmable devices having a semiconductor fin structure with a divided active region
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US9305644B2 (en) 2011-06-24 2016-04-05 Rambus Inc. Resistance memory cell
KR20140063821A (ko) * 2011-10-12 2014-05-27 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 교차점 메모리 구조를 위한 선택 디바이스
US8912576B2 (en) 2011-11-15 2014-12-16 Shine C. Chung Structures and techniques for using semiconductor body to construct bipolar junction transistors
US9324849B2 (en) 2011-11-15 2016-04-26 Shine C. Chung Structures and techniques for using semiconductor body to construct SCR, DIAC, or TRIAC
US9136261B2 (en) 2011-11-15 2015-09-15 Shine C. Chung Structures and techniques for using mesh-structure diodes for electro-static discharge (ESD) protection
US8861249B2 (en) 2012-02-06 2014-10-14 Shine C. Chung Circuit and system of a low density one-time programmable memory
US8917533B2 (en) 2012-02-06 2014-12-23 Shine C. Chung Circuit and system for testing a one-time programmable (OTP) memory
US9007804B2 (en) 2012-02-06 2015-04-14 Shine C. Chung Circuit and system of protective mechanisms for programmable resistive memories
US8941089B2 (en) 2012-02-22 2015-01-27 Adesto Technologies Corporation Resistive switching devices and methods of formation thereof
CN103579238A (zh) * 2012-08-10 2014-02-12 中国科学院微电子研究所 一种存储器器件
US9076526B2 (en) 2012-09-10 2015-07-07 Shine C. Chung OTP memories functioning as an MTP memory
US9183897B2 (en) 2012-09-30 2015-11-10 Shine C. Chung Circuits and methods of a self-timed high speed SRAM
US9324447B2 (en) 2012-11-20 2016-04-26 Shine C. Chung Circuit and system for concurrently programming multiple bits of OTP memory devices
US9076523B2 (en) * 2012-12-13 2015-07-07 Intermolecular, Inc. Methods of manufacturing embedded bipolar switching resistive memory
US9373786B1 (en) 2013-01-23 2016-06-21 Adesto Technologies Corporation Two terminal resistive access devices and methods of formation thereof
TWI493548B (zh) 2013-01-31 2015-07-21 Ind Tech Res Inst 可組態邏輯區塊及其操作方法
US9412473B2 (en) 2014-06-16 2016-08-09 Shine C. Chung System and method of a novel redundancy scheme for OTP
KR20160137148A (ko) 2015-05-22 2016-11-30 에스케이하이닉스 주식회사 전자 장치
US10726914B2 (en) 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US10535413B2 (en) 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
US10991756B2 (en) * 2018-10-23 2021-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Bipolar selector with independently tunable threshold voltages
US11107859B2 (en) 2019-08-05 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell with unipolar selectors
FR3117258B1 (fr) * 2020-12-07 2023-12-22 Commissariat Energie Atomique Dispositif selecteur, dispositif memoire de type resistif et procede de fabrication associe

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61216463A (ja) * 1985-03-04 1986-09-26 エナージー・コンバーシヨン・デバイセス・インコーポレーテツド ランダムアクセスメモリ
JPH04180261A (ja) * 1990-11-15 1992-06-26 Olympus Optical Co Ltd メモリセル及びメモリ装置
WO2003028124A1 (fr) * 2001-09-25 2003-04-03 Japan Science And Technology Agency Dispositif electrique comprenant un electrolyte solide
WO2003058634A1 (en) * 2002-01-04 2003-07-17 Micron Technology, Inc. Pcram rewrite prevention
WO2003077256A2 (en) * 2002-03-05 2003-09-18 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
WO2004042738A1 (en) * 2002-11-04 2004-05-21 Advanced Micro Devices, Inc. Control of memory arrays utilizing zener diode-like devices
WO2004084229A1 (en) * 2003-03-18 2004-09-30 Kabushiki Kaisha Toshiba Programmable resistance memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818749A (en) * 1993-08-20 1998-10-06 Micron Technology, Inc. Integrated circuit memory device
US5825687A (en) * 1996-12-04 1998-10-20 Yin; Ronald Loh-Hwa Low voltage memory cell, circuit array formed thereby and method of operation therefor
US20030218905A1 (en) * 2002-05-22 2003-11-27 Perner Frederick A. Equi-potential sensing magnetic random access memory (MRAM) with series diodes
TWI310237B (en) * 2006-10-27 2009-05-21 Macronix Int Co Ltd Methods of operating a bistable resistance random access memory with multiple memory layers and multilevel memory states
US7813167B2 (en) * 2008-03-21 2010-10-12 Micron Technology, Inc. Memory cell
US7551473B2 (en) * 2007-10-12 2009-06-23 Macronix International Co., Ltd. Programmable resistive memory with diode structure
US7729163B2 (en) * 2008-03-26 2010-06-01 Micron Technology, Inc. Phase change memory
US8431923B2 (en) * 2011-02-07 2013-04-30 Micron Technology, Inc. Semiconductor structure and semiconductor device including a diode structure and methods of forming same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61216463A (ja) * 1985-03-04 1986-09-26 エナージー・コンバーシヨン・デバイセス・インコーポレーテツド ランダムアクセスメモリ
JPH04180261A (ja) * 1990-11-15 1992-06-26 Olympus Optical Co Ltd メモリセル及びメモリ装置
WO2003028124A1 (fr) * 2001-09-25 2003-04-03 Japan Science And Technology Agency Dispositif electrique comprenant un electrolyte solide
WO2003058634A1 (en) * 2002-01-04 2003-07-17 Micron Technology, Inc. Pcram rewrite prevention
WO2003077256A2 (en) * 2002-03-05 2003-09-18 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
WO2004042738A1 (en) * 2002-11-04 2004-05-21 Advanced Micro Devices, Inc. Control of memory arrays utilizing zener diode-like devices
WO2004084229A1 (en) * 2003-03-18 2004-09-30 Kabushiki Kaisha Toshiba Programmable resistance memory device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013539151A (ja) * 2010-09-28 2013-10-17 クアルコム，インコーポレイテッド ２ダイオードアクセスデバイスを有する抵抗ベースメモリ
US9224467B2 (en) 2010-09-28 2015-12-29 Qualcomm Incorporated Resistance-based memory having two-diode access device
JP2014029757A (ja) * 2012-06-28 2014-02-13 Toppan Printing Co Ltd 不揮発性メモリセル、およびこの不揮発性メモリセルを備えた不揮発性メモリ
JP2014191837A (ja) * 2013-03-26 2014-10-06 Toppan Printing Co Ltd 不揮発性メモリセルおよび不揮発性メモリ
JP2015035653A (ja) * 2013-08-07 2015-02-19 凸版印刷株式会社 不揮発性フリップフロップ、不揮発性ラッチおよび不揮発性メモリ素子

Also Published As

Publication number Publication date
TW200632907A (en) 2006-09-16
DE112005002818B4 (de) 2012-07-19
CN101057330B (zh) 2010-10-27
DE112005002818T5 (de) 2007-09-13
GB0708857D0 (en) 2007-06-13
GB2434694A (en) 2007-08-01
JP4547008B2 (ja) 2010-09-22
CN101057330A (zh) 2007-10-17
US7035141B1 (en) 2006-04-25
US20060104111A1 (en) 2006-05-18
KR20070084213A (ko) 2007-08-24
TWI402840B (zh) 2013-07-21
WO2006055482A1 (en) 2006-05-26
GB2434694B (en) 2010-03-31

Similar Documents

Publication Publication Date Title
JP4547008B2 (ja) ナノスケール抵抗メモリアレイを扱うためのダイオードアレイアーキテクチャ
JP4616355B2 (ja) メモリダイオードアレイにおけるメモリダイオードをプログラムし、読出し、消去する方法
US6870755B2 (en) Re-writable memory with non-linear memory element
US7274587B2 (en) Semiconductor memory element and semiconductor memory device
TWI591627B (zh) 包含可變阻抗元件的非揮發性半導體記憶裝置
KR101107395B1 (ko) 불휘발성 반도체 기억 장치
JP5178448B2 (ja) 不揮発性半導体記憶装置
US8780609B2 (en) Variable-resistance memory device and driving method thereof
TW201240065A (en) Resistance-change memory
US10482953B1 (en) Multi-state memory device and method for adjusting memory state characteristics of the same
JP2011065735A (ja) 不揮発性半導体記憶装置
JP4854729B2 (ja) 追記型メモリ
US10192616B2 (en) Ovonic threshold switch (OTS) driver/selector uses unselect bias to pre-charge memory chip circuit and reduces unacceptable false selects
JP5688081B2 (ja) ブロック消去および一方向書込みを行う抵抗検知素子を有する不揮発性メモリアレイ
US7450416B1 (en) Utilization of memory-diode which may have each of a plurality of different memory states
US7564708B2 (en) Method of programming memory device
US20060274567A1 (en) Method of programming a memory device
US20130088910A1 (en) Non-volatile semiconductor memory device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100317

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100608

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100702

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130709

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4547008

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130709

Year of fee payment: 3

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130709

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees