KR20070084213A - 나노크기의 저항 메모리 어레이를 어드레스하기 위한다이오드 어레이 구조 - Google Patents

나노크기의 저항 메모리 어레이를 어드레스하기 위한다이오드 어레이 구조 Download PDF

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니콜라스 에이치. 트립사스
콜린 에스. 빌
마이클 에이. 반버스커크
매튜 바이노스키
츄-닝 팡
웨이 데이지 카이
수제트 케이. 팽를
스티븐 아반지노
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스펜션 엘엘씨
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Abstract

본 발명은 메모리 구조에 관한 것으로, 본 발명에 따른 메모리 구조는, 제1컨덕터(BL), 제2컨덕터(WL), 상기 제2컨덕터(WL)에 연결된 저항 메모리 셀(130), 상기 저항 메모리 셀(130) 및 상기 제1컨덕터(BL)에 연결되고, 상기 저항 메모리 셀(130)으로부터 상기 제1컨덕터(BL)로의 순방향으로 방향지어진 제1다이오드(134), 및 상기 저항 메모리 셀(130) 및 상기 제1컨덕터(BL)에 연결되고, 상기 제1다이오드(134)에 병렬로 연결되며, 상기 저항 메모리 셀(130)으로부터 제1컨덕터(BL)로의 역방향으로 방향지어진 제2다이오드(132)를 포함한다. 상기 제1, 제2다이오드(134, 132)는 서로 다른 문턱전압을 가진다.
문턱전압, 항복전압, 다이오드, 저항 메모리 어레이

Description

나노크기의 저항 메모리 어레이를 어드레스하기 위한 다이오드 어레이 구조{DIODE ARRAY ARCHITECTURE FOR ADDRESSING NANOSCALE RESISTIVE MEMORY ARRAYS}
본 발명은 대체로 메모리 소자에 관한 것으로, 특히, 저항 메모리 셀을 포함하는 메모리 어레이에 관한 것이다.
일반적으로, 컴퓨터나 기타 전자 소자들과 관련된 메모리 소자들은 컴퓨터나 기타 전자소자들의 작동을 위해 정보를 저장하거나 유지하도록 하고 있다. 이러한 메모리 소자는 전형적으로 메모리 셀들의 어레이로 구성되며, 각 메모리 셀은 그것을 프로그래밍, 소거 및 판독하기 위해 액세스될 수 있다. 각 메모리 셀은 "오프(off)" 또는 "온(on)" 상태의 정보를 보유하는데, 각각 "0" 또는 "1"로 표시되며, 상기 두 정보는 상기 메모리 셀의 판독 단계 중에 판독될 수 있다.
이러한 전자 소자들은 계속하여 개발되고 발전되고 있으며, 저장 및 보유하기 위해 요구되는 정보의 양은 점점 증가해 왔다. 도 1은 나노크기의 저항 메모리 셀(resistive memory cell, 30)로 알려진 메모리 셀의 한 타입을 나타낸 것으로, 상기 나노크기(nanoscale)의 저항 메모리 셀(30)은 이러한 요구들을 만족시키는 유리한 효과를 가지고 있다. 상기 메모리 셀(30)은, 일 예로, 구리 전극(32), 상기 전극(32) 상에 Cu2S와 같은 물질로 형성된 초이온층(34), 상기 Cu2S층(34) 상에 CuO 또는 다양한 고분자들과 같은 물질로 형성된 액티브층(36) 및 상기 액티브층(36) 상에 형성된 Ti 전극(38)을 포함하여 이루어진다. 초기에는, 상기 메모리 셀(30)이 프로그램되지 않은 것으로 가정하며, 상기 메모리 셀(30)을 프로그램하기 위하여 음(negative)의 전압이 상기 전극(38)에 인가되고, 상기 전극(32)은 접지된다. 이에 따라 전기 전위 Vpg("프로그래밍" 전기 전위, "programming" electrical potential)가 전극(32)에서부터 전극(38)의 방향으로 고전위로부터 저전위로 상기 메모리 셀(30)의 양단에 인가된다.(도 2에 도시된, 메모리 셀의 전류 대 상기 메모리셀(30)의 양단에 인가되는 전위를 나타낸 그래프 참조) 이러한 전위는 구리 이온들이 상기 초이온층(34)으로부터 상기 전극(38)을 향하여 및 상기 액티브층(36)내로 이끌리게 하는 데 충분한 바, 이는 상기 액티브층(36)(과 메모리 셀(30) 전부)이 작은 저항 상태 또는 도통 상태로 놓이게 한다.(A) 이러한 전위를 제거하는 경우(B), 상기 프로그래밍 단계 동안 상기 액티브층(36)으로 이끌려진 구리 이온들은 그 안에 여전히 남게 되며, 그 결과 상기 액티브층(36)(과 메모리 셀(30))이 도통 상태 또는 낮은 저항 상태에 놓이게 된다.
상기 메모리 셀을 소거하기 위해서는(도 2), 양(positive)의 전압이 상기 전극(38)에 인가되며, 반면에 상기 전극(32)은 접지되는데, 결과적으로 상기 전위 Ver("소거(erase)" 전위)가 역방향으로 고전위로부터 저전위로 상기 메모리 셀(30)의 양단에 인가된다. 이러한 전위는 전류가 역방향으로 상기 메모리 셀을 통해 흐 르도록 하게 하고(C), 구리 이온들을 상기 액티브 층(36)으로부터 배출시켜 상기 전극(32)을 향하여 및 상기 초이온층(34) 내로 들어가게 하는 데에 충분하며, 이에 따라 상기 액티브층(36)(과 메모리셀(30) 전부)은 높은 저항 또는 실질적으로 비도통 상태에 놓이게 된다. 이러한 상태는 상기 메모리셀(30)로부터 상기 전위가 제거되기 전까지 유지된다.
도 2는 메모리 셀(30)의 프로그램된 상태(도통 상태)와 소거 상태(비도통 상태)에서의 메모리 셀(30)의 판독 단계를 나타낸 것이다. 전위 Vr("판독(read)" 전위)은 상기 전위 Vpg와 동일한 방향으로 고전위로부터 저전위로 상기 메모리 셀(30)의 양단에 인가된다. 상기 전위는 프로그래밍을 위해 상기 메모리 셀(30)에 인가되는 전위 Vpg 보다 작다. (전술한 내용 참조) 이 경우, 상기 메모리 셀(30)이 프로그램되면, 상기 메모리 셀(30)은 즉시 전류가 통하며(레벨 L1), 상기 메모리셀(30)이 프로그램된 상태에 있음을 표시한다. 상기 메모리셀(30)이 프로그램되지 않으면, 상기 메모리 셀(30)은 전류가 통하지 않으며(레벨 L2), 상기 메모리 셀(30)이 프로그램이 소거된 상태에 있음을 표시한다.
도 3, 4 및 5는 상기한 타입의 메모리 셀(30)을 통합한 메모리 셀 어레이(40)을 도시하고 있다. 도 3에 도시된 바와 같이, 상기 메모리 셀 어레이(40)는 복수 개의 평행한 제1컨덕터(42, 비트라인) BL0, BL1, ..., BLn와, 상기 복수 개의 제1컨덕터에 이격되어 그 위에 놓이며 직교하여 교차하는, 복수 개의 평행한 제2컨 덕터(44, 워드라인) WL0, WL1, ..., WLn를 포함하여 구성된다. 상기 메모리 셀 어레이(40)에는 전술한 타입의 복수 개의 메모리 셀(30)이 포함되며, 각각 관련된 선택 다이오드(50)는 메모리 셀-다이오드 구조(memory cell-diode structure)를 형성하기 위해 (순방향) 문턱전압 Vt와 (역방향) 항복전압(breakdown voltage, Vb)를 가진다. 각 메모리 셀(30)은 상기 컨덕터들의 교차점에서 복수 개의 제1컨덕터(42) 중 컨덕터 BL과 복수 개의 제2컨덕터(44) 중 컨덕터 WL 사이 선택 다이오드(50)에 직렬로 연결되며, 상기 다이오드는 복수 개의 제1컨덕터(42) 중 컨덕터 BL로부터 복수 개의 제2컨덕터(44) 중 컨덕터 WL 방향을 순방향으로 하여 방향지어진다. 예를 들면, 도 3에 도시된 바와 같이, 직렬의 메모리 셀 3000과 다이오드 5000는 상기 컨덕터 BL0와 WL0의 교차점에서 복수 개의 제1컨덕터(42) 중 컨덕터 BL0를, 복수 개의 제2컨덕터(44) 중 컨덕터 WL0에 연결하고, 직렬의 메모리 셀 3010과 다이오드 5010는 상기 컨덕터 BL1와 WL0의 교차점에서 복수 개의 제1컨덕터(42) 중 컨덕터 BL1를 복수 개의 제2컨덕터(44) 중 컨덕터 WL0에 연결하는 등으로 형성된다.
선택된 메모리 셀을 프로그램하기 위해서는(도 3), 메모리 셀 3000을 예로 들어 설명하면, 상기 컨덕터 BL0에 인가되는 전압은 상기 컨덕터 WL0에 인가되는 전압(0)보다 큰 (Vpg + Vt)로 선택된다. 여기서 Vpg는 상기한 바와 같이 정의되며, Vt=다이오드 5000의 (순방향) 문턱 전압이다. 또한, 이러한 동일한 전압 Vpg + Vt가 각 컨덕터 WL1,...WLn에 인가되며, 제로(O) 전압이 각 컨덕터 BL1,...BLn에 인가된다. 이에 따라 제로 전압이 상기 컨덕터 BL0와 상기 컨덕터 WL0에 연결된 상기 메모리 셀-다이오드 구조들(선택된 메모리 셀 3000과 다이오드 5000 구조 제외)의 양단에 인가된다. 그 밖의(the other) 메모리 셀-다이오드 구조들 각각은 상기 다이오드(50)의 역 방향으로 고전위에서부터 저전위로 상기 메모리 셀-다이오드의 구조의 양단에 전위가 인가되며, 상기 전위는 Vpg + Vt와 동일한 값을 가진다. 이 전위는 상기 다이오드(50)의 항복전압(Vb)보다 작으며, 이에 따라 상기 관련된 메모리 셀을 통해 어떤 전류도 흐르지 않는다. 따라서, 셀 어레이 내의 상기 다이오드들(50)의 합체는 상기 어레이의 그 밖의 메모리 셀들을 어떤 것도 방해하지 않고 메모리 셀을 적절하게 선택하고 프로그램할 수 있게 한다.
선택된 메모리 셀을 소거하기 위해서는(도 4), 메모리 셀 3000을 예로 들어 설명하면, 상기 컨덕터 WL0에 인가되는 전압은 상기 컨덕터 BL0에 인가되는 전압(0)보다 큰 (Ver + Vt)이며, 여기서 Ver은 상기한 바와 같이 정의되고, Vb=다이오드 5000의 (역방향) 항복전압이다. 또한, 예를 들어 0.5(Vpg + Vt)의 전압이 각각의 상기 컨덕터 WL1, ..., WLn 및 각각의 상기 컨덕터 BL1, ..., BLn에 인가된다. 이에 따라 0.5(Vpg + Vt)의 전위가 상기 컨턱터 BL0과 상기 컨덕터 WL0에 연결된 상기 다이오드 -메모리 셀 구조들(상기 선택된 메모리 셀 3000 및 다이오드 5000 구조 제외)의 각각의 양단에 상기 다이오드(50)의 역방향으로 고전위로부터 저전위로 인가되게 된다. 이러한 전위 0.5(Vpg + Vt)는 상기 다이오드(50)의 저항 전압 Vb보다 작으며, 이에 따라 상기 관련된 메모리 셀을 통하여 전류가 흐르지 않는다. 그 밖의 메모리 셀-다이오드 구조들의 각각은 제로(0)의 전위를 그 밖의 메모리 셀-다이오드 구조의 양단에 인가한다. 상술한 바와 유사하게, 상기 다이오드(50)들의 합체는 어레이의 그 밖의 메모리 셀들을 어떤 것도 방해하지 않고 메모리 셀을 적절하게 선택하고 소거할 수 있게 한다.
선택된 메모리 셀을 판독하기 위해서는(도 5), 메모리 셀 3000을 예로 들어 설명하면, 상기 컨덕터 BL0에 인가되는 전압은 상기 컨덕터 WL0에 인가되는 전압(0)보다 큰 (Vr + Vt)이며, 여기서, Vr은 상기한 바와 같이 정의되고, Vt= 다이오드 5000의 문턱전압이다. 또한, (Vr + Vt) 전압은 각 컨덕터 WL1, ..., WLn에 인가되고, 제로 전압이 각 컨덕터 BL1, ..., BLn에 인가된다. 이에 따라 제로 전위는 상기 컨덕터 BL1 및 WL0에 연결된 상기 메모리 셀-다이오드 구조들의 각각의 양단(상기 선택된 메모리 셀 3000 및 다이오드 5000 구조 제외)에 인가된다. 상기 다른 메모리 셀-다이오드 구조들의 각각은 다른 메모리 셀-다이오드 구조의 양단에 상기 다이오드(50)의 역방향으로 고전위로부터 저전위로 전위가 인가되며, 상기 전위는 (Vr + Vt)과 같다. 이러한 전위 (Vr + Vt)는 상기 다이오드(50)의 항복 전압보다 작으며, 그 결과 상기 관련된 메모리 셀에 전류가 흐르지 않게 된다. 따라서, 상기 다이오드들(50)의 합체는 어레이에서의 또 다른 메모리 셀들에 어떠한 영향을 주거나 방해함이 없이 메모리 셀을 적절하게 선택하고 판독할 수 있게 하는 바, 만일 상기 다이오드들이 합체되지 않은 경우 상기 메모리 셀들이 영향을 받게 된다.
도 6은 도 3 내지 도 5의 메모리 어레이에 있어 통합된 타입의 다이오드에 관한 이상적인 전압-전류 특성(G)과 실제의 전압-전류 특성(H)을 도시한 것이다. 선택된 셀을 소거하도록 하기 위해서는 전류가 상기 선택된 메모리 셀을 통해 도통되어야만 한다는 것과, 이러한 도통을 달성하기 위해서는 상기 함께 관련된 다이오드가 항복(breakdown)의 상태에 있어야만 한다는 것에 주의하여야 한다. 이상적으로는, 이러한 다이오드는 약 0.6볼트(volts)의 (다이오드의 순방향으로) 낮은 문턱전압과, 약 2.0볼트의 (다이오드의 역방향으로) 낮은 항복전압을 가질 수 있는데, 상기한 전압들은 셀에 인가된 상대적으로 낮은 전위를 이용하여 선택된 셀을 바로 빠르고 효과적으로 프로그래밍, 판독, 소거할 수 있기 때문이며, 이에 따라 낮은 전위의 전원 공급부가 사용될 수 있다.
그러나, 실제로는, 대표적인 다이오드는 약 0.6볼트의 문턱전압을 가질 수 있으나, 항복전압은 실질적으로 2.0볼트보다 크며(도 6참조), 즉, 예를 들어 4.5볼트나 실질적으로 더 큰 값을 갖는다. 이것은 상기 다이오드의 항복(breakdown)을 얻는 데 문제를 야기하며, 상술한 것과 같은 통합된 메모리 셀의 소거에 매우 핵심 적인 문제가 된다.
따라서, 상술한 이상적인 특성을 달성할 수 있는 접근 방법이 필요하다.
본 발명에 따른 메모리 구조는, 넓게는, 제1컨덕터, 제2컨덕터, 상기 제2컨덕터와 연결된 저항 메모리 셀, 상기 저항 메모리 셀과 제1컨덕터와 연결되며 상기 저항 메모리 셀로부터 상기 제1컨덕터로의 순방향을 가지도록 방향지어진 제1다이오드 및 상기 제1다이오드와 병렬로, 상기 저항 메모리 셀 및 상기 제1컨덕터와 연결되고 상기 저항 메모리 셀로부터 상기 제1컨덕터로의 역방향으로 방향지어진 제2다이오드를 포함하여 이루어진다.
본 발명은 후술할 상세한 설명과 참조한 도면에 관련하여 참작하면 더욱 이해될 수 있다. 여기서 설명되고 도시된 것들은 후술할 상세한 설명으로부터 당업자에게 자명할 것이며, 본 발명에서는 본 발명을 실시할 최적의 모드를 도시하는 방법으로 단순히 실시예를 나타내었다. 여기에서 알 수 있는 바와 같이 본 발명은 다른 실시예가 가능하며, 본 발명의 범위를 벗어나지 않는 한, 본 발명의 몇몇 상세한 내용들은 수정되고 다양한 명백한 관점으로 변형될 수 있다. 따라서, 도면과 상세한 설명은 사실상 도시된 바와 같이 고려될 것이나 이에 한정되는 것은 아니다.
본 발명의 특징이라고 여겨지는 신규한 요소들이 첨부된 청구항에 개시되어 있다. 그러나 상기 바람직한 실시예뿐만 아니라 본 발명 자체 및 본 발명의 추가의 목적 및 유리한 효과는 첨부한 도면과 함께 설명될 것이다.
도 1은 대표적인 저항 메모리 셀의 단면을 나타낸 도면.
도 2는 도 1의 메모리 셀을 프로그래밍, 판독 및 소거할 때의 전류 대 전압을 나타낸 그래프.
도 3은 도 1에 따른 메모리 셀들을 포함하는 메모리 어레이를 개략적으로 나타낸 것으로, 선택된 메모리 셀의 프로그래밍을 나타낸 도면.
도 4는 도 1에 따른 메모리 셀들을 포함하는 메모리 어레이를 개략적으로 나타낸 것으로, 선택된 메모리 셀의 소거를 나타낸 도면.
도 5는 도 1에 따른 메모리 셀들을 포함하는 메모리 어레이를 개략적으로 나타낸 것으로, 선택된 메모리 셀의 판독을 나타낸 도면.
도 6은 다이오드의 특성들을 도시한 전류 대 전압의 그래프.
도 7은 본 발명의 제1실시예를 개략적으로 나타낸 도면.
도 8은 도 7에 도시된 발명 및 도 10에 도시된 발명에 관련한 전류와 전압의 그래프.
도 9는 도 7에 도시된 발명을 통합한 메모리 어레이를 개략적으로 나타낸 것으로, 선택된 메모리 셀의 프로그래밍을 나타낸 도면.
도 10은 도 7에 도시된 발명을 통합한 메모리 어레이를 개략적으로 나타낸 것으로, 선택된 메모리 셀의 소거를 나타낸 도면.
도 11은 도 7에 도시된 발명을 통합한 메모리 어레이를 개략적으로 나타낸 것으로, 선택되니 메모리 셀의 판독을 나타낸 도면.
본 발명에 따른 특정 실시예가 이하 상세하게 설명되며, 발명자에 의해 본 발명을 실시함에 있어 고려된 최적의 모드가 도시되어 있다.
도 7은 본 발명의 실시예를 나타낸 것이다. 상기 도면에는 컨덕터 BL이 도시되어 있으며, 컨덕터 WL이 상기 컨덕터 BL로부터 이격되어 교차하면서 위에 놓인다. 구조(60)는 상기 컨덕터 BL 및 상기 컨덕터 WL의 교차점에서 상기 컨덕터 BL 및 상기 컨덕터 WL를 서로 상호연결한다. 상기 구조는, 상술한 상기 저항 메모리 셀(30)과 유사하며 상기 컨덕터 WL에 연결된 저항 메모리 셀(130), 상기 저항 메모리 셀(130) 및 상기 컨덕터 BL에 연결된 제1다이오드(134), 및 상기 제1다이오드(132)와 병렬로, 상기 저항 메모리 셀(130)과 상기 컨덕터 BL에 역시 연결된 제2다이오드(132)로 이루어진다. 상기 제1다이오드(134)는 상기 저항 메모리 셀(130)로부터 상기 컨덕터 BL으로의 순방향으로 방향지어지며, 제2다이오드(132)는 상기 저항 메모리 셀(130)로부터 상기 컨덕터 BL으로의 역방향으로 방향지어진다. 상기 다이오드들(132, 134)은 서로 다른 (순방향) 문턱전압을 가지도록, 예를 들어 한 다이오드(132)는 문턱전압 Vt1=0.6볼트인 반면에, 다른 다이오드(134)는 문턱전압 Vt2=2.0볼트를 가지도록 선택된다. 두 다이오드(132, 134) 모두는 전술한 바와 같이 (역방향) 항복전압 Vb=4.5볼트를 갖는다. 상기 두 다이오드를 하나의 단위로 보면, 상기 저항 메모리 셀(130)과 상기 컨덕터 BL 사이에 연결된 병렬 다이오드 구조(62)를 구성하는 상기 병렬의 두 다이오드는 도 8에 도시된 바와 같은 전류-전압 특성을 갖는다. 상기 컨덕터 BL로부터 상기 저항 메모리 셀(130)로의 방향에서는, 상기 다이오드(132)는 상기 다이오드(134)의 항복전압(4.5볼트)보다 상당히 낮은, 0.6볼트의 다이오드 문턱전압에서 도통되기 시작한다. 상기 메모리 셀(130)로부터 상기 컨덕터 BL으로의 방향에서는, 상기 다이오드(134)는 상기 다이오드(132)의 항복 전압(4.5볼트)보다 상당히 낮은, 2.0볼트의 다이오드 문턱 전압에서 도통되기 시작한다. 이러한 최종 결과는 병렬 다이오드들(132, 134)을 포함하는 상기 병렬 다이오드 구조가, 도 8에 도시된 특성을 갖는 단일 다이오드와 실질적으로 균등하며, 상술한 바와 같이 이상적인 다이오드(도 6)에 근접한 것임을 뜻한다.
도 9, 10, 및 11은 상술한 타입의 메모리 셀(130)들을 통합한 메모리 셀 어레이(140)을 도시한 것이다. 도 9에 도시된 바와 같이, 상기 메모리 셀 어레이(140)는 복수 개(142)의 평행한 제1컨덕터(비트라인)들 BL0, BL1,..., BLn과, 상기 복수 개의 제1컨덕터(142)와 수직하게 교차하며, 상기 제1컨덕터(142)와 이격되어 상기 제1컨덕터(142)의 위에 놓인 복수 개(144)의 평행한 제2컨덕터(워드라인)들 WL0, WL1, WL2, ..., WLn을 포함한다. 상술한 바와 같이 복수 개의 구조(60)는 상기 메모리셀 어레이(140)에 포함되며, 각각 컨덕터 BL을 컨덕터 WL에 그 상호교차점에서 연결시킨다. 각 구조는 저항 메모리 셀(130)과 상술한 바와 같이 연결되고 구성된 병렬의 다이오드 구조(62)를 포함한다. 예를 들어, 도 9에 도시된 바와 같이, 직렬의 메모리 셀 13000과 병렬 다이오드 구조 6200는 상기 컨덕터들 (BL0, WL0)의 상호교차점에서 상기 복수 개의 제1컨덕터(142) 중 컨덕터 BL0를 복수 개의 제2 컨덕터(144) 중 컨덕터 WL0에 연결시키며, 직렬의 메모리 셀 13010과 평행 다이오드 구조 6210은 컨덕터 BL1와 WL0의 교차점에서 복수 개의 제1컨덕터(142) 중 컨덕터 BL1를 복수 개의 제2컨덕터(144) 중 컨덕터 WL0에 연결하는 등으로 형성된다.
선택된 메모리 셀을 프로그램하기 위해서는(도 9), 메모리 셀 13000을 선택하여 예로 들어 설명하면, 상기 컨덕터 BL0에 인가된 전압은 상기 컨덕터 WL0에 인가된 전압(0)보다 큰 (Vpg + Vt1)로 선택되어진다. 여기서 Vpg는 상기한 바와 같이 정의되며 본 실시예에서는 (Vpg + Vt1)=1.6볼트가 되도록 Vpg는 1.0볼트, 다이오드의 (순방향) 문턱전압 Vt1=0.6볼트이다. 또한, 이렇게 1.6볼트의 (Vpg + Vt1)와 동일한 전압이 각각의 컨덕터들 WL1, ..., WLn에 인가되며, 제로 전압이 각각의 BL1, ..., BLn에 인가된다. 이 결과, 제로 전위가 상기 컨덕터 BL0 및 상기 컨덕터 WL0에 연결된 각각의 상기 구조(60)(상기 구조 6000 제외)의 양단에 인가된다. 상기 어레이(140)의 그 밖의 구조(60) 각각에는 컨덕터 WL으로부터 컨덕터 BL로의 방향으로 고전위로부터 저전위로, (Vpg + Vt1)=1.6볼트와 같은 값의 전위가 구조 각각의 양단에 인가된다. 이 전위는 상기 다이오드(134)의 문턱전압 Vt2(2볼트) 보다 작으며(상기 다이오드(132)의 항복전압 Vb인 4.5볼트보다 작다.), 이에 따라, 상기 관련된 메모리 셀들(130)을 통해서는 전류가 통하지 않는다. 따라서, 상기 다이오드 구 조(60)의 합체는 어레이에서의 또 다른 메모리 셀들에 어떠한 영향을 주거나 방해함이 없이 메모리 셀을 적절하게 선택하고 판독할 수 있게 하는 바, 만일 상기 다이오드들이 합체되지 않은 경우 상기 메모리 셀들이 영향을 받게 된다.
선택된 메모리 셀을 소거하기 위해서는(도 10), 메모리 셀 13000을 선택하여 예로 들어 설명하면, 상기 컨덕터 WL0에 인가된 전압은 상기 컨덕터 BL0에 인가된 전압(0)보다 큰 (Ver + Vt2)이다. 여기서 Ver은 상기한 바와 같이 정의되며, 본 실시예에서는 (Ver + Vt2)=3.0볼트가 되도록, Ver은 1.0볼트이며, 상기 다이오드의 문턱전압 Vt2는 2.0볼트이다. 또한, 예시한 0.5(Vpg + Vt2)=1.5볼트의 전압은 각 컨덕터들 WL1, ..., WLn 및 각 컨덕터들 BL1, ..., BLn에 인가된다. 이 결과 컨덕터 WL으로부터 컨덕터 BL로의 방향으로, 고전위로부터 저전위로, 1.5볼트의 전위가 상기 컨덕터 BL0와 컨덕터 WL0에 연결된 상기 구조(60)(상기 구조 6000을 제외)의 각각의 양단에 인가된다. 이러한 1.5볼트의 전위는 상기 다이오드(134)의 문턱전압 Vt2(2.0볼트)보다 작으며(그리고, 상기 다이오드(132)의 항복전압 Vb(4.5볼트)보다 작다.), 이에 따라, 컨덕터 BL0 및 컨덕터 WL0에 관련된 그 밖의 메모리 셀(130)을 통해서는 전류가 흐르지 않는다. 상기 어레이(140)에서의 그 밖의 구조(60) 각각은 각 구조의 양단에 제로 전위를 인가한다. 상술한 바와 유사하게, 상기 다이오드 구조(62)의 통합은 상기 어레이에 있어 그 밖의 다른 메모리 셀들을 방해함이 없이 적절하 게 메모리 셀을 선택하고 소거할 수 있게 한다.
선택된 메모리 셀을 판독하기 위해서는(도 11), 메모리 셀 13000을 선택하여 예로 들어 설명하면, 상기 컨덕터 BL0에 인가된 전압은 상기 컨덕터 WL0에 인가된 전압(0)보다 큰 (Vr + Vt1)이다. 여기서 Vr은 상술한 바와 같이 정의되며, 본 실시예에서는 (Vr + Vt1)=1.1이 되도록, Vr이 0.5볼트와 같고, 다이오드 13200의 문턱전압 Vt1는 즉, 0.6볼트이다. 또한, (Vr + Vt1)=1.1의 전압은 각 컨덕터들 WL1, ..., WLn에 인가되고, 제로 전압이 각 컨덕터들 BL1, ..., BLn에 인가된다. 이 결과, 제로 전위가 컨덕터 BL1 및 WL0에 연결된 상기 구조(60)(상기 구조 6000을 제외한)의 각각의 양단에 인가되게 한다. 상기 어레이의 그 밖의 구조(60) 각각에는 컨덕터 WL으로부터 컨덕터 BL으로의 방향으로 고전위로부터 저전위로, (Vr + Vt1)와 같은 값의 전위가 인가된다. 이러한 전위 (Vr + Vt1)=1.1볼트는 상기 다이오드(134)의 문턱전압 Vt2(2.0볼트)보다 작으며(그리고, 상기 다이오드(132)의 항복전압 4.5볼트보다 작다.), 이 결과 상기 관련된 메모리 셀(130)을 통해 전류가 흐르지 않는다. 따라서, 상기 다이오드 구조(62)의 통합은 상기 어레이에서 그 밖의 메모리 셀들을 방해함없이, 메모리 셀을 적절하게 선택하고 판독할 수 있게 한다.
본 명세서에는 저항 메모리 셀을 프로그래밍하고, 소거하고, 판독하기 위한 매우 효율적이고 성능 좋은 접근방법이 제공되었음을 알 수 있다. 소자의 문턱전압 과 항복전압에 있어 이상적인 특성을 가진 다이오드 구조를 얻는 것은 매우 중요하다.
본 발명의 원리와 그 실용적인 적용에 대해 가장 적절한 설명을 제공하기 위해, 이에 따라 당업자가, 특정한 용도에 적합하도록 고려된 다양한 수정예와 함께 다양한 실시예를 사용할 수 있도록 하기 위해 실시예가 선택되고 설명되었다. 공정하고 법적으로 및 적절한 범위 내에서 해석되었을 때, 이러한 모든 수정예와 변용예들은 첨부된 청구항에 의해 본 발명의 범위 내에서 규정될 것이다.
본 발명은 저항 메모리 셀을 프로그래밍하고, 소거하고, 판독하기 위한 매우 효율적이고 성능 좋은 접근방법을 제공한다.

Claims (8)

  1. 제1컨덕터(BL);
    제2컨덕터(WL);
    상기 제2컨덕터(WL)에 연결된 저항 메모리 셀(130);
    상기 저항 메모리 셀(130) 및 상기 제1컨덕터(BL)에 연결되고, 상기 저항 메모리 셀(130)으로부터 상기 제1컨덕터(BL)로의 순방향으로 방향지어진 제1다이오드(134); 및
    상기 제1다이오드(134)와 병렬로, 상기 저항 메모리 셀(130) 및 상기 제1컨덕터(BL)에 연결되고, 상기 저항 메모리 셀(130)로부터 제1컨덕터(BL)로의 역방향으로 방향지어진 제2다이오드(132)로 이루어진 메모리 구조.
  2. 제1항에 있어서,
    상기 제1, 제2다이오드(134, 132)는 서로 다른 문턱전압을 가지는 것을 특징으로 하는 메모리 구조.
  3. 제1컨덕터(BL);
    제2컨덕터(WL);
    상기 제2컨덕터(WL)에 연결된 메모리 셀(130);
    상기 메모리 셀(130) 및 상기 제1컨덕터(BL)에 연결된 제1다이오드(134); 및
    상기 제1다이오드(134)와 병렬로, 상기 메모리 셀(130) 및 상기 제1컨덕터(BL)에 연결된 제2다이오드(132)를 포함하는 메모리 구조.
  4. 제3항에 있어서,
    상기 제1, 제2다이오드(134, 132)는 서로 다른 문턱전압을 갖는 것을 특징으로 하는 메모리 구조.
  5. 제4항에 있어서,
    상기 제1다이오드(134)는 상기 메모리 셀(130)로부터 상기 제1컨덕터(BL)로의 순방향으로 방향지어지고, 상기 제2다이오드(132)는 상기 메모리 셀(130)로부터 상기 제1컨덕터(BL)로의 역방향으로 방향지어진 것을 특징으로 하는 메모리 구조.
  6. 제3항에 있어서,
    상기 메모리 셀(130)은 저항 메모리 셀인 것을 특징으로 하는 메모리 구조.
  7. 복수 개의 제1컨덕터(BL);
    복수 개의 제2컨덕터(WL); 및
    각각 복수 개의 제1컨덕터 중 한 컨덕터(BL)를 복수 개의 제2컨덕터 중 한 컨덕터(WL)에 연결시키는 복수 개의 메모리 구조(60)를 포함하여 구성되며,
    상기 각 메모리 구조(60)는:
    상기 복수 개의 제2컨덕터의 한 컨덕터(WL)에 연결된 저항 메모리 셀(130);
    상기 저항 메모리 셀(130)과 상기 복수 개의 제1컨덕터의 한 컨덕터(BL)에 연결되며, 상기 저항 메모리 셀(130)로부터 상기 복수 개의 제1컨덕터 중 상기 컨덕터(BL)로의 순방향으로 방향지어진 제1다이오드(134); 및
    상기 제1다이오드(134)에 병렬로 연결되며, 상기 저항 메모리 셀(130)과 상기 복수 개의 제1컨덕터의 한 컨덕터(BL)에 연결되며, 상기 저항 메모리 셀(130)으로부터 상기 복수 개의 제1컨덕터 중 상기 컨덕터(BL)로의 역방향으로 방향지어진 제2다이오드(132)를 포함하는 것을 특징으로 하는 메모리 어레이.
  8. 제7항에 있어서,
    상기 제1, 제2 다이오드(134, 132)는 서로 다른 문턱전압을 갖는 것을 특징으로 하는 메모리 어레이.
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