JP2014194834A - 不揮発性メモリ素子、不揮発性メモリセルおよび不揮発性メモリ - Google Patents

Abstract

【課題】 ＳＮＭを損なうことなく、かつ、トランジスタを介することなく揮発性記憶部および不揮発性記憶部間のストアとリコールを行うことができる不揮発性メモリセルを提供する。
【解決手段】 不揮発性記憶部２０は、揮発性記憶部１０のノードＶ１とソース線ＳＬとの間に介挿された不揮発性メモリ素子２１と、揮発性記憶部１０のノードＶ２とソース線ＳＬとの間に介挿された不揮発性メモリ素子２２とからなる。各不揮発性メモリ素子は、逆並列接続された２個のダイオードと抵抗変化型素子とを直列接続したものである。ストア時、揮発性記憶部１０のノードＶ１およびＶ２の各電圧とソース線ＳＬの電圧との差分である各電圧が抵抗変化型素子Ｒ１およびＲ２に与えられる。リコール時は、揮発性記憶部１０のフリップフロップに対する電源電圧を立ち上げる。
【選択図】図５

Description

この発明は、抵抗変化型素子を利用した不揮発性メモリ素子、不揮発性メモリセルおよびこの不揮発性メモリセルを備えた不揮発性メモリに関する。

微細化に限界が見えてきたフラッシュメモリあるいはＤＲＡＭに代わり、近年、次世代不揮発性メモリとして抵抗変化型素子を利用してデータを記憶する抵抗変化型メモリが注目されている。この抵抗変化型素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；相変化ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）等に用いられているものが挙げられる。このような抵抗変化型素子を利用したメモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと相性が良く、微細化に向いていること、低電圧で動作することより、将来性を有望視されている。この種の抵抗変化型素子を利用したメモリの素子構成、特性およびアレイ構成は、例えば特許文献１または非特許文献１に開示されている。

図２０（ａ）および（ｂ）は、抵抗変化型素子として代表的なＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用した不揮発性メモリセルの構成と動作を示す図である。また、図２０（ｃ）は、図２０（ａ）および（ｂ）に示す回路を利用した不揮発性メモリセルの等価回路を示す図である。

図２０（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜（絶縁膜）と、磁気の方向が変化するフリー層とからなる。図２０（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図２０（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。

このようなＭＴＪ素子により不揮発性メモリセルを構成する場合には、図２０（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、Ｎチャネル選択トランジスタＴ１がＭＴＪ素子に直列接続される。図２０（ｃ）に示す不揮発性メモリセルは、抵抗変化型素子Ｒ１とＮチャネル選択トランジスタＴ１とにより構成されている。ここで、抵抗変化型素子Ｒ１は、図２０（ａ）および（ｂ）のＭＴＪ素子である。この抵抗変化型素子Ｒ１では、矢印の先端側にフリー層があり、後端側はピン層がある。従って、図２０（ｃ）において矢印と逆方向の電流を抵抗変化型素子Ｒ１に流すと、抵抗変化型素子Ｒ１は低抵抗化し、矢印と同方向の電流を抵抗変化型素子Ｒ１に流すと、抵抗変化型素子Ｒ１は高抵抗化する。

図２０（ｃ）に示す例では、ＭＴＪ素子である抵抗変化型素子Ｒ１のフリー層にビット線ＢＬが接続され、Ｎチャネル選択トランジスタＴ１のソースにソース線ＳＬが接続されている。そして、ビット線ＢＬおよびソース線ＳＬ間に書き込みデータに対応した電圧を印加し、かつ、Ｎチャネル選択トランジスタＴ１にワード線ＷＬを介して所定の行選択電圧を与え、Ｎチャネル選択トランジスタＴ１をＯＮさせることにより、抵抗変化型素子Ｒ１に電流を流し、抵抗変化型素子Ｒ１に対するデータ“１”または“０”の書き込みが行われる。このような不揮発性メモリセルの構成は、例えば特許文献１に開示されている。

図２１は、図２０（ａ）および（ｂ）に示すような不揮発性メモリセルにより構成された従来の不揮発性メモリセルアレイの断面構造を例示する図である。図２１に示す例では、半導体基板に図２０（ａ）および（ｂ）に示すＮチャネル選択トランジスタＴ１が２個形成されている。そして、１不揮発性メモリセルを構成する２つのＮチャネル選択トランジスタＴ１のゲートがワード線ＷＬとなっている。これらのＮチャネル選択トランジスタＴ１のソースは、コンタクトホールＣＳと第１メタル層１Ｍと第１層および第２層間のビアＶ１を介して第２メタル層２Ｍによるソース線ＳＬに接続されている。また、２つのＮチャネル選択トランジスタＴ１の共用のドレインは、コンタクトホールＣＳを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はビアＶ１を介して第２メタル層２Ｍによるビット線ＢＬに接続されている。

図２２は、図２０および図２１に示す不揮発性メモリセルの動作例を示している。ＭＴＪ素子に“０”を書き込む場合、その不揮発性メモリセルのＮチャネル選択トランジスタのゲートにワード線ＷＬを介して１．２Ｖの選択電圧を与え、ビット線ＢＬに１．２Ｖを、ソース線ＳＬに０Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にフリー層からピン層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が低抵抗となり、“０”を記憶した状態となる。一方、所望の不揮発性メモリセルのＭＴＪ素子に“１”を書き込む場合、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０Ｖを、ソース線ＳＬに１．２Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にピン層からフリー層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が高抵抗となり、“１”を記憶した状態となる。

所望の不揮発性メモリセルからデータを読み出す場合は、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０．１５Ｖを、ソース線ＳＬに０Ｖを与える。そして、ビット線ＢＬから不揮発性メモリセルのＭＴＪ素子に流れ込む電流を検出する。ＭＴＪ素子が“０”を記憶しており、低抵抗となっている場合、ＭＴＪ素子には１５μＡ程度の電流が流れる。一方、ＭＴＪ素子が“１”を記憶しており、高抵抗となっている場合、ＭＴＪ素子には１０μＡ程度の電流が流れる。従って、ＭＴＪ素子に流れ込む電流を検出して閾値と比較することにより、ＭＴＪ素子が“０”を記憶しているか“１”を記憶しているかを判定することができる。

特許文献１は、抵抗変化型素子を用いた書き換え可能な不揮発性ＲＡＭを開示している。この特許文献１の不揮発性ＲＡＭでは、抵抗変化型素子として、相変化メモリ素子を使用している。

図２３は、特許文献１の図３に開示された不揮発性ＲＡＭのメモリセルの構成を示す回路図である。図２３では、ＰチャネルトランジスタＰ０およびＮチャネルトランジスタＮ０からなるインバータと、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１からなるインバータとによりフリップフロップが構成されている。ＰチャネルトランジスタＰ０およびＮチャネルトランジスタＮ０からなるインバータの出力ノードＳ０はＮチャネルトランジスタＮａ０を介してビット線ＢＬ０に接続されている。また、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１からなるインバータの出力ノードＳ１はＮチャネルトランジスタＮａ１を介してビット線ＢＬ１に接続されている。そして、ＮチャネルトランジスタＮａ０およびＮａ１には、選択電圧ＷＬが与えられる。以上の回路は、通常のＳＲＡＭ用のメモリセルである。図２３に示すメモリセルでは、このＳＲＡＭ用メモリセルに対して、相変化メモリ素子ＲｒおよびＲｍと、ＮチャネルトランジスタＮｓが追加されている。ここで、相変化メモリ素子ＲｒはＰチャネルトランジスタＰ０のソースと電源線ＰＷＲの間に、相変化メモリ素子ＲｍはＰチャネルトランジスタＰ１のソースと電源線ＰＷＲの間に各々介挿されている。ＮチャネルトランジスタＮｓは、ＰチャネルトランジスタＰ１および相変化メモリ素子Ｒｍの接続点とストア線ＳＴＲとの間に介挿されており、そのゲートにはノードＳ０の電圧が与えられる。

特許文献１によると、相変化メモリ素子の一方（Ｒｒ）は参照（リファレンス）抵抗であり、他の一方の相変化メモリ（論理記憶抵抗Ｒｍ）が変化する高抵抗（論理値１）と低抵抗（論理値０）との間の抵抗値に予め設定されている。論理記憶抵抗Ｒｍは、電源線ＰＷＲ、スイッチング素子（トランジスタＮｓ）、ストア線ＳＴＲにより、相変化を起こす電流を印加される。読み出し時は、点線で示したＳＲＡＭ回路部を通常のＳＲＡＭとして動作させている。この動作のときの論理記憶抵抗Ｒｍは低抵抗値に設定されている。そして、電源が消える前に、ストア線ＳＴＲの電圧を変化させ、トランジスタＮｓにより論理記憶抵抗Ｒｍに電流を流すことで、ＳＲＡＭ回路部に記憶されている論理値を移す（ストア）。電源が入ると、相変化メモリ素子Ｒｍに移された記憶内容を、ＳＲＡＭ回路部に戻す（リコール）。このように電源がＯＦＦするときとＯＮするときに、相変化メモリの論理記憶抵抗ＲｍとＳＲＡＭ回路部とで記憶内容を移したり戻したりすることで、不揮発性メモリとして動作する（以上、特許文献１の段落００１２、００１３参照）。

特許第３８４５７３４号 特開２０１３−３０２４０号公報 特開２００２−８３６９号公報 特表２００７−５３６６８０号公報

電子情報通信学会 信学技報ＩＣＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＩＣＤ２０１０−７ ｐ３５〜ｐ４０

上述した特許文献１の不揮発性ＲＡＭには、幾つかの問題がある。まず、特許文献１の不揮発性ＲＡＭでは、抵抗変化型素子として、相変化メモリ素子を使用しているが、この相変化メモリ素子は、いわゆるモノポーラ型の抵抗変化素子であり、データ“１”を書き込む場合も、データ“０”を書き込む場合も同一方向の電流を流す必要がある。このため、データの書き込みのための制御が複雑になる。また、相変化メモリ素子は、書き込み特性と消去特性が大きく異なるので、高速に書き換えることができない。また、図２３にも示すように、特許文献１の不揮発性ＲＡＭでは、フリップフロップを構成する２つのインバータの電源電流経路上に抵抗値の変化する相変化メモリ素子（ＲｒとＲｍ）が介挿されている。このため、フリップフロップがアンバランスとなり、ＳＲＡＭの特性として最も重要なＳＮＭ（Ｓｔａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ；スタティックノイズマージン）に大きな悪影響を与える。
以下、このＳＮＭへの悪影響について説明する。

図２４は一般的なＳＲＡＭ用のメモリセルの構成を示す回路図である。図示の例では、ＰチャネルトランジスタＰ１、Ｐ２、ＮチャネルトランジスタＮ１、Ｎ２、Ｔａ１およびＴａ２により１つのメモリセルが構成されている。

図２５（ａ）〜（ｄ）は、図２４に示すメモリセルのＳＮＭの特性を例示するものである。図２５（ａ）〜（ｄ）において、横軸はトランジスタＰ１およびＮ１の共通接続点の電圧Ｖ０を示し、縦軸はトランジスタＰ２およびＮ２の共通接続点の電圧Ｖ１を示す。

図２５（ａ）〜（ｄ）において破線の曲線および実線の曲線は各々バタフライ曲線と呼ばれる。これらの２本のバタフライ曲線は、途中で互いに交差して、上下および左右の位置関係が入れ替わる。そして、図２５（ａ）〜（ｄ）の各々には、破線のバタフライ曲線と実線のバタフライ曲線との間に挟まれた２つの領域内に各々収まる２個の正方形が描かれているが、この正方形の大きさがＳＮＭの大きさである。さらに詳述すると、破線のバタフライ曲線が右上、実線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタＰ１およびＮ１の両ドレインの接続点の電圧Ｖ０を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すＳＮＭ（以下、便宜上、第１のＳＮＭという）である。また、実線のバタフライ曲線が右上、破線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタＰ２およびＮ２の両ドレインの接続点の電圧Ｖ１を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すＳＮＭ（以下、便宜上、第２のＳＮＭという）である。

図２５（ａ）および（ｃ）は、ＳＲＡＭの電源電圧ＶＤＤを１．０ＶとしたときのＳＮＭ特性を各々例示している。図２５（ａ）に示す例では、メモリセルを構成する各トランジスタのベータ値βや閾値電圧Ｖｔのバランスが取れており、第１のＳＮＭおよび第２のＳＮＭが同程度であり、かつ、いずれも十分な大きさとなっている。従って、このメモリセルでは、安定したライトアクセスおよびリードアクセスが可能である。

ところが、バタフライ曲線は、トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２の各々のベータ値のバランスや閾値電圧のバランスに左右される。例えば図２５（ａ）において、トランジスタＰ２のベータ値βｐとトランジスタＮ２のベータ値βｎとのベータレシオβｐ／βｎが高くなると、破線のバタフライ曲線は右上方向に張り出す。逆にこのベータレシオβｐ／βｎが低くなると、破線のバタフライ曲線は、左下方向に退行する。また、トランジスタＮ２の閾値電圧Ｖｔｎが増加して、トランジスタＰ２の閾値電圧Ｖｔｐが減少すると、破線のバタフライ曲線が急激に立ち下がる電圧Ｖ０が高くなる。逆にトランジスタＮ２の閾値電圧Ｖｔｎが減少して、トランジスタＰ２の閾値電圧Ｖｔｐが増加すると、破線のバタフライ曲線が急激に立ち下がる電圧Ｖ０は低くなる。

また、電圧Ｖ０を０ＶからＶＤＤまで上昇させる過程において、トランジスタＮ２がＯＮするとき、このトランジスタＮ２にトランジスタＴａ２を介して電流が流れ込むため、電圧Ｖ１はＶＳＳレベル（０Ｖ）まで下がり切らず、ＶＳＳレベルから浮く。仮にトランジスタＴａ２を介して流れ込む電流が一定である場合、このときの電圧Ｖ１のＶＳＳレベルからの浮きは、トランジスタＮ２の閾値電圧Ｖｔｎが高いほど、あるいはトランジスタＮ２のベータ値βｎが低いほど大きくなる。

このように破線のバタフライ曲線は、トランジスタＰ２、Ｎ２の閾値電圧やベータ値の変化の影響を受ける。一方、実線のバタフライ曲線は、主にトランジスタＰ１、Ｎ１のベータ値のバランス、閾値電圧のバランスの変化の影響を受ける。このようにバタフライ曲線が各トランジスタの閾値電圧やベータ値の変化の影響を受けるため、第１および第２のＳＮＭも、各トランジスタの閾値電圧やベータ値の変化の影響を受けることとなる。

図２５（ｃ）に示す例では、メモリセルを構成する各トランジスタの閾値電圧Ｖｔまたはベータ値間にアンバランスが生じており、第１のＳＮＭは十分な大きさがあるが、第２のＳＮＭがやや小さくなっている。

このようにメモリセルを構成する各トランジスタの特性（具体的には閾値電圧ＶＴやベータ値）がばらつくと、これに起因して第１および第２のＳＮＭの各々の大きさにばらつきが生じる。

また、ＳＲＡＭの電源電圧ＶＤＤが小さくなると、メモリセルを構成する各トランジスタの特性ばらつきの第１および第２のＳＮＭに対する影響の度合いが大きくなる。図２５（ｂ）および（ｄ）はその例を示すものである。この図２５（ｂ）および（ｄ）の例では、ＳＲＡＭの電源電圧ＶＤＤを０．５Ｖとしている。図２５（ｂ）に示す例では、電源電圧ＶＤＤが０．５Ｖであるため、第１および第２のＳＮＭはかなり小さなものとなるが、メモリセルを構成する各トランジスタの特性のバランスが取れているため、第１および第２のＳＮＭは、正常なライトアクセスおよびリードアクセスを可能ならしめる大きさとなっている。ところが、図２５（ｄ）に示す例では、メモリセルを構成する各トランジスタの特性に微妙なアンバランスがあり、その影響により第２のＳＮＭが殆どなくなっている。このように動作マージンが不足した状態ではライトアクセスおよびリードアクセスに支障が生じる。

このようにメモリセルを構成する各トランジスタの特性にアンバランスが生じると、ＳＲＡＭのＳＮＭが悪影響を受け、特に電源電圧ＶＤＤが低いときにその悪影響が大きくなる。

しかるに特許文献１の技術では、このようなＳＲＡＭのメモリセルを構成する２つのインバータの電源電流経路に抵抗値が変化する相変化メモリ素子を各々介挿している。このような相変化メモリ素子を介挿した場合、一方のインバータを構成するトランジスタＰ０およびＮ０と他方のインバータを構成するトランジスタＰ１およびＮ１（図２３参照）とで、バイアス条件にアンバランスが生じる。この結果、各インバータを構成するトランジスタの特性にアンバランスが生じ、メモリセルのＳＮＭを大きく劣化させるのである。以上はＳＲＡＭの静的動作の分析であるが、さらに加えて、動的な動作を鑑みても、ノードＳ０にトランジスタＮｓのゲート容量が加わり、ノードＳ０とノードＳ１とで容量がアンバランスになっており、この容量のアンバランスが動的な動作マージンを低下させる。

また、通常のＳＲＡＭと同様、不揮発性メモリについてもチップ面積を増大させることなくメモリ容量を増加させたいという要求がある。特許文献２は、抵抗変化型素子を用いた不揮発性メモリにおいてＳＮＭを改善する技術を開示している。しかし、特許文献２のものは、揮発性記憶部および不揮発性記憶部間のデータ転送を制御するためのトランジスタが必要であり、メモリセルの面積が多少増加する欠点がある。

メモリ容量を増大させるためには、不揮発性メモリセルの素子数を減らすことが求められる。そこで、特許文献３は、面積を縮小するために、選択用のトランジスタを省略して１個の抵抗のみでメモリセルを構成したクロスポイント型メモリを提案している（特許文献３の図３（ａ）（ｂ）（ｃ）参照）。また、特許文献４も、同様なクロスポイント型メモリを提案している（特許文献３の図４６〜図４８参照）。しかし、特許文献３に記載の構成は、不揮発性メモリセルへのアクセス時に、不必要な回り込みの電流が他の不揮発性メモリセルに流れ、消費電流が多くなるという問題がある。また、不揮発性メモリセルの記憶素子としてＭＴＪ素子のようなバイポーラ型抵抗素子を使用した場合、書き込み時に不揮発性メモリセルに対して双方向電流を流す必要があるが、このような書き込み方法を実現するための技術が特許文献３には開示されていない。特許文献４も同様であり、不揮発性メモリセルの記憶素子としてバイポーラ型抵抗素子を使用することを可能にする技術を開示していない。

この発明は、以上説明した事情に鑑みてなされたものであり、その第１の目的は、ＳＲＡＭとしての機能を損なうことなく、揮発性記憶部の記憶データの書き換え、記憶データを不揮発性記憶部に書き込むストア、不揮発性記憶部から揮発性記憶部にデータを書き込むリコールの動作を容易に行うことができる不揮発性メモリを提供することにある。また、この発明の第２の目的は、セルを構成する素子の特性ばらつきに強い不揮発性メモリを提供することにある。また、この発明の第３の目的は、少ない素子数（小さい面積）で、より具体的にはトランジスタ数を増やすことなく高速動作可能な不揮発性メモリを提供することにある。

この発明は、揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、前記第１および第２のインバータの各出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記２本のビット線を介してデータ読み出しを行う場合にＯＮとされる第１および第２のスイッチとを有し、前記不揮発性記憶部は、前記第１のインバータの出力ノードとソース線との間に介挿された第１の不揮発性メモリ素子と、前記第２のインバータの出力ノードと前記ソース線との間に介挿された第２の不揮発性メモリ素子とを有し、前記第１および第２の不揮発性メモリ素子の各々は、通電方向により異なった方向に抵抗値が変化する抵抗変化型素子と、絶対値が閾値電圧以上である電圧が印加された場合に該電圧と同一極性の電流を通過させる双方向の閾素子とを直列接続してなり、前記第１および第２の不揮発性メモリ素子の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ソース線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ソース線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセルを提供する。

かかる発明によれば、第１および第２のスイッチをＯＦＦとし、揮発性記憶部に適切な電源電圧を与え、揮発性記憶部においてデータ“１”／“０”を表現するための２種類の電圧の中間の電圧をソース線に与えることにより、揮発性記憶部の記憶データに対応した電流であって、互いに逆方向の電流を第１および第２の抵抗変化型素子に流し、第１および第２の抵抗変化型素子の各抵抗値を互いに逆方向に変化させることができる（ストア動作）。この場合、第１および第２の抵抗変化型素子の各抵抗値の大小関係が不揮発性記憶部の記憶データを表す。

また、第１および第２のスイッチをＯＦＦとし、ソース線に所定の電圧を与えて揮発性記憶部に対する電源電圧を立ち上げると、揮発性記憶部の第１のインバータの出力ノードに対する電流と第２のインバータの出力ノードに対する電流との間に不揮発性記憶部の記憶データ（第１および第２の不揮発性メモリ素子の各抵抗変化型素子の各抵抗値の大小関係）に応じた差を生じさせ、揮発性記憶部に不揮発性記憶部の記憶データを書き込むことができる（リコール動作）。

そして、揮発性記憶部の電源電圧およびソース線の電圧を適切な電圧にすることにより、第１および第２の不揮発性メモリ素子の各閾素子をＯＦＦさせ、不揮発性記憶部を揮発性記憶部から切り離し、揮発性記憶部を通常のＳＲＡＭのメモリセルとして動作させることができる。この場合、揮発性記憶部には、その機能を損なう余分な回路が接続されていないので、高いＳＮＭが得られる。

従って、この発明によれば、ＳＲＡＭとしての機能を損なうことなく、揮発性記憶部の記憶データの書き換え、記憶データを不揮発性記憶部に書き込むストア、不揮発性記憶部から揮発性記憶部にデータを書き込むリコールの動作を容易に行うことができる不揮発性メモリセルおよび不揮発性メモリを実現することができる。また、この発明において、不揮発性記憶部では、２つの抵抗変化型素子の抵抗値の大小関係が記憶データを示す。また、ストア時には、互いに逆方向の電流を第１および第２の不揮発性メモリ素子の各抵抗変化型素子に流し、各抵抗変化型素子の各抵抗値を互いに逆方向に変化させる。従って、抵抗変化型素子の特性ばらつきが大きくても、ストア時には、第１および第２の不揮発性メモリ素子の各抵抗変化型素子の各抵抗値の大小関係を揮発性記憶部の記憶データに応じた大小関係とすることができる。よって、この発明によれば、セルを構成する素子の特性ばらつきに強い不揮発性メモリセルおよび不揮発性メモリを実現することができる。

好ましい態様では、抵抗変化型素子として、ＭＴＪ素子や電界誘起巨大抵抗変化の発生する抵抗素子が用いられる。この態様によれば、高速にストアおよびリコールを行うことができる。

また、この発明は、上記不揮発性メモリセルに好適な不揮発性メモリ素子を提供する。
好ましい態様において、この発明による不揮発性メモリ素子は、第１メタル層および第２メタル層間に並列に介挿され、互いに逆並列接続された第１および第２のダイオードと、前記第２メタル層および第３メタル層間に介挿された抵抗変化型素子とを具備する。

他の好ましい態様において、この発明による不揮発性メモリ素子は、第１メタル層および第２メタル層間に介挿された抵抗変化型素子と、前記第２メタル層および第３メタル層間に並列に介挿され、互いに逆並列接続された第１および第２のダイオードとを具備する。

他の好ましい態様において、この発明による不揮発性メモリ素子は、半導体基板の深さ方向に沿ったＰ型拡散層およびＮ型拡散層の並び方向が互いに同じであり、第１メタル層および第２メタル層間に並列に介挿され、かつ、互いに逆並列接続された第１および第２のダイオードと、前記第２メタル層および第３メタル層間に介挿された抵抗変化型素子とを具備する。

他の好ましい態様において、この発明による不揮発性メモリ素子は、半導体基板の深さ方向に沿ったＰ型拡散層およびＮ型拡散層の並び方向が互いに同じであり、第１メタル層の第１の配線および第２メタル層の第２の配線間に並列に介挿され、かつ、互いに逆並列接続された第１および第２のダイオードと、前記第１メタル層の第３の配線および前記第２メタル層の第４の配線間に介挿された抵抗変化型素子とを具備し、前記第１の配線と前記第３の配線が接続され、または前記第２の配線と前記第４の配線が接続されている。

これらの態様によれば、不揮発性メモリ素子を第１メタル層よりも上層に構成することができるので、不揮発性メモリの半導体基板表面のトランジスタの密度を高めることができ、チップ面積を広げることなく、メモリの大容量化を実現することができる。

この発明の実施形態において利用する不揮発性メモリ素子の構成を示す回路図である。 同不揮発性メモリ素子の閾素子の電圧−電流特性を示す図である。 同不揮発性メモリ素子の動作条件を示す図である。 不揮発性メモリ素子の他の構成例を示す回路図である。 この発明の一実施形態である不揮発性メモリセルの構成を示す回路図である。 同不揮発性メモリセルの動作条件を示す図である。 同不揮発性メモリセルの他の動作条件を示す図である。 この発明の一実施形態である不揮発性ＲＡＭの概略構成を示すブロック図である。 同不揮発性ＲＡＭの具体的構成を示すブロック図である。 同不揮発性ＲＡＭの電源制御回路の構成を示すブロック図である。 同実施形態のストア動作を示すタイムチャートである。 同実施形態のリコール動作を示すタイムチャートである。 同実施形態における行選択回路の構成を示す回路図である。 同実施形態における不揮発性メモリ素子の構成例を示す図である。 同実施形態における不揮発性メモリ素子の他の構成例を示す図である。 同実施形態における不揮発性メモリ素子の他の構成例を示す図である。 同実施形態における不揮発性メモリ素子の他の構成例を示す図である。 この発明の他の実施形態である不揮発性ＲＡＭのストア動作を示すタイムチャートである。 同ストア動作の動作条件を示す図である。 ＭＴＪ素子の構成および動作を示す図である。 ＭＴＪ素子を利用したメモリセルの断面構造を例示する図である。 同メモリセルの動作条件を示す図である。 従来の不揮発性メモリセルの構成を示す回路図である。 一般的なＳＲＡＭのメモリセルの構成を示す回路図である。 同メモリセルのスタティックノイズマージンを例示する図である。

以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。

＜不揮発性メモリ素子の構成および動作＞
図１はこの発明の各実施形態による不揮発性メモリセルにおいて使用する不揮発性メモリ素子の構成を示す回路図である。図１に示すように、不揮発性メモリ素子は、抵抗変化型素子Ｒと、互いに逆並列接続されたダイオードＤ１およびＤ２からなる閾素子とをノードＶＸおよびソース線ＳＬ間に直列接続してなるものである。抵抗変化型素子Ｒとしては、ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等に用いられるものと同様なバイポーラ型抵抗変化型素子を使用することができる。図示の例において、抵抗変化型素子ＲはＭＲＡＭに使用されるＭＴＪ素子である。そして、抵抗変化型素子ＲであるＭＴＪ素子のフリー層はノードＶＸに接続され、ピン層はダイオードＤ１のカソードおよびダイオードＤ２のアノードの共通接続点に接続されている。そして、ダイオードＤ１のアノードおよびダイオードＤ２のカソードがソース線ＳＬに共通接続されている。

図２はダイオードＤ１およびＤ２からなる閾素子の電圧−電流特性を示す図である。この図２において、横軸は抵抗変化型素子Ｒおよび閾素子間のノードＮの電位ＶＮからソース線ＳＬの電位ＶＳＬを減算した電圧ＶＮ−ＶＳＬを示しており、縦軸はノードＮからソース線ＳＬに向けて流れる電流を示している。この例では、ダイオードＤ１およびＤ２の順方向電圧が閾素子の閾値電圧となる。電圧ＶＮ−ＶＳＬの絶対値がこの閾値電圧（図示の例では約０．５Ｖ）以下の領域では、電流Ｉは０である。しかし、電圧ＶＮ−ＶＳＬが正であり、かつ、閾値電圧（この場合、ダイオードＤ２の順方向電圧）よりも大きい領域では、閾素子にダイオードＤ２の順方向電流が流れる。また、電圧ＶＮ−ＶＳＬが負であり、かつ、その絶対値が閾値電圧（この場合、ダイオードＤ１の順方向電圧）よりも大きい領域では、閾素子にダイオードＤ１の順方向電流が流れる。

図３は不揮発性メモリ素子の動作条件を示す図である。図３に示すように、“０”書き込みの場合は、ノードＶＸに１．０Ｖ、ソース線ＳＬに０Ｖを印加する。この場合、ダイオードＤ２がＯＮし、ノードＮおよびソース線ＳＬ間に略０．５Ｖの電圧が印加され、ノードＶＸおよびノードＮ間の抵抗変化型素子Ｒには略０．５Ｖの電圧が印加される。この結果、抵抗変化型素子Ｒにフリー層からピン層に向かう順方向の電流が流れて低抵抗となり、“０”が書き込まれた状態となる。一方、“１”書き込みの場合は、ノードＶＸに０Ｖ、ソース線ＳＬに１．０Ｖを印加する。この場合、ダイオードＤ１がＯＮし、ノードＮおよびソース線ＳＬ間に略−０．５Ｖの電圧が印加され、ノードＶＸおよびノードＮ間の抵抗変化型素子Ｒに略−０．５Ｖの電圧が印加される。この結果、抵抗変化型素子Ｒにピン層からフリー層に向かう逆方向の電流が流れ、高抵抗化し、“１”が書き込まれた状態となる。

データ読み出し動作では、例えばノードＶＸに０．５Ｖ、ソース線ＳＬに０Ｖが印加される。この場合、ダイオードＤ２がＯＮし、ノードＮおよびソース線ＳＬ間の抵抗変化型素子Ｒに正の微小電圧が印加される。このとき抵抗変化型素子Ｒに記憶されたデータに応じた電流がノードＶＸおよびソース線ＳＬ間に流れる。すなわち、抵抗変化型素子Ｒがデータ“０”を記憶しており、抵抗値が低い場合は、ノードＮおよびソース線ＳＬ間に流れる電流が大きくなり、抵抗変化型素子Ｒがデータ“１”を記憶しており、抵抗値が高い場合は、ノードＮおよびソース線ＳＬ間に流れる電流が小さくなる。不揮発性メモリ素子を利用した不揮発性メモリでは、この点を利用して抵抗変化型素子Ｒに記憶されたデータが読み出される。

図４は不揮発性メモリ素子の他の構成例を示す回路図である。図１に示す例では、ダイオードＤ１およびＤ２を逆並列接続したものにより閾素子を構成したが、この構成例ではツェナーダイオードＤＺにより閾素子を構成した。この構成例においても、ツェナーダイオードＤＺの降伏電圧をダイオードの順方向電圧である０．５Ｖ程度にすることにより図１に示すものと同様な効果が得られる。

＜不揮発性メモリセルの実施形態＞
図５はこの発明の一実施形態である不揮発性メモリセルの構成を示す回路図である。不揮発性メモリでは、この不揮発性メモリセルを行列状に配列し、例えば不揮発性メモリセルの行毎にワード線ＷＬおよびソース線ＳＬを配線するとともに、不揮発性メモリセルの列毎にビット線ＢＬおよび反転ビット線ＢＬＢを配線することにより不揮発性メモリセルアレイを構成する。

不揮発性メモリセルは、揮発性記憶部１０と、不揮発性記憶部２０とに大別することができる。揮発性記憶部１０は、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１からなる第１のインバータと、ＰチャネルトランジスタＰ２およびＮチャネルトランジスタＮ２からなる第２のインバータとを有している。これらの第１および第２のインバータは、互いに相手の出力信号を各々に対する入力信号としており、フリップフロップを構成している。このフリップフロップにおいて、第１のインバータの出力ノードＶ１とビット線ＢＬとの間には第１のスイッチであるＮチャネルトランジスタＴａ１が介挿され、第２のインバータの出力ノードＶ２と反転ビット線ＢＬＢとの間には第２のスイッチであるＮチャネルトランジスタＴａ２が介挿されている。これらのＮチャネルトランジスタＴａ１およびＴａ２の各ゲートにはワード線ＷＬが接続されている。フリップフロップの低電位電源ノード（すなわち、ＮチャネルトランジスタＮ１およびＮ２の各ソース）は基準電位ＶＳＳ＝０Ｖに固定されており、高電位電源ノード（すなわち、ＰチャネルトランジスタＰ１およびＰ２の各ソース）には、可変の電源電圧ＶＤＣが与えられる。
以上が揮発性記憶部１０の構成である。

不揮発性記憶部２０は、不揮発性メモリ素子２１および２２により構成されている。ここで、不揮発性メモリ素子２１は、揮発性記憶部１０における第１のインバータの出力ノードＶ１とソース線ＳＬとの間に介挿されている。また、不揮発性メモリ素子２２は、揮発性記憶部１０における第２のインバータの出力ノードＶ２とソース線ＳＬとの間に介挿されている。この例では、前掲図１の不揮発性メモリ素子が不揮発性メモリ素子２１および２２として使用されている。そして、不揮発性メモリ素子２１において、ダイオードＤ１ａのカソードとダイオードＤ１ｂのアノードは第１のインバータの出力ノードＶ１に共通接続され、ダイオードＤ１ａのアノードとダイオードＤ１ｂのカソードは抵抗変化型素子Ｒ１のピン層に接続され、抵抗変化型素子Ｒ１のフリー層はソース線ＳＬに接続されている。また、不揮発性メモリ素子２２において、ダイオードＤ２ａのカソードとダイオードＤ２ｂのアノードは第２のインバータの出力ノードＶ２に共通接続され、ダイオードＤ２ａのアノードとダイオードＤ２ｂのカソードは抵抗変化型素子Ｒ２のピン層に接続され、抵抗変化型素子Ｒ２のフリー層はソース線ＳＬに接続されている。
以上が不揮発性記憶部２０の構成である。

不揮発性メモリにおいて、不揮発性メモリセルの揮発性記憶部１０に対する電源電圧ＶＤＣを切断するときは、それに先立って揮発性記憶部１０の記憶データを不揮発性記憶部２０に書き込むストア動作が行われる。このストア動作では、揮発性記憶部１０の電源電圧ＶＤＣを通常よりも高くして揮発性記憶部１０の記憶データを不揮発性記憶部２０に書き込む。また、電源投入時は、まず、不揮発性記憶部２０に記憶されたデータを揮発性記憶部１０に転送するリコール動作を行った後、揮発性記憶部１０を通常のＳＲＡＭのメモリセルとして動作させる。

図６は本実施形態による不揮発性メモリセルの詳細な動作条件を例示する図である。この例において、不揮発性メモリセルの揮発性記憶部１０は、１．０Ｖの電源電圧ＶＤＣでＳＲＡＭのメモリセルとして動作する。

不揮発性メモリセルにストア動作を行わせる場合、揮発性記憶部１０に対する電源電圧ＶＤＣを２．０Ｖ（昇圧電圧）とし、ワード線ＷＬに０Ｖを与え、ビット線ＢＬおよび反転ビット線ＢＬＢを不揮発性メモリセルから切り離す。この場合、ビット線ＢＬおよび反転ビット線ＢＬＢはオープンにしても構わない。

ＶＤＣ＝２．０Ｖにおいて揮発性記憶部１０がデータ“１”を記憶している場合、第１のインバータの出力ノードＶ１は２．０Ｖ、第２のインバータの出力ノードＶ２は０Ｖとなる。そこで、ソース線ＳＬに１．０Ｖを与える。この状態では、Ｖ１＝２．０Ｖ、ＳＬ＝１．０Ｖなので、不揮発性メモリ素子２１の抵抗変化型素子Ｒ１にピン層からフリー層に向かう逆方向電流が流れるため、抵抗変化型素子Ｒ１は“１”書き込みとなり、高抵抗となる。一方、ＳＬ＝１．０Ｖ、Ｖ２＝０Ｖとなるので、不揮発性メモリ素子２２の抵抗変化型素子Ｒ２にはフリー層からピン層に向かう順方向電流が流れ、抵抗変化型素子Ｒ２は“０”書き込みとなり、低抵抗となる。

ＶＤＣ＝２．０Ｖにおいて揮発性記憶部１０がデータ“０”を記憶している場合、第１のインバータの出力ノードＶ１は０Ｖ、第２のインバータの出力ノードＶ２は２．０Ｖとなる。この場合、Ｖ１＝０Ｖ、Ｖ２＝２．０Ｖ、ＳＬ＝１．０Ｖとなるので、抵抗変化型素子Ｒ１には順方向電流が流れ、抵抗変化型素子Ｒ２には逆方向電流が流れ、抵抗変化型Ｒ１は低抵抗で“０”が書き込まれた状態となり、抵抗変化型素子Ｒ２は高抵抗で“１”が書き込まれた状態となる。

抵抗変化型素子Ｒ１およびＲ２として、非特許文献１に記載の素子を用いた場合は、抵抗変化型素子Ｒ１およびＲ２の各々に対する印加電圧を０．５Ｖ以上確保できれば書き込みが行われ、そのとき抵抗変化型素子に流れる電流は４９μＡとなる。

次に、不揮発性記憶部２０から揮発性記憶部１０へデータ転送を行うリコール動作について説明する。不揮発性メモリセルにリコール動作を行わせる場合、ワード線ＷＬに０Ｖを与えてビット線ＢＬおよび反転ビット線ＢＬＢをオープンとし、ソース線ＳＬに−０．３〜−０．５Ｖの電圧を与え、揮発性記憶部１０に対する電源電圧ＶＤＣを０Ｖから１Ｖまで立ち上げる。ソース線ＳＬに負電圧を与えるのは、次の理由による。

まず、電源電圧ＶＤＣが立ち上がって、第１および第２のインバータの出力ノードＶ１およびＶ２の電圧が上昇するときに、この出力ノードＶ１およびＶ２の電圧がＮチャネルトランジスタＮ１およびＮ２の閾値電圧ＶｔｈＮ（例えば０．３Ｖ）を越えると、ＮチャネルトランジスタＮ１およびＮ２がＯＮし始める。

ここで、ＮチャネルトランジスタＮ１およびＮ２がＯＮすると、ＰチャネルトランジスタＰ１およびＰ２から出力される各電流が不揮発性メモリ素子２１および２２に流れず、ＮチャネルトランジスタＮ１およびＮ２に流れるため、抵抗変化型素子Ｒ１およびＲ２の抵抗値の大小関係の影響が第１および第２のインバータの出力ノードＶ１およびＶ２の電圧の変化となって現れず、リコール動作に支障が生じる。

そこで、出力ノードＶ１およびＶ２の電圧がＮチャネルトランジスタＮ１およびＮ２の閾値電圧ＶｔｈＮを越える前に、出力ノードＶ１およびソース線ＳＬ間の電圧と出力ノードＶ２およびソース線ＳＬ間の電圧が閾値電圧ＶＦ（＝０．５Ｖ）を越えてダイオードＤ１ｂ、Ｄ２ｂがＯＮするように、ソース線ＳＬに−０．３Ｖ〜―０．５Ｖ程度の負電圧を与えるのである。

不揮発性記憶部２０が“１”を記憶しており、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗となっている場合、電源電圧ＶＤＣが０Ｖから１．０Ｖに徐々に変化すると、ＮチャネルトランジスタＮ１およびＮ２はＯＦＦしているので、出力ノードＶ１およびＶ２がＰチャネルトランジスタＰ１およびＰ２を介して充電される。

ここで、ソース線ＳＬの電圧ＳＬが、ＶｔｈＮ−ＶＦ＝０．３Ｖ−０．５Ｖ＝−０．２Ｖより低い負電圧であると、ＮチャネルトランジスタＮ１およびＮ２がＯＮする前に、抵抗変化型素子Ｒ１およびＲ２に電流が流れる。そして、この例では、ＳＬ＝−０．３Ｖとしている。従って、電源電圧ＶＤＣを０Ｖから徐々に立ち上げると、出力ノードＶ１、Ｖ２が０．２Ｖまで充電されたときに、ダイオードＤ１ｂ、Ｄ２ｂがＯＮして抵抗変化型素子Ｒ１、Ｒ２に電流が流れる。このとき、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗になっていると、出力ノードＶ１およびＶ２の電圧の関係がＶ１＞Ｖ２となり、その後、電源電圧ＶＤＣがさらに高くなったときに、揮発性記憶部１０であるフリップフロップの出力ノードＶ１がＨレベル（１．０Ｖ）、出力ノードＶ２がＬレベル（０Ｖ）となり、揮発性記憶部１０に“１”がラッチされる。

このリコール動作において、抵抗変化型素子Ｒ１およびＲ２に流れる電流は、非特許文献１の素子を用いれば、それぞれ１０μＡ、１５μＡ程度になる。

電源電圧ＶＤＣが１．０Ｖに立ち上がった後は、速やかにソース線ＳＬの電圧が０．５Ｖとされ、リコール動作が終了する。

このようにリコール動作が終了したら速やかにソース線ＳＬを０．５Ｖとするのが好ましいが、もし、比較的長い時間、ソース線ＳＬを−０．３Ｖのままにすると、抵抗変化型素子Ｒ１に電流が流れ続けて、抵抗変化型素子Ｒ１が“１”書き込み状態になる。しかしながら、この場合、もともと抵抗変化型素子Ｒ１は“１”書き込み状態であって高抵抗であったので、再書き込みがされることになり、特に問題はない。一方、低抵抗の抵抗変化型素子Ｒ２については、その接続先である出力ノードＶ２が０Ｖなので、誤書き込みは起きない。

不揮発性記憶部２０が“０”を記憶しており、抵抗変化型素子Ｒ１が低抵抗、抵抗変化型素子Ｒ２が高抵抗となっている場合のリコール動作は次のようになる。すなわち、この場合には揮発性記憶部１０の出力ノードＶ１に低抵抗の抵抗変化型素子Ｒ１が接続され、出力ノードＶ２に高抵抗の抵抗変化型素子Ｒ２が接続されて電源電圧ＶＤＣが立ち上げられるので、リコール動作後、揮発性記憶部１０の出力ノードＶ１はＬレベル、出力ノードＶ２はＨレベルとなり、揮発性記憶部１０に“０”がラッチされる。

不揮発性メモリセルでは、例えば電源電圧ＶＤＣが１．０Ｖの状態において、ソース線ＳＬの電圧を０．５Ｖとすることにより、不揮発性メモリ素子２１および２２の全てのダイオードＤ１ａ、Ｄ１ｂ、Ｄ２ａ、Ｄ２ｂをＯＦＦさせ、不揮発性メモリ素子２１および２２を揮発性記憶部１０から切り離すことが可能である。この不揮発性メモリ素子２１および２２が切り離された状態において、揮発性記憶部１０は通常のＳＲＡＭのメモリセルとして動作する。この場合の動作は通常のＳＲＡＭと同様であり、完全対称性のある、６Ｔｒ構成のＳＲＡＭとして動作する。従って、スタティックノイズマージンの広いＳＲＡＭとして動作する。

図７は、電源電圧ＶＤＣを０．５Ｖの極低電圧で動作させる場合の動作条件を示す図である。抵抗変化型素子への書き込み時は、２．０Ｖの電源電圧ＶＤＣが必要である。一方、不揮発性メモリのチップの電源電圧は０．５Ｖである。そこで、昇圧回路を用いて、ＶＤＣ＝２．０Ｖ、ＳＬ＝１．０Ｖとする。ストア動作の動作条件は図６に示すものと同様である。

次にリコール動作について説明する。リコール動作を行わせる場合、ワード線ＷＬに０Ｖを与え、ソース線ＳＬに−０．３Ｖを与え、揮発性記憶部１０の電源電圧ＶＤＣを０Ｖから０．５Ｖに立ち上げる。不揮発性記憶部２０が“１”を記憶しており、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗となっている場合、電源電圧ＶＤＣを立ち上げると、揮発性記憶部１０の出力ノードＶ１がＨレベル、出力ノードＶ２がＬレベルとなり、揮発性記憶部１０に“１”がラッチされる。リコール動作終了後は、ソース線ＳＬが０Ｖとされ、ダイオードＤ１ａ、Ｄ１ｂ、Ｄ２ａ、Ｄ２ｂがＯＦＦとされ、抵抗変化型素子Ｒ１、Ｒ２が揮発性記憶部１０から分離される。
不揮発性記憶部２０が“０”を記憶している場合のリコール動作も同様である。

揮発性記憶部１０をＳＲＡＭのメモリセルとして読み出し、書き込みを行わせる場合は、ＶＤＤ＝ＶＤＣ＝０．５Ｖ、ＳＬ＝０Ｖとする。これによりダイオードＤ１ａ、Ｄ１ｂ、Ｄ２ａ、Ｄ２ｂがＯＦＦとされ、抵抗変化型素子Ｒ１、Ｒ２が揮発性記憶部１０から分離され、通常のＳＲＡＭとしての動作が可能になる。

＜不揮発性メモリの実施形態＞
図８はこの発明の一実施形態である不揮発性ＲＡＭの構成を示すブロック図である。この不揮発性ＲＡＭのメモリ容量は、６４Ｍｂｉｔ（４Ｍ×１６ｂｉｔ）である。通常のＳＲＡＭの機能ブロックに加えて、抵抗変化型素子へのストア、抵抗変化型素子からのリコールの制御を行うために、制御信号ＳＴＲおよびＲＣＬを受け付ける機能、昇圧回路、降圧回路を含む電源制御回路５００が設けられている。この例では、ＳＴＲ＝Ｈレベルでストア動作を行い、ＲＣＬ＝Ｈレベルでリコール動作を行う構成となっている。

図９は本実施形態による不揮発性ＲＡＭの具体的な構成例を示すブロック図である。図９において、メモリセルアレイ１００は、行列状に配列された不揮発性メモリセルＭｊｋ（ｊ＝０〜ｍ、ｋ＝０〜ｎ）により構成されている。このメモリセルアレイ１００の各行ｊ（ｊ＝０〜ｍ）に沿ってワード線ＷＬｊ（ｊ＝０〜ｍ）およびソース線ＳＬｊ（ｊ＝０〜ｍ）が配線されている。また、メモリセルアレイ１００の各列ｋ（ｋ＝０〜ｎ）に沿ってビット線ＢＬｋおよび反転ビット線ＢＬｋＢ（ｋ＝０〜ｎ）が配線されている。そして、各行ｊに対応したワード線ＷＬｊおよびソース線ＳＬｊと、各列ｋに対応したビット線ＢＬｋおよび反転ビット線ＢＬｋＢとの交差部に対応付けて不揮発性メモリセルＭｊｋが各々配置されている。

行デコーダ２００は、メモリセルアレイ１００の各行ｊ（ｊ＝０〜ｍ）に対応した行選択回路２００−ｊ（ｊ＝０〜ｍ）により構成されている。各行ｊに対応した行選択回路２００−ｊは、メモリセルアレイ１００の当該行ｊに属する各不揮発性メモリセルＭｊｋ（ｋ＝０〜ｎ）に対して電源電圧ＶＤＣｊを出力するとともに、行選択電圧をワード線ＷＬｊに、ソース電圧をソース線ＳＬｊに出力する。

列デコーダ３００は、メモリセルアレイ１００の各列ｋ（ｋ＝０〜ｎ）に対応した列選択回路３００−ｋ（ｋ＝０〜ｎ）により構成されている。カラムスイッチ４００は、Ｎチャネルトランジスタである列選択トランジスタＣＧｋおよびＣＧｋＢ（ｋ＝０〜ｎ）により構成されている。ここで、列選択トランジスタＣＧｋ（ｋ＝０〜ｎ）は、データ線ＤＬとメモリセルアレイ１００のビット線ＢＬｋ（ｋ＝０〜ｎ）との間に各々介挿され、列選択トランジスタＣＧｋＢ（ｋ＝０〜ｎ）は、反転データ線ＤＬＢとメモリセルアレイ１００の反転ビット線ＢＬｋＢ（ｋ＝０〜ｎ）との間に各々介挿されている。各列ｋに対応した列選択回路３００−ｋは、列アドレスが当該列ｋを示す場合にＨレベルの列選択信号ＣＯＬｋを当該列ｋに対応した列選択トランジスタＣＧｋおよびＣＧｋＢの各ゲートに供給し、列選択トランジスタＣＧｋおよびＣＧｋをＯＮさせ、当該列ｋに対応したビット線ＢＬｋおよび反転ビット線ＢＬｋＢをデータ線ＤＬおよび反転データ線ＤＬＢに各々接続する。

電源制御回路５００は、メモリセルアレイ１００内の揮発性記憶部１０に電源電圧ＶＤＣｊ（ｊ＝０〜ｍ）として供給する電圧ＶＤＣおよびＶＳＳ、ソース線ＳＬｊ（ｊ＝０〜ｍ）に対して供給する電圧ＶＳＬおよびＶＢＢを発生し、行デコーダ２００に供給する回路である。

センスアンプ６００は、データ線ＤＬおよび反転データ線ＤＬＢを介してメモリセルアレイ１００内の任意の不揮発性メモリセルＭｊｋの揮発性記憶部１０からデータを読み出し、増幅して出力するアンプである。出力バッファ７００は、センスアンプ６００からの出力信号をチップ外部にデータＤｏｕｔとして出力するための出力回路である。

書込回路８００は、書き込みデータＤｉｎに応じた電圧をデータ線ＤＬおよびＤＬＢに出力する回路である。この書込回路８００の出力部は、出力ディセーブル機能を有する３ステートバッファにより構成されており、メモリセルアレイ１００からのデータ読み出しを行うリードサイクルでは、書込回路８００の出力部はディセーブル状態とされ、データ線ＤＬおよび反転データ線ＤＬＢから切り離される。なお、図９では、図面が煩雑になるのを防ぐため、Ｉ／Ｏ（Ｄｉｎ、Ｄｏｕｔ）が１ビットのみが示されているが、実際には、１６個のメモリアレイ１００と、１６ビット分のＩ／Ｏ（Ｄｉｎ、Ｄｏｕｔ）が設けられている。

また、本実施形態では、抵抗変化型素子へのデータ書き込み（ストア）および抵抗変化型素子からのデータの読み出し（リコール）は、行方向に共通に接続された不揮発性メモリセルＭ００〜Ｍ０ｎについて同時に行うページモードに設定している。

メモリセルアレイ１００の最小単位は、高速性、メモリ容量の規模にもよるが、一般的には、例えば、ｍ＋１＝１０２４、ｎ＋１＝５１２として、５１２Ｋビット位に分割する。本例の場合には、メモリ容量が６４Ｍビットなので、この最小メモリセルアレイ１００を１２８個設けることになる。

図１０は本実施形態における電源制御回路５００の構成例を示すブロック図である。この図に示すように、電源制御回路５００は、制御回路５０１と、昇圧回路５０２と、降圧回路５０３と、負電圧回路５０４と、出力調整回路５０５とを有する。昇圧回路５０２は、制御回路５０１による制御の下、この不揮発性ＲＡＭのチップに対する電源電圧を昇圧して出力する。降圧回路５０３は、制御回路５０１による制御の下、この不揮発性ＲＡＭのチップに対する電源電圧を降圧して出力する。負電圧回路５０４は、制御回路５０１による制御の下、この不揮発性ＲＡＭのチップに対する電源電圧から負電圧を発生して出力する。制御回路５０１は、パワーオンパルスＰＯＮ、制御信号ＳＴＲおよびＲＣＬに基づき、出力調整回路５００に昇圧回路５０２、降圧回路５０３、負電圧回路５０４の各出力電圧を選択させ、行デコーダ２００に対して電圧ＶＤＣ、ＶＤＳ、ＶＳＬ、ＶＢＢとして供給させる。

図１１は本実施形態による不揮発性ＲＡＭの動作を示すタイムチャートである。以下、このタイムチャートを参照し、本実施形態の動作を説明する。この例において、不揮発性ＲＡＭは図６に示す動作条件に従って動作している。期間ｔ１において、不揮発性ＲＡＭにおけるメモリセルアレイ１００は、１．０Ｖの電源電圧ＶＤＣを受け、ＳＲＡＭとして動作している。期間ｔ２では、メモリセルアレイ１００においてストア動作が行われている。期間ｔ３では、電源電圧ＶＤＣが遮断されている。

メモリセルアレイ１００にストア動作を行わせる場合、制御信号ＳＴＲがＨレベルに立ち上げられる。これにより出力調整回路５０５は、行デコーダ２００に供給する電源電圧ＶＤＣを１．０Ｖから昇圧回路５０２の出力電圧である２．０Ｖに切り換え、電圧ＶＤＳをチップの電源電圧１．０Ｖに切り換える。また、図示は省略したが、ＳＴＲ＝Ｈレベルの状態において、出力調整回路５０５は、行デコーダ２００に対し、降圧回路５０３の出力電圧である０．５Ｖを電圧ＶＳＬとして供給し、チップの電源電圧である１．０Ｖを電圧ＶＢＢとして供給する。

制御信号ＳＴＲがＨレベルである場合、各行ｊに対応した行選択回路２００−ｊは、行アドレスＡＤＤＸが当該行ｊを示さない場合、当該行ｊに対応した電源電圧ＶＤＣｊをＶＤＳ＝１．０Ｖとし、ソース線ＳＬｊに対する電圧をＶＳＬ＝０．５Ｖとする。また、各行ｊに対応した行選択回路２００−ｊは、行アドレスＡＤＤＸが当該行ｊを示す場合、当該行ｊに対応した電源電圧ＶＤＣｊをＶＤＣ＝２．０Ｖとし、ソース線ＳＬｊに対する電圧をＶＢＢ＝１．０Ｖとする。

そして、ストア動作では、行アドレスＡＤＤＸが順次切り換えられる。期間ｔ２では、最初に時間Δｔ１に亙って行アドレスＡＤＤＸが最初の行ｊ＝０を示す行アドレスＡＸ０に設定される。この時間Δｔ１の間、行選択回路２００−０は、第０行の不揮発性メモリセルＭ０ｋ（ｋ＝０〜ｎ）に対する電源電圧ＶＤＣ０をＶＤＣ＝２．０Ｖとし、ソース線ＳＬ０にＶＢＢ＝１．０Ｖを印加する。この結果、第０行の不揮発性メモリセルＭ０ｋ（ｋ＝０〜ｎ）では、揮発性記憶部１０の記憶データが不揮発性記憶部２０に書き込まれる。一方、第０行以外の各行に対応した行選択回路２００−ｊ（ｊ＝１〜ｍ）は、第ｊ行の不揮発性メモリセルＭｊｋ（ｋ＝０〜ｎ）に対する電源電圧ＶＤＣｊをＶＤＳ＝１．０Ｖとし、ソース線ＳＬｊにＶＳＬ＝０．５Ｖを印加する。このため、これらの不揮発性メモリセルＭｊｋ（ｊ＝１〜ｍ、ｋ＝０〜ｎ）では、ストア動作は行われない。

次に所定時間に亙って行アドレスＡＤＤＸが次の行ｊ＝１を示す行アドレスＡＸ１に設定される。この間は、第１行の不揮発性メモリセルＭ１ｋ（ｋ＝０〜ｎ）に対する電源電圧ＶＤＣ１のみが２．０Ｖとされ、第１行のソース線ＳＬ１のみにＶＢＢ＝１．０Ｖが印加される。この結果、第１行の不揮発性メモリセルＭ１ｋ（ｋ＝０〜ｎ）のみにおいてストア動作が行われる。

以下同様であり、行アドレスＡＤＤＸがＡＸ２、ＡＸ３、〜、ＡＸｍと順次切り換えられ、全ての行の不揮発性メモリセルについてのストア動作が完了する。

そして、ストア動作が完了し、期間ｔ３になると、制御信号ＳＴＲがＬレベルとされる。これにより出力調整回路５００は、行デコーダ２００に供給する電圧ＶＤＣ、ＶＤＳを０Ｖに立ち下げる。なお、図示は省略したが、このとき出力調整回路５０５は、行デコーダ２００に供給する電圧ＶＳＬも０Ｖに立ち下げる。この結果、メモリセルアレイ１００内の全ての揮発性記憶部１０が電源遮断状態となる。

以上のストア動作において、１行当たりの不揮発性メモリセルの個数ｎ＋１を５１２とすれば、１セルのストア動作に４９μＡの電流を要するので、１行同時にストア動作を行うのに必要な電流は２５ｍＡとなる。これは許容範囲内の電流である。

なお、消費電流、電源電圧ＶＤＣの配線、ソース線ＳＬの配線抵抗を考慮すると、現状では、これ以上の数の不揮発性メモリセルの同時ストア動作を行わせるのは厳しい。しかし、将来的に抵抗変化型素子の特性が改良されて、もう少し低電圧、低電流にてストア動作を行うことができれば、例えば同時ストア動作を行うセル数を１０２４まで拡大することは可能である。

図１２は本実施形態におけるリコール動作を示すタイムチャートである。この例でも、不揮発性ＲＡＭは図６に示す動作条件に従って動作している。

チップの電源電圧ＶＤＤが１．０Ｖに立ち上がると、この電源立ち上がりが検知されることによりパワーオンパルスＰＯＮが発生する。このパワーオンパルスＰＯＮの発生後、制御信号ＲＣＬがＨレベルとなることにより、不揮発性ＲＡＭはリコールモードとなる。このリコールモードでは、行アドレスＡＤＤＸが順次切り換えられる。その際、各行ｊに対応した行選択回路２００−ｊは、行アドレスＡＤＤＸが当該行ｊを示さない場合に当該行ｊのソース線ＳＬｊを＋０．５Ｖとする。また、各行ｊに対応した行選択回路２００−ｊは、行アドレスＡＤＤＸが当該行ｊを示す行アドレスＡＸｊになった場合に当該行ｊのソース線ＳＬｊを−０．５Ｖとし、その後、時間Δｔ１だけ経過したタイミングにおいて、当該行ｊの不揮発性メモリセルＭｊｋ（ｋ＝０〜ｎ）の揮発性記憶部１０に対する電源電圧ＶＤＣｊを０Ｖから１．０Ｖに立ち上げる。

図１２に示す例では、リコールモード（ＲＣＬ＝Ｈレベル）において、まず、行アドレスＡＤＤＸが最初の行ｊ＝０を示す行アドレスＡＸ０となる。このようにＡＤＤＸ＝ＡＸ０になると、第０行に対応した行選択回路２００−０は、ソース線ＳＬ０を−０．５Ｖにする。その後、時間Δｔ１だけ置いて、行選択回路２００−０は、第０行の不揮発性メモリセルＭ０ｋ（ｋ＝０〜ｎ）の揮発性記憶部１０に対する電源電圧ＶＤＣ０を１．０Ｖとする。これにより第０行の不揮発性メモリセルＭ０ｋ（ｋ＝０〜ｎ）では、リコール動作が行われ、不揮発性記憶部２０の記憶データが揮発性記憶部１０にラッチされる。

その後、時間Δ２が経過すると、行アドレスＡＤＤＸが次の行の行アドレスＡＸ１に切り換えられる。これにより第０行の行選択回路２００−０は、第０行のソース線ＳＬ０の電圧を０．５Ｖに戻す。

一方、ＡＤＤＸ＝ＡＸ１になると、第１行に対応した行選択回路２００−１は、ソース線ＳＬ１を−０．５Ｖにする。その後、時間Δｔ１だけ置いて、行選択回路２００−１は、第１行の不揮発性メモリセルＭ１ｋ（ｋ＝０〜ｎ）の揮発性記憶部１０に対する電源電圧ＶＤＣ１を１．０Ｖとする。これにより第１行の不揮発性メモリセルＭ１ｋ（ｋ＝０〜ｎ）では、リコール動作が行われ、不揮発性記憶部２０の記憶データが揮発性記憶部１０にラッチされる。

以下同様であり、行アドレスＡＤＤＸが行アドレスＡＸ２〜行アドレスＡＸｍまで順次切り換えられ、全ての行についてのリコール動作が完了する。
その後、不揮発性ＲＡＭは通常のＳＲＡＭと同一の動作を行う。

不揮発性記憶部２０の記憶データを揮発性記憶部１０にラッチさせる動作は非常に高速に行わせることが可能であり、１サイクルのリコール動作の所要時間を１０ｎｓ以下にすることができる。すなわち、Δ１＋Δｔ２＜１０ｎｓとすることができる。

従って、メモリセルアレイ１００のサイズをｍ＋１＝１０２４、ｎ＋１＝５１２とすると、１つのメモリセルアレイのリコール動作を完了するための所要時間は、１０ｎｓ×１０２４行＝１０．２ｕｓとなる。６４Ｍビットのメモリの場合、このメモリセルアレイが１２８個あるので、１０．２ｕｓ×１２８ブロック＝１．３ｍｓが全メモリのリコール動作の所要時間となる。

図１３は本実施形態における行選択回路２００−ｊの具体的構成例を示す回路図である。図１３において、ＮＡＮＤゲート２０１およびインバータ２０２は、行アドレスＡＤＤＸが行ｊを表す行アドレスＡＸｊである場合にＨレベルを出力するアドレス一致検出回路を構成している。

Ｐチャネルトランジスタ２０３と、Ｎチャネルトランジスタ２０４および２０６と、インバータ２０５は、ラッチ回路Ｌ１を構成している。ここで、Ｐチャネルトランジスタ２０３およびＮチャネルトランジスタ２０４は、電源ＶＤＤおよび接地間に直列に介挿されている。Ｎチャネルトランジスタ２０４のゲートは、アドレス一致検出回路の出力ノードＮ１に接続されている。インバータ２０５は、Ｐチャネルトランジスタ２０３およびＮチャネルトランジスタ２０４のドレイン同士の接続点の信号を反転して出力する。Ｎチャネルトランジスタ２０６は、インバータ２０５の出力ノードＮ２と接地との間に介挿されている。このＮチャネルトランジスタ２０６のゲートにはパワーオンパルスＰＯＮが入力される。Ｐチャネルトランジスタ２０３のゲートには、インバータ２０５の出力ノードＮ２が接続されている。このインバータ２０５の出力ノードＮ２がラッチ回路Ｌ１の出力ノードである。

遅延回路２０７は、ラッチ回路Ｌ１の出力ノードＮ２に発生する信号を時間Δｔ１だけ遅延させて出力する。インバータ２０８は、遅延回路２０７の出力信号を反転して出力する。Ｎチャネルトランジスタ２２１は、制御信号ＲＣＬがＨレベルのときＯＮとなり、インバータ２０８の出力信号をレベルシフタ２０９に供給する。Ｎチャネルトランジスタ２２２は、制御信号ＲＣＬをインバータ２１３によって反転した信号がＨレベルのときＯＮとなり、アドレス一致検出回路の出力ノードＮ１の信号をインバータ２２３により反転した信号をレベルシフタ２０９に供給する。レベルシフタ２０９は、Ｎチャネルトランジスタ２２１または２２２を介して供給される信号がＬレベルである場合、出力調整回路５０５が出力する電圧ＶＤＣを第ｊ行の不揮発性メモリセルＭｊｋ（ｋ＝０〜ｎ）の揮発性記憶部１０に対する電源電圧ＶＤＣｊとして出力し、同信号がＨレベルである場合、出力調整回路５０５が出力する電圧ＶＤＳを同電源電圧ＶＤＣｊとして出力する。

ＮＯＲゲート２１０は、制御信号ＳＴＲおよびＲＣＬ信号の両方がＬレベルの場合にＨレベルを、それ以外の場合にＬレベルを出力する。ＮＡＮＤゲート２１８は、ＮＯＲゲート２１０の出力信号がＨレベルであり、かつ、アドレス一致検出回路の出力ノードＮ１がＨレベルである場合にＬレベルを出力する。インバータ２１９は、ＮＡＮＤゲート２１８の出力信号がＬレベルである場合、すなわち、制御信号ＳＴＲおよびＲＣＬ信号の両方がＬレベルであり、かつ、行アドレスＡＤＤＸが行ｊを表す行アドレスＡＸｊである場合に、Ｈレベルを第ｊ行のワード線ＷＬｊに出力する。

インバータ２１１は、ＮＯＲゲート２１０の出力信号を反転して出力する。ＮＡＮＤゲート２１２は、インバータ２１１の出力信号がＬレベルであり、かつ、アドレス一致検出回路の出力ノードＮ１の信号がＨレベルである場合、すなわち、制御信号ＳＴＲまたはＲＣＬ信号がＨレベルであり、かつ、行アドレスＡＤＤＸが行ｊを表す行アドレスＡＸｊである場合にＬレベルを出力し、それ以外の場合はＨレベルを出力する。インバータ２１５は、このＮＡＮＤゲート２１２の出力信号を反転させて出力する。Ｎチャネルトランジスタ２１６は、制御信号ＲＣＬがＨレベルであるときにＯＮとなり、インバータ２１５の出力信号をレベルシフタ２１７に入力信号として供給する。Ｎチャネルトランジスタ２１４は、制御信号ＲＣＬをインバータ２１３によって反転した信号がＨレベルであるときにＯＮとなり、ＮＡＮＤゲート２１２の出力信号をレベルシフタ２１７に入力信号として供給する。レベルシフタ２１７は、入力信号がＬレベルである場合に出力調整回路５０５が出力する電圧ＶＳＬを第ｊ行のソース線ＳＬｊに出力し、入力信号がＨレベルである場合に出力調整回路５０５が出力する電圧ＶＢＢを同ソース線ＳＬｊに出力する。

次に前掲図１１を参照し、ストア動作時における行選択回路２００−ｊの動作を説明する。制御信号ＳＴＲがＨレベルとなってストアモードになると、出力調整回路５０５は、行デコーダ２００に供給する電圧ＶＤＣを１．０Ｖ（ＶＤＤ）から２．０Ｖに切り換え、電圧ＶＤＳを０Ｖから１．０Ｖに切り換える。また、図示しないが、ＶＳＬ＝１．０Ｖ、ＶＢＢ＝０．５Ｖとする。

また、制御信号ＳＴＲがＨレベルになると、行選択回路２００−ｊでは、ＮＯＲゲート２１０の出力信号がＬレベルとなり、ワード線ＷＬｊは常にＬレベルとされる。また、制御信号ＳＴＲがＨレベルである期間は、インバータ２１１の出力信号はＨレベルとなる。従って、ＮＡＮＤゲート２１２は、ノードＮ１の信号をレベル反転して出力する。そして、制御信号ＲＣＬがＬレベルなので、ＮＡＮＤゲート２１２の出力信号はＮチャネルトランジスタ２１４を介してレベルシフタ２１７に入力される。

行アドレスＡＤＤＸが当該行ｊを示す行アドレスＡＸｊでない場合、ノードＮ１はＬレベルとなる。この場合、ＮＡＮＤゲート２１２は、Ｈレベルの信号をＮチャネルトランジスタ２１４を介してレベルシフタ２１７に供給する。この結果、レベルシフタ２１７は、電圧ＶＢＢ＝０．５Ｖをソース線ＳＬｊに出力する。また、制御信号ＲＣＬがＬレベルである場合は、Ｎチャネルトランジスタ２２２がＯＮとなり、アドレス一致検出回路の出力ノードＮ１の信号（Ｌレベル）をインバータ２２３によって反転した信号（Ｈレベル）がＮチャネルトランジスタ２２２を介してレベルシフタ２０９に供給される。従って、レベルシフタ２０９は、電圧ＶＤＳ＝１．０Ｖを第ｊ行の不揮発性メモリセルＭｊｋ（ｋ＝０〜ｎ）の揮発性記憶部１０に対する電源電圧ＶＤＣｊとして出力する。

そして、行アドレスＡＤＤＸが当該行ｊを示す行アドレスＡＸｊになると、ノードＮ１がＨレベルとなる。この場合、ＮＡＮＤゲート２１２は、Ｌレベルの信号をＮチャネルトランジスタ２１４を介してレベルシフタ２１７に供給する。この結果、レベルシフタ２１７は、電圧ＶＳＬ＝１．０Ｖをソース線ＳＬｊに出力する。

また、ノードＮ１がＨレベルになると、レベルシフタ２０９は、第ｊ行の不揮発性メモリセルＭｊｋ（ｋ＝０〜ｎ）の揮発性記憶部１０に供給する電源電圧ＶＤＣｊを電圧ＶＤＳ＝１．０Ｖから電圧ＶＤＣ＝２．０Ｖに切り換える。

そして、所定時間が経過して行アドレスＡＤＤＸが当該行ｊを示す行アドレスＡＸｊでなくなると、ノードＮ１がＬレベルとなる。これによりレベルシフタ２０９は、第ｊ行の不揮発性メモリセルＭｊｋ（ｋ＝０〜ｎ）の揮発性記憶部１０に供給する電源電圧ＶＤＣｊを電圧ＶＤＣ＝２．０Ｖから電圧ＶＤＳ＝１．０Ｖに戻す。これにより第ｊ行の不揮発性メモリセルＭｊｋ（ｋ＝０〜ｎ）ではストア動作が行われる。
他の行に対応した行選択回路２００−ｊでも同様な動作が行われる。

次に前掲図１２を参照して、リコール動作時における行選択回路２００−ｊの動作を説明する。リコール動作の場合、まず、不揮発性ＲＡＭのチップの電源電圧ＶＤＤが投入される。チップへの電源電圧ＶＤＤが供給されると、図示しない電源検知回路によってパワーオンパルスＰＯＮが発生される。これによりラッチ回路Ｌ１が初期化される。すなわち、パワーオンパルスＰＯＮが発生すると、ラッチ回路Ｌ１では、Ｎチャネルトランジスタ２０６がＯＮとなり、これによりＰチャネルトランジスタ２０３がＯＮとなり、インバータ２０５はＮチャネルトランジスタ２０６のドレインが接続されたノードＮ２をＬレベルとする。この結果、ラッチ回路Ｌ１は、ノードＮ２がＬレベルである状態を保持する。

次に、制御信号ＲＣＬがＨレベルとなってリコールモードになると、出力調整回路５０５は、行デコーダ２００に供給する電圧ＶＤＣを１．０Ｖ、電圧ＶＤＳを０Ｖ、電圧ＶＳＬを０．５Ｖ、電圧ＶＢＢを−０．５Ｖとする。

また、制御信号ＲＣＬがＨレベルになると、インバータ２１１の出力信号はＨレベルとなる。従って、ＮＡＮＤゲート２１２は、ノードＮ１の信号を反転して出力する。そして、制御信号ＲＣＬがＨレベルなので、ＮＡＮＤゲート２１２の出力信号をインバータ２１５により反転した信号がＮチャネルトランジスタ２１６を介してレベルシフタ２１７に入力される。また、制御信号ＲＣＬがＨレベルである場合、ＮＯＲゲート２１０の出力信号がＬレベルとなり、ワード線ＷＬｊはＬレベルとなる。また、制御信号ＲＣＬがＨレベルになると、インバータ２０８の出力信号がＮチャネルトランジスタ２２１を介してレベルシフタ２０９に供給される。

行アドレスＡＤＤＸが当該行ｊを示す行アドレスＡＸｊでない場合、ノードＮ１はＬレベルとなる。この場合、ＮＡＮＤゲート２１２は、Ｈレベルの信号を出力し、インバータ２１５はＬレベルの信号をＮチャネルトランジスタ２１６を介してレベルシフタ２１７に供給する。この結果、レベルシフタ２１７は、電圧ＶＳＬ＝０．５Ｖをソース線ＳＬｊに出力する。また、行アドレスＡＤＤＸが当該行ｊを示す行アドレスＡＸｊになる前は、ラッチ回路Ｌ１の出力信号がＬレベルであるため、インバータ２０８はＨレベルを出力しており、この信号がＮチャネルトランジスタ２２１を介してレベルシフタ２０９に供給される。従って、レベルシフタ２０９は、電圧ＶＤＳ＝０Ｖを第ｊ行の不揮発性メモリセルＭｊｋ（ｋ＝０〜ｎ）の揮発性記憶部１０に対する電源電圧ＶＤＣｊとして出力する。

そして、行アドレスＡＤＤＸが当該行ｊを示す行アドレスＡＸｊになると、ノードＮ１がＨレベルとなる。この場合、ＮＡＮＤゲート２１２は、Ｌレベルの信号を出力し、インバータ２１５はＨレベルの信号をＮチャネルトランジスタ２１６を介してレベルシフタ２１７に供給する。この結果、レベルシフタ２１７は、電圧ＶＢＢ＝−０．５Ｖをソース線ＳＬｊに出力する。

また、ノードＮ１がＨレベルになると、ラッチ回路Ｌ１では、Ｎチャネルトランジスタ２０４がＯＮとなり、インバータ２０５はノードＮ２をＨレベルとし、Ｐチャネルトランジスタ２０３をＯＦＦにする。これによりラッチ回路Ｌ１は、ノードＮ２がＨレベルである状態に転じ、以後、この状態を保持する。

ラッチ回路Ｌ１の出力信号がＨレベルになってからΔｔ１の時間が経過すると、遅延回路２０７の出力信号がＬレベルからＨレベルに変化する。この結果、レベルシフタ２０９は、第ｊ行の不揮発性メモリセルＭｊｋ（ｋ＝０〜ｎ）の揮発性記憶部１０に供給する電源電圧ＶＤＣｊを電圧ＶＤＳ＝０Ｖから電圧ＶＤＣ＝１．０Ｖに切り換える。これにより第ｊ行の不揮発性メモリセルＭｊｋ（ｋ＝０〜ｎ）ではリコール動作が行われる。
他の行に対応した行選択回路２００−ｊでも同様な動作が行われる。

＜不揮発性メモリ素子の断面構造＞
図１４は本実施形態における不揮発性メモリ素子の断面構造を示す図である。この図では、前掲図５のダイオードＤ１ａ、Ｄ１ｂ、抵抗変化型素子Ｒ１の断面構造が示されている。図１４においてＮチャネルトランジスタＴＲは、図５におけるＮチャネルトランジスタＴａ１であってもよいし、ＮチャネルトランジスタＮ１であってもよい。このＮチャネルトランジスタＴＲのドレインの拡散層ｎ＋にコンタクトＣＳを介して第１メタル層１Ｍが接続されている。この第１メタル層１Ｍ上にダイオードＤ１ａのカソードおよびダイオードＤ１ｂのアノードが配置されている。そして、ダイオードＤ１ａのアノードとダイオードＤ１ｂのカソードは、第１ビアコンタクトＶ１を各々介して、第２メタル層２Ｍに接続されている。この第２メタル層２Ｍの上にＭＴＪ抵抗素子Ｒ１のピン層が配置されている。そして、このＭＴＪ素子Ｒ１のフリー層は第２ビアコンタクトＶ２を介して第３メタル層３Ｍに接続されている。この第３メタル層３Ｍはソース線ＳＬである。一方、図１４の左側には、同じく拡散層から第３メタル層３Ｍまでを繋ぐ配線が示されている。

この不揮発性メモリ素子の製造工程では、高温の熱工程の必要なダイオード素子Ｄ１ａ、Ｄ１ｂを先に製造したのち、抵抗変化型素子Ｒ１を製造するので、抵抗変化型素子Ｒ１は熱の影響を受けず、安定した素子特性が得られるが、メタル層１Ｍ、２Ｍ間でダイオード素子を構成するので、配線の自由度が少なくなる欠点がある。

図１５は、不揮発性メモリ素子の別の断面構造を示す。図１５に示す不揮発性メモリ素子の製造工程では、先に抵抗変化型素子Ｒ１を構成し、次にダイオードＤ１ａ、Ｄ１ｂを構成する。このように抵抗変化型素子Ｒ１を構成したあとで、ダイオードＤ１ａ、Ｄ１ｂを構成するので、余分な熱工程が抵抗変化型素子Ｒ１に加わり、特性がばらつき易いという欠点がある。しかし、図１５に示す不揮発性メモリ素子は、２つのダイオードＤ１ａ、Ｄ２１ｂを接続する第３メタル層３Ｍが共通に配線するソース線ＳＬなので、レイアウト上の自由度が広がる利点がある。

以上説明した図１４、図１５の構成では、チップ（半導体基板）の深さ方向に沿ったＰ、Ｎ拡散層の並び方向が互いに逆方向であるダイオードＤ１ａおよびＤ１ｂを同時に製造する必要があるため、複雑な製造工程が必要である。

図１６（ａ）、（ｂ）および（ｃ）に示す不揮発性メモリ素子では、チップ（半導体基板）の深さ方向に沿ってＰ、Ｎ拡散層が同一方向に並んだダイオードを同時に構成する。図１６（ａ）は不揮発性メモリ素子の平面図、図１６（ｂ）は図１６（ａ）のＩａ−Ｉａ’線断面図、図１６（ｃ）は図１６（ａ）のＩｂ−Ｉｂ’線断面図である。

この例では、互いに分離された第１メタル層１Ｍ（１）、１Ｍ（２）上に、チップ（半導体基板）の深さ方向に沿ったＰ、Ｎ拡散層の並び方向が同一方向であるダイオードＤ１ａ、Ｄ１ｂが各々構成される（図１６（ａ）参照）。そして、第１メタル層１Ｍ（１）上のダイオードＤ１ａはビアＶ１を介して第２メタル層２Ｍ（１）に接続され（図１６（ｃ）参照）、第１メタル層１Ｍ（２）上のダイオードＤ１ｂはビアＶ１を介して第２メタル層２Ｍ（２）に接続される（図１６（ｂ）参照）。また、第１メタル層１Ｍ（１）はビアＶ１を介して第２メタル層２Ｍ（２）に接続される（図１６（ｃ）参照）。また、第１メタル層１Ｍ（２）はビアＶ１を介して第２メタル層２Ｍ（１）に接続される（図１６（ｂ）参照）。この第２メタル層２Ｍ（１）は、前掲図５においてダイオードＤ１ａのカソードとダイオードＤ１ｂのアノードが共通接続されたノードＶ１に対応する。一方、第２メタル層２Ｍ（２）は、前掲図５においてダイオードＤ１ａのアノードとダイオードＤ１ｂのカソードが共通接続されたノードに対応する。この第２メタル層２Ｍ（２）上には抵抗変化型素子Ｒ１が構成され、この抵抗変化型素子Ｒ１はビアＶ２を介して第３メタル層３Ｍ（ＳＬ）に接続される。この第３メタル層３Ｍ（ＳＬ）はソース線に対応する。

このように配置すれば、チップ深さ方向に沿ったダイオードＤ１ａ、Ｄ１ｂの断面構造が同じになるので、製造工程を容易にすることができ、図１６（ａ）に示すように、不揮発性メモリ素子のレイアウト面積を小さくすることができる。

図１７（ａ）、（ｂ）および（ｃ）は、不揮発性メモリ素子の他の構成例を示すものである。図１７（ａ）は不揮発性メモリ素子の平面図、図１７（ｂ）は図１７（ａ）のＩａ−Ｉａ’線断面図、図１７（ｃ）は図１７（ａ）のＩｂ−Ｉｂ’線断面図である。図１６に示す例では、第１メタル層〜第３メタル層を使用したが、この例ではメタル配線層として第１メタル層および第２メタル層のみを使用して不揮発性メモリ素子を構成している。

この例においても、互いに分離された第１メタル層１Ｍ（１）、１Ｍ（２）上に、深さ方向に沿ったＰ、Ｎ拡散層の並び方向が同一方向であるダイオードＤ１ａ、Ｄ１ｂが各々構成される（図１７（ａ）参照）。そして、第１メタル層１Ｍ（１）上のダイオードＤ１ａはビアＶ１を介して第２メタル層２Ｍ（１）に接続され（図１７（ｃ）参照）、第１メタル層１Ｍ（２）上のダイオードＤ１ｂはビアＶ１を介して第２メタル層２Ｍ（２）に接続される（図１７（ｂ）参照）。また、第１メタル層１Ｍ（１）はビアＶ１を介して第２メタル層２Ｍ（２）に接続される（図１７（ｃ）参照）。この第１メタル層１Ｍ（１）および第２メタル層２Ｍ（２）は、前掲図５においてダイオードＤ１ａのアノードとダイオードＤ１ｂのカソードが共通接続されたノードに対応する。また、第１メタル層１Ｍ（２）はビアＶ１を介して第２メタル層２Ｍ（１）に接続される（図１７（ｂ）参照）。この第２メタル層２Ｍ（１）および第１メタル層１Ｍ（２）は、前掲図５においてダイオードＤ１ａのカソードとダイオードＤ１ｂのアノードが共通接続されたノードに対応する。そして、第１メタル層１Ｍ（２）上には抵抗変化型素子Ｒ１が構成され、この抵抗変化型素子Ｒ１はビアＶ１を介して第２メタル層２Ｍ（ＳＬ）に接続される。この第２メタル層２Ｍ（ＳＬ）はソース線に対応する。

このような構成にすれば、小さい面積で、第２メタル層までの配線にて不揮発性メモリ素子を構成することができる。なお、図１７（ａ）〜（ｃ）では第１メタル層１（Ｍ２）の上に抵抗変化型素子Ｒ１を載せたが、第１メタル層１Ｍ（１）を水平方向に延ばして、その上に逆極性の抵抗変化型素子Ｒ１を載せ、その上に第２メタル層２Ｍ（ＳＬ）を載せてもよい。

＜不揮発性メモリの他の実施形態＞
図１８はこの発明の他の実施形態である不揮発性メモリのストア動作を示すタイムチャートである。また、図１９は同実施形態の動作条件を示す図である。本実施形態は、図９に示す不揮発性メモリにおいて、ＶＤＣ＝１．０Ｖの低電圧でストア動作を行わせるようにしたものである。さらに詳述すると、本実施形態では、電源電圧ＶＤＣとソース電圧ＳＬに２ステップでストア電圧を印加して、Ｒ１とＲ２それぞれに、２ステップでストアを行なう方式である。

制御信号ＳＴＲがＨレベルとなり、ストアモードになると、出力調整回路５０５は、行デコーダ２００に供給する電圧ＶＤＣを０．５Ｖから１Ｖに上昇させる。第０行に対応した行選択回路２００−０は、行アドレスＡＤＤＸが第０行を示す行アドレスＡＸ０になると、第０行の不揮発性メモリセルＭ０ｋ（ｋ＝０〜ｎ）の揮発性記憶部１０に対する電源電圧ＶＤＣ０を０．５Ｖとし、第０行のソース線ＳＬ０を１．０Ｖとする。ここで、第０行に属する例えば不揮発性メモリセルＭ００の揮発性記憶部１０が“１”を記憶しているものとすると、揮発性記憶部１０の出力ノードＶ１は０．５Ｖ、出力ノードＶ２は０Ｖとなっている。従って、ソース線ＳＬ０の電圧を１．０Ｖにすると、ソース線ＳＬ０および出力ノードＶ１間の電圧は０．５Ｖであるため、不揮発性メモリ素子２１には電流が流れない。従って、不揮発性メモリ素子２１の記憶データは変化しない。一方、ソース線ＳＬ０および出力ノードＶ２間の電圧は１．０Ｖであるため、ソース線ＳＬおよび出力ノードＶ２間の不揮発性メモリ素子２２の抵抗変化型素子Ｒ２にはフリー層からピン層に向かう電流が流れる。この結果、抵抗変化型素子Ｒ２は低抵抗化する。

行アドレスＡＤＤＸが第０行を示す行アドレスＡＸ０になってからΔｔ１の時間が経過すると、第０行に対応した行選択回路２００−０は、第０行の不揮発性メモリセルＭ０ｋ（ｋ＝０〜ｎ）の揮発性記憶部１０に対する電源電圧ＶＤＣ０を１．０Ｖとし、第０行のソース線ＳＬ０を０Ｖとする。この結果、時間Δｔ１の後の時間Δｔ２の間、揮発性記憶部１０の出力ノードＶ１は１．０Ｖ、出力ノードＶ２は０Ｖとなる。この場合、ソース線ＳＬ０および出力ノードＶ２間の電圧は０Ｖであるため、不揮発性メモリ素子２２には電流が流れない。従って、不揮発性メモリ素子２２の記憶データは変化しない。一方、ソース線ＳＬ０および出力ノードＶ１間の電圧は−１．０Ｖであるため、ソース線ＳＬおよび出力ノードＶ１間の不揮発性メモリ素子２１の抵抗変化型素子Ｒ１にはピン層からフリー層に向かう電流が流れる。この結果、抵抗変化型素子Ｒ１は高抵抗化する。

このようにして不揮発性メモリセルＭ００の不揮発性記憶部２０に揮発性記憶部１０の記憶データ“１”が書き込まれる。第０行に属する他の不揮発性メモリセルＭ０ｋ（ｋ＝１〜ｎ）においても同様な動作が行われる。

時間Δｔ２の期間が終了すると、行アドレスＡＤＤＸが第１行を示す行アドレスＡＸ１となる。そして、第０行と同様なストア動作が行われる。

以下同様であり、行アドレスＡＤＤＸが第２行を示す行アドレスＡＸ２から第ｍ行を示す行アドレスＡＸｍまで切り換えられ、全行についてのストア動作が行われる。

このように本実施形態では、行アドレスＡＤＤＸが第ｊ行を示す行アドレスＡＸｊとなる期間の前半のΔｔ１の期間は、第０行の不揮発性メモリセルＭ０ｋ（ｋ＝０〜ｎ）において、揮発性記憶部２０の出力ノードＶ１またはＶ２のうちＬレベルとなっている方の出力ノードに接続された不揮発性メモリ素子の抵抗変化型素子が低抵抗化され、後半のΔｔ２の期間は、揮発性記憶部２０の出力ノードＶ１またはＶ２のうちＨレベルとなっている方の出力ノードに接続された不揮発性メモリ素子の抵抗変化型素子が高抵抗化され、ストア動作が行われる。

従って、本実施形態によれば、不揮発性ＲＡＭを低い電源電圧ＶＤＣ＝１．０Ｖで動作させてストア動作を行わせることができる。

＜他の実施形態＞
以上、この発明の各種実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。

（１）図５の不揮発性メモリセルにおいて、ダイオードＤ１ａおよびＤ１ｂ（Ｄ２ａおよびＤ２ｂ）と抵抗変化型素子Ｒ１（Ｒ２）の位置関係を逆にしてもよい。

（２）上記各実施形態では、ストア時、リコール時に、行アドレスを不揮発性ＲＡＭの外部から与え、この行アドレスを外部から切り換えることにより行単位でのストアおよびリコールを行った。しかし、そのようにする代わりに、例えばカウンタ等により順次変化する行アドレスを出力する行アドレス発生手段を不揮発性ＲＡＭ内に設け、この行アドレス発生手段が出力する行アドレスを利用してストアおよびリコールを行うようにしてもよい。

（３）上記各実施形態では、ＲＡＭセルアレイの全セルを揮発性記憶部と不揮発性記憶部からなる不揮発性メモリセルにより構成した。しかし、そのようにする代わりに、ＲＡＭセルアレイの一部の領域を不揮発性メモリセルにより構成し、残りの領域を通常のＳＲＡＭのメモリセルにより構成してもよい。すなわち、ＳＲＡＭの全メモリ空間のうち一部の領域のみをストアおよびリコールの可能な領域にするのである。

１０……揮発性記憶部、２０……不揮発性記憶部、２１，２２……不揮発性メモリ素子、Ｄ１，Ｄ２，Ｄ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂ……ダイオード、Ｒ，Ｒ１，Ｒ２……抵抗変化型素子、１００……メモリセルアレイ、ＢＬｊ……ビット線、ＢＬｊＢ……反転ビット線、ＳＬｊ……ソース線、ＷＬｊ……ワード線、ＤＬ……データ線、ＤＬＢ……反転データ線、２００……行デコーダ、２００−ｊ……行選択回路、３００……列デコーダ、３００−ｋ……列選択回路、４００……カラムスイッチ、５００……電源制御回路、６００……センスアンプ、８００……書込回路、７００……出力バッファ、５０１……制御回路、５０２……昇圧回路、５０３……降圧回路、５０４……負電圧回路、５０５……出力調整回路、Ｐ１，Ｐ２……Ｐチャネルトランジスタ、Ｎ１，Ｎ２，Ｔａ１，Ｔａ２……Ｎチャネルトランジスタ、Ｌ１……ラッチ回路、２０９，２１７，２１９……レベルシフタ。

Claims (18)

1. 揮発性記憶部と不揮発性記憶部とを有し、
   前記揮発性記憶部は、
   互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
   前記第１および第２のインバータの各出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記２本のビット線を介してデータ読み出しを行う場合にＯＮとされる第１および第２のスイッチとを有し、
   前記不揮発性記憶部は、
   前記第１のインバータの出力ノードとソース線との間に介挿された第１の不揮発性メモリ素子と、
   前記第２のインバータの出力ノードと前記ソース線との間に介挿された第２の不揮発性メモリ素子とを有し、
   前記第１および第２の不揮発性メモリ素子の各々は、通電方向により異なった方向に抵抗値が変化する抵抗変化型素子と、絶対値が閾値電圧以上である電圧が印加された場合に該電圧と同一極性の電流を通過させる双方向の閾素子とを直列接続してなり、
   前記第１および第２の不揮発性メモリ素子の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ソース線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ソース線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセル。
2. 前記抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項１に記載の不揮発性メモリセル。
3. 前記閾素子は、互いに逆並列接続された２個のダイオードからなることを特徴とする請求項１または２に記載の不揮発性メモリセル。
4. 前記閾素子は、ツェナーダイオードからなることを特徴とする請求項１または２に記載の不揮発性メモリセル。
5. 請求項１〜４のいずれか１の請求項に記載の不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、
   前記不揮発性メモリセルをＳＲＡＭのメモリセルとして動作させる場合には、前記閾素子の閾値電圧ＶＦ以下のソース電圧を前記ソース線に与えるとともに、前記ソース電圧の２倍の電源電圧を前記揮発性記憶部のフリップフロップに与え、
   前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第１および第２のスイッチをＯＦＦとし、前記閾値電圧以上のソース電圧を前記ソース線に与えるとともに、前記ソース電圧の２倍の電源電圧を前記揮発性記憶部のフリップフロップに与え、
   前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第１および第２のスイッチをＯＦＦとし、前記第１および第２のインバータを構成するトランジスタの閾値電圧Ｖｔｈから前記閾値素子の閾値電圧ＶＦを減算した電圧Ｖｔｈ−ＶＦより低いソース電圧ＶＳＬを前記ソース線に設定し、前記揮発性記憶部のフリップフロップに対する電源電圧を立ち上げることを特徴とする不揮発性メモリ。
6. 請求項１〜４のいずれか１の請求項に記載の不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、
   前記不揮発性メモリセルをＳＲＡＭのメモリセルとして動作させる場合には、前記閾素子の閾値電圧ＶＦ以下の電源電圧を前記揮発性記憶部のフリップフロップに与え、
   前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第１および第２のスイッチをＯＦＦとし、前記閾値電圧以上のソース電圧を前記ソース線に与えるとともに、前記ソース電圧の２倍の電源電圧を前記揮発性記憶部のフリップフロップに与え、
   前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第１および第２のスイッチをＯＦＦとし、前記第１および第２のインバータを構成するトランジスタの閾値電圧Ｖｔｈから前記閾値素子の閾値電圧ＶＦを減算した電圧Ｖｔｈ−ＶＦより低いソース電圧ＶＳＬを前記ソース線に設定し、前記揮発性記憶部のフリップフロップに対する電源電圧を立ち上げることを特徴とする不揮発性メモリ。
7. 行列状に配列された複数の不揮発性メモリセルからなる不揮発性メモリセルアレイと、
   前記不揮発性メモリセルアレイの中のアクセス対象である不揮発性メモリセルを選択する選択手段とを具備し、
   前記不揮発性メモリセルは、
   揮発性記憶部と不揮発性記憶部とを有し、
   前記揮発性記憶部は、
   互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
   前記第１および第２のインバータの各出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記２本のビット線を介してデータ読み出しを行う場合にＯＮとされる第１および第２のスイッチとを有し、
   前記不揮発性記憶部は、
   前記第１のインバータの出力ノードとソース線との間に介挿された第１の不揮発性メモリ素子と、
   前記第２のインバータの出力ノードと前記ソース線との間に介挿された第２の不揮発性メモリ素子とを有し、
   前記第１および第２の不揮発性メモリ素子の各々は、通電方向により異なった方向に抵抗値が変化する抵抗変化型素子と、絶対値が閾値電圧以上である電圧が印加された場合に該電圧と同一極性の電流を通過させる双方向の閾素子とを直列接続してなり、
   前記第１および第２の不揮発性メモリ素子の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ソース線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ソース線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であり、
   前記選択手段は、
   アクセス対象である不揮発性メモリセルの第１および第２のスイッチをＯＮにする手段と、アクセス対象である不揮発性メモリセルに接続された２本のビット線を書き込み手段または読み出し手段に接続する手段を具備することを特徴とする不揮発性メモリ。
8. 前記制御手段は、前記不揮発性メモリセルアレイ内の指定された不揮発性メモリセルについて、前記第１および第２のスイッチをＯＦＦとし、前記揮発性記憶部の高電位電源ノードおよび前記ソース線間の電圧と、前記ソース線および前記揮発性記憶部の低電位電源ノード間の電圧の両方が前記閾素子の閾値電圧以上となるように、前記揮発性記憶部および前記ソース線に電源電圧およびソース電圧を各々与え、前記揮発性記憶部の記憶データを前記不揮発性記憶部に書き込むストア動作を行わせる手段を有することを特徴とする請求項７に記載の不揮発性メモリ。
9. 前記制御手段は、前記不揮発性メモリセルアレイ内の指定された不揮発性メモリセルについて、前記第１および第２のスイッチをＯＦＦとし、前記第１および第２のインバータを構成するトランジスタの閾値電圧Ｖｔｈから前記閾値素子の閾値電圧ＶＦを減算した電圧Ｖｔｈ−ＶＦより低いソース電圧ＶＳＬを前記ソース線に与え、前記揮発性記憶部の電源電圧を０Ｖから所定電圧まで立ち上げることにより、前記不揮発性記憶部の記憶データを前記揮発性記憶部に書き込むリコール動作を行わせる手段を有することを特徴とする請求項７に記載の不揮発性メモリ。
10. 前記制御手段は、前記不揮発性メモリセルアレイ内の指定された不揮発性メモリセルについて、前記第１および第２のスイッチをＯＦＦとし、前記揮発性記憶部に第１の電源電圧を与えるとともに前記ソース線に前記第１の電源電圧よりも高い第１のソース電圧を与え、前記第１および第２の不揮発性メモリ素子の一方に前記揮発性記憶部の記憶データに応じたデータを書き込む第１のストア動作と、前記揮発性記憶部に前記第１の電源電圧よりも高い第２の電源電圧を与えるとともに前記ソース線に前記第１のソース電圧よりも低い第２のソース電圧を与え、前記第１および第２の不揮発性メモリ素子の他方に前記揮発性記憶部の記憶データに応じたデータを書き込む第２のストア動作とを行わせる手段を有することを特徴とする請求項７に記載の不揮発性メモリ。
11. 第１メタル層および第２メタル層間に並列に介挿され、互いに逆並列接続された第１および第２のダイオードと、
    前記第２メタル層および第３メタル層間に介挿されたＭＴＪ素子と
    を具備することを特徴とする不揮発性メモリ素子。
12. 揮発性記憶部と不揮発性記憶部とを有し、
    前記揮発性記憶部は、
    互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
    前記第１および第２のインバータの各出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記２本のビット線を介してデータ読み出しを行う場合にＯＮとされる第１および第２のスイッチとを有し、
    前記不揮発性記憶部は、
    前記第１のインバータの出力ノードとソース線との間に介挿された第１の不揮発性メモリ素子と、
    前記第２のインバータの出力ノードと前記ソース線との間に介挿された第２の不揮発性メモリ素子とを有し、
    前記第１および第２の不揮発性メモリ素子の各々は、請求項１１に記載の不揮発性メモリセルであることを特徴とする不揮発性メモリセル。
13. 第１メタル層および第２メタル層間に介挿された抵抗変化型素子と、
    前記第２メタル層および第３メタル層間に並列に介挿され、互いに逆並列接続された第１および第２のダイオードと
    を具備することを特徴とする不揮発性メモリ素子。
14. 揮発性記憶部と不揮発性記憶部とを有し、
    前記揮発性記憶部は、
    互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
    前記第１および第２のインバータの各出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記２本のビット線を介してデータ読み出しを行う場合にＯＮとされる第１および第２のスイッチとを有し、
    前記不揮発性記憶部は、
    前記第１のインバータの出力ノードとソース線との間に介挿された第１の不揮発性メモリ素子と、
    前記第２のインバータの出力ノードと前記ソース線との間に介挿された第２の不揮発性メモリ素子とを有し、
    前記第１および第２の不揮発性メモリ素子の各々は、請求項１３に記載の不揮発性メモリセルであることを特徴とする不揮発性メモリセル。
15. 半導体基板の深さ方向に沿ったＰ型拡散層およびＮ型拡散層の並び方向が互いに同じであり、第１メタル層および第２メタル層間に並列に介挿され、かつ、互いに逆並列接続された第１および第２のダイオードと、
    前記第２メタル層および第３メタル層間に介挿された抵抗変化型素子と
    を具備することを特徴とする不揮発性メモリ素子。
16. 揮発性記憶部と不揮発性記憶部とを有し、
    前記揮発性記憶部は、
    互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
    前記第１および第２のインバータの各出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記２本のビット線を介してデータ読み出しを行う場合にＯＮとされる第１および第２のスイッチとを有し、
    前記不揮発性記憶部は、
    前記第１のインバータの出力ノードとソース線との間に介挿された第１の不揮発性メモリ素子と、
    前記第２のインバータの出力ノードと前記ソース線との間に介挿された第２の不揮発性メモリ素子とを有し、
    前記第１および第２の不揮発性メモリ素子の各々は、請求項１５に記載の不揮発性メモリセルであることを特徴とする不揮発性メモリセル。
17. 半導体基板の深さ方向に沿ったＰ型拡散層およびＮ型拡散層の並び方向が互いに同じであり、第１メタル層の第１の配線および第２メタル層の第２の配線間に並列に介挿され、かつ、互いに逆並列接続された第１および第２のダイオードと、
    前記第１メタル層の第３の配線および前記第２メタル層の第４の配線間に介挿された抵抗変化型素子とを具備し、
    前記第１の配線と前記第３の配線が接続され、または前記第２の配線と前記第４の配線が接続されたことを特徴とする不揮発性メモリ素子。
18. 揮発性記憶部と不揮発性記憶部とを有し、
    前記揮発性記憶部は、
    互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
    前記第１および第２のインバータの各出力ノードと２本のビット線との間に各々介挿され、前記２本のビット線を介して前記フリップフロップに対してデータ書き込みを行う場合または前記フリップフロップから前記２本のビット線を介してデータ読み出しを行う場合にＯＮとされる第１および第２のスイッチとを有し、
    前記不揮発性記憶部は、
    前記第１のインバータの出力ノードとソース線との間に介挿された第１の不揮発性メモリ素子と、
    前記第２のインバータの出力ノードと前記ソース線との間に介挿された第２の不揮発性メモリ素子とを有し、
    前記第１および第２の不揮発性メモリ素子の各々は、請求項１７に記載の不揮発性メモリセルであることを特徴とする不揮発性メモリセル。

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