JPH04229489A - 改善された信頼性を有するメモリ用のｂｉｃｍｏｓビット・ライン負荷 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、リード・モー
ドとライト・モードとを有するメモリに関し、さらに詳
しくは、データ・ビットをメモリ・セルに記憶し、相補
信号ライン対を介してこれらのメモリ・セルに対してデ
ータの読み書きを行うメモリに関する。

【従来の技術】ＭＯＳ型スタティック・ランダム・アク
セス・メモリ（ＳＲＡＭ）では、一般にメモリ・セルの
データ・ビットは２つのビット・ライン間の差電圧とし
て表される信号により読み書きが行われる。複数のメモ
リ・セルが１つのビット・ライン対に結合され、１つの
メモリ列（ｃｏｌｕｍｎ）を形成し、各メモリ・セルが
その列の１つの行（ｒｏｗ）　に配置されている。各メ
モリ・セルは、１つの行と１つの列との交点において固
有のアドレスを有する。通常、ビット・ライン対はメモ
リ・セルに対してデータを読み書きするために用いられ
る。ライト・サイクルが生じると、データ・ビットが２
つのビット・ライン間の差電圧としてビット・ライン対
上に駆動される。この差電圧は、選択されたメモリ・セ
ルの値を上書きするのに十分な大きさである。一般に、
ビット・ライン上の差電圧は約３Ｖである。リード・サ
イクルが生じると、選択されたメモリ・セルは選択され
たメモリ・セル内に記憶されたデータ・ビットを差動的
にビット・ライン対上に乗せ、このときリード・サイク
ルの差電圧は１００ｍＶ以下である。

【０００２】

【発明が解決しようとする課題】ライト・サイクルが完
了すると、リード・サイクルが開始し、ライト・サイク
ル終了時にビット・ライン対上に残った差電圧は、続く
リード・サイクル中にデータが誤ってメモリに書き込ま
れないように低レベルまで減圧しなければならない。リ
ード・サイクルが必要以上に延長しないように、ビット
・ライン対上の差電圧も急速に減圧しなければならない
。このプロセスは、書き込み回復（ｗｒｉｔｅ　ｒｅｃ
ｏｖｅｒｙ）と呼ばれる。書き込み回復とは、ビット・
ライン対の第１ビット・ラインをそのビット・ライン対
の第２ビット・ラインに結合させ、それぞれのビット・
ラインの電圧が互いに均等になる（以下「等化」という
）ようにするか、あるいは両方のビット・ラインを通常
５Ｖの電源電圧端子ＶＤＤである基準電圧に結合させる
（以下「プリチャージ」という）のいずれか、もしくは
その両方からなる。しかし、たとえこれが実現できたと
しても、書き込み回復は、データが上書きされないよう
に、かつ正しいデータがリード・サイクル中にすばやく
検出されるように、ビット・ライン対の第１および第２
ビット・ラインの電圧を十分均等にしなければならない
。

【０００３】一般に、書き込み回復は、ビット・ライン
負荷として知られる回路により実現され、これらの回路
は各ビット・ライン対上に配置される。ライト・サイク
ル終了時に、ビット・ライン負荷はビット・ライン対の
第１ビット・ラインを第２ビット・ラインに結合させる
か、あるいは各ビット・ラインをＶＤＤなどの電源電圧
端子に結合させるか、もしくはその両方を行う。バイポ
ーラＣＭＯＳ（ＢＩＣＭＯＳ）技術が利用できる場合、
ＣＭＯＳトランジスタより高速なバイポーラ・トランジ
スタを利用して、対応するビット・ライン対をプリチャ
ージすることができる。プリチャージ電圧は、ＶＤＤの
ようなベース・バイアス信号から該当するバイポーラ・
トランジスタのベース・エミッタ間電圧（ＶＢＥ）を差
し引いた値に等しい。

【０００４】しかし、ライト・サイクル中には、選択さ
れたメモリ・セルの内容を上書きするため、データ入力
バッファは比較的大きな差信号をビット・ラインに与え
る。この差電圧は３Ｖを越えることがある。ビット・ラ
イン負荷のバイポーラ・トランジスタのベースに加えら
れるバイアス信号は、ライト・サイクル中は低論理にな
るので、バイポーラ・トランジスタのベース・エミッタ
接合に大きな逆バイアスが生じることがある。バイポー
ラ・トランジスタは、逆バイアス状態では劣化し、逆バ
イアスが増加するにつれて、劣化の程度も増加する。し
たがって、バイポーラ・トランジスタを使用することは
、トランジスタが経時的な劣化を受け、最後にはメモリ
を破損する結果になりかねないという信頼性の問題に直
面する。

【０００５】

【課題を解決するための手段】したがって、リード・サ
イクルとライト・サイクルを実行するメモリのブロック
内のおいて差動ビット・ライン対に結合されたビット・
ライン負荷の一例が提供される。このビット・ライン負
荷は、バイアス手段と第１，第２，第３および第４トラ
ンジスタとから構成される。バイアス手段は、ライト・
サイクル中において対応するメモリ・ブロックが選択さ
れた場合に、低論理電圧で等化信号を与え、それ以外の
場合には、高論理電圧で等化信号を与える。第１トラン
ジスタは、第１基準電圧を受け取るコレクタ，前記等化
信号を受け取るベースおよびビット・ラインに結合され
たエミッタを有する。第２トランジスタは、前記第１基
準電圧を受け取るコレクタ，等化信号を受け取るベース
および相補ビット・ラインに結合されたエミッタを有す
る。第３トランジスタは、第２基準電圧を受け取る第１
電流電極，負の電源電圧端子に結合された制御電極およ
びビット・ラインに結合された第２電流電極を有する。 第４トランジスタは、第２基準電圧を受け取る第１電流
電極，前記負の電源電圧端子に結合された制御電極およ
び相補ビット・ラインに結合された第２電流電極を有す
る。等化信号の高論理電圧から第１トランジスタまたは
第２トランジスタのベース・エミッタ間ダイオード電圧
降下を差し引いた値と、等化信号の低論理電圧との間の
差は、最悪の状態でも少なくとも１０年間の平均トラン
ジスタ寿命が得られるように十分小さくなっている。

【０００６】

【実施例】図１は、従来技術に従ったビット・ライン負
荷２０および制御回路２５の部分概略図である。例えば
、Ｔｒａｎによる米国特許第４，８６６，６７４号「Ｂ
ｉｔｌｉｎｅＰｕｌｌ−Ｕｐ　Ｃｉｒｃｕｉｔ　ｆｏｒ
　ａ　ＢＩＣＭＯＳ　Ｒｅａｄ／Ｗｒｉｔｅ　Ｍｅｍｏ
ｒｙ」（１９８９年９月１２日開示）；Ｋｅｒｔｉｓら
による「Ａ　１２ｎｓ　２５６Ｋ　ＢｉＣＭＯＳ　ＳＲ
ＡＭ　」１９８９　ＩＥＥＥ　Ｓｏｌｉｄ　Ｓｔａｔｅ
　Ｃｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ，　ｐ１８
７　を参照。ビット・ライン負荷２０は、「ＶＤＤ」と
記された正の電源電圧端子に接続されたコレクタ，「Ｅ
ＱＷ」と記された信号を受け取るベースおよび「ＢＩＴ
ＬＩＮＥ」と記された信号を有するビット・ライン２３
に結合されたエミッタを有するＮＰＮトランジスタ２１
と；ＶＤＤに結合されたコレクタ，信号ＥＱＷを受け取
るベースおよび「反転ＢＩＴＬＩＮＥ」と記された信号
を有するビット・ライン２４に結合されたエミッタを有
するＮＰＮトランジスタ２２とから成る。制御回路２５
は、「反転Ｗ」と記されたライト信号を受け取る入力端
子と、出力端子とを有するインバータ；および「ＢＳ」
と記されたブロック選択信号を受け取る第１入力端子，
インバータ２６の出力端子に接続された第２入力端子お
よびＥＱＷを与える出力端子を有するＮＡＮＤゲート２
７によって構成される。

【０００７】信号ＥＱＷにより、トランジスタ２１，２
２はビット・ライン２３，２４をプリチャージする。信
号ＢＳが低論理として非アクティブになるか、あるいは
信号反転Ｗが高論理として非アクティブになることに応
答して、ＥＱＷがアクティブになる。ＢＳまたは反転Ｗ
が非アクティブとなり、ビット・ライン２３，２４上の
電圧が実質的に等しくなるまでの間に書き込み回復期間
が生じる。信号ＢＳおよび反転Ｗの両方がアクティブに
なることに応答してＥＱＷが非アクティブになり、これ
は、ビット・ライン負荷２０が置かれたメモリ・ブロッ
クに対するライト・アクセスを示す。ＥＱＷがアクティ
ブになると、トランジスタ２１，２２は対応するビット
・ライン、すなわちビット・ライン２３またはビット・
ライン２４それぞれの電圧をＥＱＷ以下のベース・エミ
ッタ間しきい電圧（ＶＢＥ）まで上昇させる。また、一
般に、ビット・ライン２３とビット・ライン２４（図１
には図示せず）との間に結合されたＭＯＳトランジスタ
は導通状態となり、ビット・ライン２３，２４間の電圧
を等化させる。ビット・ライン負荷２０はバイポーラ・
トランジスタ２１，２２を利用しているので、ライト・
サイクル終了後にビット・ラインに電圧をプリチャージ
するスピードは、ＣＭＯＳトランジスタを利用する場合
よりも改善される。

【０００８】しかし、ビット・ライン負荷２０には問題
がある。書き込み回復期間中、ビット・ライン負荷２０
は、ほぼ（ＥＱＷ−ＶＢＥ）に等しい電圧をビット・ラ
イン２３，２４に与える。しかし、ライト・サイクル中
に、ＥＱＷは低論理となる。一般にＣＭＯＳトランジス
タを用いて構成されるＮＡＮＤゲート２７は、「ＶＳＳ
」と記されている負の電源電圧（通常０Ｖ）に非常に近
い低論理のＥＱＷを与える。従って、トランジスタ２１
またはトランジスタ２２のエミッタとベースとの間に大
きな逆バイアスが生じる。最大逆バイアスを「ＶＲＢＭ
ＡＸ　」と表すと、ＶＲＢＭＡＸ　　　＝　　ＥＱＷ　
　−　　ＶＢＥ−　　ＶＳＳ　　　　　　（１）となる
。ＥＱＷが５Ｖに等しい場合、ＶＢＥは０．７Ｖに等し
く、ＶＳＳは０Ｖに等しく、ＶＲＢＭＡＸ　は４．３Ｖ
に等しくなる。時間的には、この大きな逆バイアスを継
続的に印加することにより、トランジスタ２１またはト
ランジスタ２２が破損し、その結果、メモリ全体が破損
することになりかねない。電子的には、ＰＮ接合にかか
る大きな逆バイアスにより、ホット・キャリア注入が上
層の酸化物に生じ、その結果、接合性能が低下する。こ
れについては、例えば、Ｂｕｒｎｅｔｔ　およびＨｕ共
著による「Ｈｏｔ−Ｃａｒｒｉｅｒ　Ｄｅｇｒａｄａｔ
ｉｏｎ　ｉｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ
ｓ　ａｔ　３００　　ａｎｄ１１０Ｋ　−　Ｅｆｆｅｃ
ｔ　ｏｎ　ＢｉＣＭＯＳ　Ｉｎｖｅｒｔｅｒ　Ｐｅｒｆ
ｏｒｍａｎｃｅ　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ
　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ，　ｖｏｌ．
　３７，　ｎｏ．　４，　Ａｐｒｉｌ　１９９０，　ｐ
ｐ．１１７１−１１７３を参照。ホット・キャリア注入
量は、逆バイアスが生じる時間に比例する。ＶＲＢＭＡ
Ｘ　の大きさは、所定の最悪状態において、トランジス
タの平均寿命に対して逆半対数の関係にある。つまり、
ＶＲＢＭＡＸ　が直線的に減少すると、平均寿命は指数
関数的に増加する。ＶＲＢＭＡＸ　が４．３Ｖのとき、
ビット・ライン負荷２０のトランジスタ平均寿命はきわ
めて短くなる。　　図２は、本発明を取り入れたメモリ
３０のブロック図である。図２は、本発明を理解する上
で関係のある特徴を示しているが、その他の特徴につい
ては省略してある。概して、メモリ３０はブロック・プ
リデコーダ（ｂｌｏｃｋｐｒｅｄｅｃｏｄｅｒ）３１，
行デコーダ３２，入出力部３３およびメモリ・ブロック
部３４からなる。入出力部３３は、リード／ライト論理
ブロック３５，列プリデコーダ３６，グローバル・デー
タ・ライン負荷部３７，データ出力バッファ３８および
データ入力バッファ３９からなる。メモリ・ブロック部
３４は、複数のメモリ・ブロックからなり、図示の実施
例では、メモリ・ブロック部３４は１６のメモリ・ブロ
ック４０〜５５からなっている。

【０００９】ブロック・プリデコーダ３１は、「アドレ
ス」と記された複数のアドレス信号のうち第１部分を受
け取り、それに応答して、「Ａ８」，「反転Ａ８」，「
ＢＰ０〜ＢＰ３」，「ＢＰ４〜ＢＰ７」および「ＢＰ８
〜ＢＰ１５」と記されたプリデコード化されたブロック
信号を与える。特定のメモリ・ブロックは独自の組み合
わせのプリデコード化されたブロック信号を受け取り、
この独自の組み合わせによりいつブロックを選択するか
が決まる。偶数番号のメモリ・ブロックは、反転Ａ８を
受け取り、奇数番号のメモリ・ブロックはＡ８を受け取
る。メモリブロック４０と４１，４２と４３，４４と４
５，４６と４７，４８と４９，５０と５１，５２と５３
および５４と５５は、信号ＢＰ８，ＢＰ９，ＢＰ１０，
ＢＰ１１，ＢＰ１２，ＢＰ１３，ＢＰ１４およびＢＰ１
５をそれぞれ受け取る。偶数番号のメモリ・ブロックは
ＢＰ０〜ＢＰ３を受け取り、奇数番号のメモリ・ブロッ
クはＢＰ４〜ＢＰ７を受け取って、さらにデコードする
。行デコーダ３２は、「アドレス」の第２部分を受け取
り、それに応答して、「ＲＳ０〜ＲＳ６３」と記された
行選択信号を与える。ＲＳ０〜ＲＳ６３は、各メモリ・
ブロックに与えられる。

【００１０】リード／ライト論理ブロック３５は、入力
として、「反転Ｅ」と記されたイネーブル信号および「
反転Ｗ」と記されたライト信号を受け取る。リード／ラ
イト論理ブロック３５は、それに応答して、各メモリ・
ブロック４０〜５５に対し「反転ＷＲＴ」と記されたラ
イト信号を与え、かつデータ出力バッファ３８とデータ
入力バッファ３９とに対して「ＣＳＷＥ」と記された制
御信号を与える。反転ＷＲＴは、ライト・サイクルが進
行中であることを示すバッファされた信号である。ＣＳ
ＷＥは、リード・サイクルまたはライト・サイクルが進
行中であることを示す信号である。列プリデコーダ３６
は、「アドレス」の第３部分を受け取り、それに応答し
て、「ＣＰＲ０〜ＣＰＲ７」および「ＣＰＷ０〜ＣＰＷ
７」と記された複数のプリデコード化された列信号を与
える。グローバル・データ・ライン負荷３７は、「ＲＧ
ＤＬ０〜ＲＧＤＬ７」および「反転ＲＧＤＬ０〜反転Ｒ
ＧＤＬ７」と記された８つの差動グローバル・データ・
ライン対のそれぞれに結合する。グローバル・データ・
ライン負荷３７は、それに応答して、「ＰＲＥＤＡＴＡ
０〜ＰＲＥＤＡＴＡ７」および「反転ＰＲＥＤＡＴＡ０
〜反転ＰＲＥＤＡＴＡ７」と記された信号を与える。 データ出力バッファ３８は、ＰＲＥＤＡＴＡ０〜ＰＲＥ
ＤＡＴＡ７および反転ＰＲＥＤＡＴＡ０〜反転ＰＲＥＤ
ＡＴＡ７に結合し、それに応答して、「ＤＡＴＡ」と記
された複数のデータ信号を与える。ＤＡＴＡ中の信号の
数は、グローバル・データ・ライン対の数に対応する。 ここでは、ＤＡＴＡには８つのデータ信号があることに
なる。しかし、メモリ３０によって与えられるデータ・
ビットの数は、実施例に応じて変わるため、ＤＡＴＡ中
のデータ信号の数は、任意である。データ入力バッファ
３９は、ＤＡＴＡを受け取り、それに応答して、「ＷＧ
ＤＬ０〜ＷＧＤＬ７」および「反転ＷＧＤＬ０〜反転Ｗ
ＧＤＬ７」と記された８つのライト・データ・ライン信
号対を与える。

【００１１】図２は、本発明が動作するメモリの動作を
理解する上で有用である。メモリ３０は、リード・サイ
クルとライト・サイクルとを実行することができる。メ
モリ３０は、１６のブロックから構成され、各ブロック
は２５６の行と６４の列とから構成される。行デコーデ
ィングとみなすことができる機能は、アドレスの第１部
分を利用して１つのブロックをアクティブにし、そのブ
ロック中の１つのローカル・ワード・ラインをアクティ
ブにする。したがって、行デコーディングにより、メモ
リ（３０）中の４０９６ローカル・ワード・ラインのう
ち１つをデコードする。行でコード機能は、ブロック・
プリデコーダ３１および行デコーダ３２からなる。ＲＳ
０〜ＲＳ６３およびブロック・プリデコーダ３１から受
け取った複数のプリデコード化されたブロック信号に応
答して、ローカル・ワード・ラインはアクティブになっ
たメモリ・ブロック内においてアクティブとなる。列デ
コーディングは、アクティブになったローカル・ワード
・ライン上の６４のビット・ライン対のうち８つのビッ
ト・ライン対をデコードする。行に冗長性を与えること
もできるが、図２では示されていない。メモリ３０の構
成は、行デコーディングおよび列デコーディングそれぞ
れについて利用するアドレス部分を変更するなど、さま
ざまな実施例において変更できる。

【００１２】リード・サイクル中、信号反転Ｅがアクテ
ィブになり、信号反転Ｗが非アクティブになる。リード
／ライト論理ブロック３５は、信号反転ＷＲＴとＣＳＷ
Ｅとを非アクティブに維持する。ブロック・プリデコー
ダ３１は、アドレスの第１部分に応答して、信号Ａ８，
反転Ａ８およびＢＰ０〜ＢＰ１５を選択的にアクティブ
にする。行デコーダ３２は、アドレスの第２部分に応答
して、ＲＳ０〜ＲＳ６３の行選択信号の１つをアクティ
ブにする。プリデコード化された信号Ａ８，反転Ａ８お
よびＢＰ８〜ＢＰ１５群からの対応する信号によって選
択されたメモリ・ブロックは、ＲＳ０〜ＲＳ６３のうち
アクティブな行選択信号と共に、残りのプリデコード化
された信号ＢＰ０〜ＢＰ７を利用して、１つのローカル
・ワード・ラインをアクティブにする。次に、選択され
たブロック内で、アクティブになったローカル・ワード
・ライン上の各メモリ・セルがその内容を対応する差動
ビット・ライン対上に乗せる。さらに、ＣＰＲ０〜ＣＰ
Ｒ７を用いて、ビット・ライン対において列デコーディ
ングが行われる。進行中のサイクルの種類によって、ど
の信号がアクティブになるか、すなわち、リード・サイ
クルについてはＣＰＲ０〜ＣＰＲ７のうちのいずれか、
またライト・サイクルについてはＣＰＷ０〜ＣＰＲ７の
うちのいずれか１つがアクティブになるかが決まる。リ
ード・サイクル中に、ＣＰＲ０〜ＣＰＲ７のうちいずれ
か１つの信号がアクティブになり、選択されたメモリ・
ブロック内の８つのビット・ライン対のうち１つを選択
し、対応するグローバル・データ・ライン対上に出力す
る。これにより、ＣＰＲ０〜ＣＰＲ７は６４ビット・ラ
インのうち８つをデコードする。最後に、８つのビット
・ライン対が選択される。したがって、選択されたメモ
リ・セルは、アクティブになったメモリ・ブロック内の
アクティブになったローカル・ワード・ラインと選択さ
れたビット・ライン対との交点に配置される。

【００１３】８つの選択されたビット・ライン対のそれ
ぞれの差電圧は、グローバル・データ・ライン負荷３７
により受け取られ、検出される。このグローバル・デー
タ・ライン負荷３７は、メモリブロックの出力、すなわ
ち差電流、を信号ＰＲＥＤＡＴＡ０〜ＰＲＥＤＡＴＡ７
および反転ＰＲＥＤＡＴＡ０〜反転ＰＲＥＤＡＴＡ７の
差電圧に変換する。ＰＲＥＤＡＴＡ０〜ＰＲＥＤＡＴＡ
７および反転ＰＲＥＤＡＴＡ０〜反転ＰＲＥＤＡＴＡ７
として差動的に表されるデータ・ビットは、データ出力
バッファ３８により外部からメモリ（３０）に与えられ
る。

【００１４】ライト・サイクル中、データの流れは実質
的に逆になる。データ入力バッファ３９がＤＡＴＡを受
け取り、それに応答して、対応するライト・グローバル
・データ・ライン対にそれぞれデータ・ビットを差動的
に与える。メモリ３０は各アクセスについて８データ・
ビットを記憶または出力するように構成されているので
、ＤＡＴＡは８つの差動ライト・グローバル・データ・
ライン対ＷＧＤＬ０〜ＷＧＤＬ７および反転ＷＧＤＬ０
〜反転ＷＧＤＬ７に与えられる。列プリデコーダ３６か
らの信号ＣＰＷ０〜ＣＰＷ７を選択されたメモリ・ブロ
ック内で用いて、列デコードを行い、８つのライト・グ
ローバル・データ・ラインを８つのビット・ライン対に
結合させる。ライト・サイクル中、ＣＰＷ０〜ＣＰＷ７
のうち１つの信号がアクティブになり、選択されたメモ
リ・ブロック内で８つのビット・ライン対のうち１つを
選択し、対応するグローバル・データ・ライン対上に出
力する。これにより、ＣＰＷ０〜ＣＰＷ７が６４ビット
・ラインのうち８ラインをデコードする。ローカル・ワ
ード・ラインのデコードは、リード・サイクルの場合と
同様に行われる。ビット・ライン対上に生じたる差電圧
は、選択されたメモリ・セルの内容を上書きするため、
リード・サイクルの場合よりもライト・サイクルの場合
の方がはるかに大きい。

【００１５】図３は、図２のメモリ３０のメモリ・ブロ
ック５０の一部のブロック図である。メモリ・ブロック
５０は、ローカル・ワード・ライン・ドライバ・ブロッ
ク６０，列デコーダ６２，制御信号発生回路６４および
メモリ・アレイ６６によって構成される。ローカル・ワ
ード・ライン・ドライバ・ブロック６０は、入力行選択
信号ＲＳ０〜ＲＳ６３，ブロック信号ＢＰ０〜ＢＰ３，
ＢＰ１３および反転Ａ８に応答して、代表的なローカル
・ワード・ライン７１を含む２５６のローカル・ワード
・ライン信号を与える。さらに、このドライバ・ブロッ
ク６０は、ＢＰ１３および反転Ａ８に応答して、「ＢＳ
」と記されたブロック選択信号を与える。メモリ・アレ
イ６６は、ローカル・ワード・ラインとビット・ライン
対との各交点において、複数のメモリ・セルによって構
成される。図３において、代表的なメモリ・セル７０は
、ローカル・ワード・ライン７１と、「ＢＬ」と記され
た信号を与えるビット・ライン７２および「反転ＢＬ」
と記された信号を与えるビット・ライン７３からなるビ
ット・ライン対との交点に配置される。ビット・ライン
７２，７３は列デコーダ６２に結合される。また、列デ
コーダ６２は「ＷＬＯＣ」と記された信号とＢＳとを受
け取る。ＷＬＯＣとは、ビット・ライン７２，７３上の
メモリ・セルの列アドレスに対応する、「ＷＬＯＣ０〜
ＷＬＯＣ７」（図３には図示せず）と記された信号群の
内の１つの信号である。ＷＬＯＣは、この事実を強調す
るために、汎用的に示されたものである。ビット・ライ
ン７２，７３に結合されているのは、ビット・ライン負
荷７４であり、この負荷７４は入力としてＥＱＢＩＡＳ
，ＥＱＬＯＣおよびＷＬＯＣを受け取る。制御回路６４
は、信号ＥＱＢＩＡＳおよびＣＰＷを受け取り、信号Ｅ
ＱＬＯＣおよびＷＬＯＣを与える。ＣＰＷは、ビット・
ライン７２，７３上のメモリ・セルの列アドレスに対応
する、信号群ＣＰＷ０〜ＣＰＷ７（これらはメモリ・ブ
ロックに入る）のうちの１つの信号である。ＣＰＷは、
この事実を強調するために、汎用的に示されたものであ
る。他の制御回路は、信号群ＣＰＷ０〜ＣＰＷ７のうち
その他の対応するプリデコード化された列信号を受け取
る。列デコーダ６２は、８つの信号ＣＰＲ０〜ＣＰＲ７
を受け取り、メモリ・アレイ６６中の各ビット・ライン
対に結合し、８つのリード・グローバル・データ・ライ
ン対（図３には図示せず）に結合する。図３では、ＲＧ
ＤＬ０を与える第１リード・グローバル・データ・ライ
ン８０と反転ＲＧＤＬ０を与える第２リード・グローバ
ル・データ・ライン８０とが列デコーダ６２の出力に結
合されてなるリード・グローバル・データ・ライン対、
およびＷＧＤＬ０を与える第１リード・グローバル・デ
ータ・ライン８２と反転ＷＧＤＬ０を与える第２ライト
・グローバル・データ・ライン８３とが列デコーダ６２
の入力に結合されてなるライト・グローバル・データ・
ライン対が示されている。

【００１６】動作中、メモリ・ブロック５０は、プリデ
コードされた信号反転Ａ８とＢＰ１３をアクティブにす
ることにより選択される。反転Ａ８とＢＰ１３とがアク
ティブになると、ローカル・ワード・ライン・ドライバ
６０が信号ＢＳをアクティブにして、選択されたビット
・ライン負荷をアクティブにし、列デコーダ６２によっ
て実行される列デコードをアクティブにする。メモリ・
ブロック５０が選択されると、ローカル・ワード・ライ
ン・ドライバ・ブロック６０は、ＲＳ０〜ＲＳ６３およ
び８つの別のプリデコードされたブロック信号ＢＰ０〜
ＢＰ７に応答して、２５６ワード・ラインのうち１つを
与える。リード・サイクルにおいて、メモリ・ブロック
５０が選択され、ローカル・ワード・ライン・ドライバ
・ブロック６０がローカル・ワード・ライン７１をアク
ティブにすると、メモリ・セル７７０はそこに記憶され
たデータ・ビットをビット・ライン７２，７３に差動的
に結合する。ビット・ライン負荷７４は、ビット・ライ
ン７２，７３に対してアクティブ・プルアップを行う。 バイナリ１がメモリ・セル７０に記憶されると、正の差
電圧がＢＬと反転ＢＬとの間に生じる。バイナリ０がメ
モリ・セル７０に記憶されると、負の差電圧がＢＬと反
転ＢＬとの間に生じる。いずれの場合でも、メモリ・セ
ル７０のトランジスタは、ビット・ライン負荷７４によ
って与えられる電圧を減圧させるのに十分なゲート・サ
イズを有しており、そのため差電圧は列デコーダ６２に
よって認識できるようになる。つぎに、列デコーダ６２
は、各リード・グローバル・データ・ライン対に対して
１対のビット・ラインをデコードする。各選択されたビ
ット・ライン対は、対応するリード・グローバル・デー
タ・ライン対に結合され、対応する選択されたメモリ・
セルに記憶された情報は検出され、対応するリード・グ
ローバル・データ・ライン上に差電流として与えられる
。

【００１７】ライト・サイクルにおいて、データは８つ
のライト・グローバル・データ・ライン対から対応する
選択されたメモリ・セルに差動的に与えられる。デコー
ドはリード・サイクルの場合と同様にして行われるが、
データはライト・サイクル中に、信号ＷＧＤＬ０と反転
ＷＧＤＬ０とを与えるライト・グローバル・データ・ラ
イン８２，８３から列デコーダ６２によって受け取られ
る。リード・サイクルとライト・サイクルとの間の主要
な相違点は、リード・サイクル中には小さな差電圧がビ
ット・ライン対上に生じるが、ライト・サイクル中には
、列デコーダ６２により大きな差電圧がビット・ライン
対上に生じることである。ライト・サイクル中にビット
・ライン対上に生じる電圧は、対応すメモリ・セルに記
憶されたビットを上書きするのに十分な大きさでなけれ
ばならないが、ビット・ライン負荷は、ライト・サイク
ル後に、ビット・ライン上の電圧を十分にプリチャージ
して等化することにより次のリードサイクルに支障をき
たさないようにしなければならない。

【００１８】図４は、メモリ３０で使用するビット・ラ
イン負荷７４、およびビット・ライン負荷７４をバイア
スするＮＰＮトランジスタ１０１，１０２および抵抗器
１０５の概略図を示す。ビット・ライン負荷７４は、Ｎ
ＰＮトランジスタ１０３，１０４；抵抗器１０５；およ
びＰチャンネル・トランジスタ１０６，１０７，１０８
によって構成される。トランジスタ１０１は、ＶＤＤに
接続されたコレクタ，信号ＥＱＢＩＡＳを受け取るベー
スおよびノード１１０に接続されたエミッタを有する。 トランジスタ１０２は、ＶＤＤ接続されたコレクタ，信
号ＢＱＢＩＡＳを受け取るベースおよびノード１１１に
接続されたエミッタを有する。トランジスタ１０３は、
ノード１１０に接続されたコレクタ，信号ＥＱＬＯＣを
受け取るベースおよびビット・ライン７２に接続された
エミッタを有する。トランジスタ１０４は、ノード１１
０に接続されたコレクタ，信号ＥＱＬＯＣを受け取るベ
ースおよびビット・ライン７３に接続されたエミッタを
有する。抵抗器１０５は、ＶＤＤに接続された第１端子
およびノード１１０に接続された第２端子を有する。ト
ランジスタ１０６は、ノード１１１に接続されたソース
，ＶＳＳに接続されたゲートおよびビット・ライン７２
に接続されたドレインを有する。トランジスタ１０７は
、ノード１１１に接続されたソース，ＶＳＳに接続され
たゲートおよびビット・ライン７３に接続されたドレイ
ンを有する。トランジスタ１０８は、ビット・ライン７
２に接続された第１電流電極，信号ＷＬＯＣを受け取る
ゲートおよびビット・ライン７３に接続された第２電流
電極を有する。トランジスタ１０８のどの電流電極がソ
ースとして機能するか、またどの電流電極がドレインと
して機能するかは、ビット・ライン７２，７３のそれぞ
れの電圧によって決まる。

【００１９】基本動作において、ビット・ライン負荷７
４は２つの機能を果たす。まず第１に、ビット・ライン
負荷７４はビット・ライン７２，７３の両方に対してア
クティブ・プルアップを行い、リード・サイクル中に電
圧ＢＬ，反転ＢＬが正しく発生するようにする。リード
・サイクル中に、トランジスタ１０３，１０４は、差電
流に応答して、ビット・ライン７２，７３に電圧を与え
る。さらに、トランジスタ１０６，１０７（これら２つ
のトランジスタは常に導通状態である）は、ビット・ラ
イン７２，７３を若干プルアップする。トランジスタ１
０８も、リード・サイクル中に導通状態となり、差電圧
を低レベルに制限する。ただし、ここでいう低レベルと
は、検出できるレベルのことである。第２の機能として
は、ビット・ライン負荷７４は、書き込み回復期間中に
、ビット・ライン７２，７３の電圧を等化し、プリチャ
ージする。書き込み回復は、ライト・サイクルからリー
ド・サイクルに遷移する際に生じる。プリチャージは、
所定の電圧をビット・ライン７２，７３に与えるトラン
ジスタ１０３，１０４によって行われ、等化はビット・
ライン７２，７３を互いに結合させるトランジスタ１０
８によって行われる。トランジスタ１０３，１０４，１
０８の動作により、ビット・ライン７２，７３の電圧は
、書き込み回復期間終了時点で実質的に等しくなる。ビ
ット・ライン負荷７４は図１のビット・ライン負荷２０
を改善したものである。これは、バイポーラ・トランジ
スタ１０３，１０４にかかる最悪ケースの逆バイアスが
所定の電圧に制限され、この所定の電圧により、最悪の
状態でもトランジスタは許容できる平均寿命が得られる
ためである。

【００２０】具体的には、トランジスタ１０１は、信号
ＥＱＢＩＡＳの電圧以下のベース・エミッタ間ダイオー
ド電圧降下（ＶＢＥ）の電圧、すなわち（ＥＱＢＩＡＳ
−ＶＢＥ）をノード１１０に与える。同様に、トランジ
スタ１０２は（ＥＱＢＩＡＳ−ＶＢＥ）に等しい電圧を
ノード１１１に与える。ここで、ベース・エミッタ間ダ
イオード電圧降下ＶＢＥは、全てのトランジスタに対し
て等しいものと仮定することに注目されたい。現実には
、バイポーラ・トランジスタのエミッタ・サイズより、
トランジスタのＶＢＥが部分的に決まる。しかし、さま
ざまなトランジスタのＶＢＥのばらつきは、本発明に影
響を与えるものではない。ＥＱＢＩＡＳはＶＤＤよりい
くぶん低めに設定され、ＶＤＤのばらつきとは実質的に
無関係に行われる。ＶＤＤが約５Ｖの場合、ＥＱＢＩＡ
Ｓは約４．２Ｖに設定される。トランジスタ１０１のＶ
ＢＥが０．７Ｖの場合、ノード１１０の電圧は約３．５
Ｖに等しい。

【００２１】書き込み回復期間中、トランジスタ１０３
，１０４はビット・ライン７２，７３の電圧を（ＥＱＬ
ＯＣ−ＶＢＥ）まで増加させる。信号ＥＱＬＯＣは、リ
ード・サイクル中には約ＥＱＢＩＡＳのレベルで与えら
れる。ＥＱＬＯＣは、対応するメモリ・ブロックがライ
ト・サイクル中に選択されると、ＶＳＳ以上の約２ＶＬ
ＬＬＢＥの低論理レベルでで非アクティブになり、それ
以外の場合には、約ＥＱＢＩＡＳの高論理レベル、すな
わち約４．２Ｖでアクティブとなる。トランジスタ１０
３，１０４にかかる最大逆バイアス電圧（ＶＲＢＭＡＸ
　）、ＶＲＢＭＡＸ　Ｘ　　＝　　ＢＬ（ＨＩＧＨ）−
ＥＱＬＯＣ（ＬＯＷ）　　（２）すなわち約３．５　　
−　　１．４　　＝　　２．１Ｖがライト・サイクル中
に生じる。ＶＢＥが０．７Ｖに等しく、かつＶＳＳが０
Ｖに等しい場合、ＶＲＢＭＡＸ　は約２．１Ｖに等しく
なり、これは図１の従来のビット・ライン負荷２０のレ
ベルよりはるかに小さいレベルである。

【００２２】トランジスタ１０１および抵抗器１０５に
よってノード１１０に与えられる電圧は、いくつかのビ
ット・ライン負荷間で分配してもよい。同様に、トラン
ジスタ１０２によりノード１１１に与えられる電圧もい
くつかのビット・ライン負荷間で分配してもよい。した
がって、ビット・ライン負荷７４は、ビット・ライン負
荷回路を等価的に表したものであり、各ビット・ライン
負荷に固有の全ての構成要素を表すものではない。好適
な実施例では、ノード１１０は６４のビット・ライン負
荷によって共有されている。ノード１１０の電圧は、ブ
ロック５０内の８つの同一の回路によって与えられ、こ
れらの回路それぞれはトランジスタ１０１および抵抗器
１０５に相当する構成要素を有する。ノード１１１の電
圧は図２の１６個全てのメモリ・ブロック４０〜５５の
間で共有されており、各メモリ・ブロックが同一の回路
を成し、この回路はノード１１１に接続されたエミッタ
を有するトランジスタ１０２に相当するトランジスタか
ら成っている。

【００２３】トランジスタ１０１と抵抗器１０５とを組
み合わせてノード１１０に電圧を与えることは、セルフ
・ブースト（ｓｅｌｆ−ｂｏｏｓｔｉｎｇ）　を防ぐと
いう好ましい効果が得られる。セルフ・ブーストは、バ
イポーラ・トランジスタのベース電圧が急速に上昇する
とき生じ、この場合、エミッタが容量の高い負荷に結合
されることになる。ベース・エミッタＰＮ接合は、関連
接合容量を有する。ベース電圧が急速に上昇すると、大
きなベース・エミッタ間電圧が生じる（これは、容量の
高い負荷が急速な昇圧に抵抗するためである）。ＰＮ接
合の容量は、ＶＢＥが１ダイオード電圧降下を上回ると
、大幅に上昇する。したがって、エミッタ電圧が上昇す
るにつれて、ベース・エミッタ接合容量はベース電圧レ
ベルを上昇させる。セルフ・ブーストは、ベースのチャ
ージを低減することにより阻止することができる。ベー
スのチャージを低減する１つの方法として、ベース・コ
レクタ間ダイオードを順方向バイアスすることにより、
トランジスタを飽和状態にする方法がある。トランジス
タ１０１および抵抗器１０５は、大きなコレクタ電流が
（書き込み回復中に）流れる際に、トランジスタ１０３
，１０４のコレクタ電圧を減圧することにより、トラン
ジスタ１０３，１０４のベースに対するセルフ・ブース
トの影響を低減させる。抵抗器１０５は、実質的に電流
が流れない（これはＥＱＬＯＣが低論理のときに生じる
）場合に、ノード１１０の電圧をＶＤＤにする。実際に
は、小さな逆飽和電流が流れるが、抵抗器１０５のサイ
ズを正しく設定しておけば、この電流は無視できる。Ｅ
ＱＬＯＣが高論理に変化すると、トランジスタ１０３ま
たはトランジスタ１０４のいずれかがアクティブとなる
。これは、そのベース・エミッタ接合が低電圧でビット
・ラインに順方向バイアスされ、かつそのベース・コレ
クタ接合が逆方向バイアスされるからである。ノード１
１０に流れるコレクタ電流が与えられる。適切な電流で
あれば、ノード１１０の電圧は、抵抗器１０５のＩＲ降
下により降下し始める。しかし、トランジスタ１０１は
、ノード１１０の電圧が（ＥＱＢＩＡＳ−ＶＢＥ）以下
に低下するすることを防ぐ。トランジスタ１０３または
トランジスタ１０４のベース電圧が（ＥＱＢＩＡＳ−Ｖ
ＢＥ）以上の１ダイオード電圧降下分だけ上昇すると、
過剰ベース・チャージがベース・コレクタ間ダイオード
を介してディスチャージし、セルフ・ブーストは停止す
る。トランジスタ１０３のコレクタ電流が低下するにつ
れて、抵抗１０５はトランジスタ１０３のコレクタ電圧
を上昇させ、トランジスタ１０３を非飽和状態にする。

【００２４】図３に戻って、図４のトランジスタ１０３
，１０４のベース・エミッタ接合に対する逆バイアス源
は２つあることがわかる。１つは、上述のように、逆バ
イアスはライト・サイクル中に生じることがある。ビッ
ト・ライン７２，７３の電圧は、プリチャージが完了す
ると（ＥＱＬＯＣ−ＶＢＥ）になる。ライト・サイクル
中に、ＥＱＬＯＣは低論理電圧として与えられる。その
ため、ＥＱＬＯＣの高論理電圧と低論理電圧との間の差
は、所定の電圧まで限定して、最悪の状態においても許
容できるトランジスタの寿命を確保しなければならない
。第２に、ライト・サイクル中に、図２のデータ入力バ
ッファ３９が、記憶すべきデータ・ビットをライト・グ
ローバル・データ・ライン対上に差動的に与えることで
ある。列デコーダ６２は、プリデコードされた信号ＷＬ
ＯＣ０〜ＷＬＯＣ７を用いてライト・グローバル・デー
タ・ライン対を選択されたビット・ライン対に結合させ
る。最悪の場合のベース・エミッタ間逆バイアスがＥＱ
ＬＯＣによって設定される所定の電圧以下になるように
するため、図２のデータ入力バッファ３９は、ライト・
グローバル・データ・ラインの高論理電圧、例えばＷＧ
ＤＬ０または反転ＷＧＤＬ０を（ＥＱＬＯＣ−ＶＢＥ）
に限定する。ここで、列デコーダ６２は、ライト・グロ
ーバル・データ・ラインをビット・ライン対に結合する
場合、この電圧を若干減圧することに注意されたい。

【００２５】制御信号ＥＱＬＯＣ，ＷＬＯＣおよびその
他の関連信号の典型的な波形を図５に示す。図示の信号
は、ＷＬＯＣ，ＥＱＢＩＡＳ，ＢＬ，反転ＢＬおよびＥ
ＱＬＯＣである。図５は、各信号の電圧の経時変化を示
す。横軸の「ｔ１」と記された点は、ライト・サイクル
とリード・サイクルとの間の近似的な時間的分岐点を示
す。ｔ１以前では、ライト・サイクルが進行中であり、
ｔ１と「ｔ２」と記された時点との間は書き込み回復期
間である。ＥＱＢＩＡＳは約４．２Ｖで一定である。ラ
イト・サイクル中に、ＢＬと反転ＢＬとの間に電圧が生
じる。上述のように、ＢＬ，反転ＢＬの電圧は、図２の
データ入力バッファ３９によりライト・グローバル・デ
ータ・ラインに与えられ、これらのライト・グローバル
・データ・ラインは図３の列デコーダ６２に結合され、
ビット・ライン対を結合する。図示の例では、バイナリ
１がＢＬと反転ＢＬとの間の正の差電圧として与えられ
ている。ＢＬは約３．５Ｖであり、反転ＢＬは、ＶＳＳ
以上の約１ＶＢＥ、すなわち約０．７Ｖである。したが
って、約２．８Ｖの差電圧があり、この電圧は、選択さ
れたメモリ・セルがライトサイクル中に上書きされる場
合に高速データ転送を確保するのに十分である。ＥＱＬ
ＯＣのレベルは、（ＶＳＳ　　＋　　２ＶＢＥ）、すな
わち約１．４Ｖである。書き込み回復期間が始まると、
ＥＱＬＯＣはｔ１で上昇し始める。ＥＱＬＯＣが上昇す
るにつれて、反転ＢＬも上昇する。同時に、ＷＬＯＣは
非アクティブになり、そのため図４のトランジスタ１０
８は導通状態になり、ビット・ライン７２，７３を互い
に結合させる。反転ＢＬの電圧は、「ｔ２」と記された
時点においてこの電圧がＢＬの電圧とほぼ等しくなるま
で上昇する。「ＶＲＢ１０３　」と記された最大逆バイ
アスは、この場合、トランジスタ１０３において生じる
。図示の実施例では、ＶＲＢ１０３　は、３．５　　−
　　１．４　　＝　　２．１Ｖである。従って、ＶＲＢ
１０３　は、図１の従来のビット・ライン負荷２０に伴
うＶＲＢＭＡＸ　　　＝　　４．３Ｖよりもはるかに小
さい。ＥＱＬＯＣに対して選ばれた高論理電圧および低
論理電圧，トランジスタ１０６、１０７（図４に図示）
のソース電圧およびデータ入力バッファ３９（図２に図
示）によって与えられる電圧（この電圧は最終的に対応
するビット・ラインに結合される）により、約２．１Ｖ
の最悪ケースの逆バイアスが確保され、最悪の状態にお
いても少なくとも１０年間の平均トランジスタ寿命が保
証される。また、ＥＱＬＯＣの高論理電圧および低論理
電圧により、ライト・サイクルにおいて高速データ転送
が確保される。最悪状態は、所定のメモリ・セルがＶＤ
Ｄの最大規定電圧および最小規定温度で連続的に書き込
まれる場合に生じる。ここで、より小さい最悪ケースの
逆バイアス電圧を選ぶことによりその他のトランジスタ
寿命も確保できることに注目されたい。

【００２６】図６は、図４のビット・ライン負荷ととも
に使用する制御信号発生回路６４の部分的な概略図であ
る。回路６４は、ＮＡＮＤゲート１２１，Ｎチャンネル
・トランジスタ１３５，１３６，１３７，抵抗器１３８
，Ｐチャンネル・トランジスタ１３９，ＮＰＮトランジ
スタ１４０，１４１，１４２，１４３，Ｎチャンネル・
トランジスタ１４４，Ｐチャンネル・トランジスタ１４
５およびインバータ１４６によって構成される。ＮＡＮ
Ｄゲート１２１は、Ｐチャンネル・トランジスタ１３１
，１３２およびＮチャンネル・トランジスタ１３３，１
３４によって構成される。

【００２７】トランジスタ１３１は、ＥＱＢＩＡＳに接
続されたソース，信号ＢＳを受け取るゲートおよびＮＡ
ＮＤゲート１２１の出力端子となるドレインを有する。 トランジスタ１３２は、ＥＱＢＩＡＳに接続されたソー
ス，「ＣＰＷ」と記された信号を受け取るゲートおよび
トランジスタ１３１のドレインに接続されたドレインを
有する。トランジスタ１３３は、トランジスタ１３１の
ドレインに接続されたドレイン，信号ＢＳを受け取るゲ
ートおよびソースを有する。トランジスタ１３２は、ト
ランジスタ１３３のソースに接続されたドレイン，信号
ＣＰＷを受け取るゲートおよびＶＳＳに接続されたソー
スを有する。トランジスタ１３５は、ドレイン，信号Ｂ
Ｓを受け取るゲートおよびソースを有する。トランジス
タ１３６は、トランジスタ１３５のソースに接続された
ドレイン，信号ＣＰＷを受け取るゲートおよびソースを
有する。トランジスタ１３７は、トランジスタ１３６の
ソースに接続されたドレイン，トランジスタ１３１のド
レインに接続されたゲートおよびＶＳＳに接続されたソ
ースを有する。抵抗器１３８は、ＥＱＢＩＡＳに接続さ
れた第１端子およびＥＱＬＯＣを与える第２端子を有す
る。 トランジスタ１３９は、ＥＱＢＩＡＳに接続されたソー
ス，信号ＷＬＯＣを受け取るゲートおよび抵抗器１３８
の第２端子に接続されたドレインを有する。トランジス
タ１４０は、ＶＤＤに接続されたコレクタ，トランジス
タ１３１のドレインに接続されたベースおよび抵抗器１
３８の第２端子とトランジスタ１３９のドレインとに接
続されたエミッタを有する。トランジスタ１４１は、ト
ランジスタ１４０のエミッタに接続されたコレクタ，抵
抗器１３８の第２端子とトランジスタ１３９のドレイン
とに接続されたベースおよびトランジスタ１３５のドレ
インに接続されたエミッタを有する。トランジスタ１４
２は、トランジスタ１４１のエミッタに接続されたコレ
クタ，トランジスタ１３７のドレインに接続されたベー
スおよびＶＳＳに接続されたエミッタを有する。トラン
ジスタ１４３は、ＶＤＤに接続されたコレクタ，トラン
ジスタ１３１のドレインに接続されたベースおよびエミ
ッタを有する。トランジスタ１４４は、トランジスタ１
４１のエミッタに接続された第１電流電極，ＶＤＤに接
続されたゲートおよびトランジスタ１４３のエミッタに
接続された第２電流電極を有する。トランジスタ１４５
は、ＶＤＤに接続されたソース，信号ＷＬＯＣを受け取
るゲートおよびトランジスタ１４３のエミッタに接続さ
れたドレインを有する。インバータ１４６は、トランジ
スタ１４３のエミッタに接続された入力端子および信号
ＷＬＯＣを与える出力端子を有する。

【００２８】回路６４は、まず入力信号間で確立される
論理関係により、さらに図６に示す構成要素の機能のし
かたにより理解することができる。ＢＳは、対応するビ
ット・ライン対が配置されるブロックがアクティブにな
ると高論理になる信号である。ＣＰＷは、対応するビッ
ト・ライン対に対する書き込みが生じると高論理になる
信号であり、信号群ＣＰＷ０〜ＣＰＷ７のうち１つに相
当する。トランジスタ１４０のエミッタで与えられるＥ
ＱＬＯＣは、信号ＢＳとＣＰＷとの間の論理ＮＡＮＤで
ある。一方、ＷＬＯＣはＣＰＷとＢＳとの間の論理ＮＡ
ＮＤの反転として、すなわちＢＳとＣＰＷとの論理ＡＮ
Ｄとして与えられる。ＷＬＯＣはＣＭＯＳレベルで与え
られ、その高論理は約ＶＤＤであり低論理は約ＶＳＳで
あるが、ＥＱＬＯＣは高論理は約ＥＱＢＩＡＳで、低論
理は約ＶＳＳ＋２ＶＢＥで与えられる。上述のように、
ＥＱＬＯＣの低論理電圧を制限することにより、図４の
トランジスタ１０３，１０４の平均寿命が向上する。

【００２９】ＮＡＮＤゲート１２１の出力端子は、トラ
ンジスタ１３１のドレインによって与えられる。ＮＡＮ
Ｄゲート１２１の出力端子が高論理の場合、トランジス
タ１４０のベース・エミッタ接合は順方向にバイアスさ
れて、ＥＱＬＯＣを高論理にする。ＮＡＮＤゲート１２
１の出力が高論理の場合、トランジスタ１３１またはト
ランジスタ１３１のいずれか、またはその両方が導通状
態となる。トランジスタ１３１，１３２はともに、約４
．２Ｖの電圧ＥＱＢＩＡＳに接続されたＰチャンネル・
トランジスタであるので、ゲートの低論理電圧によりト
ランジスタは導通状態となる。各トランジスタのドレイ
ン・ソース間電圧ＶＤＳは約０Ｖであり、ＮＡＮＤゲー
ト１２１の出力端子電圧はほぼＥＱＢＩＡＳである。し
たがって、ＥＱＬＯＣの高論理電圧は、ほぼＥＱＢＩＡ
Ｓである。一方、（ＥＱＢＩＡＳ−ＶＢＥ）がインバー
タ１４６の入力端子に表れ、トランジスタ１４５により
ＶＤＤにラッチされる。この電圧は、インバータ１４６
により高論理として認識され、インバータ１３６の出力
端子は低論理に駆動される。トランジスタ１３９は飽和
状態になり、ＥＱＬＯＣをＥＱＢＩＡＳに上昇させる。 つまり、インバータ１４６とトランジスタ１３９とは、
弱いラッチを形成し、ＥＱＬＯＣが低論理から高論理に
なるとＥＱＬＯＣをＥＱＢＩＡＳに上昇させる。トラン
ジスタ１３７は、ＮＡＮＤゲート１２１の出力により導
通状態になり、トランジスタ１４２のベースをＶＳＳに
結合させ、トランジスタ１４２のベース・エミッタ接合
が順方向バイアスされるのを防ぎ、したがって電流がト
ランジスタ１４１または１４２に流れ込むのを防ぐ。

【００３０】ＢＳおよびＣＰＷが高論理になることによ
りＮＡＮＤゲート１２１の出力端子が低論理になると、
ＥＱＬＯＣは約（ＶＳＳ＋２ＶＢＥ）となる。トランジ
スタ１４０のベース・エミッタ接合は、逆方向バイアス
され、トランジスタ１３９は非導通状態になる。トラン
ジスタ１３５，１３６はともに導通状態になり、トラン
ジスタ１４２のコレクタをトランジスタ１４２のベース
に結合させる。トランジスタ１３７は非導通状態になる
。 したがって、ＥＱＬＯＣは２つのダイオード接続された
トランジスタ１４１，１４２を介してＶＳＳに接続され
る。抵抗器１３８はバイアス電流を与え、トランジスタ
１４１，１４２のベース・エミッタ間ダイオードを順方
向バイアスに維持する。

【００３１】ＷＬＯＣについては、ＮＡＮＤゲート１２
１の出力が高論理になると、インバータ１４６の入力端
子電圧は高論理となり、インバータ１４６の出力端子は
低論理となる。そして、トランジスタ１４５は導通状態
となり、インバータ１４６の入力端子電圧が低論理から
高論理になると、弱いラッチとなる。ＮＡＮＤゲート１
２１の出力が低論理になると、トランジスタ１４３は非
導通状態となる。それから、インバータ１４６の入力端
子に発生した高電圧により、トランジスタ１４４は導通
状態となり、トランジスタ１４２を介してインバータ１
４６の入力端子電圧をＶＳＳにディスチャージする。こ
のディスチャージは、電圧がインバータ１４６のスイッ
チ・ポイント以下になるまで続く。ここで、回路６４は
図５に示す波形を与える１実施例にすぎず、その他の回
路も可能であることに注目されたい。

【００３２】以上より、改善された書き込み回復および
改善された信頼性を有するメモリを説明してきたことが
明らかであろう。図示の実施例では、メモリは複数のメ
モリ・ブロックからなり、各メモリ・ブロックがローカ
ル・ワード・ラインとビット・ライン対との間の交点に
配置される複数のメモリ・セルを有している。各ビット
・ライン対には、ビット・ライン負荷が結合され、この
ビット・ライン負荷は、第１および第２バイポーラ・ト
ランジスタおよび第３，第４，第５ＰチャンネルＭＯＳ
トランジスタによって構成される。第１および第２バイ
ポーラ・トランジスタは、最悪ケースの逆バイアスが所
定の電圧に限定されるようにバイアスされる。最悪ケー
スの逆バイアスを制限することは、第１および第２トラ
ンジスタのベースをバイアスするために用いる等化信号
の高論理電圧を制限して、等化信号の低論理電圧を最小
にし、かつライト・サイクル中にビット・ラインの高論
理電圧を制限することにより実現できる。最悪ケースの
逆バイアスを印加しても最悪状態の下で第１および第２
トランジスタが所定の平均寿命を確保できるように、所
定の電圧が選ばれる。バイポーラ・トランジスタを用い
ることにより、ビット・ライン負荷は高速書き込み回復
が可能となり、最悪ケースの逆バイアスを制限すること
により信頼性が向上する。

【００３３】本発明は好適な実施例に基づき説明してき
たが、本発明は多くの点で変更でき、以上具体的に説明
してきた以外の多くの実施例が可能であることは当業者
には明かである。例えば、本発明は、マイクロプロセッ
サのレジスタ・セットのような別のタイプのメモリ記憶
素子とともに用いることができ、シングル・チップ・メ
モリ用に限定されないものではない。故に、本発明の真
の精神と範中に該当する本発明の全ての変形例は添付の
クレームに含まれるものとする。

【００３４】本発明の１例として、１つの実施例におい
て、メモリ（３０）のライト・サイクル中にビット・ラ
イン（７２）または相補ビット・ライン（７３）のいず
れかに与えられる電圧は、等化信号の高論理信号から１
ベース・エミッタ間ダイオード電圧降下を差し引いたレ
ベルを上回らない。

【００３５】また、本発明の別の例では、ビット・ライ
ン負荷（７４）は、ビット・ライン（７２）に結合され
た第１電流電極，第２等化信号を受け取る制御電極およ
び相補ビット・ライン（７３）に結合された第２電流電
極を有する第５トランジスタによりさらに構成される。

【００３６】本発明の別の例では、第２基準電圧が等化
信号の高論理電圧から第１トランジスタ（１０３）また
は第２トランジスタ（１０４）のいずれかの１ベース・
エミッタ間ダイオード電圧降下を差し引いたレベル以下
である。

【００３７】本発明のさらに別の例では、第３トランジ
スタ（１０６）および第４トランジスタ（１０７）はＰ
チャンネルＭＯＳトランジスタである。

【００３８】さらに、本発明の別の例では、第２基準電
圧が、正の電源電圧端子に結合されたコレクタ，第２バ
イアス信号を受け取るベースおよび第２基準電圧を与え
るエミッタを有する第７トランジスタ（１０２）によっ
て与えられる。

【００３９】また、さらに本発明の別の例では、第１バ
イアス信号が等化信号に実質的に等しく、第２バイアス
信号が第１バイアス信号に実質的に等しい。

【図面の簡単な説明】

【図１】従来技術にしたがったビット・ライン負荷およ
び制御回路の部分的な概略図である。

【図２】本発明を取り入れたメモリのブロック図である
。

【図３】図２のメモリのメモリ・ブロックの一部のブロ
ック図である。

【図４】図３のメモリ・ブロックに示すビット・ライン
負荷および共通の電圧駆動回路の概略図である。

【図５】図４に関係のある信号のタイミング・チャート
である。

【図６】図４のビット・ライン負荷とともに用いる図３
のビット・ライン負荷制御回路の部分的な概略図である
。

【符号の説明】

３０　　メモリ ３１　　ブロック・プリデコーダ ３２　　行デコーダ ３３　　入出力部 ３５　　リード／ライト論理ブロック ３６　　列プリデコーダ ３７　　グローバル・データ・ライン負荷部３８　　デ
ータ出力バッファ ３９　　データ入力バッファ ４０〜５５　　メモリ・ブロック ６０　　ローカル・ワード・・ライン・ドライバ６２　
　列デコーダ ６４　　制御信号発生回路 ６６　　メモリ・アレイ ７０　　メモリ・セル ７１　　ローカル・ワード・ライン ７２，７３　　ビット・ライン ７４　　ビット・ライン負荷 ８０，８１　　リード・グローバル・データ・ライン８
２，８３　　ライト・グローバル・データ・ライン１０
１，１０２　　ＮＰＮトランジスタ１０５　　抵抗器 １０６，１０７，１０８　　Ｐチャンネル・トランジス
タ１２１　　ＮＡＮＤゲート １３１，１３２　　Ｐチャンネル・トランジスタ１３３
，１３４　　Ｎチャンネル・トランジスタ１３５，１３
６，１３７　　Ｎチャンネル・トランジスタ１３８　　
抵抗器 １３９　　Ｐチャンネル・トランジスタ１４０，１４１
，１４２，１４３　　ＮＰＮトランジスタ１４４　　Ｎ
チャンネル・トランジスタ１４５　　Ｐチャンネル・ト
ランジスタ１４６　　インバータ

Claims (4)

【特許請求の範囲】
1. 【請求項１】リード・サイクルおよびライト・サイクル
   を実行するメモリ（３０）のブロック（５０）内の差動
   ビット・ライン対（７２，７３）に結合された、改善さ
   れた信頼性を有するメモリ（３０）用のＢＩＣＭＯＳビ
   ット・ライン負荷（７４）であって：ライト・サイクル
   中にメモリ・ブロック（５０）が選択されると低論理電
   圧で等化信号を与え、それ以外の場合には高論理電圧で
   前記等化信号を与えるバイアス手段（６４）；第１基準
   電圧を受け取るコレクタ，前記等化信号を受け取るベー
   スおよびビット・ライン（７２）に結合されたエミッタ
   を有する第１トランジスタ（１０３）；前記第１基準電
   圧を受け取るコレクタ，前記等化信号を受け取るベース
   および相補ビット・ライン（７３）に結合されたエミッ
   タを有する第２トランジスタ（１０４）；第２基準電圧
   を受け取る第１電流電極，負の電源電圧端子に結合され
   た制御電極および前記ビット・ライン（７２）に結合さ
   れた第２電流電極を有する第３トランジスタ（１０６）
   ；および前記第２基準電圧を受け取る第１電流電極，前
   記負の電源電圧端子に結合された制御電極および前記相
   補ビット・ライン（７３）に結合された第２電流電極を
   有する第４トランジスタ（１０７）；によって構成され
   、前記等化信号の前記高論理電圧と前記等化信号の前記
   低論理電圧との間の差が所定の電圧に制限され、この所
   定の電圧により最悪の状態においても所定の平均トラン
   ジスタ寿命が確保されることを特徴とするＢＩＣＭＯＳ
   ビット・ライン負荷（７４）。
2. 【請求項２】リード・サイクルおよびライト・サイクル
   を実行するメモリ（３０）のブロック内の差動ビット・
   ライン対（７２，７３）に結合されるビット・ライン負
   荷（７４）であって；ライト・サイクル中にメモリ・ブ
   ロック（５０）が選択されると低論理電圧で等化信号を
   与え、それ以外の場合には高論理で前記等化信号を与え
   るバイアス手段（６４）；第１基準電圧を受け取るコレ
   クタ，前記等化信号を受け取るベースおよびビット・ラ
   イン（７２）に結合されたエミッタを有する第１トラン
   ジスタ（１０３）；前記第１基準電圧を受け取るコレク
   タ，前記等化信号を受け取るベースおよび相補ビット・
   ライン（７３）に結合されたエミッタを有する第２トラ
   ンジスタ（１０４）；第２基準電圧を受け取る第１電流
   電極，負の電源電圧端子に結合された制御電極および前
   記ビット・ライン（７２）に結合された第２電流電極を
   有する第３トランジスタ（１０６）；および前記第２基
   準電圧を受け取る第１電流電極，前記負の電源電圧端子
   に結合された制御電極および前記相補ビット・ライン（
   ７３）に結合された第２電流電極を有する第４トランジ
   スタ（１０７）；正の電源電圧端子に結合されたコレク
   タ，第１バイアス信号を受け取るベースおよび前記第１
   基準電圧を与えるエミッタを有する第５トランジスタ（
   １０１）；および前記正の電源電圧端子に結合された第
   １端子および前記第５トランジスタ（１０１）の前記エ
   ミッタに結合された第２端子を有する抵抗器（１０５）
   ；によって構成され、前記等化信号の前記高論理電圧か
   ら前記第１トランジスタまたは前記第２トランジスタの
   いずれかの１ベース・エミッタ間ダイオード電圧降下を
   差し引いた電圧と、前記等化信号の前記低論理電圧との
   間の差が所定の電圧に制限され、この所定の電圧により
   最悪の状態においても所定の平均トランジスタ寿命が確
   保されることを特徴とするＢＩＣＭＯＳビット・ライン
   負荷（７４）。
3. 【請求項３】メモリ（３０）のブロック内の差動ビット
   ・ライン対（７２，７３）に結合されるビット・ライン
   負荷（７４）であって：電源電圧端子に結合されたコレ
   クタ，バイアス信号を受け取るベースおよび第１基準電
   圧を与えるエミッタを有する第１トランジスタ（１０１
   ）；前記電源電圧端子に結合された第１端子および前記
   第１トランジスタ（１０１）の前記エミッタに結合され
   た第２端子を有する抵抗器（１０５）；前記第１基準電
   圧を受け取るコレクタ，等化信号を受け取るベースおよ
   びビット・ライン（７２）に結合されたエミッタを有す
   る第２トランジスタ（１０３）；および前記第１基準電
   圧を受け取るコレクタ，前記等化信号を受け取るベース
   および相補ビット・ライン（７３）に結合されたエミッ
   タを有する第３トランジスタ（１０４）；によって構成
   されることを特徴とするビット・ライン負荷（７４）。
4. 【請求項４】メモリ（３０）のブロック（５０）内の差
   動ビット・ライン対（７２，７３）に結合されるビット
   ・ライン負荷（７４）であって：第１基準電圧端子に結
   合されたコレクタ，等化信号を受け取るベースおよびビ
   ット・ライン（７２）に結合されたエミッタを有する第
   １トランジスタ（１０３）；前記第１基準電圧端子に結
   合されたコレクタ，前記等化信号を受け取るベースおよ
   び相補ビット・ライン（７３）に結合されたエミッタを
   有する第２トランジスタ（１０４）；第２基準電圧端子
   に結合されたコレクタ，バイアス信号を受け取るベース
   およびエミッタを有する第３トランジスタ（１０２）；
   前記第３トランジスタ（１０２）の前記エミッタに結合
   された第１電流電極，第３基準電圧端子に結合された制
   御電極および前記ビット・ライン（７２）に結合された
   第２電流電極を有する第４トランジスタ（１０６）；お
   よび前記第３トランジスタ（１０２）の前記エミッタに
   結合された第１電流電極，前記第３基準電圧端子に結合
   された制御電極および前記相補ビット・ライン（７３）
   に結合された第２電流電極を有する第５トランジスタ（
   １０７）；によって構成されることを特徴とするビット
   ・ライン負荷（７４）。