CN111540394B - 使用电荷转移装置的感测技术 - Google Patents

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Abstract

本申请案涉及使用电荷转移装置的感测技术。描述用于使用电荷转移装置来感测存储器单元的装置及方法。在一些实例中，所述电荷转移装置可与差分晶体管对中的输入晶体管耦合，所述差分晶体管对可与感测组件耦合。所述差分晶体管对可经配置以在读取操作期间将所述感测组件与所述电荷转移装置隔离。为读取所述存储器单元，可将所述电荷转移装置的栅极充电到第一电压。随后，可通过将所述存储器单元放电到数字线上而将所述数字线偏置到第二电压。可使用所述电荷转移装置在所述数字线与所述输入晶体管的栅极之间转移电荷，使得所述感测组件可基于所述第一电压及所述第二电压而确定存储于所述存储器单元上的逻辑状态。

Description

使用电荷转移装置的感测技术
交叉参考
本专利申请案主张由拉德(Raad)等人2018年12月26日提出申请的标题为“使用电荷转移装置的感测技术(SENSING TECHNIQUES USING CHARGE TRANSFER DEVICE)”的美国专利申请案第16/232,303号的优先权，所述美国专利申请案受让于本受让人且以其全文引用的方式明确并入本文中。
技术领域
技术领域涉及使用电荷转移装置的感测技术。
背景技术
以下内容一般来说涉及操作存储器装置且更具体来说涉及使用电荷转移装置的感测技术。
存储器装置广泛用于存储各种电子装置(例如计算机、无线通信装置、相机、数字显示器等等)中的信息。通过对存储器装置的不同状态进行编程而存储信息。举例来说，二进制装置最通常存储两个状态中的一者，所述两个状态通常由逻辑1或逻辑0表示。在其它装置中，可存储多于两个状态。为存取所存储信息，电子装置的组件可读取或感测存储器装置中的至少一个所存储状态。为存储信息，电子装置的组件可将所述状态写入或编程于存储器装置中。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它。存储器装置可为易失性或非易失性的。易失性存储器装置(例如，DRAM)可随时间丢失其所存储状态，除非其由外部电源周期性地刷新。非易失性存储器(例如，FeRAM)可即使在不存在外部电源的情况下维持其所存储逻辑状态达延长的时间周期。
改进存储器装置一般来说可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、减少电力消耗或减少制造成本，以及其它度量。一些存储器单元可经配置以存储多个状态。还可期望改进存储器装置的感测组件的效率(例如，较少电力消耗、经改进感测准确性)。
发明内容
在一些实例中，一种装置可包含：存储器单元，其与数字线耦合；感测组件，其包括感测节点及参考节点，所述感测组件经配置以在读取操作期间确定存储于所述存储器单元上的逻辑状态；输入晶体管，其与所述感测组件的所述感测节点耦合；第一晶体管，其在第一节点处与所述输入晶体管的栅极耦合且经配置以在所述数字线与所述输入晶体管的所述栅极之间转移电荷；及第二晶体管，其在所述第一节点处与所述输入晶体管的所述栅极耦合且经配置以基于与所述第一晶体管相关联的阈值电压差而将所述第一晶体管的栅极偏置到一定电压。
在一些实例中，一种方法可包含：将第一晶体管以及输入晶体管的栅极预充电到第一预充电电压；至少部分地基于将所述第一晶体管以及所述输入晶体管的所述栅极预充电而将所述第一晶体管的栅极偏置到第一电压；至少部分地基于将所述第一晶体管的所述栅极偏置、至少部分地基于将存储器单元放电到数字线上而将所述数字线偏置到第二电压；至少部分地基于所述数字线的所述第二电压小于所述第一晶体管的所述栅极上的所述第一电压而使用所述第一晶体管在所述数字线与所述输入晶体管的所述栅极之间转移电荷；及至少部分地基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而确定存储于所述存储器单元上的逻辑状态。
在一些实例中，一种设备可包含：存储器单元，其与数字线耦合；感测组件，其包含感测节点及参考节点，所述感测组件经配置以在读取操作期间确定存储于所述存储器单元上的逻辑状态；差分晶体管对，其包含与所述感测组件的所述感测节点耦合的输入晶体管及与所述感测组件的所述参考节点耦合的参考晶体管；及控制器，其与所述存储器单元、所述感测组件及所述差分晶体管对耦合。所述控制器可经配置以：将第一晶体管以及所述差分晶体管对中的所述输入晶体管的栅极预充电到第一预充电电压；至少部分地基于将所述第一晶体管以及所述输入晶体管的所述栅极预充电而将所述第一晶体管的栅极偏置到第一电压；至少部分地基于将所述第一晶体管的所述栅极偏置、至少部分地基于将所述存储器单元放电到所述数字线上而将所述数字线偏置到第二电压；至少部分地基于所述数字线的所述第二电压小于所述第一晶体管的所述栅极上的所述第一电压而使用所述第一晶体管在所述数字线与所述输入晶体管的所述栅极之间转移电荷；及至少部分地基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而确定存储于所述存储器单元上的所述逻辑状态。
附图说明
图1图解说明根据本发明的方面的支持使用电荷转移装置的感测技术的系统的实例。
图2图解说明根据本发明的方面的支持使用电荷转移装置的感测技术的存储器裸片的实例。
图3图解说明根据本发明的方面的支持使用电荷转移装置的感测技术的电路的实例。
图4图解说明根据本发明的方面的支持使用电荷转移装置的感测技术的时序图的实例。
图5图解说明根据本发明的方面的支持使用电荷转移装置的感测技术的装置的示范性框图。
图6及7展示图解说明根据本发明的方面的支持使用电荷转移装置的感测技术的一或若干方法的流程图。
具体实施方式
在一些存储器装置中，存储器单元可经配置以存储多于两个状态(例如，多于一个数字数据位)。准确感测存储器单元可变得困难，这是因为存储器单元缩放以增加封装密度或增加每存储器单元(例如，多电平单元)的位数目。可在读取操作期间使用电荷转移装置来增加存储器单元的感测窗。在读取操作期间，可将电荷转移装置的节点预充电到一定电压，其中所述节点直接与感测组件耦合。
在一些情形中，由于节点处的电压耦合到感测组件，因此预充电操作可无意地激活感测组件。感测组件可被配置有具有相对高阈值电压的晶体管以避免此无意激活，但感测组件的性能可由于(举例来说)晶体管当中的阈值电压失配或较大电力消耗而受损。因此，一般来说将感测组件与节点(其在感测组件与其它组件(例如，电荷转移装置)之间共享)隔离可改进读取操作。
描述用于使用电荷转移装置来感测存储器单元的技术，其中在读取操作期间电荷转移装置可与感测组件耦合(例如，直接或间接)。在一些实例中，所述技术可使用可位于电荷转移装置与感测组件之间的差分晶体管对(以及其它技术)来避免对感测组件的无意激活。感测组件可包含感测节点及参考节点且经配置以在读取操作期间确定存储于存储器单元上的逻辑状态(例如，通过将感测节点与参考节点之间的电压差进行比较)。差分晶体管对可包含与感测组件的感测节点耦合的输入晶体管及与感测组件的参考节点耦合的参考晶体管。在一些情形中，电荷转移装置可与输入晶体管的栅极耦合(而非与感测组件的感测节点耦合)。以此方式，可将感测组件的感测节点与电荷转移装置隔离。因此，当在于读取操作期间转移电荷之前将电荷转移装置的节点及输入晶体管预充电到一定电压时，可较不可能无意地激活感测组件。
将感测组件与电荷转移装置隔离可促进将共同电压提供到感测组件的感测节点及参考节点以增加感测准确性。均衡组件可将感测节点与参考节点耦合以提供共同电压。此外，电荷转移装置的预充电操作可在读取操作的不同持续时间期间使用不同电压(例如，较高电压)以通过利用将感测组件的感测节点与电荷转移装置操作隔离的差分晶体管对而改进感测窗。所述技术还可使用写入组件，所述写入组件经配置以将逻辑状态(例如，逻辑状态0)存储到存储器单元以在读取操作之后恢复存储器单元的逻辑状态或者在写入操作或刷新操作期间写入逻辑状态。写入组件可耦合到感测组件的感测节点且所述感测节点可进一步与输入/输出(I/O)装置耦合。
在一些情形中，在读取操作期间，控制器可将节点预充电到第一预充电电压，其中所述节点与电荷转移装置(例如，第一晶体管)以及输入晶体管(例如，差分晶体管对中的输入晶体管)的栅极耦合。此外，与电荷转移装置的栅极以及节点耦合的补偿装置(例如，第二晶体管)可基于将节点预充电到第一预充电电压而将电荷转移装置的栅极偏置到第一电压。第一电压可基于与电荷转移装置相关联的阈值电压差。
控制器可致使存储器单元放电到数字线上以将数字线偏置到第二电压，所述第二电压可对应于存储于存储器单元上的逻辑状态。在一些情形中，控制器可与将存储器单元放电到数字线上同时地将电荷转移装置的栅极偏置到第一电压。此后，控制器可基于存储于存储器单元上的逻辑状态而使用电荷转移装置来在数字线与输入晶体管的栅极(例如，节点)之间转移电荷。控制器可基于在数字线与输入晶体管的栅极之间转移电荷而使用与输入晶体管耦合的感测组件来确定存储于存储器单元上的逻辑状态。此外，控制器可恢复存储于存储器上的逻辑状态(例如，将原始逻辑状态写入回到存储器单元)。
最初在存储器系统的上下文中描述本发明的特征。根据本发明的方面，在存储器裸片、电路图的上下文中以及支持使用电荷转移装置的感测技术的时序图中描述本发明的特征。由与使用电荷转移装置的感测技术相关的设备图式及流程图进一步图解说明且参考所述设备图式及流程图描述本发明的这些及其它特征。
图1图解说明根据本文中所揭示的方面的利用一或多个存储器装置的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110及将外部存储器控制器105与存储器装置110耦合的多个信道115。系统100可包含一或多个存储器装置，但为了便于描述起见可将一或多个存储器装置描述为单个存储器装置110。
系统100可包含电子装置(例如计算装置、移动计算装置、无线装置或图形处理装置)的方面。系统100可为便携式电子装置的实例。系统100可为计算机、膝上型计算机、桌上型计算机、智能电话、蜂窝电话、可穿戴式装置、因特网连接装置等等的实例。存储器装置110可为经配置以存储系统100的一或多个其它组件的数据的组件。在一些实例中，系统100经配置以用于使用基站或存取点与其它系统或装置进行双向无线通信。在一些实例中，系统100能够进行机器类型通信(MTC)、机器对机器(M2M)通信或装置对装置(D2D)通信。
系统100的至少一些部分可为主机装置的实例。此主机装置可为使用存储器来执行程序的装置的实例，例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、桌上型计算机、智能电话、蜂窝电话、可穿戴式装置、因特网连接装置、一些其它静止或便携式电子装置等等。在一些情形中，主机装置可指实施外部存储器控制器105的功能的硬件、固件、软件或其组合。在一些情形中，外部存储器控制器105可被称为主机或主机装置。
在一些情形中，存储器装置110可为独立装置或组件，其经配置以与系统100的其它组件进行通信且提供可能由系统100使用或参考的物理存储器地址/空间。在一些实例中，存储器装置110可配置以与至少一个或多个不同类型的系统100一起工作。系统100的组件与存储器装置110之间的信令可操作以支持用以调制信号的调制方案、用于传递信号的不同引脚设计、系统100及存储器装置110的不同封装、系统100与存储器装置110之间的时钟信令及同步、时序惯例及/或其它因素。
存储器装置110可经配置以存储系统100的组件的数据。在一些情形中，存储器装置110可充当系统100的从属型装置(例如，通过外部存储器控制器105而响应于并执行由系统100提供的命令)。此类命令可包含用于存取操作的存取命令，例如用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令。存储器装置110可包含两个或多于两个存储器裸片160(例如，存储器芯片)以支持用于数据存储的所要或规定容量。包含两个或多于两个存储器裸片的存储器装置110可被称为多裸片存储器或封装(还被称为多芯片存储器或封装)。
系统100可进一步包含处理器120、基本输入/输出系统(BIOS)组件125、一或多个外围组件130及输入/输出(I/O)控制器135。系统100的组件可使用总线140彼此进行电子通信。
处理器120可经配置以控制系统100的至少部分。处理器120可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或者所述处理器可为这些类型的组件的组合。在此类情形中，处理器120可为中央处理单元(CPU)、图形处理单元(GPU)或单芯片系统(SoC)的实例以及其它实例。
BIOS组件125可为包含操作为固件的BIOS的软件组件，所述固件可初始化及运行系统100的各种硬件组件。BIOS组件125还可管理处理器120与系统100的各种组件(例如，外围组件130、I/O控制器135等)之间的数据流。BIOS组件125可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
外围组件130可为可集成到系统100中或与所述系统集成在一起的任何输入装置或输出装置，或用于此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或者外围卡槽，例如外围组件互连件(PCI)或加速图形端口(AGP)槽。外围组件130可为由所属领域的技术人员理解为外围装置的其它组件。
I/O控制器135可管理处理器120与外围组件130、输入装置145或输出装置150之间的数据通信。I/O控制器135可管理并未集成到系统100中或并未与所述系统集成在一起的外围装置。在一些情形中，I/O控制器135可表示到外部外围组件的物理连接或端口。
输入145可表示将信息、信号或数据提供到系统100或其组件的在系统100外部的装置或信号。此可包含用户接口或者与其它装置或所述其它装置之间的接口。在一些情形中，输入145可为经由一或多个外围组件130与系统100介接或者可由I/O控制器135管理的外围装置。
输出150可表示经配置以从系统100或其组件中的任一者接收输出的在系统100外部的装置或信号。输出150的实例可包含显示器、音频扬声器、印刷装置或印刷电路板上的另一处理器等。在一些情形中，输出150可为经由一或多个外围组件130与系统100介接或者可由I/O控制器135管理的外围装置。
系统100的组件可由经设计以执行其功能的通用或专用电路组成。此可包含经配置以执行本文中所描述的功能的各种电路元件，举例来说，导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。
存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b及/或本地存储器控制器165-N)及存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b及/或存储器阵列170-N)。存储器阵列170可为存储器单元的集合(例如，栅格)，其中每一存储器单元经配置以存储至少一个数字数据位。参考图2较详细地描述存储器阵列170及/或存储器单元的特征。
在一些实例中，存储器装置110或存储器裸片160可与一或多个感测组件耦合或者包含所述一或多个感测组件。举例来说，存储器阵列170中的每一存储器单元可与数字线耦合，所述数字线可进一步与电荷转移装置(例如，第一晶体管)耦合。电荷转移装置的栅极可与补偿装置(例如，第二晶体管)耦合且电容器经配置以补偿与电荷转移装置相关联的阈值电压差。此外，电荷转移装置可与差分晶体管对中的输入晶体管的栅极耦合，所述差分晶体管对与感测组件耦合。电荷转移装置可经配置以基于存储器单元被放电到数字线上而在数字线与输入晶体管的栅极之间转移电荷。差分晶体管对可经配置以将感测组件与电荷转移装置隔离。
存储器装置110可为二维(2D)存储器单元阵列的实例或可为三维(3D)存储器单元阵列的实例。举例来说，2D存储器装置可包含单个存储器裸片160。3D存储器装置可包含两个或多于两个存储器裸片160(例如，存储器裸片160-a、存储器裸片160-b及/或任何数目个存储器裸片160-N)。在3D存储器装置中，多个存储器裸片160-N可堆叠于彼此顶部上。在一些情形中，3D存储器装置中的存储器裸片160-N可被称为层面、层级、层或裸片。3D存储器装置可包含任何数量的经堆叠存储器裸片160-N(例如，高达两个、高达三个、高达四个、高达五个、高达六个、高达七个、高达八个)。与单个2D存储器装置相比，此可增加可定位于衬底上的存储器单元的数目，此又可减少存储器阵列的生产成本或增加存储器阵列的性能或者此两者。
装置存储器控制器155可包含经配置以控制存储器装置110的操作的电路或组件。如此，装置存储器控制器155可包含硬件、固件及软件，所述硬件、固件及软件使得存储器装置110能够执行命令且可经配置以接收、传输或执行与存储器装置110相关的命令、数据或控制信息。装置存储器控制器155可经配置以与外部存储器控制器105、一或多个存储器裸片160或处理器120进行通信。
在一些情形中，存储器装置110可从外部存储器控制器105接收数据及/或命令。举例来说，存储器装置110可接收指示存储器装置110将存储代表系统100的组件(例如，处理器120)的特定数据的写入命令或指示存储器装置110将存储于存储器裸片160中的特定数据提供到系统100的组件(例如，处理器120)的读取命令。在一些情形中，装置存储器控制器155可控制在本文中连同存储器裸片160的本地存储器控制器165一起描述的存储器装置110的操作。包含于装置存储器控制器155及/或本地存储器控制器165中的组件的实例可包含用于解调从外部存储器控制器105接收的信号的接收器、用于调制信号及将所述信号传输到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器等等。
在读取操作期间，本地存储器控制器165(或装置存储器控制器155连同本地存储器控制器165一起)可将电荷转移装置(例如，第一晶体管)以及输入晶体管的栅极预充电到第一预充电电压(例如，1V)。作为将电荷转移装置预充电到第一预充电电压的结果，电荷转移装置的栅极可被偏置到第一电压。在一些情形中，第一电压可表示允许在读取操作期间基于数字线上的电压而以可变方式激活(例如，接通)电荷转移装置的电压。此外，与电荷转移装置的栅极耦合的补偿装置(例如，第二晶体管)可促进将电荷转移装置的栅极偏置到第一电压，其中第一电压可基于与电荷转移装置相关联的阈值电压差。在一些情形中，统计过程变化(例如，栅极氧化物厚度的变化、离子植入条件的波动)可促成阈值电压差。本地存储器控制器165可将存储器单元放电到数字线上以将数字线偏置到第二电压，其中第二电压可对应于存储于存储器单元上的逻辑状态。
在一些情形中，本地存储器控制器165(或装置存储器控制器155连同本地存储器控制器165一起)可与将存储器单元放电到数字线上同时地将电荷转移装置的栅极偏置到第一电压。随后，本地存储器控制器165(或装置存储器控制器155连同本地存储器控制器165一起)可基于存储于存储器单元上的逻辑状态而使用电荷转移装置在数字线与输入晶体管的栅极之间转移电荷。本地存储器控制器165(或装置存储器控制器155连同本地存储器控制器165一起)可基于在数字线与输入晶体管的栅极之间转移电荷而确定存储于存储器单元上的逻辑状态。此外，本地存储器控制器165(或装置存储器控制器155连同本地存储器控制器165一起)可恢复存储于存储器上的逻辑状态(例如，将原始逻辑状态写回到存储器单元)。
本地存储器控制器165(例如，在存储器裸片160本地)可经配置以控制存储器裸片160的操作。而且，本地存储器控制器165可经配置以与装置存储器控制器155进行通信(例如，接收及传输数据及/或命令)。本地存储器控制器165可支持装置存储器控制器155来控制本文中所描述的存储器装置110的操作。在一些情形中，存储器装置110不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器105可执行本文中所描述的各种功能。如此，本地存储器控制器165可经配置以与装置存储器控制器155、与其它本地存储器控制器165或者直接与外部存储器控制器105或处理器120进行通信。
外部存储器控制器105可经配置以使得能够在系统100的组件(例如，处理器120)与存储器装置110之间传递信息、数据及/或命令。外部存储器控制器105可充当系统100的组件与存储器装置110之间的连接件(liaison)，使得系统100的组件可不需要知晓存储器装置的操作的细节。系统100的组件可向外部存储器控制器105呈现外部存储器控制器105满足的请求(例如，读取命令或写入命令)。外部存储器控制器105可转换或翻译在系统100的组件与存储器装置110之间交换的通信。在一些情形中，外部存储器控制器105可包含产生共同(源)系统时钟信号的系统时钟。在一些情形中，外部存储器控制器105可包含产生共同(源)数据时钟信号的共同数据时钟。
在一些情形中，外部存储器控制器105或系统100的其它组件或者本文中所描述的其功能可由处理器120实施。举例来说，外部存储器控制器105可为由处理器120或系统100的其它组件实施的硬件、固件或软件或者其某一组合。尽管将外部存储器控制器105描绘为在存储器装置110外部，但在一些情形中，外部存储器控制器105或本文中所描述的其功能可由存储器装置110实施。举例来说，外部存储器控制器105可为由装置存储器控制器155或者一或多个本地存储器控制器165实施的硬件、固件或软件或者其某一组合。在一些情形中，外部存储器控制器105可跨越处理器120及存储器装置110而分布，使得外部存储器控制器105的部分由处理器120实施且其它部分由装置存储器控制器155或本地存储器控制器165实施。同样，在一些情形中，在本文中归属于装置存储器控制器155或本地存储器控制器165的一或多个功能可在一些情形中由外部存储器控制器105(其与处理器120分离或包含于所述处理器中)执行。
系统100的组件可使用多个信道115来与存储器装置110交换信息。在一些实例中，信道115可实现外部存储器控制器105与存储器装置110之间的通信。每一信道115可包含在与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如，导体)。举例来说，信道115可包含第一端子，所述第一端子包含位于外部存储器控制器105处的一或多个引脚或垫及位于存储器装置110处的一或多个引脚或垫。引脚可为系统100的装置的导电输入或输出点的实例，且引脚可经配置以充当信道的一部分。在一些情形中，端子的引脚或垫可为信道115的信号路径的一部分。
额外信号路径可与信道的端子耦合以用于在系统100的组件内路由信号。举例来说，存储器装置110可包含信号路径(例如，在存储器装置110或其组件内部(例如在存储器裸片160内部)的信号路径)，所述信号路径将信号从信道115的端子路由到存储器装置110的各种组件(例如，装置存储器控制器155、存储器裸片160、本地存储器控制器165、存储器阵列170)。
信道115(以及相关联信号路径及端子)可专用于传递特定类型的信息。在一些情形中，信道115可为聚合信道且因此可包含多个个别信道。举例来说，数据(DQ)信道190可为x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(包含十六个信号路径)等等。
在一些情形中，信道115可包含一或多个命令及地址(CA)信道186。CA信道186可经配置以在外部存储器控制器105与存储器装置110之间传递命令，所述命令包含与命令相关联的控制信息(例如，地址信息)。举例来说，CA信道186可包含具有所要数据的地址的读取命令。在一些情形中，可在上升时钟信号边缘及/或下降时钟信号边缘上将CA信道186对齐。在一些情形中，CA信道186可包含八个或九个信号路径。
在一些情形中，信道115可包含一或多个时钟信号(CK)信道188。CK信道188可经配置以在外部存储器控制器105与存储器装置110之间传递一或多个共同时钟信号。每一时钟信号可经配置以在高状态与低状态之间振荡且协调外部存储器控制器105及存储器装置110的动作。在一些情形中，时钟信号可为差分输出(例如，CK_t信号及CK_c信号)且可相应地配置CK信道188的信号路径。在一些情形中，时钟信号可为单端的。
在一些情形中，时钟信号可为1.5GHz信号。CK信道188可包含任何数目个信号路径。在一些情形中，时钟信号CK(例如，CK_t信号及CK_c信号)可提供针对存储器装置110的命令及寻址操作或存储器装置110的其它系统范围操作的时序参考。因此，时钟信号CK可被不同地称为控制时钟信号CK、命令时钟信号CK或系统时钟信号CK。系统时钟信号CK可由系统时钟产生，所述系统时钟可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等等)。
在一些情形中，信道115可包含一或多个数据(DQ)信道190。数据信道190可经配置以在外部存储器控制器105与存储器装置110之间传递数据及/或控制信息。举例来说，数据信道190可传递将被写入到存储器装置110的信息(例如，双向)或从存储器装置110读取的信息。数据信道190可传递可使用多种不同调制方案(例如，NRZ、PAM4)来调制的信号。
在一些情形中，信道115可包含可专用于其它目的的一或多个其它信道192。这些其它信道192可包含任何数目个信号路径。
在一些情形中，其它信道192可包含一或多个写入时钟信号(WCK)信道。尽管WCK中的‘W’可标称地代表“写入”，但写入时钟信号WCK(例如，WCK_t信号及WCK_c信号)可提供针对一般用于存储器装置110的存取操作的时序参考(例如，用于读取及写入操作两者的时序参考)。因此，写入时钟信号WCK还可被称为数据时钟信号WCK。WCK信道可经配置以在外部存储器控制器105与存储器装置110之间传递共同数据时钟信号。数据时钟信号可经配置以协调外部存储器控制器105及存储器装置110的存取操作(例如，写入操作或读取操作)。在一些情形中，写入时钟信号可为差分输出(例如，WCK_t信号及WCK_c信号)且可相应地配置WCK信道的信号路径。WCK信道可包含任何数目个信号路径。数据时钟信号WCK可由数据时钟产生，所述数据时钟可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等等)。
在一些情形中，其它信道192可包含一或多个错误检测代码(EDC)信道。EDC信道可经配置以传递错误检测信号(例如检查总和)来改进系统可靠性。EDC信道可包含任何数目个信号路径。
信道115可使用多种不同架构来将外部存储器控制器105与存储器装置110耦合。各种架构的实例可包含总线、点对点连接、交叉开关(crossbar)、高密度中介层(例如硅中介层)或形成于有机衬底中的信道或者其某一组合。举例来说，在一些情形中，信号路径可至少部分地包含高密度中介层，例如硅中介层或玻璃中介层。
可使用多种不同调制方案来调制经由信道115而传递的信号。在一些情形中，可使用二进制符号(或二进制电平)调制方案来调制在外部存储器控制器105与存储器装置110之间传递的信号。二进制符号调制方案可为M进制调制方案的实例，其中M等于2。二进制符号调制方案的每一符号可经配置以表示一个数字数据位(例如，符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含但不限于：非归零(NRZ)、单极编码、双极编码、曼彻斯特(Manchester)编码、具有两个符号的脉冲振幅调制(PAM)(例如，PAM2)及/或其它。
在一些情形中，可使用多符号(或多电平)调制方案来调制在外部存储器控制器105与存储器装置110之间传递的信号。多符号调制方案可为M进制调制方案的实例，其中M大于或等于3。多符号调制方案的每一符号可经配置以表示多于一个数字数据位(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含但不限于：PAM4、PAM8等、正交振幅调制(QAM)、正交相移键控(QPSK)及/或其它。多符号信号或PAM4信号可为使用调制方案来调制的信号，所述调制方案包含至少三个电平以编码多于一个信息位。多符号调制方案及符号可替代地被称为非二进制、多位或较高阶调制方案及符号。
图2图解说明根据本发明的各种实例的存储器裸片200的实例。存储器裸片200可为参考图1所描述的存储器裸片160的实例。在一些情形中，存储器裸片200可被称为存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含可编程以存储不同逻辑状态的一或多个存储器单元205。每一存储器单元205可编程以存储两个或多于两个状态。举例来说，存储器单元205可经配置以一次存储一个数字逻辑位(例如，逻辑0及逻辑1)。在一些情形中，单个存储器单元205(例如，多电平存储器单元)可经配置以一次存储多于一个数字逻辑位(例如，逻辑00、逻辑01、逻辑10或逻辑11)。
存储器单元205可将表示可编程状态的电荷存储于电容器中。DRAM架构可包含电容器，所述电容器包含介电材料以存储表示可编程状态的电荷。在一些实例中，存储器单元205可经由数字线215与感测组件245耦合。在一些实例中，数字线可包含电荷转移装置(例如，与所述电荷转移装置耦合)，所述电荷转移装置经配置以在读取操作期间于数字线与输入晶体管的栅极之间转移电荷，所述输入晶体管与感测组件耦合。输入晶体管可为经配置以在读取操作期间将感测组件的感测节点与电荷转移装置隔离的差分晶体管对的一部分。电荷转移装置可经实施以便改进存储器单元205(例如，经配置以存储三个或多于三个逻辑状态的多电平存储器单元)的感测及写入能力。
可通过激活或选择存取线(例如字线210及/或数字线215)而对存储器单元205执行例如读取及写入等操作。在一些情形中，数字线215还可被称为位线。对存取线、字线及数字线或其类似物的提及为可互换的，而不会有损理解或操作。激活或选择字线210或数字线215可包含将电压施加到相应线。
存储器裸片200可包含布置成栅格状图案的存取线(例如，字线210及数字线215)。存储器单元205可定位于字线210与数字线215的相交点处。通过将字线210及数字线215偏置(例如，将电压施加到字线210或数字线215)，可在其相交点处存取单个存储器单元205。
可通过行解码器220及列解码器225而控制存取存储器单元205。举例来说，行解码器220可从本地存储器控制器260接收行地址且基于所接收行地址而激活字线210。列解码器225可从本地存储器控制器260接收列地址且可基于所接收列地址而激活数字线215。举例来说，存储器裸片200可包含标记为WL_1到WL_M的多个字线210，及标记为DL_1到DL_N的多个数字线215，其中M及N取决于存储器阵列的大小。因此，通过激活字线210及数字线215(例如，WL_1及DL_3)，可存取位于其相交点处的存储器单元205。在二维或三维配置中，字线210与数字线215的相交点可被称为存储器单元205的地址。
存储器单元205可包含逻辑存储组件，例如电容器230及切换组件235。电容器230可为介电电容器或铁电电容器的实例。电容器230的第一节点可与切换组件235耦合且电容器230的第二节点可与电压源240耦合。在一些情形中，电压源240可为单元板参考电压，例如Vpl。在一些情形中，电压源240可为与板线驱动器耦合的板线的实例。切换组件235可为晶体管或者选择性地建立或取消建立两个组件之间的电子通信的任何其它类型的开关装置的实例。
可通过激活或撤销激活切换组件235而实现选择或取消选择存储器单元205。电容器230可使用切换组件235来与数字线215进行电子通信。举例来说，当撤销激活切换组件235时，可将电容器230与数字线215隔离，且当激活切换组件235时，可将电容器230与数字线215耦合。在一些情形中，切换组件235为晶体管且可通过将电压施加到晶体管栅极而控制所述切换组件的操作，其中晶体管栅极与晶体管源极之间的电压差可大于或小于晶体管的阈值电压。在一些情形中，切换组件235可为p型晶体管或n型晶体管。字线210可与切换组件235的栅极进行电子通信且可基于施加到字线210的电压而激活/撤销激活切换组件235。
字线210可为与存储器单元205进行电子通信的导电线，所述导电线用于对存储器单元205执行存取操作。在一些架构中，字线210可与存储器单元205的切换组件235的栅极进行电子通信且可经配置以控制存储器单元的切换组件235。在一些架构中，字线210可与存储器单元205的电容器的节点进行电子通信且存储器单元205可不包含切换组件。
数字线215可为将存储器单元205与感测组件245连接的导电线。在一些架构中，存储器单元205可在存取操作的部分期间选择性地与数字线215耦合。举例来说，存储器单元205的字线210及切换组件235可经配置以将存储器单元205的电容器230与数字线215耦合及/或隔离。在一些架构中，存储器单元205可与数字线215进行电子通信(例如，恒定的)。如本文中所描述，数字线215可与电荷转移装置(例如，第一晶体管)耦合，所述电荷转移装置可与差分晶体管对中的输入晶体管的栅极耦合，所述差分晶体管对与感测组件245耦合。
在一些实例中，数字线215可经配置以接收来自存储器单元205(例如，将由所述存储器单元偏置)的电荷。换句话说，存储器单元205可被放电到数字线215上，此可将数字线偏置到第二电压。因此，数字线的第二电压可表示或有关于被存储于存储器单元205中的逻辑状态。举例来说，如果存储器单元205将存储逻辑“0”且被放电到数字线215上，那么可将数字线215偏置到与在存储器单元205将存储逻辑“1”且被放电到数字线215上的情况下不同的电压。在一些实例中，电荷转移装置可基于存储器单元205的不同逻辑状态(因此数字线215的不同电压)而保持激活或被撤销激活(或导电性降低)以促进在数字线215到差分晶体管对中的输入晶体管的栅极之间转移电荷。
感测组件245可经配置以检测存储于存储器单元205的电容器230上的电荷且基于所存储电荷而确定存储器单元205的逻辑状态。在一些情形中，由存储器单元205存储的电荷可为极其小的。如此，感测组件245可包含用以放大由存储器单元205输出的信号的一或多个感测放大器。感测放大器可在读取操作期间检测数字线215的电荷的较小改变且可基于所检测电荷而产生对应于逻辑状态0或逻辑状态1的信号。在读取操作期间，存储器单元205的电容器230可将信号输出到其对应数字线215(例如，将电荷放电到所述数字线)。所述信号可致使数字线215的电压改变。
感测组件245可经配置以将跨越数字线215从存储器单元205接收的信号与参考信号250(例如，参考电压)进行比较。感测组件245可基于所述比较而确定存储器单元205的所存储状态。举例来说，在二进制信令中，如果数字线215具有比参考信号250高的电压，那么感测组件245可确定存储器单元205的所存储状态为逻辑1，且如果数字线215具有比参考信号250低的电压，那么感测组件245可确定存储器单元205的所存储状态为逻辑0。感测组件245可包含用以检测及放大信号差的各种晶体管或放大器。
可通过列解码器225而输出存储器单元205的所检测逻辑状态作为输出255。在一些情形中，感测组件245可为另一组件(例如，列解码器225、行解码器220)的一部分。在一些情形中，感测组件245可与行解码器220或列解码器225进行电子通信。在一些实例中，感测组件245的感测节点可通过差分晶体管对而与电荷转移装置间接耦合。
如此，存储器单元205可被放电到数字线215上且电荷转移装置可将电荷从数字线215转移到差分晶体管对中的输入晶体管的栅极。转移到输入晶体管的栅极的电荷可激活(或不激活)耦合到感测组件245的感测节点的输入晶体管。随后，可基于是否激活输入晶体管(例如，基于转移到输入晶体管的栅极的电荷)而在感测组件245的感测节点处建立信号，使得感测组件245可基于在感测节点处建立的信号而确定存储于存储器单元205上的逻辑状态。
在读取操作期间，差分晶体管对可在与电荷转移装置相关联的各种操作步骤期间将感测组件245的感测节点与电荷转移装置隔离(例如，将电荷转移装置预充电到预充电电压)。隔离感测组件245的感测节点可促进使用具有相对低阈值电压的晶体管(例如，低VT晶体管)—例如，感测组件245可构建有低VT晶体管—此又可在读取操作期间针对感测组件245提供晶体管当中的经改进阈值电压且减少电力消耗。
本地存储器控制器260可通过各种组件(例如，行解码器220、列解码器225及感测组件245)而控制存储器单元205的操作。本地存储器控制器260可为参考图1所描述的本地存储器控制器165的实例。在一些情形中，行解码器220、列解码器225及感测组件245中的一或多者可与本地存储器控制器260共置一处。本地存储器控制器260可经配置以从外部存储器控制器105(或参考图1所描述的装置存储器控制器155)接收命令及/或数据、将所述命令及/或数据翻译成可由存储器裸片200使用的信息、对存储器裸片200执行一或多个操作，及响应于执行一或多个操作而将来自存储器裸片200的数据传递到外部存储器控制器105(或装置存储器控制器155)。
本地存储器控制器260可产生行地址信号及列地址信号以激活目标字线210及目标数字线215。本地存储器控制器260还可产生并控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文中所论述的所施加电压或电流的振幅、形状或持续时间可被调整或变化且可针对在操作存储器裸片200时所论述的各种操作而为不同的。
在一些情形中，本地存储器控制器260可经配置以对存储器裸片200的一或多个存储器单元205执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存储器单元205可经编程以存储所要逻辑状态。在一些情形中，可在单个写入操作期间对多个存储器单元205进行编程。本地存储器控制器260可识别将对其执行写入操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205进行电子通信的目标字线210及目标数字线215(例如，目标存储器单元205的地址)。本地存储器控制器260可激活目标字线210及目标数字线215(例如，将电压施加到字线210或数字线215)，以存取目标存储器单元205。本地存储器控制器260可在写入操作期间将特定信号(例如，电压)施加到数字线215以将特定状态(例如，电荷)存储于存储器单元205的电容器230中，所述特定状态(例如，电荷)可指示所要逻辑状态。
在一些情形中，本地存储器控制器260可经配置以对存储器裸片200的一或多个存储器单元205执行读取操作(例如，感测操作)。在读取操作期间，可确定存储于存储器裸片200的存储器单元205中的逻辑状态。在一些情形中，可在单个读取操作期间感测多个存储器单元205。本地存储器控制器260可识别将对其执行读取操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205进行电子通信的目标字线210及目标数字线215(例如，目标存储器单元205的地址)。
本地存储器控制器260可激活目标字线210及目标数字线215(例如，将电压施加到字线210或数字线215)，以存取目标存储器单元205。目标存储器单元205可响应于将存取线偏置而将信号转移到感测组件245。感测组件245可放大信号。本地存储器控制器260可激发感测组件245(例如，锁存感测组件)且借此将从存储器单元205接收的信号与参考信号250进行比较。基于所述比较，感测组件245可确定存储于存储器单元205上的逻辑状态。本地存储器控制器260可作为读取操作的一部分将存储于存储器单元205上的逻辑状态传递到外部存储器控制器105(或装置存储器控制器155)。
在一些存储器架构中，存取存储器单元205可使存储于存储器单元205中的逻辑状态降级或毁坏。举例来说，在DRAM架构中执行的读取操作可将目标存储器单元的电容器部分地或完全地放电。本地存储器控制器260可执行重新写入操作或刷新操作以使存储器单元返回到其原始逻辑状态。在读取操作之后，本地存储器控制器260可将逻辑状态重新写入到目标存储器单元。在一些情形中，重新写入操作可被视为读取操作的一部分。另外，激活单个存取线(例如字线210)可干扰存储于与所述存取线进行电子通信的一些存储器单元中的状态。因此，可对可未被存取的一或多个存储器单元执行重新写入操作或刷新操作。
在一些情形中，设备可包含：存储器单元，其与数字线耦合；及感测组件，其包含感测节点及参考节点，其中感测组件经配置以在读取操作期间确定存储于存储器单元上的逻辑状态。所述设备还可包含：差分晶体管对，其包含与感测组件的感测节点耦合的输入晶体管及与感测组件的参考节点耦合的参考晶体管。此外，所述设备可包含与存储器单元、感测组件及差分晶体管对耦合的控制器。
在一些情形中，所述控制器可将第一晶体管以及差分晶体管对中的输入晶体管的栅极预充电到第一预充电电压且基于将第一晶体管以及输入晶体管的栅极预充电而将第一晶体管的栅极偏置到第一电压。所述控制器可基于将第一晶体管的栅极偏置、基于将存储器单元放电到数字线上而将数字线偏置到第二电压。在一些情形中，所述控制器基于数字线的第二电压小于第一晶体管的栅极的第一电压而使用第一晶体管在数字线与输入晶体管的栅极之间转移电荷。随后，所述控制器可基于在数字线与输入晶体管的栅极之间转移电荷而确定存储于存储器单元上的逻辑状态。
图3图解说明根据本发明的方面的支持使用电荷转移装置的感测技术的电路300。电路300图解说明差分晶体管对325可如何与感测组件320以及可伴随此配置的其它组件及电路耦合。电路300可包含本文中参考图1及2所描述的一或多个组件。举例来说，电路300可包含：存储器单元305，其可为如参考图2所描述的存储器单元205的实例；数字线315，其可为如参考图2所描述的数字线215的实例；感测组件320，其可为如参考图2所描述的感测组件245的实例；差分晶体管对325；均衡组件330；写入组件335；电荷转移装置340；补偿装置345；栅极电容器350；及隔离装置355。在一些实例中，电荷转移装置340可被称为第一晶体管且补偿装置345可被称为第二晶体管。电路300还可包含第三晶体管360及第四晶体管365。
差分晶体管对325可包含与感测组件320耦合的输入晶体管326及参考晶体管327。参考晶体管327的栅极可与参考电压(例如，Vref)耦合。差分晶体管对325可经配置以在读取操作期间将感测组件320(例如，感测组件320的感测节点321)与电路300的一些组件(例如，在第一节点370处与第三晶体管360耦合的电荷转移装置340)隔离。举例来说，在读取操作期间，第三晶体管360可经激活以将与电荷转移装置340耦合的第一节点370预充电。在一些实例中，第一节点370可与感测节点321直接耦合。在此类情形中，将第一节点370预充电可导致一些不合意效应(例如，对感测组件320的无意激活)。通过将第一节点与输入晶体管326的栅极耦合，可将感测组件320的感测节点321与第一节点370隔离且可减少此类不合意效应的可能性。在一些情形中，与输入晶体管326耦合的感测组件的低节点(例如，RNL节点)处的电压可经设定以在使用第三晶体管360及电压源361(例如，预充电电压)将第一节点370预充电的同时使差分晶体管对325的输入晶体管326维持撤销激活。
差分晶体管对325可在读取操作期间促进感测组件320确定存储于存储器单元305中的逻辑状态。举例来说，如本文中所描述，可在读取操作期间于数字线315与输入晶体管326的栅极之间转移电荷。在输入晶体管326的栅极处的经转移电荷可在输入晶体管326的栅极处形成电压，所述电压可不同于施加到参考晶体管327的栅极的电压(例如，参考电压)。输入晶体管326的栅极电压与参考晶体管327的栅极电压之间的差可促进感测组件320在感测节点321处建立信号。在一些情形中，当感测组件320进行锁存时，可在参考节点322处建立与感测节点321处的信号相反的信号。
举例来说，当输入晶体管326的栅极处的电压大于参考晶体管327的栅极处的电压(例如，参考电压)时，感测节点321可形成对应于第一逻辑状态(例如，逻辑1)的信号。类似地，当输入晶体管326的栅极处的电压小于参考晶体管327的栅极处的电压(例如，参考电压)时，感测节点321可形成对应于第二逻辑状态(例如，逻辑0)的信号。在一些情形中，可确定节点RNL(例如，与输入晶体管326及参考晶体管327耦合)处的第一电压及与感测组件320耦合的节点ACT(例如，感测组件的高节点)处的第二电压以在读取操作期间确保感测组件320连同差分晶体管对325的适当操作。
均衡组件330可经配置以将感测组件320的感测节点321与感测组件320的参考节点322耦合来将共同电压提供到感测节点321及参考节点322。由均衡组件330提供到感测节点321及参考节点322的共同电压(例如，Vcc/2)可确保将感测组件320平衡(例如，通过以所述共同电压对感测节点321及参考节点322进行偏置而将所述感测组件初始化)且准备适当地锁存形成于感测节点321处的信号。均衡组件330可包含调平晶体管331，所述调平晶体管将感测组件320的感测节点321与感测组件320的参考节点322耦合，其中调平晶体管331可经配置以在均衡(EQ)信号333被施加到调平晶体管331的栅极时将感测节点321及参考节点322与共同电压(例如，Vcc/2)耦合。均衡组件330还可包含偏置晶体管332，所述偏置晶体管将感测组件320的参考节点322与电压源(例如，Vcc/2)耦合，其中偏置晶体管332的栅极可与调平晶体管331的栅极及EQ信号333耦合。
在一些情形中，可使用与输入/输出线耦合的I/O装置(例如，可与第一输入/输出线(其与LIO信号相关联)耦合的第一I/O装置及可与第二输入/输出线(其与LIO*信号相关联)耦合的第二I/O装置)将感测组件320平衡(例如，初始化)。在此类情形中，可省略均衡组件330以减小与电路300相关联的布局面积。
写入组件335可经配置以将第二逻辑状态(例如，逻辑0)写入到存储器单元305。换句话说，在第二逻辑状态(例如，逻辑0)于存储器单元305处被恢复或写入的同时，写入组件335可提供从存储器单元305的电流路径。如电路300中所图解说明，写入组件335可与第二节点375耦合，所述第二节点通过隔离装置355而与数字线315(因此与数字线315耦合的存储器单元305)耦合。写入组件335可包含与第二节点375耦合的启用晶体管336，其中启用晶体管336的栅极可与写入信号338耦合。当需要激活写入组件335以将第二逻辑状态恢复或写入到存储器单元305时，写入信号338可激活启用晶体管336。写入组件335还可包含与启用晶体管336耦合的吸入晶体管337，其中吸入晶体管337的栅极可与感测组件320的感测节点321耦合。吸入晶体管337的栅极还可与第五晶体管380耦合。第五晶体管380可与输入/输出线(例如，与输入/输出线相关联的LIO*信号)耦合。在一些情形中，启用晶体管336及吸入晶体管337可经切换使得吸入晶体管337可与第二节点375耦合且启用晶体管336可与吸入晶体管337耦合。
在一些情形中，当读取操作完成时，可激活写入组件335(例如，写入信号338激活启用晶体管336)以确定存储于存储器单元(例如，存储器单元305)中的逻辑状态，这是因为可需要在存储器单元处恢复(或刷新)所述逻辑状态。举例来说，如本文中所描述，当输入晶体管326的栅极处的电压小于参考晶体管327的栅极处的电压(例如，参考电压)时，感测组件320的感测节点321可形成对应于第二逻辑状态(例如，逻辑0)的信号。与吸入晶体管337的栅极耦合的感测节点321处的信号可激活吸入晶体管337以将第二逻辑状态写入到存储器单元305—例如，通过提供路径以供电流流动穿过写入组件335(例如，激活启用晶体管336及吸入晶体管337)，所述电流在存储器单元305处恢复第二逻辑状态。还可激活隔离装置355以及存储器单元305的切换组件306以存取电容器307。
在一些情形中，可将写入信号338施加到启用晶体管336，而不管在存储器单元(例如，存储器单元305)处恢复或写入的逻辑状态如何。在此类情形中，如果基于感测节点321处的信号而将存储于存储器单元中的逻辑状态确定为第二逻辑状态(例如，逻辑0)，那么可激活吸入晶体管337以激活写入组件335(例如，激活启用晶体管336及吸入晶体管337两者)来在存储器单元处恢复或写入第二逻辑状态(例如，逻辑0)。如果基于感测节点321处的信号而将存储于存储器单元中的逻辑状态确定为第一逻辑状态(例如，逻辑1)，那么可不激活吸入晶体管337，使得写入组件335可保持被撤销激活，尽管启用晶体管336基于写入信号338而被激活。在一些情形中，读取操作一完成，便可使用第六晶体管385及/或电压源386将第一逻辑状态写入到存储器单元305。此可发生以确保分配足够的时间来写入第一逻辑状态。
第三晶体管360可与第一节点370耦合且经配置以当在读取操作期间被激活时将第一节点370预充电到预充电电压。第一节点370可进一步与电荷转移装置340及补偿装置345耦合。第三晶体管360可与电压源耦合，所述电压源将可变预充电电压提供到第一节点370。举例来说，可在读取操作的第一持续时间期间激活第三晶体管360以将第一节点370预充电到第一预充电电压(例如，1V)，使得可建立电荷转移装置340的栅极处的第一电压。此外，在于数字线315与输入晶体管326的栅极之间转移电荷之前，可在读取操作的第二持续时间期间激活第三晶体管360以将第一节点370预充电到第二预充电电压(例如，1.6V)。
第四晶体管365可与第二节点375耦合，所述第二节点与电荷转移装置340耦合。当在读取操作期间被激活时，第四晶体管365可与电压源366(例如，补偿电压)耦合。第四晶体管365可经配置以在读取操作的一部分期间将第二节点375预充电，在所述部分期间，将电荷转移装置340的栅极偏置到第一电压。在一些情形中，电荷转移装置340的栅极处的第一电压可表示补偿电压加上电荷转移装置340的阈值电压(例如，补偿电压+VT)的电压。此外，与电荷转移装置340的栅极耦合的补偿装置345可促进将电荷转移装置340的栅极偏置到第一电压，其中第一电压可基于与电荷转移装置340相关联的阈值电压加上在读取操作的补偿阶段期间被施加到第二节点375的电压(例如，数字线315的预充电电压(例如Dvc2)或补偿电压)。在一些情形中，统计过程变化(例如，栅极氧化物厚度的变化、离子植入条件的波动)可促成阈值电压差。
电路300还可包含电荷转移装置340(例如，第一晶体管)，所述电荷转移装置在第一节点370处与输入晶体管326的栅极耦合且经配置以在数字线315(因此与数字线315耦合的存储器单元305)与输入晶体管326的栅极之间转移电荷。电路300还可包含栅极电容器350，所述栅极电容器经配置以精细调谐电荷转移装置340的栅极处的电压及/或将电荷转移装置340的栅极处的电压维持在固定电压(例如，第一电压)。电路300还可包含与第二节点375耦合的隔离装置355，所述第二节点可与电荷转移装置340耦合。隔离装置355可与数字线315耦合并且经配置以在于读取操作期间被撤销激活时将第二节点375与数字线315隔离且在被激活时将第二节点375与数字线315耦合。
图4图解说明根据本发明的方面的支持使用电荷转移装置的感测技术的时序图400。时序图400图解说明用以感测存储于存储器单元上的逻辑状态的读取操作的程序。时序图400展示与参考图3所描述的电路300的组件及节点相关联的各种电压电平(例如，随时间而变的电压信号)以图解说明可如何执行读取操作。因此，时序图400可图解说明本文中参考图1、2及3所描述的一或多个组件的操作。在一些情形中，图4中所使用的时间及电压标度是仅出于图解说明目的且可未必描绘特定值。
时序图400包含V_CT 405(例如，如参考图3所描述的第一节点370的电压)、V_DL410(例如，与如参考图3所描述的数字线315相关联的电压)、V_EQ 415(例如，调平晶体管331及偏置晶体管332的栅极的电压、与如参考图3所描述的EQ信号333相关联的电压)、V_G3425(例如，如参考图3所描述的第三晶体管360的栅极的电压)、V_Comp 430(例如，施加到如参考图3所描述的补偿装置345的栅极的控制电压)、V_G4 435(例如，如参考图3所描述的第四晶体管365的栅极的电压)、V_Enable 440(例如，启用晶体管336的栅极的电压、与如参考图3所描述的写入信号338相关联的电压)及V_Intake 445(例如，如参考图3所描述的吸入晶体管337的栅极的电压)。如本文中所使用，Von是指大于或等于用以激活晶体管的晶体管的阈值电压的电压。类似地，Voff是指小于用以撤销激活晶体管的晶体管的阈值电压的电压。
在时间T0之前(例如，在将第一节点370预充电之前)，可激活均衡组件330以将感测节点321及参考节点322偏置到共同电压(例如，Vcc/2)。激活均衡组件330可包含将EQ信号333施加到调平晶体管331及偏置晶体管332的栅极以激活调平晶体管331及偏置晶体管332，使得可将感测节点321及参考节点322两者偏置(例如，偏置到共同电压)。EQ信号333可保持被施加到调平晶体管331及偏置晶体管332的栅极—例如，V_EQ 415对应于Von—直到时间T6为止。在一些情形中，可激活均衡组件330以准备进行存取操作(例如，读取操作)。
在第一阶段450(例如，阶段1)期间，可激活第三晶体管360—例如，V_G3 425对应于Von以激活第三晶体管360(其为p型场效应晶体管(FET))—来将第一节点370(例如，均与第一节点370耦合的电荷转移装置340以及输入晶体管326的栅极)预充电到第一预充电电压—例如，将V_CT 405预充电到V1(例如，1V)。而且，可在第一阶段450期间撤销激活隔离装置355—例如，V_ISO 420对应于Voff以撤销激活隔离装置355—以将电荷转移装置340与数字线315隔离。可在第一阶段450期间将数字线315预充电到第三预充电电压—例如，将V_DL410预充电到V3(例如，500mV)。可在第一阶段450期间撤销激活第四晶体管365—例如，V_G4435对应于Voff以撤销激活第四晶体管365，同时可将第一节点370预充电到第一预充电电压(例如，V1)。另外，可在第一阶段450期间激活补偿装置345—例如，V_Comp 430对应于Von以激活补偿装置345—以将电荷转移装置340的栅极耦合到第一节点370。第一阶段450可被称为第一预充电持续时间或第一预充电阶段。
在第二阶段455(例如，阶段2)期间，可将电荷转移装置340的栅极设定到第一电压。在一些情形中，可在时间T2处基于将第一节点370预充电到第一预充电电压而撤销激活第三晶体管360—例如，V_G3 425对应于Voff以撤销激活第三晶体管360。因此，V_CT 405可在时间T2处开始从第一预充电电压(例如，V1)降低。而且，隔离装置355可在第二阶段455期间保持被撤销激活—例如，V_ISO 420保持处于Voff—以将电荷转移装置340与数字线315隔离。补偿装置345可保持被激活—例如，V_Comp 430保持处于Von—直到时间T3为止，借此致使电荷转移装置340的栅极也被偏置到V_CT 405。另外，可在时间T2处激活第四晶体管365—例如，V_G4 435在时间T2处切换到Von以激活第四晶体管365—以将恒定电压(例如，补偿电压)提供到第二节点375。V_CT 405可降低到第一电压，其中第一电压可为施加到第二节点375的电压(例如，补偿电压)与电荷转移装置340的阈值电压(VT)(例如，第一电压可等于补偿电压加上VT)。此外，第一电压可基于与电荷转移装置340相关联的阈值电压差。
在时间T3处，可撤销激活补偿装置345—例如，V_Comp 430在时间T3处切换到Voff—借此将电荷转移装置340的栅极与第一节点370隔离。此外，在于时间T3处补撤销激活偿装置345之后，可在时间T3处撤销激活第四晶体管365—例如，V_G4 435在时间T3之后不久切换到Voff。在一些情形中，撤销激活第四晶体管365可发生在时间T3与时间T4之间的任何时间—例如，V_G4 435在时间T3与T4之间的任何时间切换到Voff。第二阶段455可被称为补偿持续时间或补偿阶段。
在第三阶段460(例如，阶段3)期间，可在时间T4处激活第三晶体管360—例如，V_G3 425切换到Von以激活第三晶体管360—来将第一节点370预充电到第二预充电电压。第二预充电电压可准备用于电荷转移。可基于将第一晶体管的栅极偏置到第一电压而将V_CT405预充电到V2(例如，1.6V)。在一些情形中，在数字线315与输入晶体管326的栅极之间转移电荷(例如，在第五阶段470期间转移电荷，如本文中所描述)可基于将第一节点370预充电到第二预充电电压(例如，V2)。而且，隔离装置355可在第三阶段460期间保持被撤销激活—例如，V_ISO 420保持处于Voff—以将电荷转移装置340与数字线315隔离。第三阶段460可被称为第二预充电持续时间或第二预充电阶段。
在第四阶段465(例如，阶段4)期间，可在时间T1处通过激活切换组件306(例如，选择与切换组件306的栅极相关联的字线)而将存储器单元305与数字线315耦合。V_DL 410(例如，在时间T1之前被预充电到V3的V_DL 410)可基于存储于存储器单元305中的逻辑状态(例如，存储于电容器307中的电荷)而形成信号。换句话说，可基于将存储器单元305放电到数字线315上而将数字线315偏置到第二电压。在一些情形中，存储于存储器单元305中的第一逻辑状态(例如，逻辑1)可致使V_DL 410从V3上升(例如，V_DL 410-a)。在其它情形中，存储于存储器单元305中的第二逻辑状态(例如，逻辑0)可使V_DL 410相对于V3保持相对不变(例如，V_DL 410-b)。在一些情形中，在第四阶段465期间与数字线315相关联的电压的形状(例如，V_DL 410的波形)可基于用于将数字线315预充电的第三预充电电压(例如，V3)而变化。而且，隔离装置355可在第四阶段465期间保持被撤销激活—例如，V_ISO 420保持处于Voff—以将电荷转移装置340与数字线315隔离。换句话说，在一些情形中，将数字线315偏置到第二电压可基于撤销激活隔离装置355。第四阶段465可被称为单元转储持续时间或单元转储阶段。
在一些情形中，第四阶段465可与第一阶段450的一部分(例如，从时间T1到时间T2)、第二阶段455(例如，从时间T2到时间T4)及第三阶段460(例如，从T4到时间T5)重叠，这是因为在第一阶段450、第二阶段455及第三阶段460期间隔离装置355被撤销激活—例如，V_ISO 420保持处于Voff以使隔离装置355保持被撤销激活—将数字线315与电荷转移装置340隔离。换句话说，基于在时间T1处将存储器单元305放电到数字线315上，经撤销激活隔离装置355可促进对数字线315进行同时偏置(例如，在第四阶段465期间将数字线315偏置到第二电压，所述数字线可在第一阶段450期间已被预充电到V3(例如，500mV))。
在一些情形中，第四阶段465可在第二阶段455完成之后发生。举例来说，通过将存储器单元305放电到数字线315上而将数字线315偏置到第二电压可基于将第一晶体管的栅极偏置到第一电压。在一些情形中，可使用数字线315来设定第一晶体管的栅极处的第一电压而非使用第四晶体管365及电压源366(例如，补偿电压)。在此类情形中，可激活第六晶体管385以将数字线315与电压源386(例如，Dvc2)耦合。另外，可在第二阶段455的一部分期间激活隔离装置355以将数字线315(例如，与Dvc2耦合的数字线315)与第二节点375耦合。如此，第一晶体管的栅极处的第一电压可表示为Dvc2加上第一晶体管的阈值电压(例如，Dvc2+VT)的电压。
在第五阶段470(例如，阶段5)期间，可使用电荷转移装置340在数字线315与第一节点370之间转移电荷。可在时间T5处激活隔离装置355—例如，V_ISO 420切换到Von以激活隔离装置355—以在第二节点375处将数字线315(例如，已在第四阶段465期间形成对应于存储于存储器单元305中的逻辑状态的信号的V_DL 410)与电荷转移装置340(例如，其栅极以第一电压进行偏置的电荷转移装置340)耦合。换句话说，在数字线(例如，被偏置到第二电压的数字线315，所述第二电压可表示或有关于存储于存储器单元305中的逻辑状态)与输入晶体管326的栅极之间转移电荷可基于在时间T5处激活隔离装置355。而且，可在时间T5处撤销激活第三晶体管360—例如，V_G3 425在时间T5处切换到Voff以撤销激活第三晶体管360—使得V_CT 405可开始从第二预充电电压(例如，V2)降低。第五阶段470可被称为感测持续时间或感测阶段。
在一些情形中，将电荷转移装置340与已通过存储器单元305存储第一逻辑状态(例如，逻辑1)—例如，以虚线描绘的V_DL 410-a而被偏置的数字线315耦合可致使电荷转移装置340导电性降低(例如，为撤销激活的)。在其它情形中，将电荷转移装置340与已通过存储器单元305存储第二逻辑状态(例如，逻辑0)—例如，以实线描绘的V_DL 410-b而被偏置的数字线315耦合可如在第五阶段470之前那样使电荷转移装置340维持为导电的(例如，激活的)。因此，V_CT 405可基于电荷转移装置340的导电性可如何(例如，是激活的还是撤销激活的)、基于存储于存储器单元305中的不同逻辑状态—例如，以虚线描绘的V_CT 405-a、以实线描绘的V_CT 405-b而在于时间T5处电荷转移装置340与数字线315耦合时展现不同的降低速率。
换句话说，电荷转移装置340可基于存储于存储器单元305中的逻辑状态而在数字线315与输入晶体管326的栅极之间转移电荷。在一些情形中，使用电荷转移装置340在数字线315与输入晶体管326的栅极之间转移电荷可基于数字线315的第二电压小于电荷转移装置340的栅极上的第一电压。
在一些情形中，多于一个感测组件(例如，参考图3所描述的感测组件320)可与第一节点370耦合(例如，通过电荷转移装置340及隔离装置355而与存储器单元305耦合)。在一些实例中，每一感测组件可具有相同参考电压(例如，Vref)。在此类情形中，第一感测组件可在第五阶段470期间于第一时间处进行锁存且第二感测组件可在第五阶段470期间于第一时间之后的第二时间处进行锁存。由于V_CT 405可基于存储于存储器单元中的逻辑状态(例如，基于电荷转移装置340的导电性可如何(其基于存储于存储器单元中的逻辑状态))而在第五阶段470期间降低，因此第一感测组件及第二感测组件可检测第一节点370上的不同电压。在其它实例中，感测组件可具有不同参考电压(例如，针对第一感测组件的第一参考电压、针对第二参考电压的第二参考电压)。在此类情形中，第一感测组件及第二感测组件可同时进行锁存且基于两个不同参考电压而产生两个不同输出。
两个感测组件的输出的组合可检测存储于存储器单元305中的三个或多于三个状态(例如，逻辑状态11、10及00)，其中第一数字对应于第一感测组件的关于Vref的锁存事件(或第一感测组件的关于第一参考电压的输出)且第二数字对应于第二感测组件的关于Vref的锁存事件(或第二感测组件的关于第二参考电压的输出)。如此，三个或多于三个不同状态(而非如图4中所描绘的两个不同状态)可被确定为与存储器单元相关联且因此多于一个数字数据位可存储于存储器单元(例如，多电平单元)中。
在一些情形中，在第五阶段470期间建立的第一逻辑状态与第二逻辑状态之间的V_CT 405的电压差可被称为读取窗485。举例来说，读取窗可为大约500mV。在一些情形中，参考电压(例如，Vref)可被确定为接近读取窗的中点的电压。举例来说，参考电压可被确定为600mV，其可与接近读取窗485(例如，对应于第一逻辑状态的V_CT 405与对应于第二逻辑状态的V_CT 405的差)的中点的电压对应。
如本文中所描述，V_CT 405可表示与差分晶体管对325中的输入晶体管326的栅极耦合的第一节点370处的电压且V_CT 405可变为不同于在第五阶段470期间施加到参考晶体管327的栅极的电压(例如，参考电压)。因此，感测组件320可基于输入晶体管326的栅极电压与参考晶体管327的栅极电压之间的差而在感测节点321处建立信号，其中感测组件320可与差分晶体管对325耦合。举例来说，当输入晶体管326的栅极处的电压大于参考晶体管327的栅极处的电压(例如，参考电压)时，感测节点321可形成对应于第一逻辑状态(例如，逻辑1)的信号。
相反，当输入晶体管326的栅极处的电压小于参考晶体管327的栅极处的电压(例如，参考电压)时，感测节点321可形成对应于第二逻辑状态(例如，逻辑0)的信号。因此，可基于在数字线315与输入晶体管326的栅极之间转移电荷而在感测组件320的感测节点321处建立信号(例如，表示存储于存储器单元305中的逻辑状态的信号)，使得可基于在感测组件320的感测节点321处建立信号而确定存储于存储器单元305上的逻辑状态。
在一些情形中，可基于在感测节点321处建立信号而将感测节点321与参考节点322解耦。此外，将感测节点321与参考节点322解耦可包含撤销激活与感测节点321及参考节点322耦合的均衡组件330—例如，V_EQ 415在时间T6之前切换到Voff。在一些情形中，将感测节点321与参考节点322解耦可基于读取窗485相对于参考电压(例如，Vref)变得足够大。撤销激活均衡组件330可包含通过从均衡组件330的调平晶体管331(其与感测节点321及参考节点322耦合)的栅极移除EQ信号333—例如，V_EQ 415切换到Voff而撤销激活调平晶体管331。此外，撤销激活均衡组件330可包含通过从均衡组件330的偏置晶体管332(其与参考节点322及电压源(例如，Vcc/2)耦合)的栅极移除EQ信号333—例如，V_EQ 415切换到Voff而撤销激活偏置晶体管332。
在时间T6处，感测组件320可锁存在感测节点321处建立的信号。如本文中所描述，在读取操作期间的锁存步骤可指感测组件320的各种晶体管或放大器检测并放大信号(例如，相对于参考节点322的感测节点321处的信号)的差。可确定从时间T6到时间T7的持续时间以提供足够时间以供感测组件320的晶体管或放大器在锁存步骤期间检测并放大信号的差来确定存储器单元305的逻辑状态。换句话说，可基于在数字线315与输入晶体管326的栅极之间转移电荷(例如，输入晶体管326的栅极处的经转移电荷在感测节点321处建立信号)而确定存储于存储器单元305上的逻辑状态。如本文中所描述，第五阶段470可被称为感测持续时间或感测阶段。
在第六阶段475(例如，阶段6)期间，存储器单元305可在第五阶段470(例如，阶段5，可在其期间确定存储器单元的逻辑状态的感测持续时间)之后存储第一逻辑状态(例如，逻辑1)。在一些情形中，可在第六阶段475期间将所有数字线(例如，与所有数字线315耦合的所有存储器单元305)偏置到对应于第一逻辑状态(例如，逻辑1)的电压(例如，V4)。通过除了将电压源386设定于Vcc之外还激活第六晶体管385而实现在时间T7处将所有数字线偏置到V4。另外，在第六阶段475期间，可在时间T7处撤销激活隔离装置355—例如，V_ISO 420在时间T7处切换到Voff以撤销激活隔离装置355。
在第七阶段480(例如，阶段7)期间，在一些情形中，包含第二逻辑状态(例如，逻辑0)的感测组件可写回到其相应数字线(例如，与相应数字线相关联的存储器单元305)—例如，将相应数字线偏置到对应于第二逻辑状态的另一电压(例如，V5)。在一些情形中，感测组件可在已检测到预充电命令之后(例如，在还可被称为tRP的行预充电时间期间)执行写回程序。换句话说，可在第六阶段475期间将第一逻辑状态(例如，逻辑1)写入到所有数字线(例如，所有存储器单元)且可在第七阶段480期间基于检测到预充电命令而将第二逻辑状态(例如，逻辑0)写入到数字线的子集(例如，已被确定为包含第二逻辑状态的存储器单元)。如此，可在第六阶段475及第七阶段480期间于存储器单元305处恢复存储器单元305的逻辑状态。在一些情形中，第六阶段475及第七阶段480可被称为恢复持续时间或恢复阶段。
在一些情形中，可在第七阶段480期间激活写入组件335，其中写入组件335可与电荷转移装置340的第二节点375以及数字线315耦合(例如，通过隔离装置355)。在一些情形中，激活写入组件335可包含通过将写入信号(例如，写入信号338)施加到写入组件335的启用晶体管336的栅极—例如，V_Enable 440在时间T8处切换到Von而激活启用晶体管336，其中启用晶体管336可与第二节点375耦合。此外，激活写入组件335可包含激活写入组件335的吸入晶体管337—例如，V_Intake 445基于所感测的逻辑而在时间T6与T7之间切换到Von或Voff，其中吸入晶体管337的栅极可与感测组件320的感测节点321耦合。另外，在第七阶段480期间，可在时间T8处激活隔离装置355—例如，V_ISO 420在时间T8处切换到Von以激活隔离装置355。
图5展示根据本发明的方面的支持使用电荷转移装置的感测技术的装置505的示范性框图500。装置505可为控制器(例如，如参考图1及2所描述的装置存储器控制器155、本地存储器控制器165、本地存储器控制器260)的方面的实例。装置505可包含充电组件510、偏置组件515、转移组件520及读取组件525。这些组件中的每一者可彼此直接或间接(例如，经由一或多个总线)进行通信。
充电组件510可将第一晶体管以及输入晶体管的栅极预充电到第一预充电电压。在一些情形中，充电组件510可通过激活与第一节点耦合的第三晶体管基于将第一晶体管的栅极偏置到第一电压而将第一节点预充电到第二预充电电压，所述第一节点与第一晶体管以及输入晶体管的栅极耦合，其中在数字线与输入晶体管的栅极之间转移电荷可基于将第一节点预充电到第二预充电电压。
偏置组件515可基于将第一晶体管以及输入晶体管的栅极预充电而将第一晶体管的栅极偏置到第一电压。在一些情形中，偏置组件515可基于将第一晶体管的栅极偏置、基于将存储器单元放电到数字线上而将数字线偏置到第二电压。在一些情形中，在将输入晶体管的栅极预充电之前，偏置组件515可激活与感测组件的感测节点及感测组件的参考节点耦合的均衡组件。
在一些情形中，偏置组件515可基于激活均衡组件而将感测组件的感测节点及参考节点偏置到共同电压。在一些情形中，激活均衡组件可包含通过将均衡信号施加到均衡组件的与感测节点及参考节点耦合的调平晶体管的栅极且激活均衡组件的与参考节点及电压源耦合的偏置晶体管而激活所述调平晶体管，所述电压源通过将均衡信号施加到偏置晶体管的栅极而提供共同电压。
在一些情形中，偏置组件515可激活与第一节点耦合的第三晶体管，所述第一节点与第一晶体管以及输入晶体管的栅极耦合，其中将输入晶体管的栅极预充电到第一预充电电压可基于激活第三晶体管。在一些情形中，偏置组件515可基于确定存储于存储器单元上的逻辑状态而激活写入组件，所述写入组件通过第二晶体管而与第一晶体管的第二节点以及数字线耦合。在一些情形中，激活写入组件可包含通过将写入信号施加到写入组件的启用晶体管的栅极而激活所述启用晶体管(所述启用晶体管与第二节点耦合)，及激活写入组件的吸入晶体管，其中所述吸入晶体管的栅极与感测组件的感测节点耦合。
在一些情形中，偏置组件515可基于在感测节点处建立信号而将感测组件的感测节点与参考节点解耦。在一些情形中，将感测节点与参考节点解耦可包含撤销激活与感测节点及参考节点耦合的均衡组件。在一些情形中，撤销激活均衡组件可包含通过从均衡组件的调平晶体管(其与感测节点及参考节点耦合)的栅极移除均衡信号而撤销激活所述调平晶体管，及通过从均衡组件的偏置晶体管(其与参考节点及电压源耦合)的栅极移除均衡信号而撤销激活所述偏置晶体管。
在一些情形中，偏置组件515可撤销激活第二晶体管，所述第二晶体管与第一晶体管的第二节点以及数字线耦合，其中将数字线偏置到第二电压可基于撤销激活第二晶体管。在一些情形中，偏置组件515可激活第二晶体管，所述第二晶体管与第一晶体管的第二节点以及数字线耦合，其中在数字线与输入晶体管的栅极之间转移电荷可基于激活第二晶体管。
转移组件520可基于数字线的第二电压小于第一晶体管的栅极上的第一电压而使用第一晶体管在数字线与输入晶体管的栅极之间转移电荷。
读取组件525可基于在数字线与输入晶体管的栅极之间转移电荷而确定存储于存储器单元上的逻辑状态。在一些情形中，读取组件525可基于在数字线与输入晶体管的栅极之间转移电荷而在与输入晶体管耦合的感测组件的感测节点处建立信号，其中确定存储于存储器单元上的逻辑状态可基于在感测组件的感测节点处建立信号。在一些情形中，读取组件525可基于在数字线与输入晶体管的栅极之间转移电荷而在第一时间通过与输入晶体管耦合的第一感测组件感测输入晶体管的栅极处的信号。在一些情形中，读取组件525还可基于在数字线与输入晶体管的栅极之间转移电荷而在不同于第一时间的第二时间通过与输入晶体管耦合的第二感测组件感测输入晶体管的栅极处的信号。在一些情形中，读取组件525可基于在数字线与输入晶体管的栅极之间转移电荷而使用第一参考值在一定时间通过与输入晶体管耦合的第一感测组件感测输入晶体管的栅极处的信号。在一些情形中，读取组件525还可基于在数字线与输入晶体管的栅极之间转移电荷而使用第二参考值在所述时间通过与输入晶体管耦合的第二感测组件感测输入晶体管的栅极处的信号。
图6展示图解说明根据本发明的方面的支持使用电荷转移装置的感测技术的方法600的流程图。方法600的操作可由如本文中所描述的控制器或其组件实施。举例来说，方法600的操作可由控制器(例如，如参考图1及2所描述的装置存储器控制器155、本地存储器控制器165、本地存储器控制器260)执行。在一些实例中，控制器可执行一组指令以控制存储器阵列的功能元件来执行下文所描述的功能。另外或替代地，控制器可使用专用硬件来执行下文所描述的功能的方面。
在605处，控制器可将第一晶体管以及输入晶体管的栅极预充电到第一预充电电压。在一些实例中，605的操作的方面可由如参考图5所描述的充电组件510执行。
在610处，控制器可基于将第一晶体管以及输入晶体管的栅极预充电而将第一晶体管的栅极偏置到第一电压。在一些实例中，610的操作的方面可由如参考图5所描述的偏置组件515执行。
在615处，控制器可基于将第一晶体管的栅极偏置、基于将存储器单元放电到数字线上而将数字线偏置到第二电压。在一些实例中，615的操作的方面可由如参考图5所描述的偏置组件515执行。
在620处，控制器可基于数字线的第二电压小于第一晶体管的栅极上的第一电压而使用第一晶体管在数字线与输入晶体管的栅极之间转移电荷。在一些实例中，620的操作的方面可由如参考图5所描述的转移组件520执行。
在625处，控制器可基于在数字线与输入晶体管的栅极之间转移电荷而确定存储于存储器单元上的逻辑状态。在一些实例中，625的操作的方面可由如参考图5所描述的读取组件525执行。
描述一种用于执行一或若干方法(例如方法600)的设备。所述设备可包含：用于将第一晶体管以及输入晶体管的栅极预充电到第一预充电电压的构件；用于基于将所述第一晶体管以及所述输入晶体管的所述栅极预充电而将所述第一晶体管的栅极偏置到第一电压的构件；用于基于将所述第一晶体管的所述栅极偏置、基于将存储器单元放电到数字线上而将所述数字线偏置到第二电压的构件；用于基于所述数字线的所述第二电压小于所述第一晶体管的所述栅极上的所述第一电压而使用所述第一晶体管在所述数字线与所述输入晶体管的所述栅极之间转移电荷的构件；及用于基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而确定存储于所述存储器单元上的逻辑状态的构件。
描述用于执行一或若干方法(例如方法600)的另一设备。所述设备可包含：存储器阵列及与所述存储器阵列进行电子通信的本地存储器控制器，其中所述本地存储器控制器可操作以：将第一晶体管以及输入晶体管的栅极预充电到第一预充电电压；基于将所述第一晶体管以及所述输入晶体管的所述栅极预充电而将所述第一晶体管的栅极偏置到第一电压；基于将所述第一晶体管的所述栅极偏置、基于将存储器单元放电到数字线上而将所述数字线偏置到第二电压；基于所述数字线的所述第二电压小于所述第一晶体管的所述栅极上的所述第一电压而使用所述第一晶体管在所述数字线与所述输入晶体管的所述栅极之间转移电荷；及基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而确定存储于所述存储器单元上的逻辑状态。
本文中所描述的方法600及设备的一些实例可进一步包含用于在将所述输入晶体管的所述栅极预充电之前，激活与感测组件的感测节点及所述感测组件的参考节点耦合的均衡组件的过程、特征、构件或指令。本文中所描述的方法600及设备的一些实例可进一步包含用于基于激活所述均衡组件而将所述感测组件的所述感测节点及所述参考节点偏置到共同电压的过程、特征、构件或指令。
在本文中所描述的方法600及设备的一些实例中，激活所述均衡组件可包含：通过将均衡信号施加到所述均衡组件的调平晶体管的栅极而激活所述调平晶体管，所述调平晶体管与所述感测节点及所述参考节点耦合；及通过将所述均衡信号施加到所述均衡组件的偏置晶体管的栅极而激活所述偏置晶体管，所述偏置晶体管与所述参考节点及提供所述共同电压的电压源耦合。
本文中所描述的方法600及设备的一些实例可进一步包含用于激活与第一节点耦合的第三晶体管的过程、特征、构件或指令，所述第一节点与所述第一晶体管以及所述输入晶体管的所述栅极耦合，其中将所述输入晶体管的所述栅极预充电到所述第一预充电电压可基于激活所述第三晶体管。本文中所描述的方法600及设备的一些实例可进一步包含用于通过激活与第一节点耦合的第三晶体管基于将所述第一晶体管的所述栅极偏置到所述第一电压而将所述第一节点预充电到第二预充电电压的过程、特征、构件或指令，所述第一节点与所述第一晶体管以及所述输入晶体管的所述栅极耦合，其中在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷可基于将所述第一节点预充电到所述第二预充电电压。
本文中所描述的方法600及设备的一些实例可进一步包含用于基于确定存储于所述存储器单元上的所述逻辑状态而激活写入组件的过程、特征、构件或指令，所述写入组件通过第二晶体管而与所述第一晶体管的第二节点以及所述数字线耦合。在本文中所描述的方法600及设备的一些实例中，激活所述写入组件可包含：通过将写入信号施加到所述写入组件的启用晶体管的栅极而激活所述启用晶体管，所述启用晶体管与所述第二节点耦合；及激活所述写入组件的吸入晶体管，其中所述吸入晶体管的栅极与感测组件的感测节点耦合。
本文中所描述的方法600及设备的一些实例可进一步包含用于基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而在与所述输入晶体管耦合的感测组件的感测节点处建立信号的过程、特征、构件或指令，其中确定存储于所述存储器单元上的所述逻辑状态可基于在所述感测组件的所述感测节点处建立所述信号。本文中所描述的方法600及设备的一些实例可进一步包含用于基于在所述感测节点处建立所述信号而将所述感测节点与参考节点解耦的过程、特征、构件或指令。
在本文中所描述的方法600及设备的一些实例中，将所述感测节点与所述参考节点解耦可包含：撤销激活与所述感测节点及所述参考节点耦合的均衡组件。在本文中所描述的方法600及设备的一些实例中，撤销激活所述均衡组件可包含：通过从均衡组件的调平晶体管的栅极移除均衡信号而撤销激活所述调平晶体管，所述调平晶体管与所述感测节点及所述参考节点耦合；及通过从所述均衡组件的偏置晶体管的栅极移除所述均衡信号而撤销激活所述偏置晶体管，所述偏置晶体管与所述参考节点及电压源耦合。
本文中所描述的方法600及设备的一些实例可进一步包含用于撤销激活第二晶体管的过程、特征、构件或指令，所述第二晶体管与所述第一晶体管的第二节点以及所述数字线耦合，其中将所述数字线偏置到所述第二电压可基于撤销激活所述第二晶体管。本文中所描述的方法600及设备的一些实例可进一步包含用于激活第二晶体管的过程、特征、构件或指令，所述第二晶体管与所述第一晶体管的第二节点以及所述数字线耦合，其中在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷可基于激活所述第二晶体管。
本文中所描述的方法600及设备的一些实例可进一步包含用于基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而在第一时间通过与所述输入晶体管耦合的第一感测组件感测所述输入晶体管的所述栅极处的信号的过程、特征、构件或指令。本文中所描述的方法600及设备的一些实例可进一步包含用于基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而在不同于所述第一时间的第二时间通过与所述输入晶体管耦合的第二感测组件感测所述输入晶体管的所述栅极处的所述信号的过程、特征、构件或指令。本文中所描述的方法600及设备的一些实例可进一步包含用于基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而使用第一参考值在一定时间通过与所述输入晶体管耦合的第一感测组件感测所述输入晶体管的所述栅极处的信号的过程、特征、构件或指令。本文中所描述的方法600及设备的一些实例可进一步包含用于基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而使用第二参考值在所述时间通过与所述输入晶体管耦合的第二感测组件感测所述输入晶体管的所述栅极处的所述信号的过程、特征、构件或指令。
图7展示根据本发明的方面的图解说明支持使用电荷转移装置的感测技术的方法700的流程图。方法700的操作可由如本文中所描述的控制器或其组件实施。举例来说，方法700的操作可由控制器(例如，如参考图1及2所描述的装置存储器控制器155、本地存储器控制器165、本地存储器控制器260)执行。在一些实例中，控制器可执行一组指令以控制存储器阵列的功能元件来执行下文所描述的功能。另外或替代地，控制器可使用专用硬件来执行下文所描述的功能的方面。
在705处，控制器可激活与感测组件的感测节点及感测组件的参考节点耦合的均衡组件且基于激活均衡组件而将感测组件的感测节点及参考节点偏置到共同电压。在一些实例中，705的操作的方面可由如参考图5所描述的偏置组件515执行。
在710处，控制器可将第一晶体管以及输入晶体管的栅极预充电到第一预充电电压。在一些实例中，710的操作的方面可由如参考图5所描述的充电组件510执行。
在715处，控制器可基于将第一晶体管以及输入晶体管的栅极预充电而将第一晶体管的栅极偏置到第一电压。在一些实例中，715的操作的方面可由如参考图5所描述的偏置组件515执行。
在720处，控制器可基于将第一晶体管的栅极偏置、基于将存储器单元放电到数字线上而将数字线偏置到第二电压。在一些实例中，720的操作的方面可由如参考图5所描述的偏置组件515执行。
在725处，控制器可基于数字线的第二电压小于第一晶体管的栅极上的第一电压而使用第一晶体管在数字线与输入晶体管的栅极之间转移电荷。在一些实例中，725的操作的方面可由如参考图5所描述的转移组件520执行。
在730处，控制器可基于在数字线与输入晶体管的栅极之间转移电荷而确定存储于存储器单元上的逻辑状态。在一些实例中，730的操作的方面可由如参考图5所描述的读取组件525执行。
描述一种用于执行一或若干方法(例如方法700)的设备。所述设备可包含：用于激活与感测组件的感测节点及所述感测组件的参考节点耦合的均衡组件的构件；用于基于激活所述均衡组件而将所述感测组件的所述感测节点及所述参考节点偏置到共同电压的构件；用于将第一晶体管以及输入晶体管的栅极预充电到第一预充电电压的构件；用于基于将所述第一晶体管以及所述输入晶体管的所述栅极预充电而将所述第一晶体管的栅极偏置到第一电压的构件；用于基于将所述第一晶体管的所述栅极偏置、基于将存储器单元放电到数字线上而将所述数字线偏置到第二电压的构件；用于基于所述数字线的所述第二电压小于所述第一晶体管的所述栅极上的所述第一电压而使用所述第一晶体管在所述数字线与所述输入晶体管的所述栅极之间转移电荷的构件；及用于基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而确定存储于所述存储器单元上的逻辑状态的构件。
描述用于执行一或若干方法(例如方法700)的另一设备。所述设备可包含：存储器阵列及与所述存储器阵列进行电子通信的本地存储器控制器，其中所述本地存储器控制器可操作以：激活与感测组件的感测节点及所述感测组件的参考节点耦合的均衡组件；基于激活所述均衡组件而将所述感测组件的所述感测节点及所述参考节点偏置到共同电压；将第一晶体管以及输入晶体管的栅极预充电到第一预充电电压；基于将所述第一晶体管以及所述输入晶体管的所述栅极预充电而将所述第一晶体管的栅极偏置到第一电压；基于将所述第一晶体管的所述栅极偏置、基于将存储器单元放电到数字线上而将所述数字线偏置到第二电压；基于所述数字线的所述第二电压小于所述第一晶体管的所述栅极上的所述第一电压而使用所述第一晶体管在所述数字线与所述输入晶体管的所述栅极之间转移电荷；及基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而确定存储于所述存储器单元上的逻辑状态。
应注意，上文所描述的方法描述可能的实施方案，且可重新布置或以其它方式修改操作及步骤，并且其它实施方案为可能的。此外，可将来自方法中的两者或多于两者的方面组合。
可使用多种不同技艺及技术中的任一者来表示本文中所描述的信息及信号。举例来说，可贯穿以上描述提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任何组合表示。一些图式可将信号图解说明为单个信号；然而，所属领域的技术人员将理解，信号可表示信号总线，其中所述总线可具有多种位宽度。
如本文中所使用，术语“虚拟接地”是指电路的被保持在大约零伏特(0V)的电压但不与接地直接耦合的节点。因此，虚拟接地的电压可暂时波动且在稳定状态时返回到大约0V。虚拟接地可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)来实施。其它实施方案也为可能的。“虚拟接地”或“虚拟地接地”意指连接到大约0V。
术语“电子通信”、“导电接触”、“连接”及“耦合”可指组件之间的关系，所述关系支持组件之间的信号流。如果在组件之间存在在任何时间均支持组件之间的信号流动的任何导电路径，那么所述组件被视为彼此进行电子通信(或彼此导电接触或者彼此连接或耦合)。在任何给定时间，彼此进行电子通信(或彼此导电接触或者彼此连接或耦合)的组件之间的导电路径可基于包含所述经连接组件的装置的操作而为断开电路或闭合电路。经连接组件之间的导电路径可为组件之间的直接导电路径或经连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些情形中，可(举例来说)使用一或多个中间组件(例如开关或晶体管)来中断经连接组件之间的信号流动达一段时间。
术语“耦合”是指从组件之间的断开电路关系移动到组件之间的闭合电路关系的条件，在所述断开电路关系中，信号目前不能够经由导电路径而在组件之间传递，在所述闭合电路关系中，信号能够经由导电路径而在组件之间传递。当组件(例如控制器)将其它组件耦合在一起时，所述组件起始如下改变：允许信号经由导电路径而在所述其它组件之间流动，所述导电路径先前不准许信号流动。
术语“隔离”是指组件之间的关系，在所述关系中，信号目前不能够在组件之间流动。如果在组件之间存在断开电路，那么所述组件为彼此隔离。举例来说，当定位于两个组件之间的开关为断开时，由所述开关分离的所述组件为彼此隔离。当控制器隔离两个组件时，控制器影响如下改变：使用先前准许信号流动的导电路径来阻止信号在组件之间流动。
本文中所使用的术语“层”是指几何结构的层次或薄片。每一层可具有三个尺寸(例如，高度、宽度及深度)且可覆盖表面的至少一部分。举例来说，层可为其中两个尺寸大于第三尺寸的三维结构(例如，薄膜)。层可包含不同元件、组件及/或材料。在一些情形中，一个层可由两个或多于两个子层组成。在附图中的一些附图中，出于图解说明的目的而描绘三维层的两个尺寸。然而，所属领域的技术人员将认识到，层本质上为三维的。
如本文中所使用，术语“大体上”意指经修饰特性(例如，由术语大体上修饰的动词或形容词)不需要为绝对的，但充分接近以实现所述特性的优点。
本文中所论述的装置(包含存储器阵列)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情形中，衬底为半导体晶片。在其它情形中，衬底可为绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))，或另一衬底上的半导体材料的外延层。可通过使用各种化物质(包含但不限于磷、硼或砷)的掺杂来控制衬底或衬底的子区域的导电性。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段而执行掺杂。
本文中所论述的切换组件或晶体管可表示场效应晶体管(FET)且包括三端子装置，所述三端子装置包含源极、漏极及栅极。所述端子可通过导电材料(例如，金属)而连接到其它电子元件。源极及漏极可为导电的且可包括重掺杂(例如，简并)的半导体区域。源极及漏极可由轻掺杂的半导体区域或沟道分离。如果沟道为n型(即，多数载子为电子)，那么FET可被称为n型FET。如果沟道为p型(即，多数载子为空穴)，那么FET可被称为p型FET。沟道可由绝缘栅极氧化物封盖。可通过将电压施加到栅极而控制沟道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变为导电的。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可被“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可被“关断”或“撤销激活”。
本文中所陈述的描述结合附图描述了实例性配置且不表示可被实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意指“用作实例、例子或图解说明”，而非“优选的”或“比其它实例有利”。详细描述包含特定细节以提供对所描述技术的理解。然而，可在无这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以避免使所描述实例的概念模糊。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后接着破折号及在类似组件当中进行区分的第二标签而区分同一类型的各种组件。如果在说明书中仅使用第一参考标签，那么描述可适用于具有相同第一参考标签的类似组件中的任一者而无论第二参考标签如何。
可使用多种不同技艺及技术中的任一者来表示本文中所描述的信息及信号。举例来说，可贯穿以上描述提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任何组合表示。
结合本文中的本发明描述的各种说明性块及模块可利用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC及FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或者其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器的组合、一或多个微处理器与DSP核心的联合或任何其它此配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件实施，那么所述功能可作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案在本发明及所附权利要求书的范围内。举例来说，由于软件的性质，因此上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任何者的组合来实施。实施功能的特征还可物理定位于各种位置处，包含经分布使得功能的部分在不同物理位置处实施。而且，如本文中所使用且包含于权利要求书中，如项目列表(举例来说，以例如“…中的至少一者”或“…中的一或多者”等短语开始的项目列表)中所使用的“或”指示包含性列表，使得(举例来说)A、B或C中的至少一者的列表意指A或B或C，或者AB或AC或BC，或者ABC(即，A及B及C)。而且，如本文中所使用，短语“基于”不应被解释为参考封闭的条件集合。举例来说，被描述为“基于条件A”的示范性步骤可基于条件A及条件B两者，此并不背离本发明的范围。换句话说，如本文中所使用，应以与短语“至少部分地基于”相同的方式来解释短语“基于”。
提供本文中的描述以使得所属领域的技术人员能够做出或使用本发明。所属领域的技术人员将明了对本发明的各种修改，且本文中所界定的通用原理可应用于其它变化，此并不背离本发明的范围。因此，本发明不限于本文中所描述的实例及设计，而是应被赋予与本文中所揭示的原理及新颖特征一致的最宽广范围。

Claims (25)

1.一种存储器装置，其包括：
存储器单元，其与数字线耦合；
感测组件，其包括感测节点及参考节点，所述感测组件经配置以在读取操作期间确定存储于所述存储器单元上的逻辑状态；
输入晶体管，其与所述感测组件的所述感测节点耦合；
第一晶体管，其在第一节点处与所述输入晶体管的栅极耦合且经配置以在所述数字线与所述输入晶体管的所述栅极之间转移电荷；及
第二晶体管，其在所述第一节点处与所述输入晶体管的所述栅极耦合且经配置以基于与所述第一晶体管相关联的阈值电压差而将所述第一晶体管的栅极偏置到一定电压。
2.根据权利要求1所述的存储器装置，其进一步包括：
均衡组件，其与所述感测组件的所述感测节点及所述感测组件的所述参考节点耦合且经配置以将共同电压提供到所述感测节点及所述参考节点。
3.根据权利要求2所述的存储器装置，其中所述均衡组件包括：
调平晶体管，其将所述感测组件的所述感测节点与所述感测组件的所述参考节点耦合，其中所述调平晶体管经配置以在均衡信号被施加到所述调平晶体管的栅极时将所述感测节点及所述参考节点与所述共同电压耦合；及
偏置晶体管，其将所述感测组件的所述参考节点与电压源耦合，所述偏置晶体管的栅极与所述调平晶体管的所述栅极以及所述均衡信号耦合。
4.根据权利要求1所述的存储器装置，其进一步包括：
第三晶体管，其与所述第一节点耦合且经配置以在所述读取操作期间被激活时将所述第一节点预充电到预充电电压。
5.根据权利要求4所述的存储器装置，其中：
在所述读取操作的第一持续时间期间，所述第三晶体管经配置以将所述第一节点预充电到第一预充电电压，所述第一预充电电压将所述第一晶体管的所述栅极偏置到所述电压。
6.根据权利要求4所述的存储器装置，其中：
在所述读取操作的第二持续时间期间，所述第三晶体管经配置以在于所述数字线与所述输入晶体管的所述栅极之间转移所述电荷之前将所述第一节点预充电到第二预充电电压。
7.根据权利要求1所述的存储器装置，其进一步包括：
写入组件，其与所述第一晶体管的第二节点耦合，所述第二节点与所述数字线耦合，其中所述写入组件经配置以将所述逻辑状态存储到所述存储器单元。
8.根据权利要求7所述的存储器装置，其中所述写入组件包括：
启用晶体管，其与所述第二节点耦合，其中所述启用晶体管的栅极与写入信号耦合；及
吸入晶体管，其与所述启用晶体管耦合，其中所述吸入晶体管的栅极与所述感测组件的所述感测节点耦合。
9.根据权利要求1所述的存储器装置，其进一步包括：
差分晶体管对，其经配置以在所述读取操作的至少一部分期间将所述感测组件与所述第一晶体管隔离，其中所述输入晶体管为所述差分晶体管对的一部分。
10.根据权利要求1所述的存储器装置，其进一步包括：
第四晶体管，其与所述第一晶体管的第二节点以及电压源耦合，所述第四晶体管经配置以在所述读取操作的一部分期间将所述第二节点预充电，其中所述第一晶体管的所述栅极被偏置到所述电压。
11.根据权利要求1所述的存储器装置，其进一步包括：
隔离晶体管，其与所述第一晶体管的第二节点以及所述数字线耦合且经配置以在所述读取操作期间被撤销激活时将所述第二节点与所述数字线隔离。
12.一种感测方法，其包括：
将第一晶体管以及输入晶体管的栅极预充电到第一预充电电压；
至少部分地基于将所述第一晶体管以及所述输入晶体管的所述栅极预充电而将所述第一晶体管的栅极偏置到第一电压；
至少部分地基于将所述第一晶体管的所述栅极偏置、至少部分地基于将存储器单元放电到数字线上而将所述数字线偏置到第二电压；
至少部分地基于所述数字线的所述第二电压小于所述第一晶体管的所述栅极上的所述第一电压而使用所述第一晶体管在所述数字线与所述输入晶体管的所述栅极之间转移电荷；及
至少部分地基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而确定存储于所述存储器单元上的逻辑状态。
13.根据权利要求12所述的感测方法，其进一步包括：
在将所述输入晶体管的所述栅极预充电之前，激活与感测组件的感测节点及所述感测组件的参考节点耦合的均衡组件；及
至少部分地基于激活所述均衡组件而将所述感测组件的所述感测节点及所述参考节点偏置到共同电压。
14.根据权利要求13所述的感测方法，其中激活所述均衡组件包括：
通过将均衡信号施加到所述均衡组件的调平晶体管的栅极而激活所述调平晶体管，所述调平晶体管与所述感测节点及所述参考节点耦合；及
通过将所述均衡信号施加到所述均衡组件的偏置晶体管的栅极而激活所述偏置晶体管，所述偏置晶体管与所述参考节点及提供所述共同电压的电压源耦合。
15.根据权利要求12所述的感测方法，其进一步包括：
激活与第一节点耦合的第三晶体管，所述第一节点与所述第一晶体管以及所述输入晶体管的所述栅极耦合，其中将所述输入晶体管的所述栅极预充电到所述第一预充电电压至少部分地基于激活所述第三晶体管。
16.根据权利要求12所述的感测方法，其进一步包括：
通过激活与第一节点耦合的第三晶体管至少部分地基于将所述第一晶体管的所述栅极偏置到所述第一电压而将所述第一节点预充电到第二预充电电压，所述第一节点与所述第一晶体管以及所述输入晶体管的所述栅极耦合，其中在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷至少部分地基于将所述第一节点预充电到所述第二预充电电压。
17.根据权利要求12所述的感测方法，其进一步包括：
至少部分地基于确定存储于所述存储器单元上的所述逻辑状态而激活写入组件，所述写入组件通过第二晶体管而与所述第一晶体管的第二节点以及所述数字线耦合，其中激活所述写入组件包括：
通过将写入信号施加到所述写入组件的启用晶体管的栅极而激活所述启用晶体管，所述启用晶体管与所述第二节点耦合；及
激活所述写入组件的吸入晶体管，其中所述吸入晶体管的栅极与感测组件的感测节点耦合。
18.根据权利要求12所述的感测方法，其进一步包括：
至少部分地基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而在与所述输入晶体管耦合的感测组件的感测节点处建立信号，其中确定存储于所述存储器单元上的所述逻辑状态至少部分地基于在所述感测组件的所述感测节点处建立所述信号。
19.根据权利要求18所述的感测方法，其进一步包括：
至少部分地基于在所述感测节点处建立所述信号而将所述感测组件的所述感测节点与参考节点解耦。
20.根据权利要求19所述的感测方法，其进一步包括：
通过从均衡组件的调平晶体管的栅极移除均衡信号而撤销激活所述调平晶体管，所述调平晶体管与所述感测节点及所述参考节点耦合；及
通过从所述均衡组件的偏置晶体管的栅极移除所述均衡信号而撤销激活所述偏置晶体管，所述偏置晶体管与所述参考节点及电压源耦合。
21.根据权利要求12所述的感测方法，其进一步包括：
撤销激活第二晶体管，所述第二晶体管与所述第一晶体管的第二节点以及所述数字线耦合，其中将所述数字线偏置到所述第二电压至少部分地基于撤销激活所述第二晶体管。
22.根据权利要求12所述的感测方法，其进一步包括：
激活第二晶体管，所述第二晶体管与所述第一晶体管的第二节点以及所述数字线耦合，其中在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷至少部分地基于激活所述第二晶体管。
23.根据权利要求12所述的感测方法，其进一步包括：
至少部分地基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而在第一时间通过与所述输入晶体管耦合的第一感测组件感测所述输入晶体管的所述栅极处的信号；及
至少部分地基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而在不同于所述第一时间的第二时间通过与所述输入晶体管耦合的第二感测组件感测所述输入晶体管的所述栅极处的所述信号。
24.根据权利要求12所述的感测方法，其进一步包括：
至少部分地基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而使用第一参考值在一定时间通过与所述输入晶体管耦合的第一感测组件感测所述输入晶体管的所述栅极处的信号；及
至少部分地基于在所述数字线与所述输入晶体管的所述栅极之间转移所述电荷而使用第二参考值在所述时间通过与所述输入晶体管耦合的第二感测组件感测所述输入晶体管的所述栅极处的所述信号。
25.一种存储器设备，其包括：
存储器单元，其与数字线耦合；
感测组件，其包括感测节点及参考节点，所述感测组件经配置以在读取操作期间确定存储于所述存储器单元上的逻辑状态；
差分晶体管对，其包括与所述感测组件的所述感测节点耦合的输入晶体管及与所述感测组件的所述参考节点耦合的参考晶体管；以及
控制器，其与所述存储器单元、所述感测组件及所述差分晶体管对耦合，所述控制器经配置以：
将第一晶体管以及所述差分晶体管对中的所述输入晶体管的栅极预充电到第一预充电电压；
至少部分地基于将所述第一晶体管以及所述输入晶体管的所述栅极预充电而将所述第一晶体管的栅极偏置到第一电压；
至少部分地基于将所述第一晶体管的所述栅极偏置、至少部分地基于将所述存储器单元放电到所述数字线上而将所述数字线偏置到第二电压；
至少部分地基于所述数字线的所述第二电压小于所述第一晶体管的所述栅极上的所述第一电压而使用所述第一晶体管在所述数字线与所述输入晶体管的所述栅极之间转移电荷；及
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