CN114582382A - 存储器装置的引脚映射 - Google Patents

存储器装置的引脚映射 Download PDF

Info

Publication number
CN114582382A
CN114582382A CN202111444006.4A CN202111444006A CN114582382A CN 114582382 A CN114582382 A CN 114582382A CN 202111444006 A CN202111444006 A CN 202111444006A CN 114582382 A CN114582382 A CN 114582382A
Authority
CN
China
Prior art keywords
pins
state
selector
subset
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111444006.4A
Other languages
English (en)
Inventor
W·A·伦德沃伊
S·R·克莱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN114582382A publication Critical patent/CN114582382A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/10—Arrangements for interconnecting storage elements electrically, e.g. by wiring for interconnecting capacitors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/108—Wide data ports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Architecture (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Power Engineering (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

本申请针对存储器装置的引脚映射。一种设备可包含存储器阵列、多个引脚、选择器和映射组件。所述存储器阵列可包含与多个存储器单元耦合的多个数据线。所述映射组件可配置成当所述选择器反映第一状态时将一组数据线映射到第一组引脚，并配置成当所述选择器反映第二状态时将所述一组数据线映射到第二组引脚。所述第一组和第二组引脚可具有相同数量的引脚。所述第二组引脚可包含在所述第二状态中未使用的引脚。所述映射组件可配置成选择性地将未使用的引脚耦合到固定电势。

Description

存储器装置的引脚映射
相关申请的交叉引用
本专利申请要求兰德威(Lendvay)等人于2020年12月1日提交的标题为“存储器装置的引脚映射(PIN MAPPING FOR MEMORY DEVICES)”的第17/108,742号美国专利申请的优先权，所述申请转让给本受让人且明确地以全文引用的方式并入本文中。
技术领域
技术领域涉及存储器装置的引脚映射。
背景技术
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过将存储器装置内的存储器单元编程到各种状态来存储信息。例如，二进制存储器单元可编程到两种支持状态中的一种，常常由逻辑1或逻辑0来表示。在一些实例中，单个存储器单元可支持多于两个状态，所述状态中的任一个可被存储。为了存取所存储的信息，组件可读取或感测存储器装置中的至少一个所存储状态。为了存储信息，组件可写入或编程存储器装置中的状态。
存在各种类型的存储器装置和存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选择存储器、硫属化物存储器技术等。存储器单元可为易失性或非易失性的。例如FeRAM的非易失性存储器即使在无外部电源存在下仍可维持所存储的逻辑状态很长一段时间。例如DRAM的易失性存储器装置在与外部电源断开连接时可能会丢失它们所存储的状态。
发明内容
描述一种设备。所述设备可包含：存储器阵列，其包括多个存储器单元和与所述多个存储器单元耦合的多个数据线；多个引脚，其包括第一组引脚和第二组引脚，所述第二组引脚与所述第一组引脚具有相同数量的引脚，其中所述第一组引脚中的第一引脚不包含在所述第二组引脚中，且所述第二组引脚中的第二引脚不包含在所述第一组引脚中；选择器，其反映包括第一状态或第二状态的状态；以及映射组件，其配置成至少部分地基于所述选择器所反映的所述状态，选择性地将所述多个数据线映射到所述多个引脚，其中所述映射组件配置成当所述选择器反映所述第一状态时将一组多个数据线映射到所述第一组引脚，且所述映射组件配置成当所述选择器反映所述第二状态时，将所述一组数据线映射到所述第二组引脚。
描述另一设备。所述设备可包含：存储器阵列，其包括多个存储器单元和与数据相关联的多个线，所述多个线与所述多个存储器单元耦合，所述多个线包括第一组数据线和第二组数据线；一组引脚，其包括第一引脚子集和第二引脚子集，所述第二引脚子集是与所述第一引脚子集不相交的引脚子集，所述一组引脚还包括第三引脚子集和第四引脚子集，所述第四引脚子集是与所述第三引脚子集不相交的引脚子集；处于某一状态的选择器，所述状态包括第一状态或第二状态；以及映射组件，其配置成至少部分地基于所述选择器的所述状态，选择性地将所述多个线映射到所述一组引脚中的引脚，其中所述映射组件配置成当所述选择器处于所述第一状态时将所述第一组数据线映射到所述第一引脚子集并将所述第二组数据线映射到所述第二引脚子集，当所述选择器处于所述第二状态时将所述第一组数据线映射到所述第三引脚子集并将所述第四引脚子集耦合到固定电势。
描述另一设备。所述设备可通过包括以下步骤的过程制作：在存储器装置上提供多个存储器单元和与所述多个存储器单元耦合的多个数据线；在所述存储器装置上提供多个引脚，所述多个引脚包括第一组引脚和第二组引脚，所述第一组引脚与所述第二组引脚具有相同数量的引脚，其中所述第一组引脚中的第一引脚不包含在所述第二组引脚中且所述第二组引脚中的第二引脚不包含在所述第一组引脚中；在所述存储器装置上提供处于第一状态的选择器；在所述存储器装置上提供映射组件，所述映射组件至少部分地基于所述选择器的所述第一状态将所述多个数据线映射到所述第一组引脚；使所述选择器移动到第二状态；以及至少部分地基于使所述选择器移动到所述第二状态，通过所述映射组件将所述多个数据线重新映射到所述第二组引脚。
附图说明
图1示出根据本文所公开的实例的支持存储器装置的引脚映射的系统的实例。
图2示出根据本文所公开的实例的支持存储器装置的引脚映射的存储器裸片的实例。
图3A和3B示出根据本文所公开的实例的支持存储器装置的引脚映射的管脚图。
图4示出根据本文所公开的实例的支持存储器装置的引脚映射的封装布局的实例。
图5示出根据本文所公开的实例的支持存储器装置的引脚映射的存储器装置的示意图。
图6示出根据本公开的方面的支持存储器装置的引脚映射的存储器装置的框图。
图7示出根据本文所公开的实例的流程图，其示出支持存储器装置的引脚映射的一或多种方法。
具体实施方式
当前DRAM装置具有第一和第二配置，它们可以在封装之前或之后的编程步骤(例如，经由熔丝)进行选择。第一配置可具有第一总线宽度(例如，x8)，而第二配置可具有第二总线宽度(例如，x4)。第二配置使用第一配置的引脚中编号最低的引脚。然而，一些最低的引脚彼此之间可能具有相对较高的串扰水平。
根据本文中所描述的各种方面，存储器装置(例如，DRAM装置)可具有第三配置(例如，额外配置或第二配置的经修改版本)，其中第三配置的引脚从彼此较远的第一配置的引脚映射，因此受到的串扰更少。在替代或额外方面中，其它引脚(不在第二或第三配置上使用的第一配置的引脚)耦合到地，因为它们可能位于第三配置的引脚之间(例如，裸片的垫或封装的迹线)，因此提供额外的串扰保护。
本公开的特征首先在参考图1和2所描述的系统和裸片的上下文中加以描述。本公开的特征在参考图3-5所描述的管脚、封装布局和示意图的上下文中加以描述。本公开的这些和其它特征进一步通过与参考图6-7所描述的存储器装置的引脚映射有关的设备图和流程图加以说明并参考这些设备图和流程图加以描述。
图1示出根据本文所公开的实例的支持存储器装置的引脚映射的系统100的实例。系统100可包含主机装置105、存储器装置110和耦合主机装置105与存储器装置110的多个信道115。系统100可包含一或多个存储器装置110，但是所述一或多个存储器装置110的各方面可以在单个存储器装置(例如，存储器装置110)的上下文中加以描述。
系统100可包含电子装置的部分，例如计算装置、移动计算装置、无线装置、图形处理装置、车辆或其它系统。例如，系统100可示出计算机、笔记本电脑、平板电脑、智能电话、移动电话、可穿戴装置、因特网连接装置、车辆控制器等等的各方面。存储器装置110可以是系统中可用于存储系统100的一或多个其它组件的数据的组件。
系统100的至少部分可为主机装置105的实例。主机装置105可为处理器或使用存储器来执行过程的装置内(例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、笔记本电脑、平板电脑、智能电话、移动电话、可穿戴装置、因特网连接装置、车辆控制器、芯片上系统(SoC)或某一其它固定或便携式电子装置以及其它实例内)的其它电路的实例。在一些实例中，主机装置105可以指实施外部存储器控制器120的功能的硬件、固件、软件或其组合。在一些实例中，外部存储器控制器120可称为主机或主机装置105。
存储器装置110可为可用于提供可由系统100使用或参考的物理存储器地址/空间的独立装置或组件。在一些实例中，存储器装置110可配置成配合一或多个不同类型的主机装置起作用。主机装置105与存储器装置110之间的信令可用于支持以下各者中的一或多者：调制信号的调制方案、用于传达信号的各种引脚配置、用于主机装置105和存储器装置110的物理封装的各种外观尺寸、主机装置105与存储器装置110之间的时钟信令及同步、定时惯例，或其它因素。
存储器装置110可用于存储用于主机装置105的组件的数据。在一些实例中，存储器装置110可充当主机装置105的从属型装置(例如，通过外部存储器控制器120对由主机装置105提供的命令作出响应且执行所述命令)。此类命令可包含用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令中的一或多个。
主机装置105可包含外部存储器控制器120、处理器125、基本输入/输出系统(BIOS)组件130中的一或多个或例如一或多个外围组件或一或多个输入/输出控制器等其它组件。主机装置105的组件可使用总线135彼此耦合。
处理器125可用于对系统100的至少部分或主机装置105的至少部分提供控制或其它功能性。处理器125可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或这些组件的组合。在此类实例中，处理器125可为中央处理单元(CPU)、图形处理单元(GPU)、通用GPU(GPGPU)或SoC的实例，以及其它实例。在一些实例中，外部存储器控制器120可由处理器125实施，也可以是所述处理器的一部分。
BIOS组件130可以是包含作为固件操作的BIOS的软件组件，其可初始化且运行系统100或主机装置105的各种硬件组件。BIOS组件130还可管理处理器125与系统100或主机装置105的各种组件之间的数据流。BIOS组件130可包含存储于只读存储器(ROM)、快闪存储器或其它非易失性存储器中的一或多个中的程序或软件。
存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160(例如，存储器芯片)以支持用于数据存储的所需容量或指定容量。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b、本地存储器控制器165-N)及存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b、存储器阵列170-N)。存储器阵列170可为存储器单元的集合(例如，一或多个栅格、一或多个存储体、一或多个拼块、一或多个区段)，其中每一存储器单元可用于存储至少一个数据位。包含两个或更多个存储器裸片的存储器装置110可称为多裸片存储器或多裸片封装或多芯片存储器或多芯片封装。
装置存储器控制器155可包含可用于控制存储器装置110的操作的电路、逻辑或组件。装置存储器控制器155可包含使得存储器装置110能够执行各种操作的硬件、固件或指令，且可用于接收、传输或执行与存储器装置110的组件相关的命令、数据或控制信息。装置存储器控制器155可用于与外部存储器控制器120、所述一或多个存储器裸片160或处理器125中的一或多者通信。在一些实例中，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165控制本文中所描述的存储器装置110的操作。
在一些实例中，存储器装置110可从主机装置105接收数据或命令或这两者。例如，存储器装置110可接收指示存储器装置110存储用于主机装置105的数据的写入命令或指示存储器装置110将存储于存储器裸片160中的数据提供到主机装置105的读取命令。
本地存储器控制器165(例如，在存储器裸片160本地)可包含可用于控制存储器裸片160的操作的电路、逻辑或组件。在一些实例中，本地存储器控制器165可用于与装置存储器控制器155通信(例如，接收或传输数据或命令或这两者)。在一些实例中，存储器装置110可不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器120可执行本文中所描述的各种功能。由此，本地存储器控制器165可用于与装置存储器控制器155、其它本地存储器控制器165或直接与外部存储器控制器120或处理器125或其组合通信。可包含于装置存储器控制器155或本地存储器控制器165或这两者中的组件的实例可包含用于接收信号(例如，从外部存储器控制器120)的接收器、用于传输信号(例如，到外部存储器控制器120)的传输器、用于解码或解调所接收信号的解码器、用于编码或调制要传输的信号的编码器，或可用于支持装置存储器控制器155或本地存储器控制器165或这两者的所描述操作的各种其它电路或控制器。
外部存储器控制器120可用于使得能够在系统100或主机装置105的组件(例如，处理器125)与存储器装置110之间传达信息、数据或命令中的一或多者。外部存储器控制器120可转换或转译在主机装置105的组件与存储器装置110之间交换的通信。在一些实例中，外部存储器控制器120或系统100的其它组件或主机装置105或本文中所描述的功能可由处理器125实施。例如，外部存储器控制器120可为由处理器125或系统100的其它组件或主机装置105实施的硬件、固件或软件或其某一组合。尽管外部存储器控制器120描绘为在存储器装置110外部，但在一些实例中，外部存储器控制器120或本文中所描述的功能可由存储器装置110的一或多个组件(例如，装置存储器控制器155、本地存储器控制器165)实施，反之亦可。
主机装置105的组件可使用一或多个信道115与存储器装置110交换信息。信道115可用于支持外部存储器控制器120和存储器装置110之间的通信。每个信道115可以是在主机装置105和存储器装置之间载送信息的传输介质的实例。每个信道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或传输介质(例如，导体)。信号路径可以是可用于载送信号的导电路径的实例。例如，信道115可包含第一端子，所述第一端子包含在主机装置105处的一或多个引脚或衬垫和在存储器装置110处的一或多个引脚或衬垫。引脚可以是系统100的装置的导电输入或输出点的实例，并且引脚可用于充当信道的部分。
信道115(及相关联的信号路径和端子)可专门用于传达一或多种类型的信息。例如，信道115可包含一或多个命令和地址(CA)信道186、一或多个时钟信号(CK)信道188、一或多个数据(DQ)信道190、一或多个其它信道192，或其组合。在一些实例中，信令可以使用单倍数据速率(SDR)信令或双倍数据速率(DDR)信令通过信道115传达。在SDR信令中，信号的一个调制符号(例如，信号电平)可以针对每个时钟循环寄存(例如，在时钟信号的上升或下降边沿上)。在DDR信令中，信号的两个调制符号(例如，信号电平)可以针对每个时钟循环寄存(例如，在时钟信号的上升边沿和下降边沿两者上)。
在一些实例中，CA信道186可用于在主机装置105和存储器装置110之间传达命令，包含与命令相关联的控制信息(例如，地址信息)。例如，CA信道186载送的命令可包含具有所需数据的地址的读取命令。在一些实例中，CA信道186可包含任何数量的信号路径，用于对一或多个地址或命令数据解码(例如，八个或九个信号路径)。
在一些实例中，数据信道190可用于在主机装置105和存储器装置110之间传达数据或控制信息中的一或多者。例如，数据信道190可传达要写入到存储器装置110的信息(例如，双向)或从存储器装置110读取的信息。
信道115可包含任何数量的信号路径(包含单个信号路径)。在一些实例中，信道115可包含多个单独的信号路径。例如，信道可以是x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(包含十六个信号路径)等等。
图2示出根据本文所公开的实例的支持存储器装置的引脚映射的存储器裸片200的实例。存储器裸片200可以是参考图1所描述的存储器裸片160的实例。在一些实例中，存储器裸片200可以称为存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含各自可编程为存储不同逻辑状态(例如，编程为一组两个或更多个可能状态中的一个)的一或多个存储器单元205。例如，存储器单元205可用于每次存储一个信息位(例如，逻辑0或逻辑1)。在一些实例中，存储器单元205(例如，多层级存储器单元)可用于每次存储超过一个信息位(例如，逻辑00、逻辑01、逻辑10、逻辑11)。在一些实例中，存储器单元205可布置成阵列，例如参考图1所描述的存储器阵列170。
存储器单元205可在电容器中存储表示可编程状态的电荷。DRAM架构可包含电容器，所述电容器包含用于存储表示可编程状态的电荷的介电材料。在其它存储器架构中，其它存储装置和组件是可能的。例如，可以采用非线性介电材料。存储器单元205可包含例如电容器230的逻辑存储组件和开关组件235。电容器230可以是介电电容器或铁电电容器的实例。电容器230的节点可与电压源240耦合，所述电压源可以是单元板参考电压，例如Vpl，也可以是地，例如Vss。
存储器裸片200可包含一或多个存取线(例如，一或多个字线210和一或多个字线数字线215)，这些存取线布置成某一图案，例如网格状图案。存取线可以是与存储器单元205耦合的导电线，并且可用于对存储器单元205执行存取操作。在一些实例中，字线210可以称为行线。在一些实例中，数字线215可以称为列线或位线。对存取线、行线、列线、字线、数字线或位线或其类似物的提及是可互换的，不会影响理解或操作。存储器单元205可定位在字线210和数字线215的相交点处。
读取和写入等操作可通过激活或选择例如字线210或数字线215中的一或多者的存取线在存储器单元205上执行。通过偏置字线210和数字线215(例如，向字线210或数字线215施加电压)，单个存储器单元205可以在它们的相交点处进行存取。在二维或三维配置中字线210和数字线215的相交点可以称为存储器单元205的地址。
存取存储器单元205可以通过行解码器220或列解码器225控制。例如，行解码器220可从本地存储器控制器260接收行地址并基于接收到的行地址激活字线210。列解码器225可从本地存储器控制器260接收列地址并基于接收到的列地址激活数字线215。
选择或撤销选择存储器单元205可通过使用字线210激活或撤销激活开关组件235来实现。电容器230可使用开关组件235与数字线215耦合。例如，当开关组件235被撤销激活时电容器230可与数字线215隔离，且当开关组件235被激活时电容器230可与数字线215耦合。
感测组件245可用于检测存储在存储器单元205的电容器230上的状态(例如，电荷)，并基于所存储的状态确定存储器单元205的逻辑状态。感测组件245可包含一或多个感测放大器，用于放大或以其它方式转换由存取存储器单元205产生的信号。感测组件245可比较从存储器单元205检测到的信号与参考250(例如，参考电压)。检测到的存储器单元205的逻辑状态可以作为感测组件245的输出提供(例如，提供给输入/输出255)，并且可以向包含存储器裸片200的存储器装置的另一组件指示检测到的逻辑状态。
本地存储器控制器260可通过各种组件(例如，行解码器220、列解码器225、感测组件245)控制存储器单元205的存取。本地存储器控制器260可以是参考图1所描述的本地存储器控制器165的实例。在一些实例中，行解码器220、列解码器225与感测组件245中的一或多个可以与本地存储器控制器260处于相同位置。本地存储器控制器260可用于从一或多个不同的存储器控制器(例如，与主机装置105相关联的外部存储器控制器120、与存储器裸片200相关联的另一控制器)接收命令或数据中的一或多个，将命令或数据(或这两者)转译成可供存储器裸片200使用的信息，对存储器裸片200执行一或多个操作，并基于执行所述一或多个操作而将数据从存储器裸片200传达到主机装置105。本地存储器控制器260可产生行信号和列地址信号，以激活目标字线210与目标数字线215。本地存储器控制器260还可产生和控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文所论述的所施加电压或电流的幅度、形状或持续时间可以改变，并且针对在操作存储器裸片200中论述的各种操作可以是不同的。
本地存储器控制器260可用于对存储器裸片200的一或多个存储器单元205执行一或多个存取操作。存取操作的实例可包含写入操作、读取操作、刷新操作、预充电操作或激活操作等等。在一些实例中，存取操作可由本地存储器控制器260响应于各种存取命令(例如，来自主机装置105)而执行或以其它方式协调。本地存储器控制器260可用于执行此处未列出的其它存取操作或与存储器裸片200的操作相关的其它操作(与存取存储器单元205不直接相关)。
图3A和3B示出根据本文所公开的实例的支持存储器装置的引脚映射的管脚图300A和300B的实例。管脚图可示出可减弱不同的x4配置中的数据线之间的串扰的x8和x4配置的可能管脚。
管脚图300A和300B示出可定位在DRAM封装上的引脚305，以及对应于引脚的信号。如图3A和3B中所示，引脚305布置成具有行A-N和列1-9的网格。为了区分引脚和信号，每个引脚将由其在网格中位置所指代。例如，与DQ2相关联的引脚可在两个管脚图中均称为引脚B3，与DQ0相关联的引脚可在管脚图300A中称为引脚C2且在管脚图300B中称为引脚E3。引脚305可专用于参考电势(例如，VDD、VDDQ、VPP、VSS)、时钟信号(例如，CK_c、CK_t)、控制信号(例如，CS_n、DM_n、DQS_c、DQS_t、LBDQS、RESET_n)、状态信号(例如，ALERT_n、TDQS_c、TDQS_t)、地址线(例如，CA1-CA13)、数据线(例如，DQ0-DQ7)和其它类型的信号(例如，CA_ODT、TEN、ZQ MIR)。
管脚图300A可用于x8配置或第一x4配置。在x8配置中，数据线310(例如，数据线DQ0-DQ7)可耦合到相关联的引脚(例如，引脚C2、C8、B3、B7、E2、E8、E3和E7)，以便可以耦合到外部装置，例如主机装置。在第一x4配置中，数据线310的下半部字节(或半字节)(例如，数据线DQ0-DQ3)可耦合到外部装置；数据线310的上半部字节(例如，数据线DQ4-DQ7)可忽略。因而，数据线310的下半部字节(例如，数据线DQ0-DQ3)可耦合到相关联的引脚(例如，引脚C2、C8、B3和B7)，与上部字节(例如，数据线DQ4-DQ7)相关联的引脚(例如，E2、E8、E3和E7)可断开连接(例如，在存储器裸片上或在存储器裸片和封装之间)或连接到高电阻或地。
同一行或同一列中邻近引脚的中心之间的典型距离D可为约0.8mm(但是其它距离也是可能的)。基于此距离，基于引脚之间的行和列距离的管脚3A的任何两个引脚之间的距离可以使用简单的三角学确定(例如，(行距离)2+(列距离)2＝(总距离)2)。因此，对于使用管脚图300A的x4配置，与数据线DQ0-DQ3相关联的引脚305之间的总距离可如下。
表1.管脚图300A的数据线引脚之间的距离
Figure BDA0003384443450000091
如表1所示，管脚图300A的与数据线DQ0-DQ3相关联的任何两个引脚之间的最短距离可以是1.1mm，即引脚C2和B3(与数据线DQ0和DQ2相关联)之间或引脚C8和B7(与数据线DQ1和DQ3相关联)之间的距离。
管脚图300B可用于第二x4配置。在管脚图300B中，相同信号可以连接到与管脚图300A中相同的引脚，除了少数例外。如上文所论述，当处于x4配置中时，数据线的上半部字节(例如，数据线DQ4-DQ7)可能不使用。为了利用这一点，图3B中的数据线DQ0和DQ1可与引脚E3和E7相关联，所述引脚与图3A中的数据线DQ6和DQ7相关联。这改变了与数据线315(例如，DQ0-DQ3)相关联的引脚之间的距离，如下：
表2.管脚图300B的数据线引脚之间的距离
Figure BDA0003384443450000101
如表2所示，管脚图300B的与数据线DQ0-DQ3相关联的任何两个引脚之间的最短距离可仍为与数据线DQ0和DQ2相关联的引脚之间或与数据线DQ1和DQ3相关联的引脚之间的距离，但是因为数据线DQ0和DQ1现在与引脚E3和E7相关联，所以距离现在是2.4mm，而不是1.1mm。这是管脚图300A的最短距离的两倍多。在一些实例中，被选定用于第二配置的数据线(例如，DQ0-DQ3)的引脚可以基于选自用于第一配置(例如，x8配置)的引脚的任何两个引脚之间具有最长欧几里得距离来选择。
通过重新映射DQ0和DQ1数据线以使用与未使用的数据线DQ6和DQ7相关联的引脚，引脚DQ0-DQ3中的任一个之间的最短距离可大于它们在管脚图300A中的距离。这可有助于最小化串扰和其它可出现在第一x4配置中的数据线DQ0-DQ3之间的噪声。其余未使用的引脚可以断开连接(例如，在存储器裸片上、在存储器裸片和封装之间)或连接到高或低电势(例如，在存储器裸片上或在封装上)。
图4示出根据本文所公开的实例的支持存储器装置的引脚映射的封装布局400的实例。封装布局400可能仅示出完整封装布局的一部分。封装布局400可包含多个引脚405(例如，引脚405-a到405-h)，它们可遵循与图3B中所示的引脚305相同的布局。封装布局400还可包含下块(LB)连接器410和上块(UB)连接器415。对应于数据线的上部部分的地址线、数据线和控制线可与UB连接器415耦合。对应于数据线的下部部分的地址线、数据线和控制线可与LB连接器410耦合。
LB连接器410和UB连接器415可各自包含用于与引脚405(例如，封装的接合垫)耦合的连接点(未示出)。迹线(例如，迹线420-a到420-g)可在引脚405和LB连接器410或UB连接器415的相关联连接点之间延伸。例如，迹线420-a、420-b、420-c和420-d可分别耦合引脚405-a、405-b、405-c和405-d与LB连接器410，因此数据线DQ0-DQ3可从中流过。
如图4中所示出，依据相关联引脚的位置，迹线420可在两个或更多个邻近引脚405之间传递，以将引脚耦合到连接器410或415中的一个。例如，来自引脚405-g的迹线420-g可在引脚405-c和405-e之间传递，如由虚线所示。引脚405-g可与管脚图300A的数据线DQ0相关联。通过以如此接近引脚405-c的方式传递，旧数据线DQ0和数据线DQ2之间可发生串扰。但是通过改变与数据线DQ0和DQ1耦合的引脚，与数据线DQ0-DQ3(例如，引脚405-a到405-d)相关联的所有引脚可定位在最接近连接器410和415的列上。因而，与数据线DQ0-DQ3相关联的迹线(例如，迹线420-a到420-d)可直接从与数据线DQ0-DQ3相关联的引脚(例如，引脚405-a到405-d)传递到LB连接器，而不在其它引脚405之间传递。另外，与数据线DQ0和DQ1相关联的引脚(例如，引脚405-a和405-b)的位置可允许它们相关联的迹线(例如，迹线420-a和420-b)更远离与数据线DQ2和DQ3相关联的迹线(例如，迹线420-c和420-d)，从而减少来自那些数据线的串扰。例如，并不是在与数据线DQ2相关联的迹线420-c旁边延行，就像旧数据线DQ0的迹线420-g可能存在的那样，与数据线DQ0相关联的迹线420-a可显著地远离与数据线DQ2相关联的迹线420-c。
图5示出根据本文所公开的实例的支持存储器装置的引脚映射的存储器装置500的示意图。在一些实例中，存储器装置500可以是存储器裸片(例如，DRAM芯片或裸片)。示意图示出能够将数据线重新映射到引脚以最小化串扰和其它噪声的存储器装置的一个实例，如上文所论述。
存储器装置500可包含具有多个存储器单元的存储器阵列505。在一些实例中，存储器阵列505可以是参考图1所描述的存储器阵列170的实例。在一些实例中，存储器单元可以是参考图2所描述的存储器单元205的实例。存储器阵列505可包含与数据相关联的多个线510，例如数据线DQ0-DQ7(例如，线510-a到510-h)，及控制线，例如控制线TDQS(例如，线510-i和510-j)。在一些实例中，数据线可以是参考图2所描述的存取线210和215的实例。所述多个线510可直接或间接地与存储器单元耦合以进行读取和写入操作，例如，如上文所论述。
所述多个线510可包含多组数据线515，包含与数据的下半部字节相关联的第一组515-a(例如，对应于数据线DQ0-DQ3的线510-a到510-d)和与数据的上半部字节相关联的第二组510-b(例如，对应于数据线DQ4-DQ7的线510-e到510-h)。当存储器装置500处于x8配置时，数据的上半部和下半部字节可使用第一组数据线515-a和第二组数据线515-b向和从存储器阵列505传递。当存储器装置500处于x4配置时，数据的下半部字节可使用第一组数据线515-a向和从存储器装置传递；数据的上半部字节可以忽略，因此第二组数据线515-b可以是未使用的。
选择器520可用于为存储器装置500选择所需配置。例如，选择器520可用于为存储器装置500选择x4或x8配置。在一些实例中，选择器520还可用于在x4配置的不同管脚之间进行选择。例如，选择器520可用于选择第一x4配置(例如，对应于参考图3A论述的x4管脚配置)或第二x4配置(例如，对应于参考图3B论述的x4管脚配置)。在一些实例中，选择器520可基于选择而反映状态：例如，第一状态(例如，x8配置)、第二状态(例如，第一x4配置)或第三状态(例如，第二x4配置)。
选择器520可以是任何类型的选择装置。在一些情况下，选择器520可包含一或多个单次可编程元件，例如一或多个熔丝(例如，熔丝525-a和525-b)。
存储器装置500可包含多个引脚530(例如，引脚P1-P10)，用于将存储器装置500的信号耦合到外部装置，例如主机装置，如参考图1论述的主机装置105。在一个实例中，所述多个线510可以选择性地与所述多个引脚530耦合，使得外部装置(例如，主机装置)能够存取(例如，读取或写入)存储器阵列505的存储器单元。
存储器装置500可包含映射组件535。映射组件535可配置成基于选择器520反映的状态而选择性地将所述多个线510映射(例如，耦合或附接)到所述多个引脚530。例如，当选择器520反映第一状态(例如，x8配置)时，映射组件535可将数据线(例如，对应于数据线DQ0-DQ7的线510-a到510-h)映射到第一组引脚540(例如，引脚P1-P8)。
在一个实例中，第一组数据线515-a可映射到第一引脚子集545-a(例如，引脚P1-P4)，且第二组数据线515-b可映射到与第一子集545-a不相交的第二引脚子集545-b(例如，引脚P5-P8)。在一些实例中，第一引脚子集545-a和第二引脚子集545-b可构成第一组引脚540。
当选择器520反映第二状态(例如，第一x4配置)时，映射组件535可再次将第一组数据线515-a映射到第一引脚子集545-a。选择器520还可仍然将第二组数据线515-b映射到第二引脚子集545-b，但是因为数据的上半部字节在x4配置中可能是未使用的，所以第二组数据线515-b可以不映射到第二引脚子集。在一些实例中，在x4配置中，第二引脚子集545-b可耦合到固定电势(例如，Vcc、Vpp或地)。
当选择器520反映第三状态(例如，第二x4配置)时，映射组件535可将第一组数据线515-a映射到第三引脚子集545-c(例如，引脚P3、P4、P7和P8)。第三引脚子集545-c可不同于第一引脚子集545-a。因为数据线的上半部字节在x4配置中未使用，所以第二组数据线可以是未使用的，且与第三组引脚545-c不相交的第四引脚子集545-d(例如，引脚P1、P2、P5和P6)可以解耦。在一些实例中，第三引脚子集545-c和第四引脚子集545-d也可构成第一组引脚540。在一些实例中，在第二x4配置中，第四组引脚中的一或多个可耦合到固定电势(例如，Vcc、Vpp或地)。将第四组引脚545-d或与不用于x4配置的加法信号(例如，信号TDQS_c510-i或TDQS_t 510-j)相关联的引脚中的一或多个耦合到固定电势可通过为第三组引脚545-c提供屏蔽来减少串扰。例如，封装(例如，如由封装布局400所示)可包含与第四组引脚545-d或在与第三组引脚545-c相关联的迹线的一或多个侧上的额外引脚相关联的迹线，且因此可减少来自其它周围迹线的串扰。
映射组件535可包含一或多个开关装置550，例如复用器(例如，复用器M1-M10)或三态驱动器。第一组复用器(例如，M1和M2)可各自配置成将数据线515(例如，数据线DQ0或DQ1)耦合到三个端口中的一个，且第二组复用器(例如，M3-M10)可各自配置成将引脚530(例如，引脚P1、P2、P5、P6、P7、P8、P9或P10)耦合到三个端口中的一个。每个复用器550要使用的特定输出可基于在复用器处接收的控制信号555，其反映选择器520的状态。在一些实例中，一或多个数据线515可各自在每一配置中与相同引脚530耦合。例如，一或多个数据线515(例如，数据线DQ2和DQ3)可各自在x8配置、第一x4配置和第二x4配置中的每一个中与相同引脚(例如，相应地为引脚P3和P4)耦合。在那些情况下，可省略用于耦合那些数据线和相关联引脚的开关装置。
如上文所论述，每个复用器550要使用的特定输出可基于选择器520的状态。例如，当选择器520可反映x8配置(例如，第一状态)时，复用器M1可经由复用器M3将数据线DQ0耦合到引脚P1。类似地，复用器M2可在第一状态中经由复用器M4将数据线DQ1耦合到引脚P2，且复用器M5-M8可分别将引脚P5-P8耦合到数据线DQ4-DQ7。因为数据线DQ2和DQ3可永久性地耦合到引脚P3和P4，所以数据线DQ0-DQ7可在第一状态中与引脚P1-P8耦合。因此，在x8配置中，第一组数据线515-a和第二组数据线515-b可与第一引脚子集545-a和第二引脚子集545-b耦合。
当选择器520反映第一x4配置(例如，第二状态)时，复用器M1和M2可再次分别经由复用器M3和M4将数据线DQ0和DQ1耦合到引脚P1和P2，且数据线DQ2和DQ3可保持耦合到引脚P3和P4。因此，在第一x4配置中，第一组数据线515-a可与第一引脚子集545-a耦合。在一些实例中，因为数据线的上半部字节在x4配置中可能不使用，所以复用器M5-M8可将第二引脚子集545-b与第二组数据线515-b解耦。在一些实例中，复用器M5-M8可将第二引脚子集545-b耦合到固定电势(例如，地)。
当选择器520可反映第二x4配置(例如，第三状态)时，复用器M1和M2可分别经由复用器M7和M8将数据线DQ0和DQ1耦合到引脚P7和P8。因而，数据线DQ0和DQ1可与不同于第一x4配置中的引脚耦合。因而，在第二x4配置中，第一组数据线515-a可与第三引脚子集545-c耦合。在一些实例中，因为数据的较高字节在x4配置中可能不使用，所以复用器M3-M6可将第四引脚子集(P1、P2、P7和P8)耦合到固定电势(例如，地)。
在一些实例中，与一或多个控制线相关联的引脚也可在不使用时耦合到固定电势。例如，控制线TDQS_c和TDQS_t只能在x8配置中使用。在一些实例中，与控制线TDQS_c和TDQS_t相关联的引脚(例如，引脚P9和P10)可在x8配置中耦合到控制线TDQS_c和TDQS_t(例如，经由复用器M9和M10)，并且可在x4配置中耦合到固定电势(例如，经由复用器M9和M10)。
在一些实例中，选择器520可处于预备状态(例如，第一状态)。当选择器520可被致使移动(例如，通过一或多个熔丝525)到不同状态(例如，第二或第三状态)时，映射组件535可将数据线515重新映射到引脚530，如上文所论述。应理解，在一些情况下，数据线510可包含用于双向数据的多个数据线。例如，引脚530中的一些或全部可以是双向的，且因此映射组件535可具有多个与引脚530中的每一个相关联的复用器550(例如，每个方向一个复用器)。
图6示出根据本文所公开的实例的支持存储器装置的引脚映射的存储器装置605的框图600。存储器装置605可以是参考图2到6所描述的存储器装置的方面的实例。存储器装置605可包含存储器单元组件610、引脚组件615、选择器组件620和映射组件625。这些模块中的每一个可彼此直接或间接地通信(例如，经由一或多个总线)。
存储器单元组件610可提供一组存储器单元和与所述一组存储器单元耦合的一组数据线。
引脚组件615可提供一组引脚，所述一组引脚包含第一组引脚和第二组引脚。第一组引脚可与第二组引脚具有相同数量的引脚。第一组引脚中的第一引脚可不包含在第二组引脚中，且第二组引脚中的第二引脚可不包含在第一组引脚中。在一些情况下，第二组引脚中的任两个引脚之间的最短物理距离可大于第一组引脚中的任两个引脚之间的最短物理距离。在一些情况下，所述一组引脚可进一步包含第三组引脚。第一组引脚可以是第三组引脚的第一子集，且第二组引脚可以是第三组引脚的第二子集。
选择器组件620可提供选择器。选择器组件620可以是或反映第一状态或第二状态。在一些实例中，选择器组件620可处于第一状态。在一些实例中，选择器组件620可使选择器移动到第二状态。在一些情况下，选择器组件620可包含熔丝元件。
映射组件625可提供基于选择器的第一状态将所述一组数据线映射到第一组引脚的映射组件。在一些实例中，映射组件625可基于选择器移动到第二状态而将所述一组数据线重新映射到第二组引脚。
图7示出根据本公开的方面的流程图，其示出支持存储器装置的引脚映射的方法700。方法700的操作可由本文所述的存储器装置或其组件实施。例如，方法700的操作可由参考图6所描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件执行所描述的功能。另外或替代地，存储器装置可使用专用硬件执行所描述功能的方面。
在705处，存储器装置可提供一组存储器单元和与所述一组存储器单元耦合的一组数据线。操作705可根据本文描述的方法执行。在一些实例中，操作705的各方面可由参考图6所描述的存储器单元组件执行。
在710处，存储器装置可提供一组引脚，其可包含第一组引脚和第二组引脚。第一组引脚可与第二组引脚具有相同数量的引脚。第一组引脚中的第一引脚可不包含在第二组引脚中，且第二组引脚中的第二引脚可不包含在第一组引脚中。操作710可根据本文描述的方法执行。在一些实例中，操作710的各方面可由参考图6所描述的引脚组件执行。
在715处，存储器装置可提供处于第一状态的选择器。操作715可根据本文描述的方法执行。在一些实例中，操作715的各方面可由参考图6所描述的选择器组件执行。
在720处，存储器装置可提供映射组件，其基于选择器的第一状态将所述一组数据线映射到第一组引脚。操作720可根据本文描述的方法执行。在一些实例中，操作720的各方面可由参考图6所描述的映射组件执行。
在725处，可使选择器移动到第二状态。操作725可根据本文描述的方法执行。在一些实例中，操作725的各方面可由参考图6所描述的选择器组件执行。
在730处，存储器装置可基于选择器移动到第二状态而将所述一组数据线重新映射到第二组引脚。操作730可根据本文描述的方法执行。在一些实例中，操作730的各方面可由参考图6所描述的映射组件执行。
在一些实例中，本文所述的一种设备可执行一或多种方法，例如方法700。设备可包含用于以下的特征、构件或指令：在存储器装置上提供一组存储器单元和与所述一组存储器单元耦合的一组数据线；在存储器装置上提供一组引脚，所述一组引脚包含第一组引脚和第二组引脚，第一组引脚与第二组引脚具有相同数量的引脚，其中第一组引脚中的第一引脚不包含在第二组引脚中且第二组引脚中的第二引脚不包含在第一组引脚中；在存储器装置上提供处于第一状态的选择器；在存储器装置上提供映射组件，所述映射组件基于选择器的第一状态将所述一组数据线映射到第一组引脚；使选择器移动到第二状态；以及基于使选择器移动到第二状态，通过映射组件将所述一组数据线重新映射到第二组引脚。
应注意，本文中所描述的方法描述了可能的实施方案，且操作和步骤可重新布置或者被修改，并且其它实施方案是可能的。此外，可组合来自两个或更多个方法的部分。
描述一种设备。所述设备可包含存储器阵列、一组引脚、选择器和映射组件。存储器阵列可具有一组存储器单元和与存储器单元耦合的数据线。所述一组引脚可具有第一组引脚和第二组引脚。第二组引脚可与第一组引脚具有相同数量的引脚。选择器可反映状态，包含第一状态或第二状态。映射组件可配置成基于选择器反映的状态选择性地将所述一组数据线映射到所述一组引脚。第一组引脚中的第一引脚可不包含在第二组引脚中，且第二组引脚中的第二引脚可不包含在第一组引脚中。映射组件可配置成当选择器反映第一状态时将所述一组数据线映射到第一组引脚。映射组件可配置成当选择器反映第二状态时将所述一组数据线映射到第二组引脚。
在一些实例中，所述一组引脚可进一步包含第三组引脚，所述状态可进一步包含第三状态，且映射组件可配置成当选择器反映第三状态时将所述一组数据线映射到第三组引脚。在一些实例中，第一组引脚可以是第三组引脚的第一子集，且第二组引脚可以是第三组引脚的第二子集。在一些实例中，第三组引脚可具有与第一组引脚和第二组引脚不同数量的引脚。在一些实例中，第一组引脚的数量可以是四个，且第三组引脚的数量可以是八个。
在一些实例中，映射组件可配置成当选择器反映第二状态时将第一组引脚中的一或多个引脚耦合到固定电势。在一些实例中，选择器可包含单次可编程元件。在一些实例中，单次可编程元件可包含熔丝元件。在一些实例中，映射组件可包含复用器。在一些实例中，映射组件可包含三态驱动器。在一些实例中，第二组引脚中的任两个引脚之间的最短物理距离可大于第一组引脚的任两个引脚之间的最短物理距离。
描述一种设备。所述设备可包含存储器阵列、一组引脚、选择器和映射组件。存储器阵列可包含一组存储器单元和与数据相关联的一组线。所述一组线可与所述一组存储器单元耦合。所述一组线可包含第一组数据线和第二组数据线。
所述一组引脚可包含第一引脚子集和第二引脚子集，所述第二引脚子集是与第一引脚子集不相交的引脚子集。所述一组引脚还可包含第三引脚子集和第四引脚子集，所述第四引脚子集是与第三引脚子集不相交的引脚子集。选择器可处于某一状态，其可包含第一状态或第二状态。映射组件可配置成基于选择器的状态选择性地将所述一组线映射到所述一组引脚中的引脚。映射组件可配置成当选择器处于第一状态时将第一组数据线映射到第一引脚子集并将第二组数据线映射到第二引脚子集。映射组件可配置成当选择器处于第二状态时将第一组数据线映射到第三引脚子集并将第四引脚子集耦合到固定电势。
在一些实例中，选择器可包含熔丝元件。在一些实例中，第一引脚子集、第二引脚子集、第三引脚子集和第四引脚子集中的每一者可具有相同数量的引脚。在一些实例中，映射组件可包含复用器。在一些实例中，所述一组线可进一步包含第五组控制线。所述一组引脚可进一步包含第五引脚子集。映射组件可配置成当选择器可处于第一状态时将第五组控制线映射到第五引脚子集，且映射组件可配置成当选择器可处于第二状态时将第五引脚子集耦合到固定电势。
在一些实例中，第三组引脚中的任两个引脚之间的最短物理距离可大于第一组引脚中的任两个引脚之间的最短物理距离。在一些实例中，选择器可包含熔丝元件。在一些实例中，所述一组引脚可进一步包含第五组引脚，其中第一组引脚可以是第五组引脚的第一子集，且第二组引脚可以是第五组引脚的第二子集。
可使用多种不同技术和技艺中的任一个来表示本文中所描述的信息和信号。例如，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号示出为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。
术语“电子连通”、“导电接触”、“连接”和“耦合”可以指组件之间支持信号在组件之间流动的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，那么组件被视为彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子连通(或彼此导电接触，或彼此连接，或彼此耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是可包含例如开关、晶体管或其它组件等中间组件的间接导电路径。在一些实例中，可例如使用例如开关或晶体管等一或多个中间组件中断所连接组件之间的信号流动一段时间。
术语“耦合”是指从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法通过导电路径在组件之间传送，在闭路关系中，信号能够通过导电路径在组件之间传送。当例如控制器的一组件将其它组件耦合在一起时，那么所述组件引发允许信号通过导电路径在所述其它组件之间流动的改变，所述导电路径先前不允许信号流动。
术语“隔离”是指信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在断路，那么它们彼此隔离。例如，由定位在两个组件之间的开关间隔开的组件在开关断开时彼此隔离。当控制器将两个组件隔离时，控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。
本文中所论述的包含存储器阵列的装置可形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些实例中，衬底是半导体晶片。在其它实例中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含(但不限于)磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
本文所论述的开关组件或晶体管可表示场效应晶体管(FET)，并且包括包含源极、漏极和栅极的三端装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂(例如简并)半导体区。源极与漏极可由轻掺杂的半导体区或沟道间隔开。如果沟道是n型(即，大部分载体为电子)，那么FET可被称作n型FET。如果沟道是p型(即，大部分载体为空穴)，那么FET可被称作p型FET。沟道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。例如，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“断开”或“撤销激活”。
本文结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示例性”是指“充当实例、例子或说明”，且不比其它实例“优选”或“有利”。详细描述包含特定细节，以便提供对所描述技术的理解。然而，这些技术可在没有这些特定细节的情况下实践。在一些例子中，以框图的形式展示众所周知的结构和装置以免混淆所描述实例的概念。
在附图中，类似组件或特征可以具有相同参考标记。此外，可通过在参考标记之后跟着长划线及区分类似组件的第二标记来区分为相同类型的各种组件。如果说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一个，而与第二参考标记无关。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，那么可以将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体来传输。其它实例及实施方案在本公开及所附权利要求书的范围内。例如，由于软件的本质，本文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一个的组合来实施。实施功能的特征也可物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。
例如，结合本文中的公开内容所描述的各种说明性块和模块可使用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心，或任何其它此类配置)。
如本文中(包含在权利要求书中)所使用，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”的短语结尾的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。并且，如本文中所使用，短语“基于”不应被理解为提及一组封闭条件。例如，在不脱离本公开的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
提供本文中的描述使得所属领域的技术人员能够进行或使用本公开。所属领域技术人员将清楚对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本公开的范围。因此，本发明不限于本文中所描述的实例和设计，而是被赋予与本文中所公开的原理和新颖特征一致的最宽范围。

Claims (20)

1.一种设备，其包括：
存储器阵列，其包括多个存储器单元和与所述多个存储器单元耦合的多个数据线；
多个引脚，其包括第一组引脚和第二组引脚，所述第二组引脚与所述第一组引脚具有相同数量的引脚，其中所述第一组引脚中的第一引脚不包含在所述第二组引脚中，且所述第二组引脚中的第二引脚不包含在所述第一组引脚中；
选择器，其反映状态，包括第一状态或第二状态；以及
映射组件，其配置成至少部分地基于所述选择器反映的所述状态，选择性地将所述多个数据线映射到所述多个引脚，其中所述映射组件配置成当所述选择器反映所述第一状态时将一组所述多个数据线映射到所述第一组引脚，且所述映射组件配置成当所述选择器反映所述第二状态时将所述一组数据线映射到所述第二组引脚。
2.根据权利要求1所述的设备，其中：
所述多个引脚进一步包括第三组引脚，
所述状态进一步包括第三状态，且
所述映射组件配置成当所述选择器反映所述第三状态时将所述多个数据线映射到所述第三组引脚。
3.根据权利要求2所述的设备，其中：
所述第一组引脚是所述第三组引脚的第一子集，且
所述第二组引脚是所述第三组引脚的第二子集。
4.根据权利要求2所述的设备，其中所述第三组引脚具有与所述第一组引脚和所述第二组引脚不同数量的引脚。
5.根据权利要求4所述的设备，其中所述第一组引脚的所述数量是四个，且所述第三组引脚的所述数量是八个。
6.根据权利要求1所述的设备，其中所述映射组件配置成当所述选择器反映所述第二状态时将所述第一组引脚中的一或多个引脚耦合到固定电势。
7.根据权利要求1所述的设备，其中所述选择器包括单次可编程元件。
8.根据权利要求7所述的设备，其中所述单次可编程元件包括熔丝元件。
9.根据权利要求1所述的设备，其中所述映射组件包括复用器。
10.根据权利要求1所述的设备，其中所述映射组件包括三态驱动器。
11.根据权利要求1所述的设备，其中所述第二组引脚中的任两个引脚之间的最短物理距离大于所述第一组引脚中的任两个引脚之间的最短物理距离。
12.一种设备，其包括：
存储器阵列，其包括多个存储器单元和与数据相关联的多个线，所述多个线与所述多个存储器单元耦合，所述多个线包括第一组数据线和第二组数据线；
一组引脚，其包括第一引脚子集和第二引脚子集，所述第二引脚子集是与所述第一引脚子集不相交的引脚子集，所述一组引脚还包括第三引脚子集和第四引脚子集，所述第四引脚子集是与所述第三引脚子集不相交的引脚子集；
处于某一状态的选择器，所述状态包括第一状态或第二状态；以及
映射组件，配置成至少部分地基于所述选择器的所述状态，选择性地将所述多个线映射到所述一组引脚中的引脚，其中所述映射组件配置成当所述选择器处于所述第一状态时将所述第一组数据线映射到所述第一引脚子集并将所述第二组数据线映射到所述第二引脚子集，并且当所述选择器处于所述第二状态时将所述第一组数据线映射到所述第三引脚子集并将所述第四引脚子集耦合到固定电势。
13.根据权利要求12所述的设备，其中所述选择器包括熔丝元件。
14.根据权利要求12所述的设备，其中所述第一引脚子集、所述第三引脚子集、所述第四引脚子集和所述第二引脚子集中的每一者具有相同数量的引脚。
15.根据权利要求12所述的设备，其中所述映射组件包括复用器。
16.根据权利要求12所述的设备，其中所述多个线进一步包括第三组控制线，且所述一组引脚进一步包括第五引脚子集，并且其中所述映射组件配置成当所述选择器处于所述第一状态时将所述第三组控制线映射到所述第五引脚子集，并且当所述选择器处于所述第二状态时将所述第五引脚子集耦合到所述固定电势。
17.一种通过包括以下步骤的过程制作的设备：
在存储器装置上提供多个存储器单元和与所述多个存储器单元耦合的多个数据线；
在所述存储器装置上提供多个引脚，所述多个引脚包括第一组引脚和第二组引脚，所述第一组引脚与所述第二组引脚具有相同数量的引脚，其中所述第一组引脚中的第一引脚不包含在所述第二组引脚中，且所述第二组引脚中的第二引脚不包含在所述第一组引脚中；
在所述存储器装置上提供处于第一状态的选择器；
在所述存储器装置上提供映射组件，所述映射组件至少部分地基于所述选择器的所述第一状态将所述多个数据线映射到所述第一组引脚；
使所述选择器移动到第二状态；以及
至少部分地基于使所述选择器移动到所述第二状态，通过所述映射组件将所述多个数据线重新映射到所述第二组引脚。
18.根据权利要求17所述的设备，其中所述第二组引脚中的任两个引脚之间的最短物理距离大于所述第一组引脚的任两个引脚之间的最短物理距离。
19.根据权利要求17所述的设备，其中所述选择器包括熔丝元件。
20.根据权利要求17所述的设备，其中：
所述多个引脚进一步包括第五组引脚，其中所述第一组引脚是所述第五组引脚的第一子集，且所述第二组引脚是所述第五组引脚的第二子集。
CN202111444006.4A 2020-12-01 2021-11-30 存储器装置的引脚映射 Pending CN114582382A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/108,742 2020-12-01
US17/108,742 US11467995B2 (en) 2020-12-01 2020-12-01 Pin mapping for memory devices

Publications (1)

Publication Number Publication Date
CN114582382A true CN114582382A (zh) 2022-06-03

Family

ID=81752487

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111444006.4A Pending CN114582382A (zh) 2020-12-01 2021-11-30 存储器装置的引脚映射

Country Status (2)

Country Link
US (1) US11467995B2 (zh)
CN (1) CN114582382A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202241074A (zh) * 2021-03-31 2022-10-16 微星科技股份有限公司 具中繼晶片的多工控制裝置及其中繼晶片

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5262990A (en) * 1991-07-12 1993-11-16 Intel Corporation Memory device having selectable number of output pins
CN109698004A (zh) * 2017-10-24 2019-04-30 美光科技公司 用于可重新配置的存储器架构和电子存储器设备的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7233998B2 (en) * 2001-03-22 2007-06-19 Sony Computer Entertainment Inc. Computer architecture and software cells for broadband networks
US7321958B2 (en) * 2003-10-30 2008-01-22 International Business Machines Corporation System and method for sharing memory by heterogeneous processors
US7840714B2 (en) * 2003-12-24 2010-11-23 Intel Corporation Mapping SDVO functions from PCI express interface
US7313775B2 (en) * 2005-04-06 2007-12-25 Lsi Corporation Integrated circuit with relocatable processor hardmac
CN101727429B (zh) * 2005-04-21 2012-11-14 提琴存储器公司 一种互连系统
US7584448B1 (en) * 2006-08-11 2009-09-01 Xilinx, Inc. Constructing a model of a programmable logic device
US11244727B2 (en) * 2006-11-29 2022-02-08 Rambus Inc. Dynamic memory rank configuration
US9104599B2 (en) * 2007-12-06 2015-08-11 Intelligent Intellectual Property Holdings 2 Llc Apparatus, system, and method for destaging cached data
US7762818B2 (en) * 2008-12-29 2010-07-27 Virtium Technology, Inc. Multi-function module
US9819345B2 (en) * 2014-10-02 2017-11-14 Altera Corporation Scalable 2.5D interface architecture
US9804978B2 (en) * 2015-03-30 2017-10-31 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Memory system facilitating high bandwidth and high capacity memory
US10365833B2 (en) * 2016-01-22 2019-07-30 Micron Technology, Inc. Apparatuses and methods for encoding and decoding of signal lines for multi-level communication architectures
US11307771B2 (en) * 2020-07-10 2022-04-19 Micron Technology, Inc. Configurable link interfaces for a memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5262990A (en) * 1991-07-12 1993-11-16 Intel Corporation Memory device having selectable number of output pins
CN109698004A (zh) * 2017-10-24 2019-04-30 美光科技公司 用于可重新配置的存储器架构和电子存储器设备的方法

Also Published As

Publication number Publication date
US20220171730A1 (en) 2022-06-02
US11467995B2 (en) 2022-10-11

Similar Documents

Publication Publication Date Title
US11688448B2 (en) Digit line management for a memory array
CN110853687B (zh) 用于多电平单元的感测技术
CN111383672A (zh) 用于将感测组件充电的技术
CN113454602A (zh) 具有可配置内部错误校正模式的存储器装置
CN113168290A (zh) 命令阻止管理
CN113454603A (zh) 存储器装置上的错误校正
CN115398402A (zh) 存储器装置的内部错误校正
CN113903377B (zh) 用于设置读取操作的参考电压的方法
CN114913890A (zh) 子字线驱动器
CN114582382A (zh) 存储器装置的引脚映射
US11775385B2 (en) Targeted command/address parity low lift
CN113096703B (zh) 用于访问存储器单元的时序链
CN111383690B (zh) 具有电荷转移装置的存储器装置
CN113039533A (zh) 灵活总线管理
US20230367709A1 (en) Write command timing enhancement
US20240053908A1 (en) Temperature-dependent refresh operations
US20240013816A1 (en) Circuit for tracking access occurrences
US20230368856A1 (en) Techniques for initializing memory error correction
US20230197180A1 (en) Address fault detection
US20230031126A1 (en) Wordline capacitance balancing
US10930326B2 (en) Sensing architecture
US20230052489A1 (en) Die location detection for grouped memory dies
CN117059141A (zh) 写入命令定时增强
CN114175158A (zh) 用于存储器阵列的电路系统借取

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned
AD01 Patent right deemed abandoned

Effective date of abandoning: 20240209