CN113096703B - 用于访问存储器单元的时序链 - Google Patents

Abstract

本申请涉及用于访问存储器单元的时序链。一种方法可包含在存储器单元阵列下方的逻辑电路系统处实施一些延迟。存储器阵列逻辑可表示阵列逻辑电路系统下方的CMOS。存储库组逻辑可生成第一存储器操作和对应于第一操作与第二操作之间的时序的较长延迟。所述第一操作可表示访问操作、预充电操作等。所述存储器阵列逻辑可关于所述第一操作被发信号通知，且可生成与所述第一操作的一或多个子操作相关联的一或多个较小延迟。除其它实例之外，所述较小延迟可以是可调的，其可支持存储器器件或控制器以基于不同过程、不同存储器单元特性或不同温度以不同时序实施操作或子操作。

Description

用于访问存储器单元的时序链

交叉引用

本专利申请要求于2020年1月8日提交的卡曼(CARMAN)的标题为“TIMING CHAINSFOR ACCESSING MEMORY CELLS”(用于访问存储器单元的时序链)的美国专利申请第16/737,139号的优先权，所述申请已转让给其受让人，并在此通过引用将其全部内容并入本申请。

技术领域

技术领域涉及用于访问存储器单元的时序链。

背景技术

以下大体上涉及一或多个存储器系统，且更具体地，涉及用于访问存储器单元的时序链。

存储器器件广泛用于在例如计算机、无线通信器件、照相机、数字显示器等各种电子器件中存储信息。通过将存储器器件内的存储器单元编程到各种状态来存储信息。例如，可将二进制存储器单元编程到通常由逻辑1或逻辑0表示的两种支持状态中的一种。在一些实例中，单个存储器单元可支持两种以上状态，其中任一状态可被存储。为了访问所存储的信息，组件可读取或读出存储器器件中的至少一个存储的状态。为了存储信息，组件可在存储器器件中写入或编程状态。

存在各种类型的存储器器件和存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选择存储器、硫属化合物存储器技术等。存储器单元可以是易失性或非易失性的。非易失性存储器例如FeRAM，即使在没有外部电源的情况下也可在延长的时间段内维持其存储的逻辑状态。易失性存储器器件例如DRAM，在与外部电源断开时可能失去其存储状态。

发明内容

描述了一种方法。所述方法可包含：使用与存储库组相关联的存储库组逻辑来实施使用存储库组中的一或多个存储库执行的操作之间的第一延迟；基于实施第一延迟来发起使用存储库组中的一或多个存储库执行的操作的第一子操作；基于发起第一子操作，使用与存储库组中的存储库相关联的逻辑来实施操作的第一子操作和操作的第二子操作之间的第二延迟，第一延迟具有比第二延迟的第二持续时间长的第一持续时间；以及基于发起操作的第一子操作来执行操作。

描述了一种装置。所述装置可包含：存储库组逻辑，所述存储库组逻辑可操作以控制存储库组中的多个存储库的一或多个操作，且可操作以实施使用存储库组中的多个存储库执行的操作之间的第一延迟；包含存储器单元阵列的存储库组中的存储库；以及逻辑，所述逻辑与存储库组中的存储库相关联且可操作以实施使用存储库组中的存储库执行的操作的子操作之间的第二延迟。

描述了另一种装置。所述装置可包含：包含多个存储库的存储库组；可操作以控制多个存储库的一或多个操作的存储库组逻辑；与存储库组中的存储库相关联的逻辑；以及与存储库组耦合的控制器。在一些实例中，控制器与存储库组逻辑耦合，且逻辑可操作以致使所述装置：使用与存储库组相关联的存储库组逻辑来实施使用存储库组中的多个存储库执行的一或多个操作之间的第一延迟；基于实施第一延迟来发起使用多个存储库执行的操作的第一子操作；基于发起第一子操作，使用逻辑来实施在操作的第一子操作和操作的第二子操作之间的第二延迟，第一延迟具有比第二延迟的第二持续时间长的第一持续时间；以及基于发起操作的第一子操作来执行操作。

附图说明

图1说明根据本文所公开的实例的支持用于访问存储器单元的时序链的系统的实例。

图2说明根据本文所公开的实例的支持用于访问存储器单元的时序链的存储器阵列的实例。

图3说明根据本文所公开的实例的支持用于访问存储器单元的时序链的存储库组的实例。

图4说明根据本文所公开的实例的支持用于访问存储器单元的时序链的时序图的实例。

图5说明根据本文所公开的实例的支持用于访问存储器单元的时序链的存储器存储库的实例。

图6展示根据本文所公开的实例的支持用于访问存储器单元的时序链的存储器器件的框图。

图7展示说明根据本文所公开的实例的支持用于访问存储器单元的时序链的方法的流程图。

具体实施方式

存储器器件可包含具有一或多个存储库组的一或多个存储器管芯。每个存储库组可包含一或多个存储库，所述存储库可包含一或多个区段，所述区段可包含一或多个存储器阵列(例如，分块)。对应于存储库组的存储库组逻辑可包含一或多个电路以在一或多个信号或操作之间生成时序延迟。存储库组逻辑可将命令、信号和/或操作传输到存储器阵列的一个存储库或多个存储库。可以由存储库组逻辑在一或多个传输之间引入指定的延迟，以便在正确的时间执行操作，并且确保在开始第二操作之前完成第一操作(例如，以允许存储器组件有时间执行由一或多个传输生成的动作)。区段和/或分块逻辑可包含与存储器的给定区段或分块相关联的一或多个电路，所述给定区段或分块可从存储库组逻辑接收一或多个信号且基于信令来确定由存储库组逻辑生成的延迟。

一些存储器系统可经由存储库组逻辑实施所有延迟。在一些情况下，与存储库组逻辑相关联的时序电路可占据相对大量的空间(例如，以便在操作与信号之间生成较大时序)，这可增加相关联存储器器件的大小。另外，当存储器器件的操作条件改变时，由存储库组逻辑实施的较长延迟可不进行调整。举例来说，在一些情况下，如果延迟可适应于不同过程，可适应于给定存储器单元如何响应于特定输入，可适应于温度考虑等，那么延迟可更准确。

因此，本公开描述用于在分块级或区段级逻辑(例如，经由阵列(CuA)逻辑电路下方的互补金属氧化物半导体(CMOS))实施一些延迟的技术和装置。存储库组逻辑可生成一或多个操作(例如，激活、预充电等)且可生成对应于所述一或多个操作之间的时序的较长延迟。然而，基于较小电路系统(例如，CuA逻辑)的较小延迟可在位于存储器的分块或区段下方(例如，在存储器单元阵列下方)的逻辑中实施。分块或区段逻辑可以接收一或多个操作，并且可以生成具有较小延迟的较小操作，其中较小操作可以表示对应于一或多个操作的子操作。由分块或区段逻辑生成的较小延迟可以是可调的，所述较小延迟可支持存储器器件或控制器以基于不同过程、存储器单元特性、温度等以不同时序实施操作或子操作。另外，分块逻辑或区段逻辑可比对应的存储库组逻辑占用更少的空间，这又可减少存储器管芯中的延迟逻辑的占用面积。在分块或区段逻辑处生成较小延迟还可减少存储器器件内用于将信号传送到存储器器件的不同层或部分的插槽、轨道或布线的数量(例如，数目)。

首先在参考图1和2所描述的存储器系统和管芯的上下文中描述本公开的特征。在参考图3至5所描述的存储库组、时序图和存储器存储库的上下文中描述本公开的特征。通过参考装置图和流程图还说明和描述本公开的这些和其它特征，所述装置图和流程图涉及参考图6至7所描述的用于访问存储器单元的时序链。

图1说明根据本文所公开的实例的支持用于访问存储器单元的时序链的系统100的实例。系统100可包含主机器件105、存储器器件110和将主机器件105与存储器器件110耦合的多个信道115。系统100可包含一或多个存储器器件110，但可在单个存储器器件(例如存储器器件110)的上下文中描述所述一或多个存储器器件110的各方面。

系统100可包含电子器件的若干部分，例如计算器件、移动计算器件、无线器件、图形处理器件、车辆或其它系统。例如，系统100可以说明计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴器件、互联网连接的器件等的各方面。存储器器件110可以是可操作以存储用于系统100的一或多个其它组件的数据的系统的组件。

系统100的至少一部分可以是主机器件105的实例。主机器件105可以是器件内的处理器或其它电路系统的实例，所述器件使用存储器来在例如计算器件、移动计算器件、无线器件、图形处理器件、计算机、膝上型计算机、平板计算机、智能电话、蜂窝式电话、可穿戴器件、因特网连接器件、车辆控制器或某一其它固定或便携式电子器件等内执行过程。在一些实例中，主机器件105可以指实现外部存储器控制器120的功能的硬件、固件、软件或其组合。在一些实例中，外部存储器控制器120可称为主机或主机器件105。在一些情况下，主机器件105可将一或多个命令或信号传输到存储器器件110以便在存储器器件110处执行一或多个操作(例如，读取操作、写入操作等)。

存储器器件110可以是可操作以提供可由系统100使用或参考的物理存储器地址/空间的独立器件或组件。在一些实例中，存储器器件110可经配置以与一或多个不同类型的主机器件一起工作。主机器件105与存储器器件110之间的信令可操作以支持以下一或多项：用于调制信号的调制方案；用于传送信号的各种引脚配置；用于主机器件105与存储器器件110的物理封装的各种形状因数；主机器件105与存储器器件110之间的时钟信令和同步；时序惯例；或其它因数。

存储器器件110可操作以存储用于主机器件105的组件的数据。在一些实例中，存储器器件110可充当主机器件105的从属类型器件(例如，通过外部存储器控制器120响应并执行主机器件105所提供的命令)。此些命令可以包含用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令中的一或多个。

主机器件105可包含外部存储器控制器120、处理器125、基本输入/输出系统(BIOS)组件130或例如一或多个外围组件或一或多个输入/输出控制器的其它组件。主机器件的组件可使用总线135彼此耦合。

处理器125可操作来为至少部分系统100或至少部分主机器件105提供控制或其它功能。处理器125可以是通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件、分立门或晶体管逻辑、分立硬件组件，或者是这些组件的组合。在此些实例中，处理器125可以是中央处理单元(CPU)、图形处理单元(GPU)、通用GPU(GPGPU)或片上系统(SoC)等的实例。在一些实例中，外部存储器控制器120可由处理器125实施或作为其一部分。

BIOS组件130可以是包含作为固件操作的BIOS的软件组件，所述软件组件可以初始化并运行系统100或主机器件105的各种硬件组件。BIOS组件130还可管理处理器125与系统100或主机器件105的各种组件之间的数据流。BIOS组件130可包含存储在只读存储器(ROM)、闪存存储器或其它非易失性存储器中的一或多个中的程序或软件。

存储器器件110可包含器件存储器控制器155和一或多个存储器管芯160(例如，存储器芯片)以支持用于数据存储的所需容量或指定容量。每个存储器管芯160可以包含局部存储器控制器165(例如，局部存储器控制器165-a、局部存储器控制器165-b、局部存储器控制器165-N)和存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b、存储器阵列170-N)。存储器阵列170可为存储器单元的集合(例如，一或多个栅格、一或多个存储库、一或多个瓦片、一或多个区段)，其中每个存储器单元可操作以存储至少一个数据位。包含两个或两个以上存储器管芯的存储器器件110可被称为多管芯存储器或多管芯封装或多芯片存储器或多芯片封装。

存储器管芯160可以是存储器单元的二维(2D)阵列的实例，或者可以是存储器单元的三维(3D)阵列的实例。2D存储器管芯160可以包含单个存储器阵列170。3D存储器管芯160可包含两个或两个以上存储器阵列170，所述两个或两个以上存储器阵列170可彼此堆叠或彼此相邻(例如，相对于衬底)定位。在一些实例中，在3D存储器管芯160中的存储器阵列170可被称作叠层、层级、层或管芯。3D存储器管芯160可包含任何数量的堆叠存储器阵列170(例如，两高、三高、四高、五高、六高、七高、八高)。在一些3D存储器管芯160中，不同的叠层可共享至少一个共同存取线，使得一些叠层可共享字线、数字线或板线中的一或多个。

器件存储器控制器155可包含可操作以控制存储器器件110的操作的电路、逻辑或组件。器件存储器控制器155可包含硬件、固件或指令，所述硬件、固件或指令使存储器器件110能够执行各种操作，且可操作以接收、传输或执行与存储器器件110的组件相关的命令、数据或控制信息。器件存储器控制器155可操作以与外部存储器控制器120、一或多个存储器管芯160或处理器125中的一或多个通信。在一些实例中，器件存储器控制器155可结合存储器管芯165的存储器管芯160来控制本文所描述的存储器器件110的操作。

在一些实例中，存储器器件110可从主机器件105接收数据或命令或两者。举例来说，存储器器件110可接收指示存储器器件110将存储用于主机器件105的数据的写入命令或指示存储器器件110将向主机器件105提供存储在存储器管芯160中的数据的读取命令。

局部存储器控制器165(例如，位于存储器管芯160的局部)可操作以控制存储器管芯160的操作。在一些实例中，局部存储器控制器165可操作以与器件存储器控制器155通信(例如，接收或传输数据或命令或两者)。在一些实例中，存储器器件110可不包含器件存储器控制器155，且局部存储器控制器165或外部存储器控制器120可执行本文中所描述的各种功能。这样，局部存储器控制器165可操作以与器件存储器控制器155、与其它局部存储器控制器165，或直接与外部存储器控制器120，或处理器125，或其组合通信。可包含在器件存储器控制器155或局部存储器控制器165或两者中的组件的实例可包含用于接收信号(例如，从外部存储器控制器120)的接收器、用于传输信号(例如，到外部存储器控制器120)的传输器、用于解码或解调接收到的信号的解码器、用于编码或调制要传输的信号的编码器，或可操作以支持器件存储器控制器155或局部存储器控制器165或两者的所描述的操作的各种其它电路或控制器。

外部存储器控制器120可操作以实现系统100或主机器件105的组件(例如，处理器125)与存储器器件110之间的信息、数据或命令中的一或多个的通信。外部存储器控制器120可转换或转译在主机器件105的组件与存储器器件110之间交换的通信。在一些实例中，外部存储器控制器120或系统100或主机器件105的其它组件或本文所描述的其功能可由处理器125实施。例如，外部存储器控制器120可以是由处理器125或系统100或主机器件105的其它组件实施的硬件、固件或软件或其某种组合。虽然外部存储器控制器120被描绘为在存储器器件110外部，但在一些实例中，外部存储器控制器120或本文所描述的其功能可由存储器器件110的一或多个组件(例如，器件存储器控制器155、局部存储器控制器165)实施，或反之亦然。

主机器件105的组件可与存储器器件110使用一或多个信道115交换信息。信道115可操作以支持外部存储器控制器120与存储器器件110之间的通信，例如存储器器件执行一或多个操作的一或多个信号和/或命令。每个信道115可以是在主机器件105与存储器器件之间载运信息的传输介质的实例。每个信道115可以包含与系统100的组件相关联的端子之间的一或多个信号路径或传输介质(例如导体)。信号路径可以是可操作以载运信号的导电路径的实例。例如，信道115可以包含第一端子，所述第一端子包含主机器件105处的一或多个引脚或焊盘以及存储器器件110处的一或多个引脚或焊盘。引脚可以是系统100的器件的导电输入或输出点的实例，且引脚可操作以充当信道的一部分。

信道115(以及相关联的信号路径和端子)可以专用于传送一或多种类型的信息。例如，信道115可以包含一或多个命令和地址(CA)信道186、一或多个时钟信号(CK)信道188、一或多个数据(DQ)信道190、一或多个其它信道192，或其组合。在一些实例中，可以使用单数据速率(SDR)信令或双数据速率(DDR)信令在信道115上传送信令。在SDR信令中，可以为每个时钟周期(例如，在时钟信号的上升沿或下降沿)登记信号的一个调制符号(例如，信号电平)。在DDR信令中，可以为每个时钟周期(例如，在时钟信号的上升沿和下降沿两者)登记信号的两个调制符号(例如，信号电平)。

存储器管芯160的存储库组逻辑可生成一或多个操作(例如，激活、预充电等)且可生成对应于所述一或多个操作之间的时序的较长延迟。基于较小电路系统(例如，CuA逻辑)的较小延迟可在位于存储器的分块或区段下方(例如，在存储器单元阵列下方)的逻辑中实施。分块逻辑或区段逻辑可以接收一或多个操作，并且可以生成具有较小延迟的较小操作，其中较小操作可以表示对应于一或多个操作的子操作或步骤。在分块级逻辑或区段级逻辑处生成较小延迟可通过占据较少存储器管芯空间，通过减少轨道和插槽的数量，以及通过在存储库、区段或分块级处支持可调整延迟来提供优点。

图2说明根据本文所公开的实例的支持用于访问存储器单元的时序链的存储器阵列200的实例。存储器阵列200可以是参考图1所描述的存储器阵列170的实例。在一些实例中，存储器阵列200可包含在存储器芯片、存储器器件或电子存储器装置中。存储器阵列200可包含一或多个存储器单元205，所述一或多个存储器单元205可各自可编程以存储不同逻辑状态(例如，一组两个或两个以上可能状态中的经编程状态)。例如，存储器单元205可操作以每次存储一位信息(例如，逻辑0或逻辑1)。在一些实例中，存储器单元205(例如，多电平存储器单元)可操作以每次存储一位以上的信息(例如，逻辑00、逻辑01、逻辑10、逻辑11)。在一些实例中，存储器单元205可布置成阵列，例如参考图1所描述的存储器阵列170。

存储器单元205可将表示可编程状态的电荷存储在电容器中。DRAM架构可以包含电容器，所述电容器包含用于存储表示可编程状态的电荷的介电材料。在其它存储器架构中，其它存储器件和组件是可能的。例如，可采用非线性介电材料。存储器单元205可包含逻辑存储组件，例如电容器230和开关组件235。电容器230可以是介电电容器或铁电电容器的实例。电容器230的节点可以与电压源240耦合，所述电压源240可以是例如Vpl的单元极板参考电压，或者可以是例如Vss的接地。

存储器阵列200可包含以例如栅格状图案的图案布置的一或多个存取线(例如，一或多个字线210和一或多个数字线215)。存取线可以是与存储器单元205耦合的导线且可用于对存储器单元205执行访问操作。在一些实例中，字线210可称为行线。在一些实例中，数字线215可称为列线或位线。对存取线、行线、列线，字线，数字线或位线或其类似物的参考是可互换的，而不损失理解或操作。存储器单元205可位于字线210与数字线215的交叉点处。

可在存储器单元205上通过激活或选择例如字线210或数字线215中的一个或多个的存取线来执行例如读取和写入等操作。通过偏置字线210和数字线215(例如，向字线210或数字线215施加电压)，可以在它们的交叉点访问单个存储器单元205。二维或三维配置中的字线210与数字线215的交叉点可称为存储器单元205的地址。

访问存储器单元205可通过行解码器220或列解码器225来控制。例如，行解码器220可以从局部存储器控制器260接收行地址，并基于接收到的行地址激活字线210。列解码器225可从局部存储器控制器260接收列地址，且可基于接收到的列地址激活数字线215。在一些情况下，可由存储库组(例如，从主机器件或存储器器件的一部分)接收访问操作并将其传送到存储器阵列的一或多个存储库，使得存储器阵列的一或多个存储库可执行所述访问操作。

选择或取消选择存储器单元205可使用字线210通过激活或停用开关组件235来完成。电容器230可使用开关组件235与数字线215耦合。例如，在开关组件235被停用时，电容器230可以与数字线215隔离，并且在开关组件235被激活时，电容器230可以与数字线215耦合。

字线210可以是与存储器单元205电子通信的导线，所述导线用于对存储器单元205执行访问操作。在一些架构中，字线210可与存储器单元205的开关组件235的栅极耦合，且可操作以控制存储器单元的开关组件235。在某些架构中，字线210可与存储器单元205的电容器的节点耦合，且存储器单元205可不包含开关组件。

数字线215可以是将存储器单元205与读出组件245连接的导线。在一些架构中，在部分访问操作期间，存储器单元205可选择性地与数字线215耦合。举例来说，字线210和存储器单元205的开关组件235可操作以耦合和/或隔离存储器单元205的电容器230和数字线215。在一些架构中，存储器单元205可与数字线215耦合。

读出组件245可操作以检测存储在存储器单元205的电容器230上的状态(例如，电荷)并基于所存储的状态确定存储器单元205的逻辑状态。读出组件245可包含一或多个读出放大器以放大或以其它方式转换因访问存储器单元205生成的信号。读出组件245可将从存储器单元205检测到的信号与基准250(例如，参考电压)进行比较。存储器单元205的检测到的逻辑状态可作为读出组件245的输出(例如，提供到输入/输出255)，且可向包含存储器阵列200的存储器器件的另一组件指示检测到的逻辑状态。

局部存储器控制器260可通过各种组件(例如，行解码器220、列解码器225、读出组件245)来控制对存储器单元205的访问。局部存储器控制器260可以是参考图1描述的局部存储器控制器165的实例。在一些实例中，行解码器220、列解码器225和读出组件245中的一或多个可与局部存储器控制器260共处一地。局部存储器控制器260可操作以从一或多个不同的存储器控制器(例如，与主机器件105相关联的外部存储器控制器120，与存储器阵列200相关联的另一控制器)接收命令或数据中的一或多个，将命令或数据(或两者)转译为可由存储器阵列200使用的信息，对存储器阵列200执行一或多个操作，以及基于执行所述一或多个操作而将数据从存储器阵列200传送到主机器件105。局部存储器控制器260可生成行信号和列地址信号以激活目标字线210和目标数字线215。局部存储器控制器260还可生成并控制在存储器阵列200的操作期间使用的各种电压或电流。一般来说，本文所论述的所施加电压或电流的振幅、形状或持续时间可变化，且对于操作存储器阵列200中所论述的各种操作来说可不同。

局部存储器控制器260可操作以对存储器阵列200的一或多个存储器单元205执行一或多个访问操作。访问操作的实例可以包含写入操作、读取操作、刷新操作、预充电操作或激活操作等。在一些实例中，访问操作可由局部存储器控制器260响应于各种访问命令(例如，来自主机器件105)而执行或以其它方式协调。局部存储器控制器260可操作以执行此处未列出的其它访问操作或与存储器阵列200的操作相关的其它操作，所述其它操作与访问存储器单元205不直接相关。

局部存储器控制器260可操作以对存储器阵列200的一或多个存储器单元205执行写入操作(例如，编程操作)。在写入操作期间，可将存储器阵列200的存储器单元205编程为存储所需逻辑状态。局部存储器控制器260可识别在其上执行写入操作的目标存储器单元205。局部存储器控制器260可识别与目标存储器单元205(例如，目标存储器单元205的地址)耦合的目标字线210和目标数字线215。局部存储器控制器260可以激活目标字线210和目标数字线215(例如，向字线210或数字线215施加电压)以访问目标存储器单元205。局部存储器控制器260可在写入操作期间将特定信号(例如，写入脉冲)施加到数字线215以将特定状态(例如，电荷)存储在存储器单元205的电容器230中。用作写入操作的一部分的脉冲可以包含持续时间内的一或多个电压电平。

局部存储器控制器260可操作以对存储器阵列200的一或多个存储器单元205执行读取操作(例如，读出操作)。在读取操作期间，可确定存储在存储器阵列200的存储器单元205中的逻辑状态。局部存储器控制器260可识别在其上执行读取操作的目标存储器单元205。局部存储器控制器260可识别与目标存储器单元205(例如，目标存储器单元205的地址)耦合的目标字线210和目标数字线215。局部存储器控制器260可以激活目标字线210和目标数字线215(例如，向字线210或数字线215施加电压)以访问目标存储器单元205。目标存储器单元205可响应于对存取线的偏置而将信号传递到读出组件245。读出组件245可放大信号。局部存储器控制器260可以激活读出组件245(例如，锁存读出组件)，从而将从存储器单元205接收的信号与基准250进行比较。基于此比较，读出组件245可确定存储在存储器单元205上的逻辑状态。

存储器管芯的存储库组逻辑可生成一或多个操作(例如，激活、预充电等)且可生成对应于所述一或多个操作之间的时序的较长延迟。基于较小电路系统(例如，CuA逻辑)的较小延迟可在位于存储器的分块或区段下方(例如，在存储器阵列200下方)的逻辑中实施。分块逻辑或区段逻辑可以接收一或多个操作，并且可以生成具有较小延迟的较小操作，其中较小操作可以表示对应于一或多个操作的子操作或步骤。在分块级或区段级逻辑处生成较小延迟可通过占据较少存储器管芯空间，通过减少轨道和插槽的数量，以及通过在存储库、区段或分块级处支持可调整延迟来提供优点。

图3说明根据本文所公开的实例的支持用于访问存储器单元的时序链的存储库组300的实例。例如存储库组300的存储库组可以表示包含在存储器管芯中的存储器单元，其中存储器管芯可以是参考图1描述的存储器管芯的实例。存储器管芯可以包含一或多个存储库组300，并且在一些情况下，存储库组300可以是存储器管芯的最大可寻址存储器单元。在一些情况下，可以并行访问多个存储库组300，以便在执行具有较长访问时间的操作(例如，预充电操作)时维持指定的带宽。每个存储库组可以包含存储器阵列，所述存储器阵列可以是参考图1和2描述的存储器阵列的实例。

分块305可包含或表示存储器单元阵列，例如参考图2描述的存储器阵列。例如，分块305可以是重复以形成存储库315的存储器单元阵列的大小。运算电路(例如，字线或位线驱动器、读出放大器等)可位于分块305下方且可独立或可在分块305之间共享。在一些情况下，运算电路可以是CuA的实例。区段310可包含一或多个分块305(例如，一行分块305)，所述一或多个分块305可经由区段总线320寻址。在一些情况下，当区段310被访问时，区段310的每个分块305可以被打开。存储器的存储库315可包含一或多个区段310，且接着存储库组300可包含一或多个存储库315。存储库315可(例如，使用单个电路或共同工作的多个电路)锁存地址信号(例如，经由地址锁存器)，可加载用于局部行地址选通脉冲(RAS)的熔丝修整设定，且可加载测试模式信号。存储库315还可以包含一或多个驱动器。

对应于存储库组300的存储库组逻辑325包含一或多个电路以在一或多个信号或操作之间生成时序延迟。存储库组逻辑325可将地址330、命令335、测试模式340或熔丝设定345以及信号或操作的其它实例中的一或多个传输到一个存储库315或多个存储库315。可由存储库组逻辑325在一或多个信号之间引入指定延迟，以便在正确时间执行操作且确保在开始另一操作之前完成操作(例如，以允许存储器组件有时间在一或多个信号之间执行动作)。区段和/或分块逻辑可包含与给定区段310或分块305相关联的一或多个电路。区段逻辑或分块逻辑可从存储库组逻辑325经由相应存储库315接收一或多个信号，并基于经中继的信令确定由存储库组逻辑325生成的延迟。

在一些实例中，存储器管芯可以包含八个存储库组300，并且存储库组300可以包含八个存储库315(例如，存储库315-a到315-h)。存储库315-a可包含区段310-a和310-b，其中区段310-a可包含分块305-a到305-g，且区段310-b可包含分块305-h到305-n。在一些情况下，存储库315可包含四个区段310。当并行访问存储库组300时，在每个组中具有八个存储库组300和八个存储库315的存储器管芯可以使用64-存储库并行操作。虽然在此描述了此具体实例，但是应当理解，存储库组300可以包含任何数量的存储库315，存储库315可以包含任何数量的区段310，并且区段310可以包含任何数量的分块305。

在一些实例中，存储库组逻辑325可将命令335传输到一或多个存储库315，包含存储库315-a。命令335例如可包含一或多个读出放大器控制350或行控制355。读出放大器控制350和/或行控制355可由区段310-a和310-b接收或转发(例如，经由相应的区段总线320-a和320-b)，使得分块305-a到305-n可接收所述命令并按所述命令动作。

一些存储器系统可经由存储库组逻辑325实施延迟。在一些情况下，与存储库组逻辑325相关联的时序电路可占据相对大量的空间(例如，以便在操作与信号之间生成较大时序)，这可增加相关联存储器器件的大小。另外，当存储器器件的操作条件改变时，由存储库组逻辑325实施的较长延迟可不进行调整。举例来说，在一些情况下，如果延迟可适应于不同过程，可适应于给定存储器单元如何响应于特定输入，可适应于温度考虑等，那么延迟可更准确。

因此，本公开描述用于在分块或区段级逻辑(例如，CuA逻辑)实施一些延迟的技术和装置。存储库组逻辑325可针对存储库组300实施与不同操作相关联的较长延迟。然而，基于较小电路系统(例如，CuA逻辑)的较小延迟可在位于存储器的分块305下方(例如，在存储器单元阵列下方)的逻辑中实施。在一些情况下，分块逻辑也可在区段310上共享，这可称为区段逻辑。由分块或区段逻辑生成的较小延迟可以是可调的，所述较小延迟可支持存储器器件或控制器以基于不同过程、存储器单元特性、温度等以不同时序实施操作或子操作。另外，分块或区段逻辑可比对应的存储库组逻辑325占用更少的空间，这又可减少存储器管芯中的延迟逻辑的占用面积。在分块或区段逻辑处生成较小延迟还可减少存储器器件内用于将信号传送到存储器器件的不同层或部分的插槽、轨道或布线的数量。

由分块逻辑或区段逻辑生成的较小延迟可对应于具有由存储库组逻辑325生成(例如，从一或多个信道输入生成)的较长延迟的命令、操作或信号的一或多个部分。举例来说，存储库组逻辑325可生成一或多个操作(例如，激活、预充电等)且可生成对应于所述一或多个操作之间的时序的较长延迟。分块或区段逻辑可以接收一或多个操作(例如，经由相应的存储库315)，并且可以生成具有较小延迟的较小操作，其中较小操作可以表示对应于一或多个操作的子操作或步骤。这些和其它方法可通过占据较少存储器管芯空间，通过减少轨道和插槽的数量，以及通过在存储库、区段或分块级处支持可调整延迟来提供优点。

图4说明根据本文所公开的实例的支持用于访问存储器单元的时序链的时序图400的实例。时序图400可实施参考图3所描述的存储库组300的各方面。例如，操作405和相关联的延迟410可由与存储库组相关联的存储库组逻辑425生成，所述存储库组逻辑425可以是参考图3描述的存储库组逻辑的实例。操作405被传送到一或多个存储库415，所述一或多个存储库415可以是参考图3描述的存储器存储库的实例。例如，每个存储库415可以包含一或多个部分，并且每个部分可以包含一或多个分块(例如，存储器阵列)。存储库415可包含在存储库组中，所述存储库组又可包含在存储器器件的存储器管芯中。

操作405可以是或包含可与存储器器件或存储器阵列相关联地执行(例如，与存储器单元上的读取、写入或执行其它操作相关联)的一或多个过程。例如，在其它实例中，操作405可以是或包含激活操作、预充电操作或字线开始操作等。操作405还可以与一或多个子操作420相关联。子操作420可以是或包含在相关联的操作405中包含的一或多个步骤或方法，其中执行一或多个子操作可以导致执行相关联的操作405。子操作420可与特定时序(例如，时钟信号的上升沿或下降沿)相关联，所述特定定时可表示用于完成相关联操作405的一或多个方法或程序的规定时间。

存储库组逻辑425可生成一或多个操作405和在存储库组的操作405之间的相关联延迟410(例如，较大延迟410)，如已参考图3描述。操作405及相关联延迟410可响应于存储库组逻辑425经由信道(例如，从主机器件或存储器器件的另一部分)接收的信息而生成。操作405和/或延迟410可以被传送到存储库组中的一或多个存储库415(例如，经由一或多个信号)，其中信号可以触发一或多个子操作420和相关联的较小延迟410在部分或分块逻辑(例如，CuA逻辑)处的生成。在一些情况下，由存储库组逻辑425生成的较大延迟410(例如，延迟410-a，410-b或410-c)可视为全局延迟410或全局定时事件(例如，相对于存储库组)，这在一些情况下可取决于与外围逻辑电路相关联的时序或从与外围逻辑电路相关联的时序生成(例如，且经由信道传送)。在一些情况下，由区段或分块逻辑生成的较小延迟410可被认为是局部延迟410或局部时序事件，因为延迟410和相应时序可由局部逻辑电路系统生成。

在给定存储库415中，操作405的第一子操作420(例如，子操作420-a、420-b、420-c、420-d、420-e等)可以由一或多个全局延迟410生成(例如，由存储库组逻辑425生成)。后续子操作420(例如，子操作420-f、420-g、420-h、420-i、420-j等)可以由一或多个局部延迟410生成(例如，由区段或分块逻辑生成)。存储库组逻辑425可使用电阻器电容器(RC)电路、一或多个振荡器或其组合来生成一或多个全局延迟410。类似地，分块或区段逻辑可使用RC电路、一或多个振荡器或其组合来生成一或多个局部延迟410。用于在分块逻辑或区段逻辑处生成较小延迟的组件可小于用于生成较大延迟的其它组件，因为较小延迟可具有比较大延迟短的持续时间。在一些情况下，振荡器可以是或包含与绝对温度成比例(PTAT)的振荡器或与绝对温度互补(CTAT)的振荡器。因此，由存储库组逻辑425生成的时序和延迟410可调整到存储库组的温度，且由分块或区段逻辑生成的局部时序和延迟410可调整到相关联分块和/或区段的局部温度。

在一些实例中，由存储库组逻辑425生成(例如，响应于经由信道接收到的命令)的第一操作405可以是激活开始操作405-a。存储库组逻辑425可将操作405-a传送到存储库组的一或多个存储库415，且可生成第一延迟410-a(例如，21.5纳秒(ns))，直到可开始下一操作405-b为止。在一些情况下，存储库组逻辑425可使用RC电路和振荡器(例如，PTAT或CTAT)生成第一延迟410-a。例如，RC电路可以生成第一延迟410-a的第一较短部分(例如，1到5.5ns)，并且振荡器可以生成第一延迟410-a的第二较长部分(例如，1到80ns)。在一些情况下，由RC电路和振荡器生成的延迟410的一部分可以基于操作405的类型。因此，RC电路和振荡器可生成延迟410-a的激活开始操作405-a的特定部分，且RC电路和振荡器可生成字线开始操作405-b的延迟410-b的不同部分。

存储库415-a(例如，存储库415-a的分块或区段逻辑)可从存储库组逻辑425接收操作405-a的指示，且存储库415-a的分块或区段逻辑可生成第一子操作420-a。在一个实例中，在其它实例中，子操作420可以表示诸如激活晶体管、开关等，向一或多个组件施加电压，或激活锁存器等。分块或部分逻辑可以生成第二和第三局部延迟410-d和410-e(例如，1.5ns)，随后分别是第二子操作420-f和第三子操作和420-g。以类似的方式，存储库组逻辑425可生成操作405-b、405-c、405-d和405-e以及对应的延迟410-b和410-c，而区段和/或分块逻辑接着可生成对应的子操作420和相关联的较小延迟410。在一些实例中，延迟410-b可表示32ns的延迟，且延迟410-c可表示31ns的延迟。

操作405-b到405-e可分别在存储库组的一或多个存储库415内开始第一子操作420(例如，经由相应分块或区段逻辑)，且相应分块或区段逻辑可生成一或多个较小延迟410及一或多个后续子操作420。在一些情况下，在其它实例中，较小或局部延迟410可表示1ns、1.5ns、2ns或10ns的延迟等。在一些情况下，可界定一或多个较小延迟410并将其存储在存储器器件的寄存器(例如，模式寄存器)中，且实施较小延迟410可包含从寄存器识别较小延迟410。通过使用寄存器来生成较小延迟，较小延迟410的持续时间例如可响应于操作条件的改变而被调谐，所述操作条件例如为基于不同过程的不同延迟、存储器单元特性、温度、存储器单元磨损等。

图5说明根据本文所公开的实例的支持用于访问存储器单元的时序链的存储器存储库500的实例。存储器存储库500可以是或包含参考图3和4描述的存储器存储库的实例。存储器存储库500可实施存储库组300或时序图400的一或多个方面，如分别参考图3和4所描述的。例如，存储器存储库500可包含一或多个区段510，其中区段510可包含一或多个分块505，如参考图3所描述的。存储器存储库500还可实施如参考图4所描述的一或多个操作/或子操作(例如，使用区段510或分块505的一或多个组件)。

分块可包含电路(例如，分块或区段逻辑，例如CuA)，所述电路包含一或多个局部控制器515、一或多个缓冲器520和/或一或多个局部驱动器525。局部控制器515可以包含一或多个局部RAS、局部读出放大器控制和/或局部行控制。在一些情况下，局部控制器515可在一或多个区段510之间共享，并且可在一或多个区段510的相应分块505之间划分。在一些情况下，局部控制器515可以包含一或多个读出放大器、比较器和/或其它电子器件。缓冲器520可以位于插槽附近(例如，为了简化通信和/或信令结构)。在一些实例中，一或多个缓冲器520可构成区段缓冲器(例如，参考图3所描述的)。局部驱动器525可包含一或多个局部读出放大器驱动器和/或局部行驱动器(例如，极板和字线驱动器)。

局部控制器515、缓冲器520和局部驱动器525中的一或多个可用于生成局部延迟(例如，局部时序)，例如与参考图4描述的子操作相关联的较短延迟。在一些情况下，由局部控制器515、缓冲器520和局部驱动器525表示的电路可以跨区段510工作以生成局部延迟。例如，虽然电路可以分布在多个分块505上，但是电路可以跨分块505一起工作以生成局部延迟。另外或替代地，分块505内的电路可在不与另一分块505内的一或多个其它电路一起工作的情况下生成局部延迟。

局部控制器515可从存储库组逻辑接收信号(例如，诸如地址、时序、测试模式和/或熔丝输入的公共信号)。然后，局部控制器515驱动在存储库500内(例如，在存储库500的分块505内)的缓冲器520和局部驱动器525。例如，局部控制器515可以接收信号(例如，命令、操作或子操作)并且可以将信息从信号路由到一或多个对应的缓冲器520。然后可以将信息从一或多个对应的缓冲器520路由到一或多个对应的局部驱动器525。

在一些实例中，用于生成小延迟的逻辑可分布于区段中的多个分块上或分布于存储库中的多个分块中。在一个实例中，存储器存储库500可包含两个区段510-a和510-b，且每一区段510可包含七个分块505。在一些情况下，局部控制器515可以包含在区段510的一个中(例如，区段510-b)，并且在一些其它情况下，局部控制器515可以包含在区段510的每一个中。区段510-a和510-b的每个分块也可以包含一或多个局部驱动器525和缓冲器520的至少一部分。在局部控制器515包含在区段510-b中的实例中，局部控制器515可以接收信号(例如，命令、操作或子操作)，并且可以将信息从信号路由到区段510-a和510-b中的一个或两个中的一或多个缓冲器520。一或多个缓冲器520可以通过信号来指示，可以由局部控制器515来确定，或者两者都有。然后，基于信号中的信息或确定的局部控制器515，或两者，可以将信息从一或多个缓冲器520路由到一或多个局部驱动器525。然后，一或多个局部驱动器525可以执行对应于所述信号的子操作的一或多个部分。

图6展示根据本文所公开的实例的支持用于访问存储器单元的时序链的存储器器件605的框图600。存储器器件605可以是参考图1至5所描述的存储器器件的各方面的实例。存储器器件605可包含第一延迟组件610、子操作组件615、第二延迟组件620和操作组件625。这些模块中的每一个可以直接或间接地相互通信(例如，经由一或多个总线)。

第一延迟组件610可使用与存储库组相关联的存储库组逻辑来实施使用存储库组的一或多个存储库执行的操作之间的第一延迟。在一些情况下，第一延迟包含发起操作和发起不同于操作的第二操作之间的第一持续时间。

基于实施第一延迟，子操作组件615可发起使用存储库组中的一或多个存储库执行的操作的第一子操作。在一些实例中，基于实现第一延迟来发起操作的一组子操作，其中所述一组子操作包含第一子操作和第二子操作。

基于发起所述第一子操作，第二延迟组件620可使用与存储库组中的存储库相关联的逻辑来实施操作的第一子操作和操作的第二子操作之间的第二延迟，第一延迟具有比第二延迟的第二持续时间长的第一持续时间。在一些实例中，第二延迟组件620可使用存储器器件的寄存器来识别第二延迟，其中实施第二延迟基于使用寄存器来识别第二延迟。

在一些实例中，基于发起一组子操作，第二延迟组件620可使用与存储库组中的存储库相关联的逻辑来为一组子操作中的每个子操作实施相应的第二延迟，其中执行操作基于发起一组子操作。

在一些情况下，逻辑作为CuA逻辑的一部分定位于存储器单元阵列下方。在一些情况下，第二延迟包含发起操作的第一子操作和操作的第二子操作之间的第二持续时间。在一些情况下，逻辑与存储库组中的存储库的分块相关联。

操作组件625可基于发起操作的第一子操作来执行操作。在一些实例中，操作组件625可从主机器件接收用于使用存储器单元阵列执行操作的命令，其中实施第一延迟基于接收所述命令。

图7展示说明根据本文所公开的实例的支持用于访问存储器单元的时序链的方法700的流程图。方法700的操作可由本文所述的存储器器件或其组件实施。举例来说，方法700的操作可由参考图6所描述的存储器器件执行。在一些实例中，存储器器件可执行一组指令以控制存储器器件的功能元件来执行所描述的功能。另外或替代地，存储器器件可使用专用硬件来执行所描述的功能的各方面。

在705处，存储器器件可使用与存储库组相关联的存储库组逻辑来实施使用存储库组中的一或多个存储库执行的操作之间的第一延迟。可以根据本文所述的方法执行705的操作。在一些实例中，705的操作的各方面可由参考图6所述的第一延迟组件来执行。

在710处，存储器器件可基于实施第一延迟来发起使用存储库组中的一或多个存储库执行的操作的第一子操作。可以根据本文所述的方法执行710的操作。在一些实例中，710的操作的各方面可由参考图6所述的第一子操作组件来执行。

在715处，基于发起所述第一子操作，存储器器件可使用与存储库组中的存储库相关联的逻辑来实施操作的第一子操作和操作的第二子操作之间的第二延迟，第一延迟具有比第二延迟的第二持续时间长的第一持续时间。可以根据本文所述的方法执行715的操作。在一些实例中，715的操作的各方面可由如参考图6所述的第二延迟组件来执行。

在720处，存储器器件可基于发起操作的第一子操作来执行操作。可以根据本文所述的方法执行720的操作。在一些实例中，720的操作的各方面可由如参考图6所描述的操作组件来执行。

在一些实例中，本文所述的装置可执行一种或多种方法，例如方法700。所述装置可包含特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读介质)，以用于：使用与存储库组相关联的存储库组逻辑来实施使用存储库组中的一或多个存储库执行的操作之间的第一延迟；基于实施第一延迟来发起使用存储库组中的一或多个存储库执行的操作的第一子操作；基于发起第一子操作，使用与存储库组中的存储库相关联的逻辑来实施操作的第一子操作和操作的第二子操作之间的第二延迟，第一延迟具有比第二延迟的第二持续时间长的第一持续时间；以及基于发起操作的第一子操作来执行操作。

本文描述的方法700和装置的一些实例还可包含用于使用存储器器件的寄存器来识别第二延迟的操作、特征、构件或指令，其中实施第二延迟可基于使用所述寄存器来识别第二延迟。

本文所述的方法700和装置的一些实例还可包含用于从主机器件接收使用存储器单元阵列执行操作的命令的操作、特征、构件或指令，其中实施第一延迟可基于接收所述命令。

在此描述的方法700和装置的一些实例还可以包含操作、特征、构件或指令，以用于：基于实施第一延迟来发起操作的一组子操作，其中所述一组子操作包含第一子操作和第二子操作，以及基于发起所述一组子操作，使用与存储库组中的存储库相关联的逻辑来为所述一组子操作的每个子操作实施相应的第二延迟，其中执行操作可以基于发起所述一组子操作。

在本文所述的方法700和装置的一些实例中，逻辑可作为CuA逻辑的一部分定位于存储器单元阵列下方。在本文所述的方法700和装置的一些实例中，第一延迟包含发起操作与发起不同于操作的第二操作之间的第一持续时间。在本文所述的方法700和装置的一些实例中，第二延迟包含发起操作的第一子操作和操作的第二子操作之间的第二持续时间。在本文所述的方法700和装置的一些实例中，逻辑可与存储库组中的存储库的分块相关联。

应当注意，上述方法描述了可能的实施方案，并且操作和步骤可以被重新安排或以其它方式修改，并且其它实施方案是可能的。此外，可以组合来自两种或更多种方法的部分。

描述了一种装置。所述装置可包含：存储库组逻辑，所述存储库组逻辑可操作以控制存储库组中的一组存储库的一或多个操作，且可操作以实施使用存储库组中的一组存储库执行的操作之间的第一延迟；包含存储器单元阵列的存储库组中的存储库；以及逻辑，所述逻辑与存储库组中的存储库相关联且可操作以实施使用存储库组中的存储库执行的操作的子操作之间的第二延迟。

所述装置的一些实例可包含寄存器以存储与第二延迟相关联的信息，其中与存储库相关联的逻辑可操作以识别作为实施第二延迟的一部分而存储在所述寄存器中的信息。在一些实例中，与存储库相关联的逻辑可作为CuA逻辑的一部分而定位于存储器单元阵列下方。在一些实例中，逻辑还可包含操作、特征、构件或指令，以用于：局部行控制逻辑识别第二延迟；缓冲器接收由局部行控制逻辑识别的第二延迟，局部读出放大器控制逻辑放大与由局部行控制逻辑识别的第二延迟相关联的信号；以及行驱动器基于存储在缓冲器中的第二延迟和由局部读出放大器控制逻辑放大的信号来发起操作的子操作。在一些实例中，局部行控制逻辑和局部读出放大器控制逻辑可分布在存储库组中的存储库的两个或两个以上分块下方。

在一些实例中，存储库组包含一组存储库，所述一组存储库中的每个存储库包含一或多个区段，并且所述一或多个区段中的每个区段包含一或多个分块。在一些实例中，逻辑可与存储库的区段相关联。在一些实例中，逻辑可与存储库的分块相关联。在一些实例中，存储库组逻辑还可包含用于振荡器可操作以实施第一延迟的操作、特征、构件或指令。在一些实例中，存储库组逻辑还可包含用于电阻器-电容器电路实施第一延迟的操作、特征、构件或指令。在一些实例中，逻辑还可包含用于振荡器可操作以实施所述第二延迟的操作、特征、构件或指令。在一些实例中，逻辑还可包含用于电阻器-电容器电路实施第一延迟的操作、特征、构件或指令。

描述了一种装置。所述装置可包含含有一组存储库的存储库组、可操作以控制所述一组存储库的一或多个操作的存储库组逻辑，与存储库组中的存储库相关联的逻辑，以及控制器，所述控制器与所述存储库组、所述存储库组逻辑及所述逻辑耦合且可操作以致使所述装置：使用与存储库组相关联的存储库组逻辑来实施使用存储库组中的一组存储库执行的一或多个操作之间的第一延迟；基于实施第一延迟来发起使用一组存储库执行的操作的第一子操作；基于发起第一子操作，使用逻辑来实施在操作的第一子操作和操作的第二子操作之间的第二延迟，第一延迟具有比第二延迟的第二持续时间长的第一持续时间；以及基于发起操作的第一子操作来执行操作。

一些实例还可包含使用存储器器件的寄存器来识别第二延迟，其中实施第二延迟可基于使用所述寄存器来识别第二延迟。一些实例还可包含从主机器件接收用于使用存储器单元阵列执行操作的命令，其中实施第一延迟可基于接收所述命令。一些实例还可以包含基于实施第一延迟来发起操作的一组子操作，其中所述一组子操作包含第一子操作和第二子操作，以及基于发起所述一组子操作，使用逻辑来为所述一组子操作的每个子操作实现相应的第二延迟，其中执行操作可以基于发起所述一组子操作。在一些实例中，逻辑可作为CuA逻辑的一部分定位于存储器单元阵列下方。

可以使用多种不同技术的任何一种来表示本文中所述的信息和信号。例如，可以通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可以贯穿上文描述所引用的数据、指令、命令、信息、信号、位、符号和芯片。一些附图可以将信号说明为单个信号；然而，本领域普通技术人员应当理解，信号可以表示信号总线，其中总线可以具有各种位宽。

术语“电子通信”、“导电接触”、“连接”和“耦合”可以指支持组件之间信号流动的组件之间的关系。如果在组件之间存在任何导电路径，所述导电路径可以在任何时间支持组件之间的信号流，则认为组件彼此电子通信(或导电接触或连接或耦合)。在任何给时序间，基于包含连接的组件的器件的操作，彼此电子通信(或与之导电接触或连接或耦合)的组件之间的导电路径可以是开路或闭路。连接的组件之间的导电路径可以是组件之间的直接导电路径，或者连接的组件之间的导电路径可以是间接导电路径，所述间接导电路径可以包含中间组件，例如开关、晶体管或其它组件。在一些实例中，例如使用诸如开关或晶体管之类的一或多个中间组件，可以将连接的组件之间的信号流中断一段时间。

术语“耦合”指的是从组件之间的开路关系到组件之间的闭路关系的状态，在开路关系中，信号目前不能通过导电路径在组件之间传送，在闭路关系中，信号能够通过导电路径在组件之间传送。当例如控制器的组件将其它组件耦合在一起时，所述组件启动允许信号在先前不允许信号流动的导电路径上在其它组件之间流动的改变。

术语“隔离”是指组件之间的关系，其中信号目前不能在组件之间流动。如果组件之间存在开路，则组件彼此隔离。例如，当开关打开时，由位于组件之间的开关隔开的两个组件彼此隔离。当控制器隔离两个组件时，控制器使用先前允许信号流动的导电路径来影响防止信号在组件之间流动的改变。

本文所用的术语“层”或“层级”是指几何结构(例如，相对于衬底)的阶层或片。每一层或每一层级可具有三维(例如，高度、宽度和深度)且可覆盖表面的至少一部分。例如，层或层级可以是二维大于三分之一的三维结构，例如薄膜。层或层级可以包含不同的元件、组件和/或材料。在一些实例中，一个层或层级可由两个或两个以上子层或子层级组成。

本文中论述的包括存储器阵列的器件可以形成在半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况下，衬底是半导体晶片。在其它实例中，衬底可以是绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料外延层。可以通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区域的导电性。掺杂可以在衬底的初始形成或生长期间通过离子注入或通过任何其它掺杂方式进行。

本文中论述的开关组件或晶体管可以表示场效应晶体管(FET)，并且包括包括源极、漏极和栅极的三端器件。端子可以通过导电材料例如金属连接到其它电子元件。源极和漏极可以是导电的，并且可以包括重掺杂的，例如退化的半导体区。源极和漏极可以由轻掺杂半导体区或信道隔开。如果沟道是n型的(即多数载流子是信号)，则FET可以被称为n型FET。如果沟道是p型的(即多数载流子是空穴)，则FET可以被称为p型FET。沟道可以由绝缘栅氧化物覆盖。可以通过向栅极施加电压来控制信道导电性。例如，分别向n型FET或p型FET施加正电压或负电压可导致信道变得导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可以“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可以是“截止”或“停用”的。

在此结合附图阐述的描述描述了示例性配置，并且不代表可以实施的或在权利要求的范围内的所有实例。本文中所使用的术语“示范性”表示“充当实例、例子或说明”，而不是“优选的”或“优于其它实例”。为了提供对所述技术的理解，详细的描述包含特定细节。然而，可在没有这些特定细节的情况下实践这些技术。在一些实例中，以框图形式展示了公知的结构和器件，以避免模糊所述实例的概念。

在附图中，类似的组件或特征可以具有相同的参考标号。此外，相同类型的各种组件可通过在参考标号之后加上破折号和区分类似组件的第二标号来区分。如果在说明书中仅使用第一参考标签，则描述适用于具有相同第一参考标号的类似组件中的任一个，而与第二参考标签无关。

可以使用多种不同技术的任何一种来表示本文中所述的信息和信号。例如，可以通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可以贯穿上文描述所引用的数据、指令、命令、信息、信号、位、符号和芯片。

结合本文中的公开内容所述的各种说明性框和模块可用通用处理器、DSP、ASIC、FPGA或其它可编程逻辑器件、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文中所述的功能的其任何组合来实现或执行。通用处理器可以是微处理器，但在替代方案中，处理器可以是任何处理器、控制器、微控制器或状态机。处理器也可实现为计算器件的组合(例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此类配置)。

本文中所述的功能可以用硬件、由处理器执行的软件、固件或其任意组合来实施。如果在由处理器执行的软件中实施，则这些功能可以作为计算机可读介质上的一或多个指令或代码来存储或传输。其它实例和实施方案在本公开和所附权利要求的范围内。例如，由于软件的性质，上述功能可以使用由处理器执行的软件、硬件、固件、硬布线或这些的任何组合来实施。实施功能的特征也可以在物理上位于不同的位置，包含分布成使得功能的各部分在不同的物理位置实施。此外，如本文中所使用的，包括在权利要求书中，在项目列表中使用的“或”(例如，以诸如“中的至少一个”或“中的一或多个”的短语开头的项目列表)指示包含性列表，使得例如A、B或C中的至少一个的列表意味着A或B或C或AB或AC或BC或ABC(即，A和B和C)。此外，如本文所使用的，短语“基于”不应解释为对封闭的条件集合的引用。例如，被描述为“基于条件A”的示范性步骤可以在不脱离本公开的范围的情况下是基于条件A和条件B两者。换言之，如本文中所使用的，短语“基于”应当以与短语“至少部分基于”相同的方式来解释。

计算机可读介质包含非暂时性计算机存储介质和通信介质，所述通信介质包含便于将计算机程序从一个地方传输到另一个地方的任何介质。非暂时存储介质可以是能够由通用或专用计算机存取的任何可用介质。作为实例而非限制，非暂时性计算机可读介质可以包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、压缩盘(CD)ROM或其它光盘存储、磁盘存储或其它磁存储器件，或者可以用于以指令或数据结构的形式携带或存储期望的程序代码构件并且可以由通用或专用计算机访问的任何其它非暂时性介质，或通用或专用处理器。此外，任何连接都被适当地称为计算机可读介质。例如，如果使用同轴电缆、光纤电缆、双绞线、数字用户线路(DSL)或诸如红外线、无线电和微波的无线技术从网站、服务器或其它远程源传输软件，则同轴电缆、光纤电缆、双绞线、数字用户线路(DSL)或诸如红外线、无线电和微波的无线技术包含在介质的定义中。如本文中所使用的盘和光盘包含CD、激光盘、光盘、数字通用盘(DVD)、软盘和蓝光盘，其中盘通常磁性地再现数据，而光盘通过激光光学地再现数据。上述的组合也包含在计算机可读介质的范围内。

提供本文的描述以使所属领域的技术人员能够制作或使用本公开。所属领域的技术人员将明白对本发明的各种修改，且本文所界定的一般原理可在不脱离本发明的范围的情况下应用于其它变化。因此，本公开不限于在此描述的实例和设计，而是符合与本文中公开的原理和新颖特征一致的最宽范围。

Claims (25)

1.一种用于操作存储器装置的方法，其包括：

使用与存储库组相关联的存储库组逻辑来实施使用所述存储库组中的一或多个存储库执行的操作之间的第一延迟；

至少部分地基于实施所述第一延迟来发起使用所述存储库组的第一存储库执行的操作的第一子操作；

至少部分地基于发起所述第一子操作，使用不同于所述存储库组逻辑且与所述存储库组中的所述第一存储库相关联的逻辑来实施所述操作的所述第一子操作和所述操作的第二子操作之间的第二延迟，使用所述存储库组中的所述第一存储库来执行所述第一子操作和所述第二子操作且所述第一延迟具有比所述第二延迟的第二持续时间长的第一持续时间，其中所述第二延迟的所述第二持续时间是可调的；以及

至少部分地基于发起所述操作的所述第一子操作来执行所述操作。

2.根据权利要求1所述的方法，其还包括：

使用存储器器件的寄存器来识别所述第二延迟，其中实施所述第二延迟至少部分地基于使用所述寄存器识别所述第二延迟。

3.根据权利要求1所述的方法，其还包括：

从主机器件接收使用存储器单元阵列执行所述操作的命令，其中实施所述第一延迟至少部分地基于接收所述命令。

4.根据权利要求1所述的方法，其还包括：

至少部分地基于实施第一延迟来发起所述操作的多个子操作，其中所述多个子操作包括所述第一子操作和所述第二子操作；以及

至少部分地基于发起所述多个子操作，使用与所述存储库组中的所述第一存储库相关联的逻辑来为所述多个子操作的每个子操作实施相应的第二延迟，其中至少部分地基于发起所述多个子操作来执行所述操作。

5.根据权利要求1所述的方法，其中所述逻辑作为CMOS阵列下CuA逻辑的一部分定位于存储器单元阵列下方。

6.根据权利要求1所述的方法，其中所述第一延迟包括发起所述操作和发起不同于所述操作的第二操作之间的所述第一持续时间。

7.根据权利要求1所述的方法，其中所述第二延迟包括发起所述操作的所述第一子操作和所述操作的所述第二子操作之间的所述第二持续时间。

8.根据权利要求1所述的方法，其中所述逻辑与所述存储库组的所述第一存储库的分块相关联。

9.一种存储器装置，其包括：

存储库组逻辑，所述存储库组逻辑可操作以控制存储库组中的多个存储库的一或多个操作，且可操作以实施使用所述存储库组中的所述多个存储库执行的操作之间的第一延迟；

包括存储器单元阵列的所述存储库组中的存储库；以及

逻辑，所述逻辑不同于所述存储库组逻辑，所述逻辑与所述存储库组的所述存储库相关联，且可操作以实施使用所述存储库组的所述存储库执行的操作的第一子操作和使用所述存储库组的所述存储库执行的所述操作的第二子操作之间的第二延迟，其中所述第二延迟的持续时间是可调的。

10.根据权利要求9所述的存储器装置，其还包括：

用于存储与所述第二延迟相关联的信息的寄存器，其中与所述存储库相关联的所述逻辑可操作以识别作为实施所述第二延迟的一部分而存储在所述寄存器中的所述信息。

11.根据权利要求9所述的存储器装置，其中与所述存储库相关联的所述逻辑作为CMOS下阵列CuA逻辑的一部分定位于所述存储器单元阵列下方。

12.根据权利要求9所述的存储器装置，其中：

所述存储库组包括所述多个存储库；

所述多个存储库中的每个存储库包括一或多个区段；并且

所述一或多个区段的每个区段包括一或多个分块。

13.根据权利要求9所述的存储器装置，其中所述逻辑与所述存储库的区段相关联。

14.根据权利要求9所述的存储器装置，其中所述逻辑与所述存储库的分块相关联。

15.根据权利要求9所述的存储器装置，其中所述存储库组逻辑还包括可操作以实施所述第一延迟的振荡器。

16.根据权利要求9所述的存储器装置，其中所述存储库组逻辑还包括用于实施所述第一延迟的电阻器-电容器电路。

17.根据权利要求9所述的存储器装置，其中所述逻辑还包括可操作以实施所述第二延迟的振荡器。

18.根据权利要求9所述的存储器装置，其中所述逻辑还包括用于实施所述第二延迟的电阻器-电容器电路。

19.一种存储器装置，其包括：

存储库组逻辑，所述存储库组逻辑可操作以控制存储库组中的多个存储库的一或多个操作，且可操作以实施使用所述存储库组中的所述多个存储库执行的操作之间的第一延迟；

包括存储器单元阵列的所述存储库组中的存储库；以及

逻辑，所述逻辑与所述存储库组中的所述存储库相关联且可操作以实施使用所述存储库组中的所述存储库执行的操作的子操作之间的第二延迟，其中所述第二延迟的持续时间是可调的，所述逻辑包括：

局部行控制逻辑，用于识别所述第二延迟；

缓冲器，用于接收由所述局部行控制逻辑识别的所述第二延迟；

局部读出放大器控制逻辑，用于放大与由所述局部行控制逻辑识别的所述第二延迟相关联的信号；以及

行驱动器，用于至少部分地基于存储在所述缓冲器中的所述第二延迟和由局部读出放大器控制逻辑放大的所述信号来发起所述操作的子操作。

20.根据权利要求19所述的存储器装置，其中所述局部行控制逻辑及所述局部读出放大器控制逻辑分布在所述存储库组的所述存储库的两个或两个以上分块下方。

21.一种存储器装置，其包括：

包括多个存储库的存储库组，

可操作以控制所述多个存储库的一或多个操作的存储库组逻辑，

与所述存储库组逻辑不同且与所述存储库组中的存储库相关联的逻辑，以及

控制器，所述控制器与所述存储库组、所述存储库组逻辑和所述逻辑耦合，所述控制器可操作以致使所述存储器装置：

使用与所述存储库组相关联的所述存储库组逻辑来实施使用所述存储库组的所述多个存储库执行的所述一或多个操作之间的第一延迟；

至少部分地基于实施所述第一延迟来发起使用所述存储库组的所述多个存储库执行的操作的第一子操作；

至少部分地基于发起所述第一子操作，使用所述逻辑来实施在所述操作的所述第一子操作与所述操作的第二子操作之间的第二延迟，使用所述存储库组中的所述存储库来执行所述第一子操作和所述第二子操作且所述第一延迟具有比所述第二延迟的第二持续时间长的第一持续时间，其中所述第二延迟的所述第二持续时间是可调的；以及

至少部分地基于发起所述操作的所述第一子操作来执行所述操作。

22.根据权利要求21所述的存储器装置，其中所述控制器还可操作以致使所述存储器装置：

使用存储器器件的寄存器来识别所述第二延迟，其中实施所述第二延迟至少部分地基于使用所述寄存器来识别所述第二延迟。

23.根据权利要求21所述的存储器装置，其中所述控制器还可操作以致使所述存储器装置：

从主机器件接收使用存储器单元阵列执行所述操作的命令，其中实施所述第一延迟至少部分地基于接收所述命令。

24.根据权利要求21所述的存储器装置，其中所述控制器还可操作以致使所述存储器装置：

至少部分地基于实施所述第一延迟来发起所述操作的多个子操作，其中所述多个子操作包括所述第一子操作和所述第二子操作；以及

至少部分地基于发起所述多个子操作，使用所述逻辑来为所述多个子操作中的每个子操作实施相应的第二延迟，其中执行所述操作至少部分地基于发起所述多个子操作。

25.根据权利要求21所述的存储器装置，其中所述逻辑作为CMOS下阵列CuA逻辑的一部分定位于存储器单元阵列下方。

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