CN114175158A - 用于存储器阵列的电路系统借取 - Google Patents

用于存储器阵列的电路系统借取 Download PDF

Info

Publication number
CN114175158A
CN114175158A CN202080054469.7A CN202080054469A CN114175158A CN 114175158 A CN114175158 A CN 114175158A CN 202080054469 A CN202080054469 A CN 202080054469A CN 114175158 A CN114175158 A CN 114175158A
Authority
CN
China
Prior art keywords
memory
circuitry
segment
drivers
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080054469.7A
Other languages
English (en)
Inventor
安德烈亚·马丁内利
弗朗切斯科·马斯特罗扬尼
中井清吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN114175158A publication Critical patent/CN114175158A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/802—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by encoding redundancy signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/806—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by reducing size of decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2297—Power supply circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明描述用于存储器阵列中的电路系统借取的方法、系统及装置。在一个实例中，主机装置可将与第一存储器区段的数据相关联的存取命令传输到存储器装置。所述第一存储器区段可位于第二存储器区段与第三存储器区段之间。可使用与所述第一存储器区段相关联的驱动器及与所述第二存储器区段相关联的驱动器来操作由所述第一存储器区段及所述第二存储器区段共享的第一组电路系统。可使用与所述第一存储器区段相关联的驱动器及与所述第三存储器区段相关联的驱动器来操作由所述第一存储器区段及所述第三存储器区段共享的第二组电路系统。可基于操作所述第一组电路系统及所述第二组电路系统而执行存取操作。

Description

用于存储器阵列的电路系统借取
交叉参考
本专利申请案主张由Martinelli等人于2019年7月11日提出申请的标题为“用于存储器阵列的电路系统借取(CIRCUITRY BORROWING FOR MEMORY ARRAYS)”的美国专利申请案第16/508,772号的优先权，所述美国专利申请案受让于其受让人且其全文以引用方式明确地并入本文中。
背景技术
以下内容一般来说涉及一种包含至少一个存储器装置的系统，且更具体来说涉及用于存储器装置内的存储器阵列的电路系统借取。
存储器装置广泛地用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等等的各种电子装置中。信息是通过对存储器装置的不同状态进行编程来存储的。举例来说，二进制装置最常存储两个状态中的一者，通常由逻辑1或逻辑0表示。在其它装置中，可存储不止两个状态。为存取所存储信息，装置的组件可读取或感测存储器装置中的至少一个所存储状态。为存储信息，装置的组件可将状态写入或编程于存储器装置中。
存在各种类型的存储器装置，包含硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它。存储器装置可以是易失性或非易失性的。非易失性存储器(例如，FeRAM)可甚至在不存在外部电源的情况下维持其所存储逻辑状态达经延长时间周期。易失性存储器装置(例如，DRAM)可在从外部电源断开连接时丢失其所存储状态。FeRAM可能够实现类似于易失性存储器的密度，但可由于将铁电电容器用作存储装置而具有非易失性性质。
存储器装置可包含存储器阵列，所述存储器阵列可进一步包含多个子阵列。在一些情形中，所述存储器阵列可包含与输入、输出及用于交换或解释子阵列中各种存储器单元的信息的其它操作相关联的电路系统。存储器装置可针对使此种电路系统位于存储器阵列中而具有各种约束。
附图说明
图1图解说明根据如本文中所公开的实例的支持用于存储器阵列的电路系统借取的系统的实例。
图2图解说明根据如本文中所公开的实例的支持用于存储器阵列的电路系统借取的存储器裸片的实例。
图3图解说明根据如本文中所公开的实例的支持用于存储器阵列的电路系统借取的存储器布局的实例。
图4图解说明根据如本文中所公开的实例的支持电路系统借取的存储器瓦片的实例。
图5图解说明根据如本文中所公开的实例的支持电路系统借取的存储器阵列的实例。
图6图解说明如本文中所公开的支持用于存储器阵列的电路系统借取的存储器装置605的实例性框图600。
图7图解说明根据如本文中所公开的实例的图解说明支持用于存储器阵列的电路系统借取的方法的流程图的实例。
图8图解说明根据如本文中所公开的实例的图解说明支持用于存储器阵列的电路系统借取的方法的流程图的实例。
具体实施方式
本发明描述与用于存储器装置的电路系统借取相关的系统及技术。举例来说，存储器装置可包含多个存储器瓦片(例如，片块)，其中所述存储器瓦片中的每一者包含阵列层及电路层。对于每一存储器瓦片，所述阵列层可包含多个存储器单元，且所述电路层可包含对应于操作阵列层的多个存储器单元的电路系统，例如解码电路系统、多路复用电路系统、驱动器电路系统、感测电路系统或特定于存储器瓦片的其它电路系统。所述存储器装置还可包含由多个存储器瓦片共享(例如，对应于操作多个存储器瓦片、对应于多个存储器瓦片与输入/输出组件之间的数据交换)且跨越多个存储器瓦片中的两个或更多个存储器瓦片的电路层而分布的数据路径电路系统。因此，在一些实例中，存储器装置可包含跨越多个存储器瓦片的电路层而分布的各种类型的电路系统，其中瓦片特定电路系统包含于对应存储器瓦片的电路层中，且数据路径电路系统跨越存储器瓦片的电路层的剩余空间(例如，在未由瓦片特定电路系统占据的电路层的空间中)而分布。
在一些情形中，可将阵列内的存储器瓦片组织成用于同时存取的群组，且此类群组可被称为库或区段。举例来说，可将瓦片组织成存储器阵列内的行及列(其在一些情形中可被称为绗缝(quilt)架构)，且所述阵列内的瓦片的行可被称为区段。在一些情形中，存在可由相邻存储器瓦片(在同一区段内或跨越区段(例如，通过相邻区段内的瓦片))共享或“借取”的电路(例如，控制感测组件的时序的电路)。举例来说，当同时对区段的不同瓦片内的存储器单元进行存取时，共用电路系统用于操作区段内的相邻瓦片。另外或另一选择是，用于操作第一区段的电路系统在对第一区段进行存取时还可在对第二区段进行存取时用于操作第二区段(例如，第二区段邻近于第一区段)。因此，电路系统在同一区段内的瓦片之间且也在同一阵列内的区段之间可以是借取或共享的(例如，共用的)。
控制信号驱动器用于驱动既定区段中的共享电路系统。举例来说，控制信号驱动器可控制感测放大器或可跨越区段边界共享的其它电路系统的时序信号。所述控制信号驱动器可位于区段之下或存储器瓦片“底部侧”处。在一些情形中，在存储器瓦片阵列的边缘处，一整组控制信号驱动器(例如，两组驱动器)可经定位以控制边缘处或附近的存储器瓦片中的所有信号，且没有驱动器定位在存储器瓦片的阵列的其它边缘处。在阵列的边缘上使用共享电路系统的多个控制信号驱动器可损害间距，且最终影响裸片大小。
根据本文中所公开的技术，存储器阵列可具有用于存储器区段的若干组共享电路系统，所述若干组共享电路系统包含从上方(例如，在瓦片的第一邻近行中)的存储器区段借取的一些控制信号及从下方(例如，在瓦片的第二邻近行中)的存储器区段借取的一些控制信号。所述存储器阵列可包含多个区段及多组共享电路系统。每一组共享电路系统可由两个存储器区段共享。每一区段可具有一组驱动器，且所述驱动器可分成两个群组(或两种类型)。
举例来说，对于第一区段，第一类型的驱动器可由由第一区段及位于第一区段上方的第二区段共享的一组共享电路系统使用。第二类型的驱动器可由由第一区段及位于第一区段下方的第三区段共享的一组共享电路系统使用。因此，在存储器阵列的边缘处不再存在两组驱动器(例如，在两个边缘中的两者处仅可存在一个驱动器或一组驱动器)且在边缘存储器瓦片中节省了空间。
本公开的特征最初描述于如参考图1到3所描述的存储器系统及存储器裸片的上下文中。本公开的特征描述于如参考图4所描述的用于存储器阵列的电路系统借取的上下文中。本公开的这些及其它特征是通过并参考关于如参考图5到8所描述的用于存储器阵列的电路系统借取的设备图及流程图而进一步图解说明及描述。
图1图解说明根据如本文中所公开的实例的利用一或多个存储器装置的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110及将外部存储器控制器105与存储器装置110耦合的多个通道115。系统100可包含一或多个存储器装置，但为了便于描述起见，可将一或多个存储器装置描述为单个存储器装置110。
系统100可包含电子装置的各部分，例如计算装置、移动计算装置、无线装置或图形处理装置。系统100可以是可携式电子装置的实例。系统100可以是计算机、膝上型计算机、平板计算机、智能手机、蜂窝式电话、可穿戴装置、联网装置等等的实例。存储器装置110可以是经配置以存储用于系统100的一或多个其它组件的数据的系统的组件。
系统100的至少各部分可以是主机装置的实例。此种主机装置可以是使用存储器来执行过程的装置的实例，例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、桌上型计算机、智能手机、蜂窝式电话、可穿戴装置、联网装置、一些其它固定或可携式电子装置等等。在一些情形中，主机装置可以指硬件、固件、软件或实施外部存储器控制器105的功能的其组合。在一些情形中，外部存储器控制器105可被称为主机或主机装置。在一些实例中，系统100是图形卡。在一些情形中，主机装置可将与用于第一存储器区段的数据相关联的存取命令传输到存储器装置110。第一存储器区段可包含存储器装置110的相应一组子阵列(例如，瓦片、片块)。第一存储器区段可位于第二存储器区段与第三存储器区段之间。可使用与第一存储器区段相关联的驱动器及与第二存储器区段相关联的驱动器来操作由第一存储器区段及第二存储器区段共享的第一组电路系统。可使用与第一存储器区段相关联的驱动器及与第三存储器区段相关联的驱动器来操作由第一存储器区段及第三存储器区段共享的第二组电路系统。可基于操作第一组电路系统及第二组电路系统而对第一存储器区段执行存取操作。区段、共享电路系统及驱动器借取的此种型式可跨越任何数目的存储器区段而重复。主机装置可基于将第一感测组件或其部分与第一I/O线或总线耦合及将第二感测组件或其部分与第二I/O线或总线耦合而接收用于第一子阵列或瓦片的数据。
在一些情形中，存储器装置110可以是经配置以与系统100的其它组件通信且提供潜在地由系统100使用或参考的物理存储器地址/空间的独立装置或组件。在一些实例中，存储器装置110可经配置以与至少一个或多个不同类型的系统100一起运作。系统100的组件与存储器装置110之间的发信可以是可操作的以支持用以调制信号的调制方案、用于传递信号的不同引脚设计、系统100及存储器装置110的不同封装、系统100与存储器装置110之间的时钟发信及同步、时序惯例及/或其它因素。
存储器装置110可经配置以存储用于系统100的组件的数据。在一些情形中，存储器装置110可充当到系统100的从属型装置(例如，响应于由系统100通过外部存储器控制器105提供的命令并执行所述命令)。此类命令可包含用于存取操作的存取命令，例如用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令。存储器装置110可包含两个或更多个存储器裸片160(例如，存储器芯片)以支持用于数据存储的所期望或所规定容量。包含两个或更多个存储器裸片的存储器装置110可被称为多裸片存储器或封装(也称为多芯片存储器或封装)。
系统100可进一步包含处理器120、基本输入/输出系统(BIOS)组件125、一或多个外围组件130及输入/输出(I/O)控制器135。系统100的组件可使用总线140彼此电子连通。
处理器120可经配置以控制系统100的至少各部分。处理器120可以是一般用途处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或者其可以是这些类型的组件的组合。在此类情形中，除其它实例之外，处理器120可以是中央处理单元(CPU)、图形处理单元(GPU)、一般用途GPU(GPGPU)或系统单芯片(SoC)的实例。
BIOS组件125可以是包含操作为固件的BIOS的软件组件，所述软件组件可对系统100的各种硬件组件进行初始化及运行。BIOS组件125还可管理处理器120与系统100的各种组件(例如，外围组件130、I/O控制器135等)之间的数据流动。BIOS组件125可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
外围组件130可以是可集成到系统100中或与系统100集成的任何输入装置或输出装置或者用于此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、数据机、通用串行总线(USB)控制器、串行或并行端口或者外围卡槽，例如外围组件互连(PCI)或特殊图形端口。外围组件130可以是由所属领域的技术人员理解为外围装置的其它组件。
I/O控制器135可管理处理器120与外围组件130、输入装置145或输出装置150之间的数据传递。I/O控制器135可管理未集成到系统100中或未与系统100集成的外围装置。在一些情形中，I/O控制器135可表示到外部外围组件的物理连接或端口。
输入145可表示将信息、信号或数据提供到系统100或其组件的系统100外部的装置或信号。这可包含用户接口或者具有其它装置或位于其它装置之间的接口。在一些情形中，输入145可以是经由一或多个外围组件130与系统100介接的外围装置或者可由I/O控制器135管理。
输出150可表示系统100外部的经配置以从系统100或其组件中的任一者接收输出的装置或信号。输出150的实例可包含显示器、音频扬声器、印刷装置或印刷电路板上的另一处理器等等。在一些情形中，输出150可以是经由一或多个外围组件130与系统100介接的外围装置或者可由I/O控制器135管理。
系统100的组件可由经设计以执行其功能的一般用途或特殊用途电路系统组成。这可包含经配置以执行本文中所描述的功能的各种电路元件，举例来说，导电线、晶体管、电容器、电感器、电阻器、放大器或者其它主动或被动元件。在一些情形中，系统100的组件(例如，存储器装置110)可包含经配置以执行本文中所描述的功能的感测组件、I/O总线或线、驱动器或分流器。
存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b及/或本地存储器控制器165-N)及存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b及/或存储器阵列170-N)。存储器阵列170可包含多个存储器区段及存储器瓦片，如本文中所描述。存储器阵列170可以是存储器单元的集合(例如，网格)，其中每一存储器单元经配置以存储至少一个位的数字数据。下文中更详细描述(包含参考图2)存储器阵列170及/或存储器单元的特征。
在各种实例中，存储器装置110的装置存储器控制器155或者存储器装置110的一或多个本地存储器控制器165可被视为或执行与存储器装置110的输入/输出组件相关联的操作(例如，用于与存取命令相关联的信息传递)。在一些实例中，存储器装置110可接收与存储器装置110的数据相关联的存取命令。在一些情形中，存储器装置110可接收(例如，在接收存取命令之前)激活命令，所述激活命令将用于存取命令的地址范围(例如，列地址范围)指示为仅对应于存储器装置的库内的子阵列的子组。在一些情形中，存储器装置110还可根据功率模式或配置(例如经减小功率模式)来接收(例如，在接收激活命令之前)用以操作存储器装置110的命令。当在经减小功率模式中操作时，存储器装置110可经配置以仅激活目标库内的子阵列的所指示子组(且使目标库内的其它子阵列撤销激活)。因此，除其它益处之外，存储器装置110可在对目标库的一个部分执行存取操作的同时，将目标库的其它部分放置在或以其它方式维持在撤销激活模式中，由此节省功率。
在一些实例中，存储器装置110可接收与存储器装置110的第一存储器区段相关联的存取命令。第一存储器区段可位于第二存储器区段与第三存储器区段之间。装置存储器控制器155可与若干组驱动器耦合并将控制信号提供到用于相应存储器区段所共用的若干组共享电路系统的每一组驱动器。举例来说，使用与第一存储器区段相关联的驱动器及与第二存储器区段相关联的驱动器，第一组电路系统可由第一存储器区段及第二存储器区段共享。使用与第一存储器区段相关联的驱动器及与第三存储器区段相关联的驱动器，第二组电路系统由第一存储器区段及第三存储器区段共享。可至少部分地基于操作第一组电路系统及操作第二组电路系统而执行与用于第一区段的数据相关联的存取操作。
存储器装置110可以是存储器单元的二维(2D)阵列的实例或者可以是存储器单元的三维(3D)阵列的实例。举例来说，2D存储器装置可包含单个存储器裸片160。3D存储器装置可包含两个或更多个存储器裸片160(例如，存储器裸片160-a、存储器裸片160-b及/或任何数量的存储器裸片160-N)。在3D存储器装置中，多个存储器裸片160-N可堆叠在彼此的顶部上或彼此相邻地堆叠。在一些情形中，3D存储器装置中的存储器裸片160-N可被称为叠层、层级、层或裸片。3D存储器装置可包含任何数量的经堆叠存储器裸片160-N(例如，两个高、三个高、四个高、五个高、六个高、七个高、八个高)。与单个2D存储器装置相比，这可增加可定位在衬底上的存储器单元的数量，这继而可减少生产成本或增加存储器阵列的性能，或者两者。在某一3D存储器装置中，不同叠层可共享至少一个共用存取线，使得一些叠层可共享字线、数字线及/或板线中的至少一者。
装置存储器控制器155可包含经配置以控制存储器装置110的操作的电路或组件。如此，装置存储器控制器155可包含使得存储器装置110能够执行命令的硬件、固件或软件，并且可经配置以接收、传输或执行与存储器装置110相关的命令、数据或控制信息。装置存储器控制器155可经配置以与外部存储器控制器105、一或多个存储器裸片160或处理器120通信。在一些情形中，存储器装置110可从外部存储器控制器105接收数据及/或命令。举例来说，存储器装置110可接收写入命令或读取命令，所述写入命令指示存储器装置110将代表系统100的组件(例如，处理器120)而存储特定数据，所述读取命令指示存储器装置110会将存储在存储器裸片160中的特定数据提供到系统100的组件(例如，处理器120)。在一些情形中，装置存储器控制器155可控制本文中结合存储器裸片160的本地存储器控制器165所描述的存储器装置110的操作。包含于装置存储器控制器155及/或本地存储器控制器165中的组件的实例可包含用于解调制从外部存储器控制器105接收的信号的接收器、用于调制信号并将信号传输到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器等等。
本地存储器控制器165(例如，在存储器裸片160的本地)可经配置以控制存储器裸片160的操作。而且，本地存储器控制器165可经配置以与装置存储器控制器155通信(例如，接收并传输数据及/或命令)。本地存储器控制器165可支持装置存储器控制器155控制存储器装置110的操作，如本文中所描述。在一些情形中，存储器装置110不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器105可执行本文中所描述的各种功能。如此，本地存储器控制器165可经配置以与装置存储器控制器155通信，与其它本地存储器控制器165通信或者直接与外部存储器控制器105或处理器120通信。
外部存储器控制器105可经配置以使得能够在系统100的组件(例如，处理器120)与存储器装置110之间传递信息、数据及/或命令。外部存储器控制器105可充当系统100的组件与存储器装置110之间的联络人，使得系统100的组件可无需知晓存储器装置的操作的细节。系统100的组件可向外部存储器控制器105呈现外部存储器控制器105所满足的请求(例如，读取命令或写入命令)。外部存储器控制器105可对在系统100的组件与存储器装置110之间进行交换的通信进行转换或转译。在一些情形中，外部存储器控制器105可包含产生共用(源)系统时钟信号的系统时钟。在一些情形中，外部存储器控制器105可包含产生共用(源)数据时钟信号的共用数据时钟。
系统100的组件可使用多个通道115来与存储器装置110交换信息。在一些实例中，通道115可使得能够在外部存储器控制器105与存储器装置110之间进行通信。每一通道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如，导体)。举例来说，通道115可包含第一端子，所述第一端子包含外部存储器控制器105处的一或多个引脚或垫以及存储器装置110处的一或多个引脚或垫。引脚可以是系统100的装置的导电输入或输出点的实例，且引脚可经配置以充当通道的一部分。
在一些情形中，端子的引脚或垫可以是通道115的信号路径的一部分。额外信号路径可与通道的端子耦合以便在系统100的组件内路由信号。举例来说，存储器装置110可包含将信号从通道115的端子路由到存储器装置110的各种组件(例如，装置存储器控制器155、存储器裸片160、本地存储器控制器165、存储器阵列170)的信号路径(例如，存储器装置110或其组件内部(例如存储器裸片160内部)的信号路径)。
通道115(以及相关联信号路径及端子)可专用于传递特定类型的信息。在一些情形中，通道115可以是聚合通道且因此可包含多个个别通道。举例来说，数据通道190可以是×4(例如，包含四个信号路径)、×8(例如，包含八个信号路径)、×16(例如，包含十六个信号路径)等等。经由通道传递的信号可使用双倍数据速率(DDR)发信。举例来说，信号的一些符号可寄存在时钟信号的上升边缘上且信号的其它符号可寄存在时钟信号的下降边缘上。经由通道传递的信号可使用单倍数据速率(SDR)发信。举例来说，可针对每一时钟循环而寄存信号的一个符号。
在一些情形中，通道115可包含一或多个命令及地址(CA)通道186。CA通道186可经配置以在外部存储器控制器105与存储器装置110之间传递命令，所述命令包含与命令相关联的控制信息(例如，地址信息)。举例来说，CA通道186可包含具有所期望数据的地址的读取命令。在一些情形中，CA通道186可寄存在上升时钟信号边缘及/或下降时钟信号边缘上。在一些情形中，CA通道186可包含任何数目的信号路径(例如，八个或九个信号路径)以将地址及命令数据解码。
在一些情形中，通道115可包含一或多个时钟信号(CK)通道188。CK通道188可经配置以在外部存储器控制器105与存储器装置110之间传递一或多个共用时钟信号。每一时钟信号可经配置以在高状态与低状态之间振荡并协调外部存储器控制器105及存储器装置110的动作。在一些情形中，时钟信号可以是差分输出(例如，CK_t信号及CK_c信号)且因此CK通道188的信号路径可经配置。在一些情形中，时钟信号可以是单端的。CK通道188可包含任何数量的信号路径。在一些情形中，时钟信号CK(例如，CK_t信号及CK_c信号)可为存储器装置110的命令及寻址操作或存储器装置110的其它全系统操作提供时序参考。因此，时钟信号CK可以不同方式被称为控制时钟信号CK、命令时钟信号CK或系统时钟信号CK。系统时钟信号CK可由系统时钟产生，所述系统时钟可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等等)。
在一些情形中，通道115可包含一或多个数据(DQ)通道190。数据通道190可经配置以在外部存储器控制器105与存储器装置110之间传递数据及/或控制信息。举例来说，数据通道190可传递将写入到存储器装置110的信息或从存储器装置110读取的信息(例如，双向的)。
在一些情形中，通道115可包含可专用于其它目的的一或多个其它通道192。这些其它通道192可包含任何数量的信号路径。
在一些情形中，其它通道192可包含一或多个写入时钟信号(WCK)通道。虽然WCK中的“W”可标称地代表“写入”，但写入时钟信号WCK(例如，WCK_t信号及WCK_c信号)一般来说可为存储器装置110的存取操作提供时序参考(例如，用于读取及写入操作两者的时序参考)。因此，写入时钟信号WCK还可被称为数据时钟信号WCK。WCK通道可经配置以在外部存储器控制器105与存储器装置110之间传递共用数据时钟信号，所述数据时钟信号可经配置以协调外部存储器控制器105及存储器装置110的存取操作(例如，写入操作或读取操作)。在一些情形中，写入时钟信号可以是差分输出(例如，WCK_t信号及WCK_c信号)且因此WCK通道的信号路径可经配置。WCK通道可包含任何数量的信号路径。数据时钟信号WCK可由数据时钟产生，所述数据时钟可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等等)。
在一些情形中，其它通道192可包含一或多个错误检测码(EDC)通道。所述EDC通道可经配置以传递错误检测信号(例如检查和)从而改进系统可靠性。EDC通道可包含任何数量的信号路径。
通道115可使用各种不同架构来将外部存储器控制器105与存储器装置110耦合。各种架构的实例可包含总线、点对点连接、纵横器、例如硅中介层的高密度中介层或者形成于有机衬底中的通道或其某一组合。举例来说，在一些情形中，信号路径可至少部分地包含高密度中介层，例如硅中介层或玻璃中介层。
可使用各种不同调制方案来调制经由通道115传递的信号。在一些情形中，二进制符号(或二进制层级)调制方案可用于调制在外部存储器控制器105与存储器装置110之间传递的信号。二进制符号调制方案可以是其中M等于二的M进制调制方案的实例。二进制符号调制方案的每一符号可经配置以表示一个位的数字数据(例如，符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含但不限于不归零(NRZ)、单极编码、双极编码、曼彻斯特(Manchester)编码、具有两个符号(例如，PAM2)的脉冲振幅调制(PAM)及/或其它。
在一些情形中，多符号(或多层级)调制方案可用于调制在外部存储器控制器105与存储器装置110之间传递的信号。多符号调制方案可以是其中M大于或等于三的M进制调制方案的实例。多符号调制方案的每一符号可经配置以表示不止一个位的数字数据(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含但不限于PAM3、PAM4、PAM8等、正交振幅调制(QAM)、正交相位移位键控(QPSK)及/或其它。多符号信号(例如，PAM3信号或PAM4信号)可以是使用包含至少三个层级以对不止一个位的信息进行编码的调制方案来进行调制的信号。另一选择是，多符号调制方案及符号可被称为非二进制、多位或高阶调制方案及符号。
在一些实例中，存储器裸片160可包含一或多个存储器阵列170，且存储器阵列170可包含多个存储器瓦片。在一些情形中，可将存储器阵列170内的存储器瓦片组织成用于并行存取的群组，且此类群组可被称为库或区段。在一些情形中，可将存储器瓦片组织成存储器阵列170内的行及列，在一些情形中，所述行及列可被称为绗缝架构，且存储器阵列170的行可以是区段。存储器瓦片中的每一者可包含阵列层及电路层。对于每一存储器瓦片，阵列层可包含多个存储器单元(例如，子阵列、存储器阵列170的一部分)，且电路层可包含对应于(例如，专用于、特定于、主要指配到)阵列层的多个存储器单元的电路系统，例如解码电路系统、多路复用电路系统、驱动器电路系统、感测电路系统或特定于存储器瓦片的其它电路系统(尽管在一些情形中，特定于存储器瓦片的电路系统可通过一或多个相邻瓦片经由多路复用或其它切换电路系统连同一或多个互连件来进行存取)。存储器装置还可包含由多个存储器瓦片共享(例如，对应于操作存储器瓦片的库、对应于存储器瓦片的库与本地存储器控制器165之间的数据交换、可用于多个存储器瓦片及同时选择性地用于多个存储器瓦片中的一或多者)且跨越多个存储器瓦片中的两个或更多个存储器瓦片的电路层(例如，多个存储器瓦片中的所有存储器瓦片的电路层、多个存储器瓦片的子组的电路层)而分布的数据路径电路系统。在一些情形中，若干组共享电路系统可包含若干组数据路径电路系统，所述数据路径电路系统经配置以传送与用于相应第一存储器区段中的存储器单元及相应第二存储器区段中的存储器单元的存取操作相关联的信息。因此，在一些实例中，存储器裸片160可包含跨越多个存储器瓦片的电路层而分布的各种类型的电路系统，其中瓦片特定电路系统包含于对应存储器瓦片的电路层中，且数据路径电路系统(例如，库特定电路系统)跨越存储器瓦片的电路层的剩余空间(例如，在未由瓦片特定电路系统占据的电路层的空间中)而分布。在一些实例中，可在存储器瓦片之间共享一或多个本地I/O线，这可支持用于选择性地激活及撤销激活(例如，维持为撤销激活的)存储器瓦片的子组以支持各种页大小模式或经减小功率模式的各种技术。
图2图解说明根据如本文中所公开的实例的存储器裸片200的方面的实例。存储器裸片200可以是参考图1所描述的存储器裸片160的实例。在一些情形中，存储器裸片200可被称为存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含可编程以存储不同逻辑状态的一或多个存储器单元205。每一存储器单元205可经编程以存储两个或更多个状态。举例来说，存储器单元205可经配置以同时存储一个位的信息(例如，逻辑0及逻辑1)。在一些情形中，单个存储器单元205(例如，多层级存储器单元)可经配置以同时存储不止一个位的信息(例如，逻辑00、逻辑01、逻辑10或逻辑11)。在一些实例中，存储器裸片200的存储器单元205可包含多个存储器区段，其中所述区段中的每一者包含多个瓦片或片块或者以其它方式对应于多个瓦片或片块。
存储器单元205可存储表示数字数据的状态(例如，极化状态或介电电荷)。在FeRAM架构中，存储器单元205可包含电容器240，所述电容器包含铁电材料以存储表示可编程状态的电荷及/或极化。在DRAM架构中，存储器单元205可包含电容器240，所述电容器包含介电材料以存储表示可编程状态的电荷。在其它存储器架构中，根据所描述技术的存储器裸片200可实施其它类型的存储器元件或存储元件。举例来说，存储器裸片200可包含具有可配置材料存储器元件(例如，代替所图解说明电容器240)的存储器单元205，所述可配置材料存储器元件将逻辑状态存储为材料存储器元件的材料性质。此类材料性质可包含可编程电阻(例如，对于在PCRAM应用中可用不同电阻编程的相变材料存储器元件)、可编程阈值电压(例如，对于可用不同阈值电压编程的材料存储器元件，例如通过具有不同电流脉冲持续时间、振幅或极性的写入操作)及可选择性地经编程以存储逻辑状态的其它特性。
可通过激活或选择存取线(例如字线210、数字线215及/或板线220)来对存储器单元205执行例如读取及写入的操作。在一些情形中，数字线215还可被称为位线。在对理解或操作无影响的情况下，对存取线、字线、数字线、板线或其类似物的参考是可互换的。激活或选择字线210、数字线215或板线220可包含将电压施加到相应线。
存储器裸片200可包含以网格状图案布置的存取线(例如，字线210、数字线215及板线220)。存储器单元205可定位在字线210、数字线215及/或板线220的相交点处。通过对字线210、数字线215及板线220进行偏置(例如，将电压施加到字线210、数字线215或板线220)，可在所述字线、所述数字线与所述板线的相交点处对单个存储器单元205进行存取。
可通过行解码器225、列解码器230及板驱动器235来控制对存储器单元205的存取。举例来说，行解码器225可从本地存储器控制器265接收行地址且基于所接收行地址而激活字线210。列解码器230从本地存储器控制器265接收列地址且基于所接收列地址而激活数字线215。板驱动器235可从本地存储器控制器265接收板地址且基于所接收板地址而激活板线220。举例来说，存储器裸片200可包含标记为WL_1到WL_M的多个字线210、标记为DL_1到DL_N的多个数字线215及标记为PL_1到PL_P的多个板线，其中M、N及P取决于存储器阵列的大小。因此，通过激活字线210、数字线215及板线220(例如，WL_1、DL_3及PL_1)，可对位于所述字线、所述数字线与所述板线的相交点处的存储器单元205进行存取。二维或三维配置中的字线210与数字线215的相交点可被称为存储器单元205的地址。在一些情形中，字线210、数字线215与板线220的相交点可被称为存储器单元205的地址。
包含存储器裸片200的存储器装置可(例如，从主机装置)接收存取命令。在一些情形中，存取命令可将用于存取命令的地址范围指示为对应于存储器裸片200的第一子阵列。在此类情形中，所述存取命令可与用于第一子阵列的数据相关联。感测组件250或其部分可基于接收存取命令而与存储器裸片200的组件耦合并感测由存储器单元205存储的逻辑状态。
在一些情形中，存取命令可将用于存取命令的地址范围指示为对应于存储器裸片200的一或多个子阵列(例如，指示为对应于存储器裸片200的存储器区段)。在此类情形中，存取命令可与存储器区段的数据相关联。主机装置可传输与第一存储器区段的数据相关联的存取命令。第一存储器区段可位于第二存储器区段与第三存储器区段之间。可使用与第一存储器区段相关联的驱动器及与第二存储器区段相关联的驱动器来操作由第一存储器区段及第二存储器区段共享的第一组电路系统。可使用与第一存储器区段相关联的驱动器及与第三存储器区段相关联的驱动器来操作由第一存储器区段及第三存储器区段共享的第二组电路系统。可基于操作第一组电路系统及第二组电路系统而执行存取操作。感测组件250或其部分可基于接收存取命令而与第一组电路系统及第二组电路系统耦合并感测由存储器单元存储的逻辑状态。
存储器单元205可包含逻辑存储组件(例如电容器240或者其它存储元件或存储器元件(例如，可配置材料))及切换组件245。电容器240可以是铁电电容器的实例。电容器240的第一节点可与切换组件245耦合且电容器240的第二节点可与板线220耦合。切换组件245可以是晶体管或选择性地建立或撤销建立两个组件之间的电子连通的任何其它类型的开关装置的实例。然而，在各种实例中，支持所描述技术的存储器架构可包含或可不包含作为相应存储器单元205的一部分的切换组件245或者以其它方式与相应存储器单元相关联。在一些情形中，板线220可与单元板参考电压(例如Vpl)耦合或者可以是接地或底盘接地电压(例如Vss)。在一些情形中，板线220可指代所有存储器单元205共用的板或电节点、或者存储器单元205的子组或板线的子组共用的板或电节点、或者与板线驱动器耦合的另一电节点。
可通过激活或撤销激活切换组件245或者以其它方式激活相关存取线来实现对存储器单元205的选择或撤销选择。电容器240可使用切换组件245来与数字线215电子连通。举例来说，当撤销激活切换组件245时电容器240可与数字线215隔离，且当激活切换组件245时电容器240可与数字线215耦合。在一些情形中，切换组件245是晶体管且可通过将电压施加到晶体管栅极来控制其操作，其中晶体管栅极与晶体管源极之间的电压差大于或小于晶体管的阈值电压。在一些情形中，切换组件245可以是p型晶体管或n型晶体管。字线210可与切换组件245的栅极电子连通且可基于施加到字线210的电压而激活/撤销激活切换组件245。
字线210可以是与用于对存储器单元205执行存取操作的存储器单元205电子连通的导电线。在一些架构中，字线210可与存储器单元205的切换组件245的栅极电子连通且可经配置以控制存储器单元的切换组件245。在一些架构中，字线210可与存储器单元205的电容器的节点电子连通且存储器单元205可不包含切换组件。
数字线215可以是将存储器单元205与感测组件250连接的导电线。在一些架构中，存储器单元205可在存取操作的部分操作期间与数字线215选择性地耦合。举例来说，存储器单元205的字线210及切换组件245可经配置以选择地将存储器单元205的电容器240与数字线215耦合及/或隔离。在一些架构中，存储器单元205可与数字线215电子连通(例如，恒定的)。
板线220可以是与用于对存储器单元205执行存取操作的存储器单元205电子连通的导电线。板线220可与电容器240的节点(例如，单元底部)电子连通。板线220可经配置以与数字线215协作从而在存储器单元205的存取操作期间对电容器240进行偏置。
感测组件250可经配置以确定存储在存储器单元205的电容器240上的状态(例如，极化状态或电荷)且基于所检测状态而确定存储器单元205的逻辑状态。在一些情形中，由存储器单元205存储的电荷可以是相对小的。如此，感测组件250可包含一或多个感测放大器以放大存储器单元205的信号输出。所述感测放大器可在读取操作期间检测数字线215的电荷的小改变且可基于所检测电荷而产生对应于逻辑0或逻辑1的信号。在读取操作期间，存储器单元205的电容器240可将信号输出(例如，将电荷放电)到其对应数字线215。所述信号可致使数字线215的电压发生改变。感测组件250可经配置以将跨越数字线215而从存储器单元205接收的信号与参考信号255(例如，参考电压)进行比较。感测组件250可基于所述比较而确定存储器单元205的所存储状态。举例来说，在二进制发信中，如果数字线215具有比参考信号255高的电压，那么感测组件250可确定存储器单元205的所存储状态是逻辑1，并且如果数字线215具有比参考信号255低的电压，那么感测组件250可确定存储器单元205的所存储状态是逻辑0。感测组件250可包含各种晶体管或放大器以检测并放大信号中的差异。存储器单元205的所检测逻辑状态可作为感测组件250的输出而提供(例如，到输入/输出组件260)，并且可将所检测逻辑状态(例如，直接或使用本地存储器控制器265)指示到包含存储器裸片200的存储器装置110的另一组件，例如装置存储器控制器155。在一些情形中，感测组件250可与行解码器225、列解码器230及/或板驱动器235电子连通。
感测组件250可包含任何数目的感测放大器。感测放大器可经配置以感测来自相应存储器瓦片以及一或多个相邻存储器瓦片的数据。举例来说，感测放大器可包含于相应存储器瓦片的电路层中，且可经配置以与相应存储器瓦片的阵列层中的存储器单元耦合，但(例如，经由多路复用电路系统或其它切换电路系统或互连件)还可经配置以与包含于邻近存储器瓦片中的存储器单元耦合，其中所述邻近存储器瓦片可位于与相应存储器瓦片相同的区段或不同的区段中。举例来说，感测组件250或其一部分可经配置以基于将用于存取命令的地址范围指示为对应于第一子阵列或第二子阵列的激活命令而感测来自存储器裸片200的第一子阵列或存储器裸片200的第二子阵列的数据。在此类情形中，可激活感测组件250。在一些情形中，可基于对应于存储器裸片200的第一子阵列或第二子阵列的存取命令而撤销激活感测组件250。
存储器单元205的所检测逻辑状态可作为感测组件250的输出而提供(例如，到输入/输出组件260)，所述输出可用于将所检测逻辑状态(例如，直接或使用本地存储器控制器265)指示到包含存储器裸片200的存储器装置110的另一组件，例如装置存储器控制器155。输入/输出组件260或感测组件250与输入/输出组件260之间的其它组件可包含支持存储器单元205(例如，通过感测组件250、感测组件250的感测放大器方式)与本地存储器控制器265之间的信息传递的各种组件或电路系统。此类组件或电路系统可被称为数据路径电路系统，且可支持例如信号放大、冗余、错误检测、错误校正的操作及其它操作。
本地存储器控制器265可通过各种组件(例如，行解码器225、列解码器230、板驱动器235及感测组件250)来控制存储器单元205的操作。本地存储器控制器265可以是参考图1所描述的本地存储器控制器165的实例。在一些情形中，行解码器225、列解码器230及板驱动器235中的一或多者以及感测组件250可与本地存储器控制器265共置。本地存储器控制器265可经配置以：从外部存储器控制器105(或参考图1所描述的装置存储器控制器155)接收一或多个命令及/或数据；将命令及/或数据转译成可由存储器裸片200使用的信息；对存储器裸片200执行一或多个操作；及响应于执行一或多个操作而将数据从存储器裸片200传递到外部存储器控制器105(或装置存储器控制器155)。本地存储器控制器265可产生行地址信号、列及地址信号/或板线地址信号以激活目标字线210、目标数字线215及目标板线220。本地存储器控制器265还可产生并控制在存储器裸片200的操作期间所使用的各种电压或电流。一般来说，本文中所论述的所施加电压或电流的振幅、形状或持续时间可经调整或变化，且对于存储器裸片200的操作中所论述的各种操作可有所不同。
在一些情形中，本地存储器控制器265可经配置以对存储器裸片200执行或控制预充电操作。预充电操作可包括将存储器裸片200的一或多个组件及/或存取线预充电到一或多个预定电压层级。在一些例子中，可在不同存取操作之间对存储器单元205及/或存储器裸片200的各部分进行预充电。在一些例子中，可在读取操作之前对数字线215及/或其它组件进行预充电。
在一些情形中，本地存储器控制器265可经配置以对存储器裸片200的一或多个存储器单元205执行或控制写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存储器单元205可经编程以存储所期望逻辑状态。在一些情形中，可在单个写入操作期间对多个存储器单元205进行编程。本地存储器控制器265可识别对其执行写入操作的目标存储器单元205。本地存储器控制器265可识别与目标存储器单元205(例如，目标存储器单元205的地址)电子连通的目标字线210、目标数字线215及/或目标板线220。本地存储器控制器265可激活目标字线210、目标数字线215及/或目标板线220(例如，将电压施加到字线210、数字线215或板线220)以对目标存储器单元205进行存取。本地存储器控制器265可在写入操作期间将特定信号(例如，电压)施加到数字线215并将特定信号(例如，电压)施加到板线220以将特定状态存储在存储器单元205的电容器240中，所述特定状态指示所期望逻辑状态。
在一些情形中，本地存储器控制器265可经配置以对存储器裸片200的一或多个存储器单元205执行读取操作(例如，感测操作)。在读取操作期间，可确定存储在存储器裸片200的存储器单元205中的逻辑状态。在一些情形中，可在单个读取操作期间感测多个存储器单元205。本地存储器控制器265可识别对其执行读取操作的目标存储器单元205。本地存储器控制器265可识别与目标存储器单元205(例如，目标存储器单元205的地址)电子连通的目标字线210、目标数字线215及/或目标板线220。本地存储器控制器265可激活目标字线210、目标数字线215及/或目标板线220(例如，将电压施加到字线210、数字线215或板线220)以对目标存储器单元205进行存取。目标存储器单元205可响应于对存取线进行偏置而将信号传送到感测组件250。感测组件250(例如，感测组件250的感测放大器)可放大信号。本地存储器控制器265可起动感测组件250(例如，锁存感测组件250的感测放大器)且由此将从存储器单元205接收的信号与参考信号255进行比较。基于那个比较，感测组件250可确定存储在存储器单元205上的逻辑状态。在一些实例中，作为读取操作的一部分，本地存储器控制器265可将存储在存储器单元205上的逻辑状态传递到外部存储器控制器105或装置存储器控制器155。在一些实例中，可在感测存储器单元205的逻辑状态与将信息传递到外部存储器控制器105或装置存储器控制器155或者从外部存储器控制器105或装置存储器控制器155传递信息(例如，通过输入/输出组件260)之间执行其它操作，例如信号放大、冗余操作或错误校正操作。
在一些存储器架构中，对存储器单元205进行存取可使存储在存储器单元205中的逻辑状态降级或遭到破坏。举例来说，对铁电存储器单元执行的读取操作可使存储在铁电电容器中的逻辑状态遭到破坏。在另一实例中，在DRAM架构中执行的读取操作可使目标存储器单元的电容器部分地或完全地放电。本地存储器控制器265可执行重写操作或刷新操作以将存储器单元复原到其原始逻辑状态。本地存储器控制器265可在读取操作之后将逻辑状态重写到目标存储器单元。在一些情形中，重写操作可被视为读取操作的一部分。另外，激活单个存取线(例如字线210)可干扰存储在与那个存取线电子连通的一些存储器单元中的状态。因此，可对可未经存取的一或多个存储器单元执行重写操作或刷新操作。
在一些实例中，存储器裸片200可包含多个存储器瓦片或片块，其中存储器裸片200的存储器瓦片中的每一者包含阵列层及电路层。对于每一存储器瓦片，阵列层可包含多个存储器单元205且电路层可包含对应于(例如，专用于、特定于、主要指配到)阵列层的多个存储器单元的电路系统，例如解码电路系统、感测电路系统或特定于存储器瓦片(例如、行解码器225、列解码器230、感测组件250)的其它电路系统。存储器装置还可包含由多个存储器瓦片共享且跨越多个存储器瓦片中的两个或更多个存储器瓦片的电路层而分布的数据路径电路系统(例如，输入/输出组件260、本地存储器控制器265)。因此，在一些实例中，存储器裸片200可包含跨越多个存储器瓦片的电路层而分布的各种类型的电路系统，其中瓦片特定电路系统包含于对应存储器瓦片的电路层中，且数据路径电路系统(例如，库特定电路系统)跨越存储器瓦片(例如，在未由瓦片特定电路系统占据的电路层的空间中)而分布。
图3图解说明根据如本文中所公开的实例的支持用于存储器装置内的存储器阵列的电路系统借取的存储器布局300的实例。存储器布局300可包含于存储器裸片(例如参考图1所描述的存储器裸片160或参考图2所描述的存储器裸片200)的方面中或以其它方式图解说明所述方面。存储器布局300图解说明其中一组瓦片路径310(例如，瓦片路径310-a-1到310-a-q)可使用瓦片多路复用器340来与数据路径350选择性地耦合的实例。
数据路径350可经由数据路径总线351(例如，数据总线)与本地存储器控制器265-a通信地耦合以支持本文中所描述的各种存取操作(例如，读取操作、写入操作、重写操作、刷新操作、与包含存储器布局300的存储器装置的主机交换数据或信息)。在一些实例中，数据路径350、瓦片多路复用器340或两者可被视为包含于输入/输出组件(例如，参考图2所描述的输入/输出组件260)中，或者数据路径350可被视为在存储器单元205的阵列与输入/输出组件之间进行传递。在一些实例中，与用存储器阵列的信息传送相关的电路系统或操作可与本地存储器控制器265-a相关联，且数据路径350可以是经配置以处理在存储器阵列与本地存储器控制器265-a之间进行传递的数据或信息的电路系统的实例(例如，其中本地存储器控制器265-a是与存储器装置的输入/输出相关的功能的一部分或以其它方式执行所述功能)。在一些实例中，本地存储器控制器265-a可经配置以控制瓦片路径310、瓦片多路复用器340及数据路径350的各种操作或组件的时序(例如，感测放大器阵列320-a的时序、感测放大器325-a的时序)或触发，这可包含经由具有一或多个信号路径的控制总线266-a传达的控制发信，所述控制总线由所有瓦片路径310-a-1到310-a-q及数据路径350共享(例如，由与瓦片路径310-a-1到310-a-q相关联的存储器区段或存储器库共享)或以其它方式对应于所有瓦片路径及所述数据路径。
在存储器布局300的实例中，通过可支持多个位的信息传送的总线(例如，数据总线、控制总线)来图解说明组件之间的互连。举例来说，数据路径总线351可关联于数据路径350与本地存储器控制器265-a之间的u个位的数据传送。在一些实例中，与存储器布局300的总线相关联的数量的位的数据传送可对应于若干个离散导电信号路径(例如，迹线、导线、线)。举例来说，数据路径总线351可关联于数据路径350与本地存储器控制器265-a之间的u个个别导体或导电迹线。在其它实例中，经由存储器布局300中的总线进行通信的组件可支持多层级通信方案、多符号通信方案、突发通信方案或支持特定数量的位的数据传送的一些其它信号调制方案。举例来说，当数据路径350及本地存储器控制器265-s支持多符号调制方案(例如，PAM3方案、PAM4方案)时，数据路径总线351可具有少于u个离散信号路径以支持u个位的数据传送的通信。尽管可参考读取操作或写入操作而描述存储器布局300的总线的方面，但存储器布局300的总线可以是在一些实例中支持读取操作及写入操作两者的双向总线。因此，存储器布局300的既定总线的每一端可配置有信号接收器、或信号驱动器或信号接收器及信号驱动器两者。
瓦片路径310-a可图解说明支持传达、多路复用、修改或以其它方式处理特定存储器瓦片的存储器单元205(未展示)与数据路径350之间的信号的电路路径。在一些实例中，瓦片路径310-a中的每一者可包含存储器单元205的唯一或专用阵列或以其它方式与所述唯一或专用阵列相关联，所述唯一或专用阵列对应于相应瓦片路径310或存储器瓦片(例如，存储器单元205的子阵列、位于存储器瓦片的阵列层中的存储器单元205)。瓦片路径310-a中的每一者还可与经配置以在相应瓦片路径310-a与瓦片多路复用器340之间传达一或多个信号(例如，携载p个位的信息)的对应瓦片总线311-a相关联。在各种实例中，瓦片总线311可被称为存储器瓦片或瓦片路径310-a的本地I/O总线或线，或者可指代存储器瓦片或瓦片路径的一组不止一个本地I/O总线或线(例如，其中相应瓦片总线311-a经细分以用于各种多路复用或路由操作)。尽管参考瓦片路径310-a-1图解说明特定细节，但此类细节可在瓦片路径310-a-2到310-a-q中的每一者中重复。
在存储器布局300的实例中，瓦片路径310-a中的每一者可包含一组数字线215-a(例如，瓦片路径310-a-1的数字线215-a-11到215-a-1m、一组m个数字线215-a)或以其它方式对应于所述一组数字线，所述一组数字线可以是参考图2所描述的数字线215的实例。举例来说，瓦片路径310-a-1的数字线215-a中的每一者可与一组存储器单元205(例如，瓦片路径310-a-1或对应于瓦片路径310-a-1的一列存储器单元205)中的每一者的相应切换组件245耦合，其中相应切换组件245可经配置以将存储器单元205的存储组件(例如，电容器240、材料存储器组件、另一类型的存储器存储组件)与数字线215-a选择性地耦合。因此，瓦片路径310-a-1或对应于瓦片路径310-a-1的存储器单元205中的每一者可与数字线215-a-11到215-a-1m中的一者耦合。在各种实例中，存储器单元205与数字线215-a之间的此种耦合可以是直接耦合(例如，直接沿着导电路径或存取线)或间接耦合(例如，经由电路组件或信号处理电路系统)。举例来说，数字线215-a可包含例如放大器、叠接、电荷传送感测放大器(CTSA)及放大电容器及其它的信号开发电路系统或以其它方式与所述信号开发电路系统相关联。
对于瓦片路径310-a中的每一者，可通过激活包含于瓦片路径310-a中或以其它方式对应于瓦片路径310-a(例如，包含于对应于瓦片路径310-a的存储器瓦片中)的字线210(未展示)来选择或选择性地激活瓦片路径310-a的一行存储器单元205。举例来说，激活瓦片路径310-a-1或对应于瓦片路径310-a-1的字线210可将相应存储器单元205的电容器240、材料存储器元件或其它类型的存储器存储元件的行或页与数字线215-a-11到215-a-1m中的相应一者耦合。在各种实例中，瓦片路径310可包含或可不包含驱动器、缓冲器或多路复用器(例如，参考图2所描述的行解码器225或其一部分)以选择性地激活字线210或其它选择线。
对于瓦片路径310-a中的每一者，一组m个数字线215-a中的各种数字线可使用数字线多路复用器315-a来与瓦片路径310-a的相应感测放大器阵列320-a选择性地耦合或路由到所述相应感测放大器阵列。举例来说，瓦片路径310-a-1可包含具有n个感测放大器325-a(例如，感测放大器325-a-11到325-a-1n)的感测放大器阵列320-a-1。因此，数字线多路复用器315-a-1可经配置以在关联于数字线215-a-11到215-a-1m的m个信号路径与关联于感测放大器阵列320-a-1(例如，n个感测放大器325-a)的n个信号路径之间的进行选择性耦合或映射。在一些实例中，感测放大器阵列320-a可被视为包含于参考图2所描述的感测组件250的功能或电路系统中或者以其它方式指代所述功能或电路系统。
感测放大器325-a可包含经配置以锁存指示由存储器单元205存储的逻辑状态的信号的电路系统，例如基于来自存储器单元205的读取信号与参考信号的比较而锁存输出的若干组经交叉耦合晶体管。在一些实例中，感测放大器325-a或感测放大器阵列320-a的一些其它部分可包含经配置以产生或形成此类读取信号(例如，至少部分地基于与存储器单元205的选择性耦合)或者产生或形成此类参考信号的电路系统。在一些实例中，感测放大器325-a还可经配置以产生或形成到数字线215-a或存储器单元205的写入信号(例如，至少部分地基于本地存储器控制器265-a的写入命令)。
数字线多路复用器315-a、感测放大器阵列320-a及对应于既定存储器瓦片的其它电路系统可位于存储器瓦片的电路层或电路层级(例如，参考图4所描述的存储器瓦片400的电路层级450)中，并且存储器瓦片的对应存储器单元205可位于存储器瓦片的阵列层或阵列层级(例如，参考图4所描述的存储器瓦片400的阵列层级410)中。在一些情形中，电路层或电路层级可位于存储器瓦片的阵列层或阵列层级下方(例如，比存储器瓦片的阵列层或阵列层级更靠近衬底)。在一些情形中，如本文中所描述的线或总线的方面(例如，线或总线的所有或部分)可位于一或多个存储器瓦片的电路层或电路层级、一或多个存储器瓦片的路由层或路由层级(例如，一或多个金属化层)、存储器区段或库的路由层或路由层级或者其各种组合中。在各种实例中，阵列层或阵列层级可介于电路层或电路层级与一或多个路由层或路由层级之间。在一些实例中，一或多个插座(例如、通孔、导电插塞)可在存储器瓦片或存储器库的不同层或层级处提供组件之间的互连。在一些情形中，插座可位于阵列内的存储器瓦片之间(例如，位于不同存储器瓦片之间的间隙中)。
输出控制信号并控制感测放大器325-a的时序信号的控制信号驱动器还可位于存储器瓦片的阵列层级或阵列层下方(例如，电路层级中)。在一些情形中，控制总线266或本地存储器控制器265可提供到一或多个控制信号驱动器的输入。在一些情形中，一组驱动器可对存储器瓦片的相应存储器区段是共用的或以其它方式对应于所述相应存储器区段且通过导体(例如，导电线、插座)耦合到一组共享电路系统。在一些情形中，一组驱动器可包含第一类型的驱动器(例如，经配置以产生第一类型的控制信号或第一组控制信号)及第二类型的驱动器(例如，经配置以产生第二类型的控制信号或第二组控制信号)。第一类型的驱动器可与第一组共享电路系统耦合，所述第一组共享电路系统对相应存储器区段及第二存储器区段是共用的。第二类型的驱动器可与第二组共享电路系统耦合，所述第二组共享电路系统对相应存储器区段及第三存储器区段是共用的。在一些情形中，第一组共享电路系统包含第一组感测放大器325-a。第一组感测放大器325-a的第一子组下伏于相应存储器区段的存储器瓦片，且第一组感测放大器325-a的第二子组下伏于第二存储器区段的存储器瓦片。第二组共享电路系统可包含第二组感测放大器325-a。第二组感测放大器325-a的第一子组下伏于相应存储器区段的存储器瓦片，且第二组感测放大器325-a的第二子组下伏于第三存储器区段的存储器瓦片。另外或另一选择是，第一组共享电路系统可包含由相应存储器区段的存储器瓦片及第二存储器区段的存储器瓦片共享(在相应存储器区段的存储器瓦片与第二存储器区段的存储器瓦片之间借取)的数据路径电路系统，且第二组共享电路系统可包含由相应存储器区段的存储器瓦片及第三存储器区段的存储器瓦片共享(在相应存储器区段的存储器瓦片与第三存储器区段的存储器瓦片之间借取)的数据路径电路系统。
感测放大器325-a中的每一者可经配置以根据相应数字线多路复用器315-a的特定选择、映射或其它配置，经由相应数字线215-a而从相应存储器单元205接收信号。举例来说，当数字线多路复用器315-a-1经配置以便将感测放大器阵列320-a-1与数字线215-a-11到215-a-1m的子组(例如，当n＜m时，行的一部分或子组、页的一部分或子组)耦合时，数字线多路复用器315-a-1可(例如，经由控制总线265-a从本地存储器控制器266-a)接收信号以根据特定存取操作来耦合数字线215-a-11到215-a-1m的特定子组。在一些实例中，存储器布局可包含用于瓦片路径310中的数字线215中的每一者的感测放大器325(例如，其中n＝m)，在此情形中，可从瓦片路径310省略数字线多路复用器315。
感测放大器阵列320-a(例如，感测放大器325-a中的每一者)可输出指示由相应存储器单元205存储的逻辑状态的信号(例如，当执行读取操作的功能时)。在一些实例中，感测放大器325-a的输出在读取可由存储器单元205存储的一组逻辑状态时可与相对窄或小的电压摆动(例如，与用于数据路径350的一部分中或输出处的电压摆动相比用于指示一组逻辑状态的相对小范围的电压)相关联。在感测放大器325-a处使用相对窄的电压摆动可减轻同时传输的信号或存储在存储器单元205中的数据状态的信号干扰(例如，由于电容或其它交叉耦合或串音)的风险，且还可支持占据以下各项的对应组件或电路系统：相对小的区域、或者瓦片路径310-a的组件或导体之间(例如，感测放大器325-a之间、到瓦片路径310-a或来自瓦片路径310-a的总线的导电线之间、存储器单元205之间)的相对薄的介电分离、或者相对低的电荷积累或信号衰减(例如，与电容性负载相关，例如存储器单元205与数据路径350之间的存取线的固有电容)、或者瓦片路径310-a中的相对低的电荷泄漏或电力消耗(例如，与存储器布局300的组件之间的电荷泄漏相关、与跨越意指通过介电部分电隔离的各部分的电荷泄漏相关、与为电压源或驱动器供电以便操作存储器布局300相关)。
在一些实例中，感测放大器阵列320可另外包含感测放大器选择组件或多路复用器(未展示)，所述感测放大器选择组件或多路复用器可经配置以选择、启用、激活、锁存或路由来自感测放大器阵列320的感测放大器325的子组(例如，少于所有)的信号(例如，基于与存取命令相关联的列地址)。举例来说，此种选择组件或多路复用器可选择或激活感测放大器阵列320的感测放大器325的一半、感测放大器阵列320的感测放大器325的四分之一等等(例如，响应于从控制总线266-a接收的发信)。当支持读取操作时，举例来说，此种感测放大器阵列320的输出可因此经配置以输出比感测放大器阵列320中的若干个感测放大器325少的位的数据传送。
在一些实例中，一个瓦片路径310的感测放大器阵列320或其一部分可经配置以便与另一瓦片路径310的进行选择性耦合。在存储器装置的部分供电或部分操作模式中，举例来说，存储器布局300可支持特定存储器瓦片或瓦片路径310的选择性激活、撤销激活或闲置。在此类实例中，经撤销激活或闲置存储器瓦片的感测放大器阵列320或其一部分(例如，感测放大器325的子组)可与经激活存储器瓦片(例如，经激活存储器瓦片的存储器单元205的阵列、经激活存储器瓦片的感测放大器阵列320)共享、分流或以其它方式耦合。因此，在一些实例中，感测放大器阵列320或一组感测放大器325可主要专用于特定存储器瓦片或瓦片路径310，但在一些情形(例如，特定操作模式)中，感测放大器阵列320或一组感测放大器325可与另一存储器瓦片或瓦片路径310(例如，邻近存储器瓦片或瓦片路径310)共享。在其它实例中，感测放大器阵列320可包含于数据路径350中或以其它方式被视为数据路径350的一部分。
在一些实例中，感测放大器阵列320或瓦片路径310的另一部分可包含缓冲功能或电路系统(例如，行缓冲器、页缓冲器、预取缓冲器)。为支持读取操作的方面，举例来说，此种缓冲器可经配置以维持或存储对应于在既定操作中未递送到瓦片多路复用器340的所检测逻辑状态的信号(例如，行的子组、页的子组)。在各种实例中，此种缓冲功能可经配置以在稍后时间将所存储信号递送到瓦片多路复用器340或使用此类所存储信号来支持回写或重写命令(例如，将所检测逻辑状态重写到存储器单元205)。
因此，在一些实例中，朝向数据路径350电耦合(例如，与相应瓦片总线311-a耦合)的感测放大器阵列320的一侧可经配置以支持比朝向对应存储器阵列的数字线215或存储器单元205电耦合的感测放大器阵列320的一侧小的数目的位的数据传送(例如，其中p＜n)。在其它实例中，可省略此种选择组件或多路复用器，且朝向数据路径350电耦合的感测放大器阵列320的一侧可经配置以支持与朝向对应存储器阵列的数字线215或存储器单元205电耦合的感测放大器阵列320的一侧相同的数目的位的数据传送(例如，其中p＝n)。
一组瓦片路径310-a(例如，感测放大器阵列320-a)或其各种部分可使用瓦片多路复用器340来与数据路径350选择性地耦合。在存储器布局300的实例中，瓦片多路复用器340与用于瓦片路径310-a中的每一者的相应瓦片总线311-a(例如，瓦片总线311-a-1到311-a-q、一组本地I/O总线或线)耦合，其中瓦片总线311-a中的每一者可经配置以携载p个位的信息。因此，在于不同信号路径上携载p个位的信息中的每一者的情况下，瓦片多路复用器340可经配置以便进行瓦片多路复用器340的阵列侧上的(p×q个)信号路径的选择性耦合或映射。在数据路径侧上，瓦片多路复用器340可经配置以携载r个位的信息(例如，对应于r个数字线215-a、对应于r个存储器单元205)，且在于不同信号路径上携载r个位的信息中的每一者的情况下，瓦片多路复用器340可经配置以便进行r个信号路径的选择性耦合或映射。换句话来说，瓦片多路复用器340可经配置以便进行关联于瓦片总线311-a的(p×q个)信号路径与关联于数据路径350的r个信号路径之间的选择性耦合或映射(例如，瓦片多路复用器总线341)。在一些实例中，瓦片路径310-a与数据路径350之间的电路路径(例如，感测放大器阵列320-a与数据感测放大器组件360之间的电路(包含瓦片总线311-a、瓦片多路复用器340及瓦片多路复用器总线341)可被称为列路径电路。
在各种实例中，瓦片多路复用器340可(例如，从本地存储器控制器265)接收信号以根据特定存取操作而将数据路径350与特定瓦片路径310-a或与不止一个瓦片路径310-a的各部分耦合。在一个实例中，瓦片多路复用器340可经配置以一次一个地对存储器瓦片进行存取，使得数据路径350与来自单个存储器瓦片的r个信号路径(例如，来自单个瓦片总线311-a的r个数字线215-a)耦合。在另一实例中，瓦片多路复用器340可经配置以一次多个地对存储器瓦片进行存取，使得数据路径350将来自一个存储器瓦片(例如，第一瓦片总线311-a)的r个信号的子组与来自另一存储器瓦片(例如，第二瓦片总线310-a)的r个信号的另一子组耦合。举例来说，瓦片多路复用器总线341可指代主要I/O线的集合，其中主要I/O线中的一或多者可跨越一组存储器瓦片或瓦片路径310-a(例如，一列存储器瓦片、一行存储器瓦片)而共享，且主要I/O线可与对应于一组存储器瓦片或瓦片路径310-a中的一或多者的本地I/O线选择性地耦合(例如，通过瓦片多路复用器340的一部分)。在一些实例中，瓦片多路复用器340可支持一次一个地及一次多个地对存储器瓦片进行存取，且可在本地存储器控制器265处进行两者之间的选择以便支持既定应用或安装中的特定存取操作、特定操作模式或特定配置。
尽管将瓦片多路复用器340图解说明为单个组件，但在一些实例中，瓦片多路复用器340的各种功能或子组件可分布在存储器布局300的不同部分中(例如，作为分布式晶体管网络或选择器网络)。举例来说，第一粒度或规则性下的选择性耦合、映射或路由可通过可以是数据路径350的一部分的第一组子组件来实现，且第二粒度或规则性下的选择性耦合、映射或路由可通过可跨越瓦片路径310-a-1到310-a-q而分布的第二组子组件来实现。因此，瓦片路径310-a可包含专用于或以其它方式对应于操作一组存储器瓦片中的相应存储器瓦片的各种电路系统，数据路径350可包含专用于或以其它方式对应于操作一组存储器瓦片中的所有瓦片的各种电路系统，且瓦片多路复用器340的各种部分可被视为或可不视为是瓦片路径310-a-1到310-a-q或数据路径350的一部分。
数据路径350可图解说明对应于多个存储器瓦片(例如，瓦片路径310-a-1到310-a-q中的所有瓦片)的电路系统的实例，所述电路系统经配置以传送信息或提供与用于多个存储器瓦片的存取操作相关联的信息的各种管理。根据用于电路分段的所描述技术，数据路径350的组件可位于多个存储器瓦片中的两个或更多个存储器瓦片的电路层或电路层级中。在存储器布局300的实例中，数据路径350包含数据感测放大器组件360、冗余修复组件365及错误校正组件370。在存储器布局的其它实例中，数据路径350可包含更多个或更少个组件或者被划分成各种其它子组件或子功能的组件。此外，尽管数据路径350图解说明瓦片多路复用器总线341与数据路径总线351之间的单个路径，但数据路径350的其它实例在瓦片多路复用器总线341与数据路径总线351之间可具有不止一个路径(例如，读取路径及写入路径)。因此，在一些实例中，数据路径350可包含经配置以对存储器布局300的读取或写入管线进行多路复用的电路系统。
数据感测放大器组件360可被称为数据路径350的“前端”且可包含经配置以经由瓦片多路复用器总线341来放大在数据路径350处接收的信号的电路系统。举例来说，为支持各种读取操作，经由瓦片多路复用器340从一或多个瓦片路径310-a传达的信号可具有第一电压摆动(例如，对应于读取存储器单元205的部分摆动或低摆动、对应于感测放大器325-a的锁存电压的部分摆动或低摆动、对应于可由存储器单元205存储的一组逻辑状态的部分摆动或低摆动)。为支持数据路径350的各种操作或处理，数据感测放大器组件360可放大此类信号以产生具有第二电压摆动(例如，完全摆动或高摆动)的信号，第二电压摆动大于第一电压摆动。在数据路径350中使用相对较宽或较大的电压摆动可支持通过数据路径350或到本地存储器控制器265的更稳健的信号传送，这可与以下各项相关：对干扰的相对较低敏感度、对沿着电阻信号路径的电压降或信号衰减的相对较低敏感度、对数据路径350中的各种电荷泄漏路径的相对较低敏感度及与相对较大的电压摆动相关联的其它特性。
在一些实例中，数据感测放大器组件360可包含用于瓦片多路复用器总线341的每一信号路径的单个放大器(例如，放大器与存储器单元205或所传送信息的位、一组r个放大器之间的1:1对应)。因此，数据感测放大器组件360可包含用于每一存储器单元205或在既定存取操作中涉及的于存储器阵列中进行存取的信息的每一位的一或多个电路元件。此种粒度或规则性可被称为数据路径350的一“位切片”，其中数据路径的每一位切片包含针对在由数据路径350支持的存取操作中涉及的每一位或存储器单元205而重复的一或多个电路元件。
在一些实例中，数据感测放大器组件360可用于支持读取操作而非写入操作，且因此，可在一些存取操作中绕过数据感测放大器组件360(例如，另一选择是将瓦片多路复用器总线341与数据路径350的写入驱动器耦合(未展示))。在一些实例中，可从数据路径350省略数据感测放大器组件360，例如当感测放大器阵列320或感测放大器325经配置以将完全摆动或高摆动输出输出(例如，到数据路径350)时，其中完全摆动可指代与数据路径350的一部分中或输出处所使用的电压摆动相同的电压摆动。
冗余修复组件365可经配置以替换或重新路由从已知有故障或者怀疑有故障(例如，如从阵列检测操作、错误校正操作、制造验证操作识别)的数字线215或存储器单元205读取或者将以其它方式写入到所述数字线或所述存储器单元的数据。在读取操作中，举例来说，冗余修复组件365可经配置以忽略从数据感测放大器组件360接收的位或者忽略来自数据感测放大器组件360的信号路径，且重新路由或以其它方式重新配置信号以计及故障数字线215或存储器单元205。在写入操作中，举例来说，冗余修复组件365可经配置以重新路由或以其它重新配置写入信号或数据以避免将位写入到故障数字线215或存储器单元205。因此，冗余修复组件365的阵列侧上的总线可经配置以携载比冗余修复组件365的相对侧上的总线多的位(例如，其中s＞t)。在一个实例中，存储器布局300可经配置以便进行数据路径总线351上的每字节一个冗余位的信息传送(例如，每八个位一个冗余位的信息)，尽管此种比率可基于各种设计折衷而配置为其它比率。
错误校正组件370可经配置以检测或校正各种数据损毁或错误，且在一些情形中可在经由数据路径总线351传输之前复原数据(例如，在读取操作期间)。此种错误检测及校正可依赖于一或多个错误校正码，例如块码、回旋码、汉明码、低密度同位检查码、涡轮码、极化码及其它。这些过程、操作及技术可被称为ECC过程、ECC操作、ECC技术或者在一些情形中简称为ECC。在一些实例中，错误校正组件370可包含或被称为直插式ECC。在读取操作中，举例来说，错误校正组件370可根据读取操作对从存储器阵列读取的数据(例如，如从一或多个瓦片路径310-a读取或以其它方式传达)执行错误校正操作。错误校正组件370可产生经校正数据(例如，在校正子组件中)或所检测错误的指示(例如，在检测子组件中)。错误校正组件370可输出在各种环境中可以是从存储器阵列读取的数据的数据或者已得到校正的数据。
在执行ECC操作的一个实例中，错误校正组件370可计算传入读取数据(例如，如从冗余修复组件365接收)的“症状码”，且可将所述症状码与伴随传入读取数据(例如，如从相同或不同瓦片路径310-a的存储器单元205读取)的一或多个对应奇偶校验位进行比较。当所计算症状码不等于一个或若干个对应奇偶校验位时，错误校正组件370可尝试在转发传入读取数据之前(例如，经由数据路径总线351)校正传入读取数据，或者发送已得到检测的错误的信号(例如，经由控制总线266-a)，或者两者。在执行ECC操作的另一实例中，错误校正组件370可计算传入写入数据(例如，如经由数据路径总线351从本地存储器控制器265-a接收，用于稍后在读取数据时与所计算症状码进行比较)的奇偶校验位，且所计算奇偶校验位可被写入到与传入写入数据被写入的情况相同或不同的瓦片路径310-a的存储器单元205。在一个实例中，存储器布局300可经配置以便进行数据路径总线351上的每字节一个奇偶校验位或ECC位的信息传送(例如，每八个位一个奇偶校验位的信息)，尽管此种比率可基于各种设计折衷而配置为其它比率。
在一些实例中，错误校正组件370可包含逻辑电路系统以检测与电荷泄漏相关联的存储器单元205或数字线215，存储此种检测的指示，且在适当之处将要被写入到存储器单元205或数字线215的逻辑状态反转，或者将从存储器单元205或数字线215读取的逻辑状态反转，从而减轻电荷泄漏效果。
可根据各种倍数、多路复用配置及选择性操作来配置数据路径350(例如，数据路径总线351)及瓦片路径310-a。举例来说，与数据路径350的存取操作相关联的位的数量(例如，数据路径总线351的u个位)可对应于存取命令(例如列存取命令、列存取选通(CAS)命令或预取命令)的位的数量。根据存储器布局300的各种配置，存储器布局300的其它总线可与较大数目的位相关联。
在一个说明性实例中，数据路径350可与256个位的信息传送(例如，256个位的数据封包或数据突发)相关联，所述数据路径在一些实例中可对应于配置有256个单独导电迹线(例如，其中u＝256)的数据路径总线351。错误校正组件370可配置有每八个位一个奇偶校验位的数据传送(例如，在数据路径总线351上)，且因此错误校正组件370可使用具有288个单独导电迹线(例如，其中t＝288)的总线来与冗余修复组件365耦合。冗余修复组件365可配置有每八个位一个冗余位的数据传送(例如，在数据路径总线351上)，且因此冗余修复组件365可使用具有320个单独导电迹线(例如，其中s＝320)的总线来与数据感测放大器组件360耦合。
在包含数据感测放大器组件360的数据路径350的实例中，数据感测放大器组件360可配置有用于导电迹线中的每一者的放大器(例如，在数据感测放大器组件360的任一侧上)，且因此可使用具有相同数目的导电迹线(例如，其中r＝320)的总线来与瓦片多路复用器340及冗余修复组件365耦合。因此，根据说明性实例，数据路径350可经配置以通信地耦合于320位或320导体的瓦片多路复用器总线341与256位或256迹线的数据路径总线351之间。换句话来说，数据路径350可与25％附加项(例如，在既定存取操作中存取的存储器单元205对用本地存储器控制器265-a传达的数据位的125％比率)相关联以支持用于对应于瓦片路径310-a-1到310-a-q的一组存储器瓦片的冗余及错误校正操作。
继续说明性实例，瓦片路径310-a及瓦片多路复用器340可配置有各种倍数及多路复用以支持320位或320导体的瓦片多路复用器总线341。举例来说，存储器布局300可包含或对应于一组或区段的64个存储器瓦片(例如，其中q＝64)。为支持既定存取操作，瓦片多路复用器340可经配置以将64个对应瓦片路径310-a中的一半(例如，根据一组或区段中的瓦片路径310-a的布置的每隔一个瓦片路径310-a)与瓦片多路复用器总线341选择性地耦合。因此，瓦片多路复用器总线341可使用相应10位或10导体的瓦片总线311-a(例如，其中p＝10)来与32个瓦片路径310-a耦合。在一些实例中，此种配置可由瓦片路径310-a或瓦片总线311-a支持，所述瓦片路径或瓦片总线各自包含两个本地I/O总线或线或者以其它方式与所述两个本地I/O总线或线相关联，每一本地I/O总线或线经组态以传达五个位元(例如，每一本地I/O总线或线具有五个个别导体或迹线，每一本地I/O总线或线与感测放大器阵列320的五个感测放大器325-a的不同子组耦合)。
进一步继续说明性实例，感测放大器阵列320-a可配置有各种倍数及多路复用以支持10位或10导体的瓦片总线311-a。在一个实例中，此配置可对应于与感测放大器阵列320-a的耦合，其中相应瓦片总线311-a的导体中的每一者与单个专用感测放大器325-a耦合(例如，其中n＝p＝10)。在另一实例中，此配置可对应于感测放大器阵列320-a，其中相应瓦片总线311-a的导体与感测放大器阵列320-a的感测放大器325-a的子组选择性地耦合(例如，其中n＞p)。举例来说，感测放大器阵列320-a可各自包含80个感测放大器325(例如，其中n＝80)，且感测放大器阵列320-a可包含经配置以选择十个感测放大器325-a的八个子组中的一者或将所述八个子组中的一者与相应瓦片总线311-a耦合的选择组件或多路复用器。
进一步继续说明性实例，对应于既定瓦片路径310-a的存储器单元205可配置有各种倍数及多路复用以支持与感测放大器阵列320-a的所描述耦合。在一个实例中，瓦片路径310-a中的每一者可包含2,560个数字线215-a(例如，其中m＝2,560)或以其它方式与所述2,560个数字线耦合。根据存储器布局300的不同配置，数字线多路复用器315-a可经配置以选择十个数字线215-a的256个子组中的一者或将所述256个子组中的一者与相应感测放大器阵列320-a耦合(例如，以具有十个感测放大器325-a的感测放大器阵列320-a来支持10位或10导体的瓦片总线311-a)，或者数字线多路复用器315-a可经配置以选择80个数字线215-a的32个子组中的一者或将所述32个子组中的一者与相应感测放大器阵列320-a耦合(例如，以具有80个感测放大器325-a的感测放大器阵列320-a来支持10位或10导体的瓦片总线311-a，80个感测放大器325-a是布置为感测放大器325-a的八个可选择子组)。
在存储器布局300的一个实例中，瓦片路径310-a中的每一者还可包含2,048个字线210或以其它方式与所述2,048个字线相关联。因此，根据说明性实例，存储器布局300可包含各自具有5,242,880个存储器单元205的存储器瓦片。当存储器布局300指代具有64个存储器瓦片的存储器装置的区段或库时，存储器布局300可因此图解说明支持使用与256个位的数据传送(例如，256个导电迹线)相关联的数据路径总线351来对一阵列335,544,320个存储器单元205进行选择性存取的布置。
在一些实例中，字线210可跨越多个存储器瓦片(例如，库或区段内的存储器瓦片的所有或子组)而被共同存取，或者用于激活不同存储器瓦片的字线210的信号可被共享或被共同驱动。举例来说，响应于特定预取或其它存取命令，页或行激活可对应于20,480个存储器单元205或数字线215(例如，对应于16,384个位的数据加额外冗余或奇偶校验位)的激活，所述20,480个存储器单元或数字线可基于存储器布局300的特定多路复用方案(例如，根据数字线多路复用器315-a或瓦片多路复用器340的不同配置)跨越64个存储器瓦片、32个存储器瓦片、16个存储器瓦片或一些其它数目的存储器瓦片而分布。在其它实例中(例如，根据各种部分激活、部分撤销激活或其它闲置技术)，特定预取或其它存取命令可与存储器单元205或数字线215的那个数量的一半、存储器单元205或数字线215的那个数量的四分之一或一些其它量相关联。根据所描述技术的各种实例，来自此种页或行激活的信号可选择性地路由到各种瓦片路径310-a的各种感测放大器阵列320-a。
在一些实例中，数据路径350可被视为在存储器裸片(例如存储器裸片160或存储器裸片200)的裸片数据垫处结束或终止。尽管存储器布局300图解说明其中将单个数据路径350与本地存储器控制器265-a耦合的实例，但在其它实例中，本地存储器控制器265、本地存储器控制器165或装置存储器控制器155可与一组不止一个数据路径350选择性地耦合。在此类实例中，存储器裸片可包含数据路径多路复用器(未展示)，所述数据路径多路复用器经配置以将本地存储器控制器265、本地存储器控制器165或装置存储器控制器155与对应数据路径总线中的一或多者选择性地耦合以支持各种存取操作。
图4图解说明根据如本文中所公开的实例的支持用于存储器装置内的存储器阵列的电路系统借取的存储器瓦片400的实例性布局。存储器瓦片400图解说明相对于厚度方向401具有层级(例如，层)的布局，所述厚度方向可以指垂直于衬底的方向或以其它方式垂直于存储器单元205的平面的方向。存储器瓦片400包含阵列层级410及电路层级450的实例，这可相对于衬底层级430而展示。尽管以阵列层级410位于电路层级450上方(例如，相对于衬底430)来图解说明存储器瓦片400，但在其它实例或存储器瓦片400中，阵列层级410可位于电路层级450下方。此外，尽管在存储器瓦片400的实例中展示一个阵列层级410及一个电路层级450，但存储器瓦片400的其它实例可包含不止一个阵列层级410、或不止一个电路层级450、或不止一个阵列层级410及不止一个电路层级450。
阵列层级410包含与字线210-b及数字线215-b相关联的多个存储器单元205-b，所述字线及所述数字线经配置以对(例如，存储器瓦片400的)阵列层级410的存储器单元205-b进行存取。举例来说，阵列层级410可包含k个字线210-b(例如，字线210-b-1到210-b-k)及m个数字线215-b(例如，数字线215-b-1到215-b-m)或与所述k个字线及所述m个数字线相关联，所述k个字线及所述m个数字线与存储器单元205-b-11到205-b-km(例如，一定量的(k×m个)存储器单元205)相关联。在说明性实例中，阵列层级410可与2,048个字线210-b(例如，其中k＝2,048)及2,560个数字线215-b(例如，其中m＝2,560)相关联，且因此可与5,242,880个存储器单元205-b相关联。然而，所描述技术可支持具有其它数量的存储器单元205、字线210及数字线215的存储器瓦片400。
阵列层级410以俯视图411图解说明，展示相交于相应存储器单元205-b处的字线210-b及数字线215-b。然而，存储器单元205-b、字线210-b及数字线215-b可形成于或位于存储器瓦片400的不同位置或子层级处(例如，在厚度方向401上)。在一个实例中，字线210-b可位于存储器单元205-b下方(例如，更靠近衬底430)，且数字线215-b可位于字线210-b下方。此外，阵列层级还可包含多个板线220(未展示)或共用板导体，所述多个板线或所述共用板导体可形成于或位于存储器瓦片400或阵列层级410的另一位置或子层级处。举例来说，存储器瓦片400或阵列层级410可包含共用板导体，所述共用板导体位于存储器单元205-b上方(例如，更远离衬底430)且由(例如，存储器瓦片400的)阵列层级410的所有存储器单元205-b共享，所述共用板导体可指代到所有存储器单元205-b的共用电节点(例如，存储器瓦片400的共用电节点)。在一个实例中，全部共享此种共用电节点或共用板的一阵列存储器单元205可定义存储器瓦片400的广度(例如，在字线210的数目上、在数字线215的数目上、在垂直于厚度方向401的维度上)。然而，在一些实例中，可将存储器瓦片400细分成具有可单独控制的板节点的子单元，或者多个存储器瓦片400可共享单个可控制板节点，或者单独可控制的多个存储器瓦片400的此类共用电节点或共用板可以其它方式控制为相同偏置(例如，共同控制)。
可根据各种构成组件在厚度方向401上定义阵列层级410。在于存储器单元205-b上方具有共用板导体及在字线210-b下方具有数字线215-b的所描述实例中，阵列层级410在厚度方向401上可由说明性范围定义，所述说明性范围包含共用板导体及数字线215-b以及其间(例如，字线210-b与存储器单元205-b)阵列层级410的各部分。在另一实例中，阵列层级410可通过存储器单元205-b在厚度方向401上的说明性范围定义(例如，包含特定于相应存储器单元205-b的各种特征，包含例如电容器240或可配置材料存储器元件的存储元件、切换组件245(在存在的情况下)及其它存储器单元特征)，在此情形中，存取线或节点(例如字线210-b、数字线215-b及板线220)或共用板导体被视为在阵列层级410外部(例如，上方或下方)。在一些实例中，包含存储器单元205-b的特征的在厚度方向401上的范围可被视为定义阵列层级410的在厚度方向401上的最小范围。
电路层级450可包含经配置以操作阵列层级410的存储器单元205-b的各种电路系统(例如，瓦片特定电路系统、主要对应于存储器瓦片400的电路系统、对应于或主要指配到存储器单元205-b-11到205-b-km的电路系统)。举例来说，电路层级450可包含各种解码器、缓冲器、多路复用器、感测放大器或可专用于存储器单元205-b-11到205-b-km的操作的其它组件，且在各种实例中，此种电路系统可不用于相同或邻近区段中的(例如，另一存储器瓦片400(未展示)的)其它存储器单元205的操作中，或者可用于根据特定操作模式的邻近存储器瓦片400的存储器单元205的操作中。电路层级450以俯视图451图解说明，图解说明包含字线解码器部分460、字线驱动器部分465、数字线解码器部分470及数字线驱动器部分475的存储器瓦片400的实例，但存储器瓦片400可包含具有主要指配到存储器瓦片400的操作的不同布置组件或者更多或更少个组件的电路层级450。
字线解码器部分460及字线驱动器部分465可对应于存储器瓦片400的字线210-b-1到210-b-k，且可包含于参考图2所描述的行解码器225的操作中或以其它方式指代所述操作。存储器瓦片400图解说明其中电路层级450包含字线解码器部分460及字线驱动器部分465的实例，所述字线解码器部分及所述字线驱动器部分对应于字线210-b-1到210-b-k的不同子组。举例来说，字线解码器部分460-a及字线驱动器部分465-a可对应于字线210-b-1到210-b-(k/2)，且字线解码器部分460-b及字线驱动器部分465-b可对应于字线210-b-(k/2+1)到210-b-k。如所图解说明，在一些实例中，字线解码器部分460-a及字线驱动器部分465-a可位于存储器瓦片400的与字线解码器部分460-b及字线驱动器部分465-b相对的端上(例如，沿着字线210-b的方向)。
字线解码器部分460及字线驱动器部分465可执行与字线210-b的选择性存取或激活相关联的各种操作。举例来说，字线驱动器部分465可经配置以接收与对应于阵列层级410的存储器单元205-b的存取命令(例如，读取命令、写入命令)相关联的控制信号(例如，经由控制总线266)。在一些实例中，此类存取命令可与用以打开包含阵列层级410中的行存储器单元205-b的页存储器单元的命令相关联。字线驱动器部分465还可包含用于进行与存取命令相关联的缓冲的组件或电路系统(例如，控制缓冲器)。在一些实例中，字线驱动器部分465可包含用于选择性地激活字线210-b的电压源，或可与在多个存储器瓦片400之间共享的此种电压源电子连通。字线解码器部分460可包含经配置以将选择电压源与字线210-b中的所选择一或多者耦合的各种多路复用组件(例如，晶体管网络)。
数字线解码器部分470及数字线驱动器部分475可对应于存储器瓦片400的数字线215-b-1到215-b-m，且可包含于参考图2所描述的列解码器230、感测组件250或输入/输出组件260或者其组合的操作中或以其它方式指代所述操作。在一些实例中，存储器瓦片400的数字线解码器部分470及数字线驱动器部分475可统称为瓦片路径310的至少一部分或可与所述至少一部分相关联。存储器瓦片400图解说明其中电路层级450包含数字线解码器部分470及数字线驱动器部分475的实例，所述数字线解码器部分及所述数字线驱动器部分对应于数字线215-b-1到215-b-m的不同子组。举例来说，数字线解码器部分470-a及数字线驱动器部分475-a可对应于数字线215-b-1到215-b-(m/2)，且数字线解码器部分470-b及数字线驱动器部分475-b可对应于数字线215-b-(m/2+1)到215-b-m。如所图解说明，在一些实例中，数字线解码器部分470-a及数字线驱动器部分475-a可位于存储器瓦片400的与数字线解码器部分470-b及数字线驱动器部分475-b相对的端上(例如，沿着数字线215-b的方向)。
数字线解码器部分470及数字线驱动器部分475可执行与数字线215-b的选择性存取或激活相关联的各种操作。举例来说，数字线驱动器部分475可经配置以(例如，经由控制总线266)接收与对应于阵列层级410的存储器单元205-b的存取命令(例如，读取命令、写入命令)相关联的控制信号。另外或另一选择是，数字线驱动器部分475可经配置以(例如，用瓦片多路复用器340、用数据路径350、经由瓦片总线311、经由输入/输出组件260)传递与对应于存储器瓦片400的存储器单元205-b的存取命令相关联的数据信号，且因此可包含与瓦片总线311相关联的传输器、接收器或收发器。换句话来说，存储器瓦片400可与同数字线驱动器部分475-a及475-b连接的瓦片总线311相关联(例如，各自与瓦片总线311的相应部分耦合)。在用于定义存储器瓦片400的广度(例如，在字线210的数目上、在数字线215的数目上、在垂直于厚度方向401的维度上)的另一实例中，所有共享共用瓦片总线311的阵列存储器单元205可定义此类广度。数字线驱动器部分475还可包含用于进行与存取命令相关联的缓冲的组件或电路系统(例如，控制缓冲器、数据缓冲器)。
在一些实例中，存取命令可与用以存取或激活存储器瓦片400的数字线215-b的子组的命令相关联，且数字线解码器部分470中的每一者可包含相应数字线多路复用器315或其一部分，所述相应数字线多路复用器或其一部分经由控制总线266接收控制发信以执行选择性激活或连接。在另一实例中，数字线驱动器部分475中的每一者可包含相应感测放大器阵列320或其一部分，所述相应感测放大器阵列或其一部分包含可与数字线215-b中的一者选择性地耦合(例如，通过相应数字线驱动器部分475的数字线多路复用器315)以便检测特定存储器单元205-b的逻辑状态的多个感测放大器325(例如，感测放大器325的相应子组或子阵列)。
在一些实例中，数字线驱动器部分475可包含用于选择性地激活数字线215-b或为数字线215-b充电的电压源，或者与在多个存储器瓦片之间共享的此种电压源电子连通。在一些实例中，数字线驱动器部分475可包含开发、转换或放大信号以支持来自存储器单元205-b的逻辑状态的检测或者将逻辑状态写入到存储器单元205-b(例如，感测放大器阵列320或者在感测放大器阵列320与存储器单元205-b之间)的信号开发组件。
在各种实例中，可根据不同构成组件在厚度方向401上定义电路层级450。在一个实例中，电路层级450在厚度方向401上可由在厚度方向401上对应于存储器瓦片400的操作的电路系统的最远广度(例如，存储器瓦片400的瓦片特定电路系统在厚度方向401上的联合体的最远广度；字线解码器部分460、字线驱动器部分465、数字线解码器部分470及数字线驱动器部分475所共用的最远广度)定义。在另一实例中，电路层级450在厚度方向401上可由在厚度方向401上具有对应于存储器瓦片400的操作的每一类型的电路系统的一部分的广度(例如，存储器瓦片400的瓦片特定电路系统在厚度方向401上的相交点的最远广度；字线解码器部分460、字线驱动器部分465、数字线解码器部分470及数字线驱动器部分475所共用的最远广度)定义。
存储器瓦片400还可包含路由层级或以其它方式与所述路由层级相关联，所述路由层级可被视为存储器瓦片400的路由层级、多个(例如，邻近)存储器瓦片400的库或区段的路由层级、存储器瓦片400的多个库或区段的路由层级或者更一般来说存储器裸片160或存储器裸片200的路由层级。举例来说，存储器瓦片400可包含可被称为“阵列上”路由层级的路由层级420及可被称为“阵列下”路由层级的路由层级425。
路由层级420及425可包含用于在存储器裸片中路由信号或功率(例如，所供应电压、所供应电流)的导电路径的(例如，在厚度方向401上堆叠)一或多个层级或层。在一个实例中，路由层级420可包含导电路径的四个层，其中所述四个层中的两个层各自包含垂直于(例如，阵列层级410的)字线210的多个导电路径，且所述四个层中的两个层各自包含垂直于数字线215的多个信号路径。在另一实例中，路由层级425可包含导电路径的三个层，其中所述三个层的两个层各自包含垂直于字线210的多个导电路径，且所述三个层中的一个层包含垂直于数字线215的多个导电路径。然而，可在路由层级420或425中使用导电路径的各种布置，包含具有多个方向上的导电路径或非线性的导电路径的层。在一些实例中，路由层级420(例如，路由层级420的子层)的导电路径中的一或多者可由铜形成，且路由层级425(例如，路由层级425的子层)的导电路径中的一或多者可由钨形成，其中此种形成可包含进行选择性沉积或移除(例如，蚀刻)以形成特定信号路径。
在一些实例中，可根据路由层的相关位置在厚度方向401上定义阵列层级410或电路层级450。在一个实例中，阵列层级410可对应于介于路由层级420与路由层级425之间的(例如，沿着厚度方向401)存储器瓦片400的一部分。在另一实例中，电路层级450可对应于介于路由层级425与衬底430或另一路由层级(未展示)之间的存储器瓦片400的一部分。
存储器瓦片400还可包含沿着厚度方向401的导体，所述导体可被称为“插座”(未展示)。插座可在存储器瓦片400的层级或层之间提供导电路径，例如在邻近层级之间(例如，在路由层级420与阵列层级410之间)或在非邻近层级之间(例如，在阵列层级410与电路层级450之间)。在各种实例中，插座可位于存储器瓦片400的说明性边界内(例如，在俯视图中)，或位于存储器瓦片400的说明性边界外部(例如，在存储器瓦片之间)，或两者。
如由电路层级450的俯视图451图解说明，并非存储器瓦片400的电路层级450的所有区域都被主要与存储器瓦片400相关联的电路系统(例如，字线解码器部分460、字线驱动器部分465、数字线解码器部分470及数字线驱动器部分475共同地)占据。而是，电路层级450还包含适用于其它目的的区域480。在一些实例中，多个存储器瓦片400(例如，存储器瓦片400的区段、存储器瓦片400的绗缝)可与数据路径350相关联，且与数据路径350相关联的电路系统可跨越多个存储器瓦片400的相应区域480而分布。
图5图解说明根据如本文中所公开的实例的支持用于存储器阵列的电路系统借取的存储器阵列500的实例。存储器阵列500包含可布置于存储器区段(例如，区段516、区段518、区段520)中的存储器瓦片400-a。存储器阵列500可具有任何数目的瓦片及瓦片区段。出于图解说明用于存储器区段516、518、520的共享或借取电路系统的目的，在俯视图中展示图5中的存储器阵列500。每一存储器瓦片400-a可在布局中具有各种层级或层(例如，电路层级、阵列层级、路由层级)。举例来说，存储器瓦片400-a中的每一者可包含阵列层级410-a及电路层级450-a。在一些情形中，对于每一存储器瓦片400-a，阵列层级410-a包含相应存储器子阵列，所述相应存储器子阵列包括相应一组存储器单元、相应一组行解码电路系统及相应一组列解码电路系统。如图5中所描绘，电路层级450可包含对应于操作阵列层级410-a的存储器单元的电路系统，例如感测电路系统或特定于存储器瓦片400-a的其它电路系统。图4中更详细描述各种层级或层及其潜在配置的额外实例。
存储器阵列500可包含多个区段及多组共享电路系统。举例来说，存储器阵列500可包含行电路系统部分501及列电路系统部分502，出于说明性目的展示为相应存储器瓦片400-a的矩形区域。行电路系统部分501可包含或以其它方式指代例如字线解码器部分460、字线驱动器部分465或两者的电路系统，且列电路系统部分502可包含或以其它方式指代例如数字线解码器部分470、数字线驱动器部分475或两者的电路系统，如参考图4所描述。在一些实例中，一或多个行电路系统部分501、列电路系统部分502或两者的各部分可包含于一组共享电路系统546中。在一些实例中，一组共享电路系统546可包含感测放大器阵列320(例如，若干组感测放大器325)或由存储器阵列500中的相邻存储器瓦片400或区段(例如，第一区段516、第二区段518、第三区段520)共享或“借取”的其它组件。在一些情形中，每一组共享电路系统546可由两个存储器区段共享。参考图5，第一区段516及第二区段518可共享共享电路系统546-a，且第一区段516及第三区段520可共享共享电路系统546-b，如下文所更详细描述。
在一些情形中可替代地称为缓冲器的控制信号驱动器(例如，驱动器504-a-1、504-a-2、504-b-1及504-b-2)用于驱动既定存储器区段中的共享电路系统546。驱动器还可位于阵列层级410、存储器区段下方或位于存储器瓦片400-a的存储器瓦片“底部侧”处(例如，位于电路系统层级450中)。在一些情形中，图解说明于图5中的每一驱动器表示一或多个驱动器。存储器控制器或控制总线266可与若干组驱动器耦合且经配置以将控制信号提供到每一组驱动器。驱动器504通过互连件或导电线538及540以及相关插座514为共享电路系统546输出控制信号。举例来说，驱动器504可为包含于一组共享电路系统546中的感测放大器325输出时序信号(例如，相位)或以其它方式控制所述时序信号。在一些情形中，一组驱动器存储器瓦片400的相应存储器区段内的存储器瓦片400可以是共用的且通过插座514耦合到一组共享电路系统。
在一些情形中，每一区段可具有(对应于)一组驱动器(位于一组驱动器上方或下方)，且所述驱动器可分成两个群组(或类型)。存储器阵列500具有用于存储器区段的若干组共享电路系统546，所述共享电路系统是使用从上方的存储器区段借取的一些控制信号及从下方的存储器区段借取的一些控制信号来操作。举例来说，一组共享电路系统546-a可由第一区段516及位于第一区段516上方的第二区段518共享。一组共享电路系统546-a可由第一类型的驱动器504-a-1(对应于第一区段516)及第二类型的驱动器504-b-1(对应于第二区段518)操作。作为另一实例，一组共享电路系统546-b可由第一区段516及位于第一区段516下方的第三区段520共享。一组共享电路系统546-b可由第一类型的驱动器504-a-2(对应于第三区段520)及第二类型的驱动器504-b-2(对应于第一区段516)操作。
当对区段516中的存储器单元执行存取操作时，可使用一组共享电路系统546-a及一组共享电路系统546-b两者的方面，且因此可使用驱动器504-a-1、504-a-2、504-b-1、504-b-2中的每一者。即，当对区段中的存储器单元执行存取操作时，可利用与区段相关联的驱动器、与第一(上方)相邻区段相关联的驱动器及与第二(下方)相邻区段相关联的驱动器。在一些情形中，可使用至少两种类型的驱动器。第一类型的驱动器可从上方相邻区段借取且结合来自存取区段的第二类型的驱动器使用以操作由存取区段及上方相邻区段共享(例如，共用)的电路系统。第二类型的驱动器可从下方相邻区段借取且结合来自存取区段的第一类型的驱动器使用以操作由存取区段及下方相邻区段共享(例如，共用)的电路系统。驱动器分组的此型式(例如，分组成类型、类别，这可基于由此产生或输出的信号)可跨越任何数目的区段而重复，尽管为清晰起见可在图5中在较少表示性区段的上下文中图解说明。
在一些情形中，每一组驱动器可占据与相应存储器区段的重叠相应区域。在一些情形中，每一组驱动器可包含于相应存储器区段的一或多个相应存储器瓦片中。第一类型的相应驱动器(例如，驱动器504-a-1及驱动器504-a-2)输出第一类型的控制信号。第二类型的相应驱动器(例如，驱动器504-b-1及驱动器504-b-2)输出第二类型的控制信号。
第一类型的控制信号可与一组共享电路系统546的第一组功能或组件相关，且第二类型的控制信号可与一组共享电路系统546的第二组功能或组件相关。举例来说，第一类型的控制信号可包括用于由每一组共享电路系统546执行的第一组功能的时序信号，且第二类型的控制信号可包括用于由每一组共享电路系统546执行的第二组功能的时序信号。第一组功能或组件可独立于第二组功能或组件，且因此第一类型的控制信号可独立于第二类型的控制信号。
一组共享电路系统546可包含传送与对包含于相应存储器区段(例如，第一存储器区段516、第二存储器区段518)中的存储器单元的存取操作相关联的信息的若干组数据路径电路系统(例如，数据路径350的电路系统)。所述数据路径电路系统可由存储器瓦片共享(例如，对应于操作存储器瓦片、对应于存储器瓦片与输入/输出组件之间的数据交换)，且可跨越两个或更多个存储器瓦片的电路层450而分布。如图5中所展示，导电线542及544可将信号从控制器路由(携载)到用于驱动器504的驱动器输入。导电线538及540可将信号从驱动器504的输出路由(携载)到共享电路系统。可通过行解码器(例如，相应行电路系统部分501、相应字线解码器部分460)及列解码器(例如，相应列电路系统部分502、相应列解码器部分470)来控制对存储器瓦片400-a内的存储器单元205-a进行存取，所述行解码器及所述列解码器可与一或多个感测放大器阵列320耦合、包含所述一或多个感测放大器阵列或以其它方式与所述一或多个感测放大器阵列相关联。
如图5中所展示，一或多个插座514(例如，通孔、导电插塞)可在存储器瓦片400的不同层或层级处提供组件之间的互连(例如，路由或携载信号)。插座514可位于阵列500内的存储器瓦片400之间(例如，位于不同存储器瓦片400之间的间隙中)。举例来说，插座514可在(例如，感测放大器阵列320的)感测放大器325与控制信号驱动器(例如，驱动器504-a-1、504-a-2、504-b-1、504-b-2)之间提供数据路径电路系统的互连。感测放大器325各自经配置以感测由包含于相应第一存储器区段(例如，存储器区段516)中的存储器单元及包含于相应第二存储器区段(例如，存储器区段518)中的存储器单元存储的逻辑状态。
在一些情形中，第二类型的额外驱动器504-b-3可对应于存储器阵列的第一边缘区段528。在一些情形中，第二类型的额外驱动器504-b-3可与第一边缘区段528及邻近于第一边缘区段528的另一存储器区段(未展示)共用的一组共享电路系统546-c耦合。举例来说，由于每一存储器区段可对应于两组共享电路系统546—一组共享电路系统与上方的存储器区段共享，且一组共享电路系统与下方的存储器区段共享—邻近于第一边缘区段528的存储器区段可不具有与其共享的上方存储器区段，且因此第一边缘区段528可包含或以其它方式对应于将以其它方式与上方区段共享的组件。举例来说，第一边缘区段528可包含或以其它方式对应于一组共享电路系统546-c的方面(例如，与所述方面在区域中重叠、位于所述方面上方或下方)。作为另一实例，第一边缘区段528可包含或以其它方式对应于第二类型的额外驱动器504-b-3，所述额外驱动器可在对邻近于第一边缘区段528的存储器区段进行存取时支持操作一组共享电路系统546-c。
在一些情形中，第一边缘区段528可缺乏(例如，不包含、没有)包含于其它存储器区段(例如，存储器区段516、518、520)中但不用于支持操作一组共享电路系统546-c或以其它方式与下方的存储器区段共享的一或多个组件。举例来说，第一边缘区段528可不包含存储器单元。
在一些情形中，第二类型的额外驱动器504-a-3可对应于存储器阵列的第二边缘区段530。在一些情形中，第二类型的额外驱动器504-a-3可与第二边缘区段530及邻近于第二边缘区段530的第二存储器区段(未展示)共用的第二组共享电路系统546-d耦合。举例来说，由于每一存储器区段可对应于两组共享电路系统546—一组共享电路系统与上方的存储器区段共享，且一组共享电路系统与下方的存储器区段共享—邻近于第二边缘区段530的存储器区段可不具有与其共享的上方存储器区段，且因此第二边缘区段530可包含或以其它方式对应于将以其它方式与上方区段共享的组件。举例来说，第二边缘区段530可包含或以其它方式对应于一组共享电路系统546-d的方面(例如，与所述方面在区域中重叠、位于所述方面上方或下方)。作为另一实例，第二边缘区段530可包含或以其它方式对应于第二类型的额外驱动器504-a-3，所述额外驱动器可在对邻近于第二边缘区段530的存储器区段进行存取时支持操作一组共享电路系统546-d。
在一些情形中，第二边缘区段530可缺乏(例如，不包含、没有)包含于其它存储器区段(例如，存储器区段516、518、520)中但不用于支持操作一组共享电路系统546-d或以其它方式与下方的存储器区段共享的一或多个组件。举例来说，第二边缘区段530可不包含存储器单元。
如图5中所展示，在一些情形中，第一边缘区段528可占据不与第一类型的任何驱动器重叠(例如，无驱动器504-a)的区域，且第二边缘区段530可占据不与第二类型的任何驱动器重叠(例如，无驱动器504-b)的区域。在一些情形中，第二类型504-b的额外驱动器可位于第一边缘区段528之下。在一些情形中，第一类型504-a的额外驱动器可位于第二边缘区段530之下。
作为本文中所描述的共享或借取电路系统的结果，在存储器阵列500的边缘区段528或边缘区段530处不存在两个类型的驱动器504-a及504-b。而是，仅一种借取类型的驱动器位于第一边缘区段528处，且仅另一种借取类型的驱动器位于第二边缘区段530处。因此，在存储器阵列500的边缘存储器瓦片中节省了空间(参见阵列500的边缘区段528处的驱动器504-b-3及阵列504的边缘区段530处的驱动器504-a-3)。
图6展示根据如本文中所公开的实例的支持用于存储器阵列的电路系统借取的存储器装置605的框图600。存储器装置605可以是如参考图1到5所描述的存储器装置的方面的实例。存储器装置605可包含识别管理器610、控制信号管理器615、共享电路系统管理器620及存取管理器625。这些模块中的每一者可彼此直接或间接通信(例如，经由一或多个总线)。
识别管理器610可识别存储器阵列的用于存取操作的第一存储器区段。第一存储器区段可位于存储器阵列的第二存储器区段与存储器阵列的第三存储器区段之间。
控制信号管理器615可使用与第一存储器区段相关联的第一组驱动器来产生第一类型的控制信号。在一些实例中，控制信号管理器615可使用与第一存储器区段相关联的第二组驱动器来产生第二类型的控制信号。
在一些实例中，控制信号管理器615可使用与第二存储器区段相关联的驱动器来产生第二类型的额外控制信号。在一些实例中，控制信号管理器615可使用与第三存储器区段相关联的驱动器来产生第一类型的额外控制信号。在一些情形中，控制信号管理器615可使用与第二存储器区段相关联的第三组驱动器来产生第二类型的额外控制信号。在一些实例中，控制信号管理器615可使用与第三存储器区段相关联的第四组驱动器来产生第一类型的额外控制信号。
在一些实例中，控制信号管理器615可基于识别用于存取操作的第一存储器区段而将与第一存储器区段相关联的驱动器及与第二存储器区段相关联的驱动器的第一子组与第一组电路系统耦合。
在一些实例中，控制信号管理器615可基于识别用于存取操作的第一存储器区段而将与第一存储器区段相关联的驱动器及与第三存储器区段相关联的驱动器的第二子组与第二电路系统耦合。共享电路系统管理器620可基于识别用于存取操作的第一存储器区段，使用与第一存储器区段相关联的驱动器及与第二存储器区段相关联的驱动器来操作由第一存储器区段及第二存储器区段共享的第一组电路系统。
在一些实例中，共享电路系统管理器620可基于识别用于存取操作的第一存储器区段，使用与第一存储器区段相关联的驱动器及与第三存储器区段相关联的驱动器来操作由第一存储器区段及第三存储器区段共享的第二组电路系统。
在一些实例中，共享电路系统管理器620可使用第一组电路系统，基于第一类型的控制信号而执行第一组功能且基于第二类型的额外控制信号而执行第二组功能。
在一些实例中，执行存取操作包含执行第一组功能及第二组功能。在一些情形中，第一组功能独立于第二组功能。
在一些情形中，第一组电路系统包含第一组感测放大器、下伏于第一存储器区段的存储器瓦片的第一组感测放大器的第一子组及下伏于第二存储器区段的存储器瓦片的第一组感测放大器的第二子组。在一些情形中，第二组电路系统包含第二组感测放大器、下伏于第一存储器区段的存储器瓦片的第二组感测放大器的第一子组及下伏于第三存储器区段的存储器瓦片的第二组感测放大器的第二子组。
共享电路系统管理器620可使用由第一组驱动器产生的第一类型的控制信号及由第三组驱动器产生的第二类型的额外控制信号来操作第一组感测放大器。
在一些实例中，共享电路系统管理器620可使用由第四组驱动器产生的第一类型的额外控制信号及由第二组驱动器产生的第二类型的控制信号来操作第二组感测放大器。
在一些情形中，第一组电路系统的第一子组包含于第一存储器区段内的存储器瓦片中。在一些情形中，第一组电路系统的第二子组包含于第二存储器区段内的存储器瓦片中。
在一些情形中，与第一存储器区段相关联的驱动器包含于第一存储器区段内的一或多个存储器瓦片中。在一些情形中，与第二存储器区段相关联的驱动器包含于第二存储器区段内的一或多个存储器瓦片中。在一些情形中，与第三存储器区段相关联的驱动器包含于第二存储器区段内的一或多个存储器瓦片中。
存取管理器625可基于操作第一组感测放大器及操作第二组感测放大器而执行存取操作。
图7展示根据本公开的方面的图解说明支持用于存储器阵列的电路系统借取的一种方法或若干种方法700的流程图。方法700的操作可由如本文中所描述的存储器装置或其组件实施。举例来说，方法700的操作可由如参考图1到6所描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件从而执行所描述功能。另外或另一选择是，存储器装置可使用特殊用途硬件来执行所描述功能的方面。
在705处，存储器装置可识别存储器阵列的用于存取操作的第一存储器区段，所述第一存储器区段位于存储器阵列的第二存储器区段与存储器阵列的第三存储器区段之间。可根据本文中所描述的方法来执行705的操作。在一些实例中，可由如参考图6所描述的存取管理器执行705的操作的方面。
在710处，存储器装置可基于识别，使用与第一存储器区段相关联的驱动器及与第二存储器区段相关联的驱动器来操作由第一存储器区段及第二存储器区段共享的第一组电路系统。可根据本文中所描述的方法来执行710的操作。在一些实例中，可由如参考图6所描述的共享电路系统管理器执行710的操作的方面。
在715处，存储器装置可基于识别，使用与第一存储器区段相关联的驱动器及与第三存储器区段相关联的驱动器来操作由第一存储器区段及第三存储器区段共享的第二组电路系统。可根据本文中所描述的方法来执行715的操作。在一些实例中，可由如参考图6所描述的共享电路系统管理器执行815的操作的方面。
在720处，存储器装置可基于操作第一组电路系统及操作第二组电路系统而执行存取操作。可根据本文中所描述的方法来执行720的操作。在一些实例中，可由如参考图6所描述的存取管理器执行720的操作的方面。
在一些实例中，如本文中所描述的设备可执行一种方法或若干种方法，例如方法700。所述设备可包含用于以下各项的特征、手段或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：识别存储器阵列的用于存取操作的第一存储器区段，所述第一存储器区段位于存储器阵列的第二存储器区段与存储器阵列的第三存储器区段之间；基于所述识别，使用与第一存储器区段相关联的驱动器及与第二存储器区段相关联的驱动器来操作由第一存储器区段及第二存储器区段共享的第一组电路系统；基于所述识别，使用与第一存储器区段相关联的驱动器及与第三存储器区段相关联的驱动器来操作由第一存储器区段及第三存储器区段共享的第二组电路系统；及基于操作第一组电路系统及操作第二组电路系统而执行存取操作。
方法700及本文中所描述的设备的一些实例可进一步包含用于以下各项的操作、特征、手段或指令：使用与第一存储器区段相关联的驱动器的第一子组来产生第一类型的控制信号；使用与第一存储器区段相关联的驱动器的第二子组来产生第二类型的控制信号；使用与第二存储器区段相关联的驱动器来产生第二类型的额外控制信号；及使用与第三存储器区段相关联的驱动器来产生第一类型的额外控制信号。
方法700及本文中所描述的设备的一些实例可进一步包含用于以下各项的操作、特征、手段或指令：基于所述识别而将与第一存储器区段相关联的驱动器及与第二存储器区段相关联的驱动器的第一子组与第一组电路系统耦合；以及基于所述识别而将与第一存储器区段相关联的驱动器及与第三存储器区段相关联的驱动器的第二子组与第二组电路系统耦合。
方法700的一些实例及本文中所描述的设备可进一步包含用于以下各项的操作、特征、手段或指令：使用第一组电路系统，基于第一类型的控制信号而执行第一组功能且基于第二类型的额外控制信号而执行第二组功能，且其中执行存取操作包含执行第一组功能及第二组功能。在方法700及本文中所描述的设备的一些实例中，第一组功能可独立于第二组功能。
在方法700及本文中所描述的设备的一些实例中，第一组电路系统包含第一组感测放大器、下伏于第一存储器区段的存储器瓦片的第一组感测放大器的第一子组及下伏于第二存储器区段的存储器瓦片的第一组感测放大器的第二子组，且第二组电路系统包含第二组感测放大器。第二组感测放大器的第一子组可下伏于第一存储器区段的存储器瓦片且第二组感测放大器的第二子组可下伏于第三存储器区段的存储器瓦片。
在方法700及本文中所描述的设备的一些实例中，第一组电路系统的第一子组可包含于第一存储器区段内的存储器瓦片中，且第一组电路系统的第二子组可包含于第二存储器区段内的存储器瓦片中。
在方法700及本文中所描述的设备的一些实例中，与第一存储器区段相关联的驱动器可包含于第一存储器区段内的一或多个存储器瓦片中，与第二存储器区段相关联的驱动器可包含于第二存储器区段内的一或多个存储器瓦片中，且与第三存储器区段相关联的驱动器可包含于第二存储器区段内的一或多个存储器瓦片中。
图8展示根据本公开的方面的图解说明支持用于存储器阵列的电路系统借取的一种方法或若干种方法800的流程图。方法800的操作可由如本文中所描述的存储器装置或其组件实施。举例来说，方法800的操作可由如参考图1到6所描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件从而执行所描述功能。另外或另一选择是，存储器装置可使用特殊用途硬件来执行所描述功能的方面。
在805处，存储器装置可识别存储器阵列的用于存取操作的第一存储器区段，所述第一存储器区段位于存储器阵列的第二存储器区段与存储器阵列的第三存储器区段之间。可根据本文中所描述的方法来执行805的操作。在一些实例中，可由如参考图6所描述的识别管理器执行805的操作的方面。
在810处，存储器装置可使用与第一存储器区段相关联的第一组驱动器来产生第一类型的控制信号。可根据本文中所描述的方法来执行810的操作。在一些实例中，可由如参考图6所描述的控制信号管理器执行810的操作的方面。
在815处，存储器装置可使用与第一存储器区段相关联的第二组驱动器来产生第二类型的控制信号。可根据本文中所描述的方法来执行915的操作。在一些实例中，可由如参考图6所描述的控制信号管理器执行815的操作的方面。
在820处，存储器装置可使用与第二存储器区段相关联的第三组驱动器来产生第二类型的额外控制信号。可根据本文中所描述的方法来执行820的操作。在一些实例中，可由如参考图6所描述的控制信号管理器执行820的操作的方面。
在825处，存储器装置可使用与第三存储器区段相关联的第四组驱动器来产生第一类型的额外控制信号。可根据本文中所描述的方法来执行825的操作。在一些实例中，可由如参考图6所描述的控制信号管理器执行825的操作的方面。
在830处，存储器装置可使用由第一组驱动器产生的第一类型的控制信号及由第三组驱动器产生的第二类型的额外控制信号来操作第一组感测放大器。可根据本文中所描述的方法来执行830的操作。在一些实例中，可由如参考图6所描述的共享电路系统管理器执行830的操作的方面。
在835处，存储器装置可使用由第四组驱动器产生的第一类型的额外控制信号及由第二组驱动器产生的第二类型的控制信号来操作第二组感测放大器。可根据本文中所描述的方法来执行835的操作。在一些实例中，可由如参考图6所描述的共享电路系统管理器执行835的操作的方面。
在840处，存储器装置可基于操作第一组感测放大器及操作第二组感测放大器而执行存取操作。可根据本文中所描述的方法来执行840的操作。在一些实例中，可由如参考图6所描述的存取管理器执行840的操作的方面。
在一些实例中，如本文中所描述的设备可执行一种方法或若干种方法，例如方法800。所述设备可包含用于以下各项的特征、手段或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：识别存储器阵列的用于存取操作的第一存储器区段，所述第一存储器区段位于存储器阵列的第二存储器区段与存储器阵列的第三存储器区段之间；使用与第一存储器区段相关联的第一组驱动器来产生第一类型的控制信号；使用与第一存储器区段相关联的第二组驱动器来产生第二类型的控制信号；使用与第二存储器区段相关联的第三组驱动器来产生第二类型的额外控制信号；使用与第三存储器区段相关联的第四组驱动器来产生第一类型的额外控制信号；使用由第一组驱动器产生的第一类型的控制信号及由第三组驱动器产生的第二类型的额外控制信号来操作第一组感测放大器；使用由第四组驱动器产生的第一类型的额外控制信号及由第二组驱动器产生的第二类型的控制信号来操作第二组感测放大器；及基于操作第一组感测放大器及操作第二组感测放大器来执行存取操作。
应注意，上文所描述的方法描述可能的实施方案，且可重新布置或以其它方式修改操作及步骤并且其它实施方案是可能的。此外，可对来自所述方法中的两者或更多者的部分进行组合。
描述一种设备。所述设备可包含：存储器阵列，其包括多个存储器区段；多组共享电路系统，其各自对多个存储器区段中的相应第一存储器区段及多个存储器区段中的相应第二存储器区段是共用的；及多组驱动器，其各自对应于多个存储器区段中的相应存储器区段。多组驱动器中的每一组驱动器可包含：第一类型的相应驱动器，其与多个共享电路系统中的相应第一组共享电路系统耦合，所述相应第一组共享电路系统对相应存储器区段及多个存储器区段中的第一其它存储器区段是共用的；以及第二类型的相应驱动器，其与多组共享电路系统中的相应第二组共享电路系统耦合，所述相应第二组共享电路系统对相应存储器区段及多个存储器区段中的第二其它存储器区段是共用的。
所述设备的一些实例可包含：第一类型的额外驱动器，其对应于存储器阵列的第一边缘处的第一边缘区段，其中第一类型的额外驱动器可与所述组中的第一组共享电路系统耦合，所述第一组共享电路系统对第一边缘区段及所述一组中的第一存储器区段可以是共用的；以及第二类型的额外驱动器，其对应于存储器阵列的第二边缘处的第二边缘区段，其中第二类型的额外驱动器可与所述组中的第二组共享电路系统耦合，所述第二组共享电路系统对第二边缘区段及所述组中的第二存储器区段可以是共用的。
在一些实例中，第一边缘区段占据不与第二类型的任何驱动器重叠的区域，且第二边缘区段占据不与第一类型的任何驱动器重叠的区域。
在一些实例中，第一类型的额外驱动器可位于第一边缘区段之下，且第二类型的额外驱动器可位于第二边缘区段之下。
在一些实例中，所述组中的每一组驱动器占据与相应存储器区段重叠的相应区域。
在一些实例中，所述一组中的每一存储器区段包含相应存储器瓦片，且所述一组中的每一组驱动器可包含于相应存储器区段的相应存储器瓦片中的一或多者中。
在一些实例中，相应一组存储器瓦片中的每一存储器瓦片包含相应存储器子阵列，所述相应存储器子阵列包含相应一组存储器单元、相应一组行解码电路系统及相应一组列解码电路系统。
在一些实例中，若干组共享电路系统中的一组包含若干组感测放大器，所述若干组感测放大器可各自经配置以感测由包含于相应第一存储器区段中的存储器单元及包含于相应第二存储器区段中的存储器单元存储的逻辑状态。
在一些实例中，若干组共享电路系统中的一组包含若干组数据路径电路系统，所述若干组数据路径电路系统可各自经配置以传送与对包含于相应第一存储器区段中的存储器单元及包含于相应第二存储器区段中的存储器单元的存取操作相关联的信息。
在一些实例中，第一类型的相应驱动器可经配置以输出第一类型的控制信号，且第二类型的相应驱动器可经配置以输出第二类型的控制信号。
在一些实例中，第一类型的控制信号包含用于由每一组共享电路系统执行的第一组功能的时序信号，且第二类型的控制信号包含用于由每一组共享电路系统执行的第二组功能的时序信号。
在一些实例中，第一组功能可独立于第二组功能。
所述设备的一些实例可包含存储器控制器，所述存储器控制器与若干组驱动器中的一组耦合且经配置以将控制信号提供到所述一组中的每一组驱动器。
描述一种设备。所述设备可包含存储器阵列，所述存储器阵列包含位于第二存储器区段与第三存储器区段之间的第一存储器区段。第一组电路系统可经配置以与第一存储器区段及第二存储器区段选择性地耦合。第二组电路系统可经配置以与第一存储器区段及第三存储器区段选择性地耦合。第一组驱动器可与第一存储器区段相关联，其中第一组驱动器的第一子组经配置以产生用于第一组电路系统的第一类型的控制信号，且第一组驱动器的第二子组经配置以产生用于第二组电路系统的第二类型的控制信号。第二组驱动器可与第二存储器区段相关联，其中第二组驱动器的子组经配置以产生用于第一组电路系统的第二类型的控制信号，且第三组驱动器与第三存储器区段相关联，其中第三组驱动器的子组经配置以产生用于第二组电路系统的第一类型的控制信号。
在一些实例中，第一组电路系统占据将第一存储器区段与第二存储器区段重叠的区域，且第二组电路系统占据将第一存储器区段与第三存储器区段重叠的区域。
在一些实例中，第一组驱动器占据与第一存储器区段重叠的区域，第二组驱动器占据与第二存储器区段重叠的区域，且第三组驱动器占据与第三存储器区段重叠的区域。
可使用各种不同技艺及技术中的任一者来表示本文中所描述的信息及信号。举例来说，可贯穿上文说明提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任一组合表示。一些图式可将信号图解说明为单个信号；然而，所属领域的技术人员将理解，信号可表示信号总线，其中总线可具有各种位宽度。
术语“电子连通”、“导电接触”、“连接”及“耦合”可指代支持信号在组件之间流动的组件之间的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，那么就认为组件彼此电子连通(或导电接触或连接或耦合)。在任何既定时间，基于包含经连接组件的装置的操作，彼此电子连通(或导电接触或连接或耦合)的组件之间的导电路径可以是开路或闭路。经连接组件之间的导电路径可以是组件之间的直接导电路径，或者经连接组件之间的导电路径可以是包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些情形中，经连接组件之间的信号流动可(举例来说)使用一或多个中间组件(例如开关或晶体管)来中断一段时间。
术语“耦合”指代从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号目前不能够经由导电路径在组件之间传递，在闭路关系中，信号能够经由导电路径在组件之间传递。当组件(例如控制器)将其它组件耦合在一起时，所述组件开始进行以下改变：允许信号经由先前不准许信号流动的导电路径在其它组件之间流动。
术语“隔离”指代其中信号目前不能够在组件之间流动的组件之间的关系。如果在组件之间存在开路，那么组件就彼此隔离。举例来说，当开关断开时，由定位在组件之间的开关隔离的两个组件彼此隔离。当控制器隔离两个组件时，控制器影响以下改变：防止信号使用先前准许信号流动的导电路径在组件之间流动。
本文中所使用的术语“层”指代几何结构的阶层或片。每一层可具有三个维度(例如，高度、宽度及深度)且可覆盖表面的至少一部分。举例来说，层可以是其中两个维度大于第三维度的三维结构，例如，薄膜。层可包含不同元素、组分及/或材料。在一些情形中，一个层可由两个或更多个子层组成。在附图中的一些附图中，出于图解说明目的而描绘三维层的两个维度。
如本文中所使用，术语“大致”意指经修饰特性(例如，由术语大致修饰的动词或形容词)不需要是绝对的而是足够接近的以便实现特性的优点。
本文中所论述的包含存储器阵列的装置可形成于半导体衬底(例如硅、锗、硅-锗合金、砷化镓、氮化镓等)上。在一些情形中，所述衬底是半导体晶片。在其它情形中，所述衬底可以是绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或者另一衬底上的半导体材料外延层。可通过使用各种化学物种(包含但不限于磷、硼或砷)进行掺杂来控制衬底或衬底的子区域的导电率。可通过离子植入或通过任何其它掺杂手段在衬底的初始形成或生长期间执行掺杂。
本文中所论述的切换组件或晶体管可表示场效应晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。所述端子可通过导电材料(例如，金属)连接到其它电子元件。所述源极及漏极可以是导电的且可包括经重掺杂(例如，退化)半导体区域。所述源极及漏极可通过经轻掺杂半导体区域或通道来分离。如果通道是n型的(即，大多数载子是信号)，那么FET可被称为n型FET。如果通道是p型的(即，大多数载子是电洞)，那么FET可被称为p型FET。所述通道可由绝缘栅极氧化物封盖。可通过将电压施加到栅极来控制通道导电率。举例来说，分别将正电压或负电压施加到n型FET或p型FET可导致通道变成导电的。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，可“接通”或“激活”晶体管。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，可“关断”或“撤销激活”晶体管。
本文中结合附图所陈述的说明描述了实例性配置且并不表示可经实施或处于权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意指“用作实例、例子或图解说明”而非“优选”或“优于其它实例”。详细说明包含提供对所描述技术的理解的具体细节。然而，可在不具有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以避免使所描述实例的概念模糊。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后接着破折号及在类似组件当中进行区分的第二标签来区分同一类型的各种组件。如果在说明书中仅使用第一参考标签，那么说明可适用于具有相同第一参考标签的类似组件中的任一者而无论第二参考标签如何。
可用经设计以执行本文中所描述的功能的一般用途处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任一组合来实施或执行本文中结合本公开所描述的各种说明性块及模块。一般用途处理器可以是微处理器，但在替代方案中，所述处理器可以是任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器的组合、一或多个微处理器与DSP核心的结合或者任一其它此种配置)。
可以硬件、由处理器执行的软件、固件或其任一组合来实施本文中所描述的功能。如果以由处理器执行的软件来实施，那么功能可作为一或多个指令或代码存储于计算机可读媒体上或经由所述计算机可读媒体传输。其它实例及实施方案处于本公开及所附权利要求书的范围内。举例来说，由于软件的本质，因此可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一者的组合来实施上文所描述的功能。实施功能的特征还可物理地位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。而且，如本文中所使用，包含在权利要求书中，“或”如项目列表中所使用(举例来说，由例如“……中的至少一者(at least one of)”或“……中的一或多者(one or more of)”的短语开头的项目列表)指示包含性列表，使得举例来说，A、B或C中的至少一者的列表意指A或B或C、或者AB或AC或BC、或者ABC(即，A及B及C)。而且，如本文中所使用，短语“基于”不应被视为对一组封闭条件的参考。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可以是基于条件A及条件B两者。换句话来说，如本文中所使用，短语“基于”应被视为呈与短语“至少部分地基于”相同的方式。
本文中的说明经提供以使得所属领域的技术人员能够制作或使用本公开。所属领域的技术人员将易于明了对本公开的各种修改，且本文中所定义的泛用原理可应用于其它变化形式，而不脱离本公开的范围。因此，本公开并不限于本文中所描述的实例及设计，而是被赋予与本文中所公开的原理及新颖特征相一致的最宽广范畴。

Claims (25)

1.一种设备，其包括：
存储器阵列，其包括多个存储器区段；
多组共享电路系统，其各自对所述多个存储器区段中的相应第一存储器区段及所述多个存储器区段中的相应第二存储器区段是共用的；及
多组驱动器，其各自对应于所述多个存储器区段中的相应存储器区段，其中所述多组驱动器中的每一组驱动器包括：
第一类型的相应驱动器，其与所述多组共享电路系统中的相应第一组共享电路系统耦合，所述相应第一组共享电路系统对所述相应存储器区段及所述多个存储器区段中的第一其它存储器区段是共用的；及
第二类型的相应驱动器，其与所述多组共享电路系统中的相应第二组共享电路系统耦合，所述相应第二组共享电路系统对所述相应存储器区段及所述多个存储器区段中的第二其它存储器区段是共用的。
2.根据权利要求1所述的设备，其进一步包括：
所述第一类型的额外驱动器，其对应于所述存储器阵列的第一边缘处的第一边缘区段，其中所述第一类型的所述额外驱动器与所述多组共享电路系统中的第一组共享电路系统耦合，所述第一组共享电路系统对所述第一边缘区段及所述多个存储器区段中的第一存储器区段是共用的；及
所述第二类型的额外驱动器，其对应于所述存储器阵列的第二边缘处的第二边缘区段，其中所述第二类型的所述额外驱动器与所述多组共享电路系统中的第二组共享电路系统耦合，所述第二组共享电路系统对所述第二边缘区段及所述多个存储器区段中的第二存储器区段是共用的。
3.根据权利要求2所述的设备，其中：
所述第一边缘区段占据不与所述第二类型的任何驱动器重叠的区域；且
所述第二边缘区段占据不与所述第一类型的任何驱动器重叠的区域。
4.根据权利要求2所述的设备，其中：
所述第一类型的所述额外驱动器位于所述第一边缘区段之下；且
所述第二类型的所述额外驱动器位于所述第二边缘区段之下。
5.根据权利要求1所述的设备，其中：
所述多组驱动器中的每一组驱动器占据与所述相应存储器区段重叠的相应区域。
6.根据权利要求1所述的设备，其中：
所述多个存储器区段中的每一存储器区段包括相应存储器瓦片；
所述多组驱动器中的每一组驱动器包含于所述相应存储器区段的所述相应存储器瓦片中的一或多者中。
7.根据权利要求6所述的设备，其中：
所述相应一组存储器瓦片中的每一存储器瓦片包括相应存储器子阵列，所述相应存储器子阵列包括相应一组存储器单元、相应一组行解码电路系统及相应一组列解码电路系统。
8.根据权利要求6所述的设备，其中：
所述多组共享电路系统包括多组感测放大器，所述多组感测放大器各自经配置以感测由包含于所述相应第一存储器区段中的存储器单元及包含于所述相应第二存储器区段中的存储器单元存储的逻辑状态。
9.根据权利要求6所述的设备，其中：
所述多组共享电路系统包括多组数据路径电路系统，所述多组数据路径电路系统各自经配置以传送与对包含于所述相应第一存储器区段中的存储器单元及包含于所述相应第二存储器区段中的存储器单元的存取操作相关联的信息。
10.根据权利要求1所述的设备，其中：
所述第一类型的所述相应驱动器经配置以输出第一类型的控制信号；且
所述第二类型的所述相应驱动器经配置以输出第二类型的控制信号。
11.根据权利要求10所述的设备，其中：
所述第一类型的所述控制信号包括用于由每一组共享电路系统执行的第一组功能的时序信号；且
所述第二类型的所述控制信号包括用于由每一组共享电路系统执行的第二组功能的时序信号。
12.根据权利要求11所述的设备，其中：
所述第一组功能独立于所述第二组功能。
13.根据权利要求1所述的设备，其进一步包括：
存储器控制器，其与所述多组驱动器耦合且经配置以将控制信号提供到所述多组驱动器中的每一组驱动器。
14.一种设备，其包括：
存储器阵列，其包括位于第二存储器区段与第三存储器区段之间的第一存储器区段；
第一组电路系统，其经配置以与所述第一存储器区段及所述第二存储器区段选择性地耦合；
第二组电路系统，其经配置以与所述第一存储器区段及所述第三存储器区段选择性地耦合；
第一组驱动器，其与所述第一存储器区段相关联，其中所述第一组驱动器的第一子组经配置以产生用于所述第一组电路系统的第一类型的控制信号，且所述第一组驱动器的第二子组经配置以产生用于所述第二组电路系统的第二类型的控制信号；
第二组驱动器，其与所述第二存储器区段相关联，其中所述第二组驱动器的子组经配置以产生用于所述第一组电路系统的所述第二类型的控制信号；及
第三组驱动器，其与所述第三存储器区段相关联，其中所述第三组驱动器的子组经配置以产生用于所述第二组电路系统的所述第一类型的控制信号。
15.根据权利要求14所述的设备，其中：
所述第一组电路系统占据与所述第一存储器区段及所述第二存储器区段重叠的区域；且
所述第二组电路系统占据与所述第一存储器区段及所述第三存储器区段重叠的区域。
16.根据权利要求14所述的设备，其中：
所述第一组驱动器占据与所述第一存储器区段重叠的区域；
所述第二组驱动器占据与所述第二存储器区段重叠的区域；且
所述第三组驱动器占据与所述第三存储器区段重叠的区域。
17.一种方法，其包括：
识别存储器阵列的用于存取操作的第一存储器区段，所述第一存储器区段位于所述存储器阵列的第二存储器区段与所述存储器阵列的第三存储器区段之间；
至少部分地基于所述识别，使用与所述第一存储器区段相关联的驱动器及与所述第二存储器区段相关联的驱动器来操作由所述第一存储器区段及所述第二存储器区段共享的第一组电路系统；
至少部分地基于所述识别，使用与所述第一存储器区段相关联的驱动器及与所述第三存储器区段相关联的驱动器来操作由所述第一存储器区段及所述第三存储器区段共享的第二组电路系统；及
至少部分地基于操作所述第一组电路系统及操作所述第二组电路系统而执行所述存取操作。
18.根据权利要求17所述的方法，其进一步包括：
使用与所述第一存储器区段相关联的所述驱动器的第一子组来产生第一类型的控制信号；
使用与所述第一存储器区段相关联的所述驱动器的第二子组来产生第二类型的控制信号；
使用与所述第二存储器区段相关联的所述驱动器来产生所述第二类型的额外控制信号；及
使用与所述第三存储器区段相关联的所述驱动器来产生所述第一类型的额外控制信号。
19.根据权利要求18所述的方法，其进一步包括：
至少部分地基于所述识别，将与所述第一存储器区段相关联的所述驱动器及与所述第二存储器区段相关联的所述驱动器的所述第一子组与所述第一组电路系统耦合；
至少部分地基于所述识别，将与所述第一存储器区段相关联的所述驱动器及与所述第三存储器区段相关联的所述驱动器的所述第二子组与所述第二组电路系统耦合。
20.根据权利要求18所述的方法，其进一步包括：
使用所述第一组电路系统，至少部分地基于所述第一类型的所述控制信号而执行第一组功能且至少部分地基于所述第二类型的所述额外控制信号而执行第二组功能，
其中执行所述存取操作包括执行所述第一组功能及所述第二组功能。
21.根据权利要求20所述的方法，其中所述第一组功能独立于所述第二组功能。
22.根据权利要求20所述的方法，其中：
所述第一组电路系统包括第一组感测放大器，所述第一组感测放大器的第一子组下伏于所述第一存储器区段的存储器瓦片，且所述第一组感测放大器的第二子组下伏于所述第二存储器区段的存储器瓦片；且
所述第二组电路系统包括第二组感测放大器，所述第二组感测放大器的第一子组下伏于所述第一存储器区段的存储器瓦片，且所述第二组感测放大器的第二子组下伏于所述第三存储器区段的存储器瓦片。
23.根据权利要求20所述的方法，其中：
所述第一组电路系统的第一子组包含于所述第一存储器区段内的存储器瓦片中；且
所述第一组电路系统的第二子组包含于所述第二存储器区段内的存储器瓦片中。
24.根据权利要求20所述的方法，其中：
与所述第一存储器区段相关联的所述驱动器包含于所述第一存储器区段内的一或多个存储器瓦片中；
与所述第二存储器区段相关联的所述驱动器包含于所述第二存储器区段内的一或多个存储器瓦片中；且
与所述第三存储器区段相关联的所述驱动器包含于所述第二存储器区段内的一或多个存储器瓦片中。
25.一种方法，其包括：
识别存储器阵列的用于存取操作的第一存储器区段，所述第一存储器区段位于所述存储器阵列的第二存储器区段与所述存储器阵列的第三存储器区段之间；
使用与所述第一存储器区段相关联的第一组驱动器来产生第一类型的控制信号；
使用与所述第一存储器区段相关联的第二组驱动器来产生第二类型的控制信号；
使用与所述第二存储器区段相关联的第三组驱动器来产生所述第二类型的额外控制信号；
使用与所述第三存储器区段相关联的第四组驱动器来产生所述第一类型的额外控制信号；
使用由所述第一组驱动器产生的所述第一类型的所述控制信号及由所述第三组驱动器产生的所述第二类型的所述额外控制信号来操作第一组感测放大器；
使用由所述第四组驱动器产生的所述第一类型的所述额外控制信号及由所述第二组驱动器产生的所述第二类型的所述控制信号来操作第二组感测放大器；及
至少部分地基于操作所述第一组感测放大器及操作所述第二组感测放大器而执行所述存取操作。
CN202080054469.7A 2019-07-11 2020-07-06 用于存储器阵列的电路系统借取 Pending CN114175158A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/508,772 2019-07-11
US16/508,772 US11217291B2 (en) 2019-07-11 2019-07-11 Circuitry borrowing for memory arrays
PCT/US2020/040915 WO2021007169A1 (en) 2019-07-11 2020-07-06 Circuitry borrowing for memory arrays

Publications (1)

Publication Number Publication Date
CN114175158A true CN114175158A (zh) 2022-03-11

Family

ID=74103227

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080054469.7A Pending CN114175158A (zh) 2019-07-11 2020-07-06 用于存储器阵列的电路系统借取

Country Status (5)

Country Link
US (2) US11217291B2 (zh)
EP (1) EP3997703A4 (zh)
CN (1) CN114175158A (zh)
TW (1) TWI741655B (zh)
WO (1) WO2021007169A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230297466A1 (en) * 2022-03-18 2023-09-21 Nvidia Corp. Hardware-efficient pam-3 encoder and decoder
KR20240119662A (ko) * 2023-01-30 2024-08-06 삼성전자주식회사 메모리 장치 및 메모리 장치의 리페어 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6026052A (en) * 1994-05-03 2000-02-15 Fujitsu Limited Programmable semiconductor memory device
US5877780A (en) * 1996-08-08 1999-03-02 Lu; Hsuehchung Shelton Semiconductor chip having multiple independent memory sections, at least one of which includes simultaneously accessible arrays
DE10054447A1 (de) * 1999-11-02 2001-07-12 Samsung Electronics Co Ltd Halbleiterspeicherbauelement mit Zellenversorgungs-Reparaturschaltkreisen und Verfahren zum Anordnen derselben
US6912173B2 (en) * 2001-06-29 2005-06-28 Broadcom Corporation Method and system for fast memory access
US7646664B2 (en) * 2006-10-09 2010-01-12 Samsung Electronics Co., Ltd. Semiconductor device with three-dimensional array structure
JP4709868B2 (ja) 2008-03-17 2011-06-29 株式会社東芝 半導体記憶装置
US7848172B2 (en) 2008-11-24 2010-12-07 Agere Systems Inc. Memory circuit having reduced power consumption
KR101772117B1 (ko) * 2010-09-03 2017-08-28 삼성전자 주식회사 저항 스위치 기반의 로직 회로를 갖는 적층 구조의 반도체 메모리 장치 및 그 제조방법
JP2012256821A (ja) * 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
US8659955B2 (en) 2011-08-18 2014-02-25 Broadcom Corporation Memory array having word lines with folded architecture
JP6105266B2 (ja) * 2011-12-15 2017-03-29 株式会社半導体エネルギー研究所 記憶装置
US8599623B1 (en) * 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8737108B2 (en) * 2012-09-25 2014-05-27 Intel Corporation 3D memory configurable for performance and power
US8891280B2 (en) * 2012-10-12 2014-11-18 Micron Technology, Inc. Interconnection for memory electrodes
KR102193444B1 (ko) * 2014-04-28 2020-12-21 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US9390770B2 (en) 2014-05-16 2016-07-12 Micron Technology, Inc. Apparatuses and methods for accessing memory including sense amplifier sections and coupled sources
US10566040B2 (en) * 2016-07-29 2020-02-18 Micron Technology, Inc. Variable page size architecture
US9997224B2 (en) 2016-09-06 2018-06-12 Piecemakers Technology, Inc. Memory architecture with multi-bank memory cell array accessed by local drive circuit within memory bank

Also Published As

Publication number Publication date
TWI741655B (zh) 2021-10-01
EP3997703A1 (en) 2022-05-18
WO2021007169A1 (en) 2021-01-14
US20210012825A1 (en) 2021-01-14
EP3997703A4 (en) 2023-01-11
US11217291B2 (en) 2022-01-04
US20220199137A1 (en) 2022-06-23
TW202117722A (zh) 2021-05-01

Similar Documents

Publication Publication Date Title
US11830570B2 (en) Input/output line sharing for memory arrays
CN114174975B (zh) 用于存储器装置的电路分割
CN114341828B (zh) 存储器系统的动态通道映射
US11483013B2 (en) Error correction on a memory device
CN114245921A (zh) 存储器子阵列的并行存取
US20220199137A1 (en) Circuitry borrowing for memory arrays
CN112306739A (zh) 多存储器裸片技术
CN114127678A (zh) 存储器装置内的推测性区段选择
CN114582382A (zh) 存储器装置的引脚映射
TWI780481B (zh) 可組態之記憶體晶粒電容
US20240013816A1 (en) Circuit for tracking access occurrences
US20240295975A1 (en) Configurable memory die capacitance
CN112289350A (zh) 字线电容平衡
CN111383670A (zh) 使用电荷转移装置的感测技术

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination