JP2019500686A - メモリシステム内の別々のリンクおよびアレイ誤り訂正 - Google Patents

メモリシステム内の別々のリンクおよびアレイ誤り訂正 Download PDF

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Abstract

メモリデバイスは、リンク誤り訂正コード(ECC)デコーダおよび訂正回路を含み得る。ECCデコーダおよび訂正回路は、書込みパスに配置され、データリンクを介して受信された書込みデータのリンク誤り検出および訂正のために構成され得る。メモリデバイスは、メモリECCエンコーダ回路も含み得る。メモリECCエンコーダ回路は、書込みパス内に配置され、メモリアレイ内に記憶中の書込みデータのメモリ保護のために構成され得る。

Description

関連出願の相互参照
本出願は、2015年11月20日に出願された「SEPARATE LINK AND ARRAY ERROR CORRECTION IN A MEMORY SYSTEM」という名称の米国仮特許出願第62/258,219号に対する利益を米国特許法第119条(e)の下に主張するものであり、この仮特許出願の開示全体が参照により本明細書に明確に組み込まれる。
本開示は、一般に集積回路(IC)に関する。より詳細には、本開示の一態様は、低電力メモリサブシステム内の別々のメモリアレイおよびリンク誤り訂正に関する。
半導体メモリデバイスは、たとえば、スタティックランダムアクセスメモリ(SRAM)および動的ランダムアクセスメモリ(DRAM)を含む。DRAMメモリセルは概して、1つのトランジスタと1つのキャパシタとを含み、これにより、高度な統合が可能になる。キャパシタは、対応するビット値(たとえば、「0」または「1」)として情報を記憶するために充電または放電され得る。キャパシタは電荷を漏洩するので、キャパシタの電荷が周期的にリフレッシュされない限り、記憶された情報は最終的に消滅する。リフレッシュ要件により、DRAMは、SRAMおよび他のスタティックメモリとは対照的にダイナミックメモリと呼ばれる。DRAMの連続的なリフレッシュは、概して、それの使用をコンピュータメインメモリに限定する。
DRAMスケーリングは、各DRAMチップの合計ビット数を増加させ続けている。残念ながら、DRAMスケーリングは、弱保持セル(たとえば、保持時間が低減されたセル)の数を増加させる。そのようなセルは、記憶された情報を維持するために追加のリフレッシュサイクルを伴う。高度なDRAMプロセスは、追加のリフレッシュサイクルまたは他のプロセスばらつきに起因して、メモリセルアレイ内のさらなるランダムビットリフレッシュ誤りに直面することがある。いくつかの低電力メモリは、メモリセルアレイにおけるいかなるランダムビット誤りにも誤り訂正コード(ECC)を適用することによって、メモリの歩留まりおよび信頼性を高めるために、ECCを実装する。しかしながら、ECC復号および誤り訂正は、読取りアクセス時間の増加に起因してメモリのパフォーマンスを低下させる。さらに、メモリリンク(たとえば、インターフェース)は、ECCによって保護されず、全体的なメモリの信頼性は、高い信頼性および高いパフォーマンスのシステムメモリ要件を満たすには不十分である。
メモリデバイスは、リンク誤り訂正コード(ECC)デコーダおよび訂正回路を含み得る。ECCデコーダおよび訂正回路は、書込みパスに配置され、データリンクを介して受信された書込みデータのリンク誤り検出および訂正のために構成され得る。メモリデバイスは、メモリECCエンコーダ回路も含み得る。メモリECCエンコーダ回路は、書込みパス内に配置され、メモリアレイ内に記憶中の書込みデータのメモリ保護のために構成され得る。
低電力メモリサブシステムにおけるメモリセルアレイおよびリンク誤り訂正の方法は、リンク誤り訂正コード(ECC)パリティビットを読み取るステップを含み得る。この方法は、リンクECCパリティビットに従って受信された書込みデータを検証するステップも含み得る。この方法は、メモリECCパリティビットに従ってメモリアレイ内の復元された書込みデータのメモリ保護のために構成されたメモリECCエンコーダ回路に検証された書込みデータを通信するステップをさらに含み得る。
メモリサブシステムは、誤り訂正コード(ECC)エンコーダ/デコーダを有するメモリコントローラを含み得る。メモリサブシステムは、少なくともデータリンクを介してメモリコントローラに結合されたメモリデバイスも含み得る。メモリデバイスは、リンクECCデコーダおよび訂正回路を含み得る。リンクECCデコーダおよび訂正回路は、書込みパス内に配置され、データリンクを介した書込みデータの送信中のリンク誤りの検出および訂正のために構成され得る。メモリデバイスは、メモリECCエンコーダ回路を含み得る。メモリECCエンコーダ回路は、書込みパス内に配置され、メモリECCパリティビットに従ってメモリアレイ内に記憶中の書込みデータのメモリ保護のために構成され得る。
メモリデバイスは、メモリデバイスの書込みパス内のデータリンクを介して受信された書込みデータのリンク誤りを検出し訂正するための手段を含み得る。メモリデバイスは、メモリデバイスの書込みパス内のメモリアレイに記憶中に書込みデータを保護するための手段も含み得る。
上記では、後続の詳細な説明をより良く理解することができるように、本開示の特徴および技術的利点について、かなり大まかに概説してきた。本開示の追加の特徴および利点について以下において説明する。本開示が、本開示と同じ目的を果たすための他の構造を変更または設計するための基礎として容易に利用できることを、当業者は理解されたい。そのような同等な構成が、添付の特許請求の範囲に記載されるような本開示の教示から逸脱しないことも、当業者には理解されたい。本開示の構成と動作方法の両方に関して本開示の特徴になると考えられる新規の特徴が、さらなる目的および利点とともに、以下の説明を添付の図と併せて検討することからより十分に理解されるであろう。しかしながら、図の各々が、例示および説明のために提供されるにすぎず、本開示の範囲を定めるものではないことは明確に理解されたい。
本開示のより完全な理解が得られるように、ここで、添付の図面と併せて以下の説明が参照される。
本開示の態様による、低電力メモリデバイスに通信可能に結合されたホストシステムオンチップ(SoC)を示す低電力メモリサブシステムの平面図である。 本開示の別の態様による、低電力メモリデバイスに通信可能に結合されたホストシステムオンチップ(SoC)を示す低電力メモリサブシステムの平面図である。 本開示の態様による、通常の書込みコマンドまたはマスク書込みコマンド中のパリティビットの通信を示すタイミング図である。 本開示の態様による、通常の書込みコマンドまたはマスク書込みコマンド中のパリティビットの通信を示すタイミング図である。 本開示の態様による、マスク書込み(MWT)コマンド中にホストシステムオンチップ(SoC)と低電力メモリデバイスとの間で誤り訂正コード(ECC)パリティビットを転送するためのオプションを示すタイミング図である。 本開示の態様による、マスク書込み(MWT)コマンド中にホストシステムオンチップ(SoC)と低電力メモリデバイスとの間で誤り訂正コード(ECC)パリティビットを転送するためのオプションを示すタイミング図である。 本開示の態様による、マスク書込み(MWT)コマンド中にホストシステムオンチップ(SoC)と低電力メモリデバイスとの間で誤り訂正コード(ECC)パリティビットを転送するためのオプションを示すタイミング図である。 本開示の態様による、バス内の読取り(RD)コマンド中の誤り訂正コード(ECC)パリティビットの通信を示すタイミング図である。 本開示の態様による、共有コマンド/アドレスを使用してメモリデバイスに通信可能に結合されたホストシステムオンチップ(SoC)を示す低電力メモリサブシステムの平面図である。 本開示の態様による、マスク書込み(MWT)コマンド中に誤り訂正コード(ECC)ECCロケーション情報を通信するためのタイミング図である。 本開示の態様による、マスク書込み(MWT)コマンドおよび通常の書込みコマンド中のリンク/メモリ誤り訂正コード(ECC)パリティビットの通信のための方法を示すフロー図である。 本開示の態様による、読取り(RD)コマンド中のリンク/メモリ誤り訂正コード(ECC)パリティビットの通信のための方法を示すフロー図である。 本開示の構成が有利に採用され得るワイヤレス通信システムを示すブロック図である。
添付の図面に関連して以下に記載する詳細な説明は、様々な構成の説明とするものであり、本明細書で説明する概念が実施され得る唯一の構成を表すためのものではない。詳細な説明は、様々な概念の完全な理解をもたらすための具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実践され得ることは、当業者には明らかであろう。場合によっては、そのような概念を曖昧にするのを回避するために、よく知られている構造および構成要素がブロック図の形態で示される。本明細書において説明されるときに、「および/または」という用語の使用は、「包含的論理和」を表すことが意図されており、「または」という用語の使用は、「排他的論理和」を表すことが意図されている。
半導体メモリデバイスは、たとえば、スタティックランダムアクセスメモリ(SRAM)および動的ランダムアクセスメモリ(DRAM)を含む。DRAMメモリセルは概して、1つのトランジスタと1つのキャパシタとを含み、これにより、高度な統合が可能になる。キャパシタは、対応するビット値(たとえば、「0」または「1」)として情報を記憶するために充電または放電され得る。キャパシタは電荷を漏洩するので、キャパシタの電荷が周期的にリフレッシュされない限り、記憶された情報は最終的に消滅する。リフレッシュ要件により、DRAMは、SRAMおよび他のスタティックメモリとは対照的にダイナミックメモリと呼ばれる。DRAMの連続的なリフレッシュは、概して、DRAMをコンピュータメインメモリとして使用することに限定する。
DRAMスケーリングは、各DRAMチップの合計ビット数を増加させ続けている。残念ながら、DRAMスケーリングは、弱保持セル(たとえば、保持時間が低減されたセル)の数を増加させる。そのようなセルは、記憶された情報を維持するために追加のリフレッシュサイクルを伴う。高度なDRAMプロセスは、追加のリフレッシュサイクルまたは他のプロセスばらつきに起因して、メモリセルアレイ内のさらなるランダムビットリフレッシュ誤りに直面することがある。いくつかの低電力メモリは、メモリセルアレイにおけるランダムビット誤りに誤り訂正コード(ECC)を適用することによって、メモリの歩留まりおよび信頼性を高めるために、ECCを実装する。
たとえば、サーバおよびコンピューティングシステムは、メモリリンクおよびメモリセルアレイの信頼性を高めるために、広い(たとえば、72ビット入力/出力(IO)幅の)メモリモジュールを使用し得る。サーバコンピューティングシステム内のメモリ障害は許容できないので、メモリ動作にECCを適用にすることによって、メモリリンクの信頼性が高められる。しかしながら、ECCの記憶は、追加のデバイスを伴う。たとえば、72ビットIO幅のメモリモジュールでは、8個のメモリデバイスの各64ビットデータブロックに8ビットECCが割り当てられる。各64ビットデータブロックに8ビットECCを割り当てることで、メモリインターフェースとメモリセルアレイの両方におけるビット誤りに対する保護を実現する。
しかしながら、72ビットIO幅のメモリモジュールでは、8個のメモリデバイスの各64ビットデータブロックに割り当てられた8ビットECCを記憶するために、9番目の64ビット(ECC)メモリデバイスが使用される。残念ながら、このメモリ構成は、メモリシステムコストおよびメモリ電力を増加させる。特に、このメモリ構成は、ECCメモリデバイスに起因してより広いメモリチャネルをサポートするための追加のプリント回路板(PCB)エリアおよびコストを伴う。ECCメモリデバイスはまた、スタンバイおよびアクティブ電力を伴い、これは、メモリ構成に関連するコストを増加させる。
メモリアレイとリンクの両方を保護するための1つの技法は、ホスト(たとえば、システムオンチップ(SoC))と低電力メモリとの間のECCビットの転送を含む。ECCビットは、データバースト長を拡張する(たとえば、16ビットバースト長を18ビットバースト長に拡張する)ことによって転送され得る。残念ながら、拡張されたバースト長は、正味メモリ帯域幅を低減することによって、著しいメモリパフォーマンスロスをもたらす。いくつかの低電力メモリは、メモリセルアレイにおけるランダムビット誤りにECCを適用することによって、メモリの歩留まりおよび信頼性を高めるために、ECCを実装する。しかしながら、メモリデバイス内のECC復号および誤り訂正は、読取りアクセス時間の増加に起因してメモリのパフォーマンスを低下させる。さらに、メモリリンク(たとえば、インターフェース)は、ECCによって保護されず、全体的なメモリの信頼性は、高い信頼性および高いパフォーマンスのシステムメモリ仕様を満たすには不十分である。
本開示の態様は、ホストシステムオンチップ(SoC)および複数のメモリデバイスを含むメモリサブシステムに関する。メモリコントローラは、メモリリンク誤りから書込みデータを保護するためのリンクECCビットを生成し、メモリリンクおよび/またはメモリデバイスのメモリアレイによって引き起こされる任意のデータ障害を訂正するための誤り訂正コード(ECC)符号化および復号ブロックを含む。メモリデバイスは各々、データ用のセルアレイと、メモリECCパリティビット用のECCアレイとを有する。本開示の態様では、リンクECCパリティビットは、メモリリンク(たとえば、並列バス構造)を介した送信中のリンク誤りから読取り/書込みデータを保護するために生成され、メモリECCパリティビットは、メモリデバイスのメモリアレイ内のランダムビット誤りからメモリデバイス内の書込みデータを保護するために生成される。本開示のいくつかの態様では、メモリECCパリティビットは、リンクECCパリティビットを生成するために使用されるホストSoCの非プロプライエタリな方法とは異なる、メモリデバイス製造業者のプロプライエタリな方法に基づいて生成される。
メモリコントローラからのリンクECCパリティビットは、データマスクピンまたはマスク書込み(MWT)コマンドに関連するデータバイトを通じて、ホストとメモリデバイスとの間で転送され得る。リンクECCパリティビットのロケーションは、リンクECCビットロケーション情報を使用してメモリデバイスに通信され得る。このプロセスは、メモリサブシステムにおけるメモリ帯域幅ロスまたはメモリインターフェース変化を伴わない。マスク書込み動作の場合、メモリデバイスは、第1のアサートされたデータマスク(DM)ビット(たとえば、「H」)に関連するリンクECCパリティビットを復元し、マスク書込みコマンドビットフィールドが、「m」ビットデータパターンに関するDM活動を示す。通常の書込み動作の場合、メモリデバイスは、DMデータストリームからリンクECCビットを復元する。
読取り動作では、メモリコントローラは、メモリデバイスからDMデータストリーム内のメモリ/リンクECCパリティビットを復元し得る。コマンド/アドレス(CA)バスが複数のメモリデバイスの間で共有されるとき、マスク書込みコマンドは、DMデータストリームにおいてECCバイトが埋め込まれている場所を示す追加のビットフィールド(EL)情報を含み得る。一構成では、ホストプログラムは、初期化中に各メモリデバイスにおけるモードレジスタにDQバイトIDを書き込む。(バイトID/順序を決定するための)メモリデバイスオプションは、パッケージレベルで組み込まれ得る。「m」=128の場合、「n」は16以下である。本開示のこの態様では、マスク書込みコマンドの後に、書込みデータバーストにおいてリンクECCコードが埋め込まれている場所を示すリンクECCロケーションコマンド(たとえば、ELビット)が来る。
図1は、本開示の態様による、メモリデバイス140(140-1、...、140-N)に結合されたホストシステムオンチップ(SoC)100を示す低電力メモリサブシステムの平面図を示す。本開示のこの態様は、ランダムビット誤りからメモリリンク(たとえば、並列バス構造)を保護するために、モバイルまたはコンピューティングシステムにおける低電力メモリサブシステムにリンク誤り訂正コード(ECC)パリティビットを適用する。より具体的には、本開示の態様は、メモリデバイスがプロプライエタリなメモリECCパリティビットを使用してランダムビット誤りからメモリセルアレイを保護する、モバイルまたはコンピューティングシステムチップセットにおける次世代の低電力ダブルデータレート(DDR)仕様(たとえば、低電力ダブルデータレート4(LPDDR4))およびメモリコントローラ実装に関し得る。
代表的に、ホストSoC100は、マルチスレッド動作をサポートする様々な処理ユニットを含む。図1に示す構成の場合、ホストSoC100は、デジタル信号プロセッサ(DSP)102と、グラフィックスプロセッサユニット(GPU)およびマルチメディアエンジン104と、マルチコア中央処理装置(CPU)106と、システムバス108と、メモリコントローラ110と、メモリ物理層(PHY)130とを含む。DSP102、GPUおよびマルチメディアエンジン104ならびにマルチコアCPU106は、ビデオ、オーディオ、グラフィックス、ゲーミングなどのような様々な機能をサポートする。マルチコアCPU106の各プロセッサコアは、縮小命令セットコンピューティング(RISC)マシン、マイクロプロセッサ、または何らかの他のタイプのプロセッサとすることができる。
本開示のこの態様では、ホストSoC100は、メモリPHY130を通じてメモリデバイス140(たとえば、低電力ダイナミックランダムアクセスメモリ(DRAM))に通信可能に結合される。この構成では、メモリコントローラ110は、メモリPHY130を通じて、まとめてメモリリンクと呼ばれ得るデータリンク132(132-1、...、132-N)およびコマンド/アドレスバス134(134-1、...、134-N)に沿って、メモリデバイス140のうちの1つに通信されるデータ122(たとえば、読取り/書込みデータ)のためのリンクECCパリティビット124を生成するためのECCエンコーダ/デコーダ回路120を含む。ECCエンコーダ/デコーダ回路120によって生成されたリンクECCパリティビット124は、メモリデバイス140におけるメモリリンク(たとえば、データリンク132)によって引き起こされたデータ障害の訂正を可能にする。
ホストSoC100がメモリリンクシリアルデータレートを、たとえば、3200メガビット毎秒(Mbps)から6400Mbpsに上昇させるのに伴って、メモリリンク誤りに対する保護が一層の懸念事項になる。この構成では、データリンク132を介した送信中にランダムビット誤りからデータ122(たとえば、「m」ビット書込み)を保護するためにメモリコントローラ110によってリンクECCパリティビット124(「n」ビットECC)が生成される。リンクECCパリティビット124とデータ122の両方が書込みおよび読取り動作中にホストSoC100とメモリデバイス140との間で転送されるので、メモリリンク誤りは、リンクECCパリティビット124により検出され訂正され得る。また、メモリセルアレイ150からの送信中のランダムビット誤りは、メモリコントローラ110のECCエンコーダ/デコーダ回路120において訂正され得る。
この構成では、メモリデバイス140は、データ122を記憶するためのメモリセルアレイ150(たとえば、メモリバンク)と、メモリECCパリティビットを記憶するためのECCアレイ152とを含む。本開示のこの態様では、メモリデバイス140は、データ122の記憶中にメモリデバイス140のメモリセルアレイ150によって引き起こされる任意のランダムビット誤りの検出および訂正を可能にするようにメモリECCパリティビット172を生成するように構成されたメモリECCエンコーダ回路170を含む。データ122は、メモリセルアレイ150(たとえば、メモリバンク)のうちの1つに記憶され、メモリECCパリティビット172は、ECCアレイ152に記憶される。また、メモリセルアレイ150内の任意のランダムビット誤りは、リンクECCパリティビット124を生成するために使用されるホストSoC100の非プロプライエタリアルゴリズムとは異なるメモリデバイス製造業者のプロプライエタリアルゴリズムに基づいて、メモリデバイス140のメモリECCデコーダおよび訂正回路180において訂正することができる。本開示は、それぞれ、アレイおよびリンクのためのプロプライエタリおよび非プロプライエタリアルゴリズムとして説明されているが、プロプライエタリアルゴリズムおよび非プロプライエタリアルゴリズムの任意の組合せを企図する。
メモリコントローラ110からのリンクECCパリティビット124は、マスク書込みコマンドに関連するデータバイトのデータマスクピンを通じて、メモリデバイス140によって受信され得る。リンクECCパリティビット124のロケーションは、ECCビットロケーション(EL)情報を使用してメモリデバイス140に通信され得る。このプロセスは、マスク書込み(MWT)動作中に実行され、メモリデバイス140は、第1のデータマスク(DM)ビットがアサート(たとえば、「H」)され、MWTコマンドビットフィールドがデータ122によるDM活動を示すときに、ECCパリティビット124を復元する。通常の書込み動作中、メモリデバイス140は、DMデータストリームからリンクECCパリティビット124を復元し得る。
この構成では、メモリデバイス140は、データリンク132およびコマンド/アドレスバス134に通信可能に結合された入力/出力(IO)ブロック146を含む。動作中、ホストSoC100の非プロプライエタリな方法に従ってメモリコントローラ110によって生成されたリンクECCパリティビット124は、データ122内のリンク誤りを検出し訂正するために、メモリデバイス140のリンクECCデコーダおよび訂正回路160によって使用され得る。すなわち、リンクECCデコーダおよび訂正回路160は、メモリデバイス140がメモリリンク誤り訂正を実行することを可能にする。本開示のこの態様では、メモリデバイス140は、データ122の記憶中に任意のランダムビット誤りの検出および訂正を可能にするようにメモリECCパリティビット172を生成するように構成されたメモリECCエンコーダ回路170を含む。したがって、ひとたびデータ122が訂正され、および/または検証されると、記憶中にランダムビット誤りからデータ122を保護するために、メモリデバイス140の書込みパス142に沿ってメモリECCエンコーダ回路170内でメモリECCパリティビット172が生成される。
動作中、データ122は、メモリセルアレイ150(たとえば、メモリバンク)のうちの1つに記憶され、メモリECCパリティビット172は、ECCアレイ152に記憶される。この構成では、メモリセルアレイ150内の任意のランダムビット誤りは、ECCアレイ152内に記憶されるメモリECCパリティビット172を使用してメモリデバイス製造業者のプロプライエタリアルゴリズムに基づいて、メモリデバイス140のメモリECCデコーダおよび訂正回路180において訂正することができる。したがって、ひとたびデータ122が訂正され、および/または検証されると、データリンク132を介した送信中にランダムビット誤りからデータ122を保護するために、メモリデバイス140の読取りパス144に沿ってリンクECCエンコーダ回路190内でリンクECCパリティビット124が生成される。
本開示のこの態様では、ホストSoC100は、(たとえば、3200Mbpsから6400Mbpsへの)メモリリンクシリアルデータレートの上昇によって引き起こされ得る任意のメモリリンク誤りを、リンクECCパリティビット124を使用して検出し訂正することが可能である。さらに、メモリセルアレイ150内の任意のランダムビット誤りは、メモリECCパリティビット172を使用して、メモリデバイス140のメモリECCデコーダおよび訂正回路180によって訂正することができる。メモリデバイス140の読取りパス144に沿ったメモリECCデコーダおよび訂正回路180およびリンクECCエンコーダ回路190の使用は、望ましくない読取りレイテンシを招く可能性がある。本開示の一態様では、たとえば図2に示すように、メモリECCデコーダおよび訂正回路180、ならびに/またはリンクECCエンコーダ回路190の機能がメモリコントローラに組み込まれる。
図2は、本開示の別の態様による、低電力メモリデバイスに通信可能に結合されたホストSoC200を示す低電力メモリサブシステムの平面図を示す。本開示のこの態様では、ホストSoC200は、メモリPHY130を通じてメモリデバイス240に通信可能に結合される。この構成では、メモリコントローラ210は、メモリPHY130を通じて、データリンク132およびコマンド/アドレスバス134を含むメモリリンクに沿って、メモリデバイス140のうちの1つに通信されるデータ122(たとえば、書込みデータ)のためのリンクECCパリティビット124を生成するためのECCエンコーダ/デコーダ回路220を含む。ECCエンコーダ/デコーダ回路220によって生成されたリンクECCパリティビット124は、メモリデバイス140におけるメモリリンク(たとえば、データリンク132)によって引き起こされたデータ障害の訂正を可能にする。
本開示のこの態様では、メモリECCデコーダおよび訂正回路180、ならびに/またはリンクECCエンコーダ回路190の機能がメモリコントローラ210のECCエンコーダ/デコーダ220に組み込まれる。この構成では、メモリデバイス240の書込みパス142は、図1に示される構成から変化していない。しかしながら、メモリデバイス240の読取りパス244は、望ましくない読取りレイテンシを回避するために、図1のメモリデバイス140のメモリECCデコーダおよび訂正回路180ならびにリンクECCエンコーダ回路190の使用を省略している。代わりに、メモリコントローラ210のECCエンコーダ/デコーダ220は、メモリECCパリティビットを使用して、読取りデータ222(たとえば、メモリセルアレイから読み取られたデータ)のリンク誤り(たとえば、並列バス構造を介した送信中)またはメモリ誤り(たとえば、メモリセルアレイ150のうちの1つの中の記憶中)のいずれかを検出し、訂正するように変更される。
本開示のこの態様では、読取りデータレイテンシは、メモリシステム性能を決定する際の重要なパラメータの1つとして認識される。したがって、メモリECCパリティビット172を生成するために使用されるメモリデバイス製造業者のプロプライエタリな方法は、読取りレイテンシを低減するためにホストSoC製造業者と共有される。本開示のこの態様では、メモリコントローラ210は、メモリデバイス240内のメモリECC検出および訂正を排除するためのデュアルECCサポートを提供する。読取り動作中、メモリセルアレイ150のうちの1つから読み出された読取りデータ222およびメモリECCパリティビット272がメモリコントローラ210に直接転送され、メモリコントローラ210によってメモリECC検出および訂正が行われる。メモリデバイス240内のECC復号および訂正手順をスキップすることによって、読取りレイテンシが改善される。プロプライエタリアルゴリズムを提供する代替として、メモリデバイス製造業者は、メモリアレイ符号化と組み合わせてリンク符号化も考慮する復号アルゴリズムを提供することができる。この場合、プロプライエタリアルゴリズムは開示されておらず、プロプライエタリのままにすることができる。
再び図1を参照すると、メモリデバイス140では、メモリライン全体(たとえば、256ビットワード)が一般に、書込み動作中にメモリアレイから読み取られる。マスク書込み動作中、メモリECCエンコーダ回路170は、読取りおよび書込みデータによりECC符号化を実行するために、メモリセルアレイ150のうちの1つの中で読取り-修正-書込み動作を実行する(マスキングされたデータバイトが、メモリセルアレイ150のうちの1つにおいて対応するデータバイトに置き換えられる)。すなわち、マスク書込み動作は、マスキングされたデータバイトがメモリセルアレイ150に書き込まれないような、メモリラインの選択されたバイトの更新を可能にする。動作中、無視される書込みデータバイトを指定することによって、指定された書込みデータを除去し、読取り-修正-書込み動作を限定するために、データ122とともに余剰ピン(たとえば、データマスクビット)が送られる。
図3Aは、たとえば、16に等しいバースト長を伴う関連する16ビットデータマスクを有する128ビット書込みデータのための、マスク書込み(MWT)コマンドを示すタイミング図300である。タイミング図300では、「D」は書込みデータを指し、「M」はデータマスクビットを指し、DQバイトごとに1つのデータマスクビットが割り当てられる。この例では、書込みデータD<16:23>に関連するDM0ピンのM2ビットがアサート(たとえば、「High」または「H」)される。結果として、マスク書込みデータ320(たとえば、書込みデータD<16:23>)は、メモリセルアレイ150(図1)のうちの対象とする1つに書き込まれない。マスク書込みコマンドに応答して、メモリデバイス140のうちの対象とする1つは、メモリセルアレイ150のうちの1つからの読取り動作を実行し、マスク書込みデータ320を読取りデータQ<16:23>に置き換えて、メモリECCエンコーダ回路170を使用するメモリECC符号化のための書込みデータ(たとえば、128ビット書込みデータ)を形成する。メモリECCエンコーダ回路170は、メモリセルアレイ150のうちの対象とする1つの中に128ビット書込みデータを書き込み、メモリECCパリティビット172がECCアレイ152のうちの対象とする1つに書き込まれる。
本開示の態様では、メモリコントローラ110からのリンクECCパリティビット124は、データマスクピンまたはマスク書込みコマンドに関連するデータバイトを通じて、ホストSoC100とメモリデバイスとの間で転送される。リンクECCパリティビット124のロケーションは、ECCビットロケーション情報を使用してメモリデバイス140に通信され得る。マスク書込み動作の場合、メモリデバイス140は、第1のアサートされたデータマスク(DM)ビット(たとえば、「H」)に関連するリンクECCパリティビット124を復元し、マスク書込みコマンドビットフィールドが、各「m」ビットデータパターンに関するDM活動を示す。通常の書込み動作の場合、メモリデバイス140は、DMデータストリームからリンクECCパリティビット124を復元する。
図3Bは、たとえば、16に等しいバースト長を伴う関連する16ビットデータマスクを有する128ビット書込みデータのための、通常の書込みコマンドを示すタイミング図350である。メモリデバイス140(図1)などの低電力メモリデバイスは、マスク書込みコマンドとは別個の通常の書込みコマンドを有する。通常の書込みコマンドの場合、128ビット書込みデータに関連するDM0ピンのすべてのビット(E0、...、E15)がデアサート(たとえば、「Low」)される。対照的に、マスク書込みコマンドの場合、少なくとも1つのDMビットがバーストデータストリーム(BL)中にアサート「High」される。結果として、DM0ピンのビットは、通常の書込みコマンド中に使用されない。通常の書込みコマンドのこの例では、リンクECCパリティビット(E0、...、E15)は、未使用DMビット360を通じてメモリデバイス140に転送され、「E」がリンクECCパリティビットを表す。結果として、メモリデバイス140は、DMピンを通じてメモリコントローラ110によって生成されたリンクECCパリティビット124を認識することができる。
一方、マスク書込みコマンド中、DMピンは、リンクECCパリティビット124を搬送するために利用可能ではない。本開示の態様では、メモリコントローラ110からのリンクECCパリティビット124は、マスク書込みコマンドに関連するマスク書込みデータバイトを通じて、ホストSoC100とメモリデバイス140との間で転送される。リンクECCパリティビット124のロケーションは、ECCビットロケーション情報を使用してメモリデバイス140に通信され得る。メモリデバイス140は、第1のアサートされたデータマスク(DM)ビット(たとえば、「H」)に関連するECCビットを復元し、マスク書込みコマンドビットフィールドが、各「m」ビットデータパターンに関するDM活動を示す。通常の書込み動作の場合、メモリデバイスは、DMデータストリームからECCビットを復元する。さらに、読取り動作中、リンクECCパリティビット124またはメモリECCパリティビット172がDMピンを通じて通信される。
本開示の態様では、計16個のリンクECCパリティビットが、128ビットデータチャンク(たとえば、DQバイトX16データビート)から入手可能である。代替実装形態では、128ビットデータチャンクごとのリンクECCパリティビットの16データビートは、リンクECCパリティビットよりも多くを含む。たとえば、16データビートは、8ビットリンクECCパリティビットのほか、データバス反転(DBI)ビットおよび他の同様のビットを含み得る。
図4A〜図4Cは、本開示の態様による、マスク書込みコマンド中にホストSoC100とメモリデバイス140との間でリンクECCパリティビット124を転送するための様々なオプションを示すタイミング図である。リンクECCパリティビット124および/またはメモリECCパリティビット172のメモリデバイス140/240からホストSoC100/200への通信は、読取り動作中に使用されるマスク書込みデータ320を介して通信される。
図4Aは、たとえば、16に等しいバースト長を伴う関連する16ビットデータマスクを有する128ビット書込みデータのための、マスク書込みコマンドを示すタイミング図400である。この構成では、128ビット書込みデータは、第1の書込みデータ410および第2の書込みデータ420(たとえば、第1の8ビットリンクECCパリティビットを有する第1の64ビットデータ部分および第2の8ビットリンクECCパリティビットを有する第2の64ビットデータ部分)に分割される。述べたように、マスク書込みコマンド場合、少なくとも1つのデータマスクビット(DM0)が(たとえば、64ビットバースト長を有する)バーストデータストリーム中にアサート「H」される。この例では、第1の8ビットリンクECC(たとえば、E0、...、E7)が第1のマスク書込みデータバイト412(たとえば、D<16:23>)内に埋め込まれる。さらに、第2の8ビットリンクECC(たとえば、E8、...、E15)が第2のマスク書込みデータバイト422(たとえば、D<64:71>)内に埋め込まれる。
図4Bは、第2の書込みデータ420のための通常の書込み動作と組み合わせられた第1の書込みデータ410のためのマスク書込み動作を示すタイミング図430である。この構成では、第1の8ビットリンクECC(たとえば、E0、...、E7)が第1のマスク書込みデータバイト412(たとえば、D<16:23>)内に埋め込まれる。第2の書込みデータ420では、DM0ピンのビットは、通常の書込み動作には使用されない。この例では、第2の8ビットリンクECC(たとえば、E8、...、E15)が、第2の未使用DMビット424を通じてメモリデバイス140に転送される。結果として、メモリデバイスは、第1の書込みデータ410のための第1のマスク書込みデータバイト412および第2の書込みデータ420のための第2の未使用DMビット424を通じて、メモリコントローラ110によって生成されたリンクECCパリティビット124を認識することができる。本開示のこの態様では、ホストSoC100は、ECCバイトが埋め込まれている場所、すなわち、データマスク活動に応じてマスク書込みデータバイトまたは未使用DMビットを示す拡張ビットフィールドを有するマスク書込みコマンドを発信する。
図4Cは、第2の書込みデータ420のためのマスク書込み動作と組み合わせられた第1の書込みデータ410のための通常の書込み動作を示すタイミング図450である。この構成では、DM0ピンのビットは、通常の書込み動作には使用されない。この例では、第1の8ビットリンクECC(たとえば、E0、...、E8)が、第1の未使用DMビット414を通じてメモリデバイス140に転送される。第2の書込みデータ420では、第2の8ビットリンクECC(たとえば、E8、...、E15)が第2のマスク書込みデータバイト422(たとえば、D<120:127>)内に埋め込まれる。結果として、メモリデバイスは、第1の書込みデータ410のための第1の未使用DMビット414および第2の書込みデータ420のための第2のマスク書込みデータバイト422を通じて、メモリコントローラ110によって生成されたリンクECCパリティビット124を認識することができる。本開示のこの態様では、ホストSoC100はまた、ECC情報が埋め込まれている場所、すなわち、データマスク活動に応じて未使用DMビットまたはマスク書込みデータバイトを示す拡張ビットフィールドを有するマスク書込みコマンドを発信する。
図5は、本開示の態様による、たとえば、128ビット入力/出力バス幅を有するバス内の、読取り(RD)コマンド中のリンク/メモリECCパリティビットの通信を示すタイミング図500である。タイミング図500は、クロック信号502、コマンド信号504およびアドレス信号506を示す。タイミング図500はまた、第1のデータ信号510と、関連する読取りレイテンシ514およびバーストデータ516を有する関連する第1のデータマスク信号512とを示す。読取り(RD)コマンドの場合、128ビット読取りデータおよび各DQバイト(たとえば、D0、...、D15)に関する16ビットリンク/メモリECC(たとえば、E0、...、E15)が、未使用DMビット550を使用してメモリセルアレイ150からホストSoC100に転送される。
本開示の一態様では、読取り動作中のメモリリンク誤りは、図1に示す低電力メモリサブシステム構成による、未使用DMビット550からのリンクECCパリティビット124を使用してメモリコントローラ110のECCエンコーダ/デコーダ回路120において検出され訂正され得る。代替的に、メモリセルアレイ内の読取りデータのランダムビット誤りおよび/またはリンク誤りは、図2に示す低電力メモリサブシステム構成によるメモリECCパリティビット272を使用して検出され得る。第2のデータ信号520および関連する第2のデータマスク信号522、ならびに第4のデータ信号530および関連する第4のデータマスク信号532も示されている。
図6は、本開示の態様による、共有コマンド/アドレスバス634を通じてメモリデバイス640(640-1、640-2)に通信可能に結合されたホストシステムオンチップ(SoC)600を示す低電力メモリサブシステムの平面図を示す。読取り動作中に、リンクECCパリティビット124および/またはメモリECCパリティビット272は、メモリデバイス640からの未使用DMビット550(図5参照)を使用して復元され得る。ただし、この構成では、共有コマンド/アドレスバス634がホストSoC600とメモリデバイス640との間に設けられる。共有コマンド/アドレスバス634を使用する構成では、マスク書込みコマンドは、データまたはデータマスクビットストリームにおいてリンクECCパリティビット124またはメモリECCパリティビット272が埋め込まれているかどうかを示す追加のビットフィールド(EL)を含み得る。
共有コマンド/アドレスバス634が複数のデバイスをサポートする本開示のこの態様では、ホストは、EL情報を区別するために、各デバイスへのバイトIDをプログラミングし得る。このプログラミングは、パッケージオプションまたはモードレジスタセット(MRS)プログラミングのいずれかを使用して実行され得る。たとえば、共有コマンド/アドレスバス634を使用するとき、ホストSoC600は、メモリデバイス640の各々へのバイトIDをプログラミングする(たとえば、メモリデバイスのうちの1つ640-1への「L」およびメモリデバイスのうちの1つ640-2への「H」、そしてメモリデバイスのうちの1つ640-1はEL<0:3>を割り当てられ、メモリデバイスのうちの1つ640-2はEL<4:7>を割り当てられる)。代替的に、機能はパッケージレベルで提供され、デバイスIDピンが、メモリデバイスのうちの1つ640-1の「Ground」およびメモリデバイスのうちの1つ640-2の「Power(論理高)」に結び付けられる。
たとえば、図7は、本開示の態様による、マスク書込みコマンド中にECCロケーションを通信するためのタイミング図700を示す。タイミング図700は、クロック信号702、およびコマンド/アドレス信号704を示す。本開示のこの態様では、マスク書込み(MW)コマンドの後に、データ122、または読取りデータ222内のメモリECCパリティビット272においてリンクECCパリティビット124が埋め込まれている場所を示すECCロケーションコマンド(たとえば、ELビット)が来る。代替構成では、ホストSoC600は、図6に示すように、初期化中にメモリデバイス640の各々におけるモードレジスタ650(650-1、650-2)にDQバイトID(識別情報)を書き込む。(バイトID/順序を決定するための)メモリデバイスオプションも、パッケージレベルで組み込まれ得る。
図8Aは、本開示の態様による、低電力メモリサブシステムにおけるメモリセルアレイおよびリンク誤り訂正の方法を示すフロー図である。方法800は、メモリコントローラが、書込みデータのためのリンクECCパリティビット(たとえば、64ビット書込みデータのための8ビットECCパリティビット)を生成するブロック802で開始する。ブロック804において、マスク書込み動作が実行されているかどうかが判断される。通常の書込み動作が実行されているとき、ブロック808において、データマスクバーストデータにリンクECCパリティビットが追加される。たとえば、図3Bに示すように、リンクECCパリティビット(E0、...、E15)が未使用DMビット(たとえば、320)を通じてメモリデバイス140に転送される。マスク書込みコマンドの場合、ブロック806において、リンクECCパリティビットは、第1のアサートされたデータマスクビットに関連する第1のマスク書込みデータバイトを置き換える。たとえば、図4Aに示すように、第1の8ビットリンクECC(たとえば、E0、...、E7)が第1のマスク書込みデータバイト412(たとえば、D<16:23>)内に埋め込まれる。
再び図8Aを参照すると、ブロック810において、ホスト(たとえば、SoC)は、対象メモリデバイスに書込みデータおよびデータマスクを送り出す。ブロック812において、対象メモリデバイスは、ホストから書込みデータおよびデータマスクを受信する。ブロック820において、マスク書込み動作が実行されているかどうかが判断される。通常の書込み動作が実行されているとき、通常の書込みコマンドを完了させるためにプロセスブロック830〜834が実行される。マスク書込みコマンドの場合、マスク書込みコマンドを完了させるためにプロセスブロック822〜828が実行される。本開示のこの態様では、メモリデバイス140/240は、通常の書込み動作中に未使用データマスクビット内、またはマスク書込み動作中にアサートされたデータマスクビットに対応するマスク書込みデータバイト内のリンク誤り訂正コード(ECC)パリティビットを読み取るために構成され得る。
図8Bは、本開示の態様による、低電力メモリサブシステムにおける読取り動作のための方法850を示すフロー図である。ブロック852において、メモリコントローラは、対象メモリデバイスに読取りコマンドを発行する。ブロック854において、対象メモリデバイスは、メモリセルアレイから読取りデータを、ECCアレイからメモリECCビットを読み取る。読取り動作では、随意に、メモリECC復号および読取りデータ誤り訂正のためのブロック856および858は、ブロック860および862においてECCエンコーダ/デコーダを使用してメモリセルアレイにおいて引き起こされたビット誤りをメモリコントローラが復元できるので、メモリ実装形態を簡素化するために、また読取り速度を速める(たとえば、読取りコマンドからの読取りレイテンシを低減する)ために省略されることがある。それは、メモリのパフォーマンス(レイテンシ)とメモリサブシステムの信頼性(メモリセルアレイのビット誤り+読取りリンク誤り)との間のトレードオフである。
一構成では、低電力メモリサブシステムは、通常の書込み動作中に未使用データマスクビットから、または受信された書込みデータのマスク書込み動作中にアサートされたデータマスクビットに対応するマスク書込みデータバイトから、リンクECCパリティビットを読み取るための手段を含む。低電力メモリサブシステムは、リンクECCパリティビットに従ってデータリンクを介した送信中に書込みデータのリンク誤りを検出し訂正するための手段も含む。低電力メモリサブシステムは、データリンクを介した送信中に読取りデータを保護するために、リンクECCパリティビットを生成するための手段も含む。低電力メモリサブシステムは、データリンクを介した読取りデータの送信中にデータマスクビット内にリンクECCパリティビットを埋め込むための手段も含む。
本開示の一態様では、読取り手段は、読取り手段によって列挙される機能を実行するように構成された、図1および図2の入力/出力(IO)ブロック146である。本開示の一態様では、検出および訂正手段は、検出および訂正手段によって列挙される機能を実行するように構成された、図1および図2のリンクECCデコーダおよび訂正回路160である。生成手段は、リンクECCエンコーダ回路190であってもよく、埋込み手段は、リンクECCパリティビットを埋め込むように構成された図1の入力/出力(IO)ブロック146であり得る。別の態様では、上記の手段は、上記の手段によって列挙される機能を実行するように構成されたデバイスまたは任意の層であってよい。
本開示の態様は、ホストシステムオンチップ(SoC)および複数のメモリを含むメモリサブシステムに関する。メモリコントローラは、書込みデータのためのリンク誤り訂正コード(ECC)ビットを生成するための、またメモリリンクおよび/またはメモリコアアレイによって引き起こされた何らかのデータ障害を訂正するためのECC符号化および復号ブロックを有する。メモリは、データのためのセルアレイおよびメモリECCパリティビットのためのメモリECCアレイを有する。メモリコントローラからのリンクECCパリティビットは、データマスクピンまたはマスク書込み(MWT)コマンドに関連するデータバイトを通じて、ホストとメモリとの間で転送される。リンクECCパリティビットのロケーションは、ECCビットロケーション情報を使用してメモリデバイスに通信され得る。このプロセスは、メモリサブシステムにおけるメモリ帯域幅ロスまたはメモリインターフェース変化を伴わない。マスク書込み動作の場合、メモリデバイスは、第1のアサートされたデータマスク(DM)ビット(たとえば、「H」)に関連するリンクECCビットを復元し、マスク書込みコマンドビットフィールドが、「m」ビットデータパターンごとのDM活動を示す。通常の書込み動作の場合、メモリデバイスは、DMデータストリームからリンクECCビットを復元する。
本開示の一態様では、読取りデータレイテンシは、メモリシステム性能を決定する際の重要なパラメータの1つとして認識される。したがって、メモリECCパリティビットを生成するために使用されるメモリデバイス製造業者のプロプライエタリな方法は、読取りレイテンシを低減するためにホストSoC製造業者と共有される。本開示のこの態様では、メモリコントローラは、メモリデバイス内のメモリECC検出および訂正を排除するためのデュアルECCサポートを提供する。読取り動作中、メモリセルアレイのうちの1つから読み出された読取りデータおよびメモリECCパリティビットがメモリコントローラに直接転送され、メモリコントローラによってメモリECC検出および訂正が行われる。したがって、メモリデバイス内のECCデコードおよび訂正手順をスキップすることによって、読取りレイテンシが改善される。
図9は、本開示の一構成が有利に採用され得る例示的なワイヤレス通信システム900を示すブロック図である。例示のために、図9は、3つのリモートユニット920、930、および950と2つの基地局940とを示す。ワイヤレス通信システムはより多くのリモートユニットおよび基地局を有し得ることを理解されよう。リモートユニット920、930、および950は、開示する低電力メモリサブシステムを含む、ICデバイス925A、925B、および925Cを含む。また、基地局、スイッチングデバイス、およびネットワーク機器を含む、ICを含む任意のデバイスも、開示する低電力メモリサブシステムを含み得ることが認識されよう。図9は、基地局940からリモートユニット920、930、および950への順方向リンク信号980、ならびに、リモートユニット920、930、および950から基地局940への逆方向リンク信号990を示す。
図9では、リモートユニット920はモバイル電話として示され、リモートユニット930はポータブルコンピュータとして示され、リモートユニット950はワイヤレスローカルループシステム内の固定ロケーションリモートユニットとして示されている。たとえば、リモートユニットは、モバイルフォン、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メーター読取り機器などの固定ロケーションデータユニット、またはデータもしくはコンピュータ命令を記憶する、もしくは取り出す任意の他のデバイス、あるいはそれらの任意の組合せであってよい。たとえば、低電力メモリサブシステムを含むリモートユニットは、車両制御システム、サーバコンピューティングシステム、または重要なデータの完全性を明示する他の同様のシステムの中に統合され得る。図9は、開示する低電力メモリサブシステムを含むICデバイス925A、925B、および925Cを示すが、本開示はこれらの例示的な示されるユニットに限定されない。本開示の態様は、低電力メモリサブシステムを含む任意のデバイスにおいて適切に採用され得る。
ファームウェアおよび/またはソフトウェアの実装形態の場合、方法は、本明細書で説明した機能を実行するモジュール(たとえば、手順、関数など)を用いて実装され得る。命令を有形に具現化するいずれの機械可読媒体も、本明細書で説明した方法を実装する際に使用され得る。たとえば、ソフトウェアコードは、メモリに記憶され、プロセッサユニットによって実行され得る。メモリは、プロセッサユニット内でまたはプロセッサユニットの外部に実装され得る。本明細書で使用する「メモリ」という用語は、任意の種類の長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリを指し、いずれかの特定のタイプのメモリもしくはいずれかの特定のメモリ数に限定すべきではなく、また、メモリが記憶される媒体としていずれかの特定のタイプの媒体に限定すべきではない。
機能は、ファームウェアおよび/またはソフトウェアにおいて実装される場合、コンピュータ可読媒体上の1つまたは複数の命令またはコードとして記憶されてもよい。例には、データ構造を用いて符号化されたコンピュータ可読媒体、およびコンピュータプログラムを用いて符号化されたコンピュータ可読媒体が含まれる。コンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスできる入手可能な媒体であってもよい。限定ではなく例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROMもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または、所望のプログラムコードを命令もしくはデータ構造の形で記憶するために使用され得るとともに、コンピュータによってアクセスされ得る他の媒体を含むことができ、本明細書で使用するディスク(disk)およびディスク(disc)は、コンパクトディスク(disc)(CD)、レーザーディスク(登録商標)(disc)、光ディスク(disc)、デジタル多用途ディスク(disc)(DVD)、フロッピーディスク(disk)、およびブルーレイディスク(disc)を含み、ディスク(disk)は通常、データを磁気的に再生し、ディスク(disc)はデータをレーザーを用いて光学的に再生する。上記の組合せはまた、コンピュータ可読媒体の範囲内に含まれるものとする。
コンピュータ可読媒体上のストレージに加えて、命令および/またはデータは、通信装置に含まれる伝送媒体上の信号として提供され得る。たとえば、通信装置は、命令およびデータを表す信号を有する送受信機を含んでもよい。命令およびデータは、1つまたは複数のプロセッサに、特許請求の範囲において概説される機能を実装させるように構成される。
本開示およびその利点について詳細に説明したが、添付の特許請求の範囲によって定義される本開示の技術から逸脱することなく、明細書において様々な変更、置換、および改変が行われてもよいことを理解されたい。たとえば、「上」および「下」などの関係性の用語が、基板または電子デバイスに関して使用される。当然、基板または電子デバイスが反転される場合、上は下に、下は上になる。加えて、横向きの場合、上および下は、基板または電子デバイスの側面を指し得る。さらに、本出願の範囲は、本明細書で説明したプロセス、機械、製造、組成物、手段、方法、およびステップの特定の構成に限定されることを意図していない。本開示から当業者が容易に諒解するように、本明細書で説明する対応する構成と実質的に同じ機能を実行するかまたは実質的にそれと同じ結果を達成する、現存するかまたは今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップが、本開示に従って利用されてもよい。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをそれらの範囲内に含むことを意図する。
本明細書の開示に関して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装される場合があることを、当業者はさらに諒解されよう。ハードウェアとソフトウェアとのこの互換性を明瞭に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、上では全般的にその機能に関して説明された。そのような機能がハードウェアまたはソフトウェアのどちらで実施されるのかは、特定の応用例と、システム全体に課せられる設計制約とに依存する。当業者は説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきでない。
本明細書の開示に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、本明細書で説明する機能を実行するように設計された、汎用プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、またはそれらの任意の組合せを用いて、実装または実行される場合がある。汎用プロセッサはマイクロプロセッサであってよいが、代替として、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってよい。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連携する1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装されてよい。
本開示に関連して説明した方法またはアルゴリズムのステップは、ハードウェアにおいて直接、プロセッサによって実行されるソフトウェアモジュールにおいて、またはその2つの組合せにおいて実施されてもよい。ソフトウェアモジュールは、RAM、フラッシュメモリ、ROM、EPROM、EEPROM、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態の記憶媒体に存在してもよい。プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるように、例示的な記憶媒体がプロセッサに結合される。代替として、記憶媒体はプロセッサに一体化されてよい。プロセッサおよび記憶媒体は、ASICの中に存在してよい。ASICは、ユーザ端末に存在してもよい。代替として、プロセッサおよび記憶媒体は、個別構成要素としてユーザ端末内に存在してもよい。
1つまたは複数の例示的な設計では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せにおいて実装され得る。ソフトウェアにおいて実装される場合、機能は、1つもしくは複数の命令もしくはコードとして、コンピュータ可読媒体上に記憶されてもよく、またはコンピュータ可読媒体を介して送信されてもよい。コンピュータ可読媒体は、コンピュータ記憶媒体と、ある場所から別の場所へのコンピュータプログラムの伝達を容易にする任意の媒体を含む通信媒体の両方を含む。記憶媒体は、汎用コンピュータまたは専用コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROMまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気記憶デバイス、あるいは、規定されたプログラムコード手段を命令またはデータ構造の形で搬送または記憶するために使用され得るとともに、汎用もしくは専用コンピュータまたは汎用もしくは専用プロセッサによってアクセスされ得る任意の他の媒体を含むことができる。また、任意の接続も厳密にはコンピュータ可読媒体と呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者線(「DSL」)、または、赤外線、無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他の遠隔ソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、DSL、または、赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク(disk)およびディスク(disc)は、コンパクトディスク(disc)(CD)、レーザーディスク(disc)、光ディスク(disc)、デジタル多用途ディスク(disc)(DVD)、およびブルーレイディスク(disc)を含み、ディスク(disk)は通常、データを磁気的に再生し、ディスク(disc)はデータをレーザーを用いて光学的に再生する。上記の組合せはまた、コンピュータ可読媒体の範囲内に含まれるものとする。
上述の説明は、本明細書で説明した様々な態様を当業者が実施できるようにするために提供される。これらの態様への様々な変更が当業者には容易に明らかになり、本明細書において規定された一般原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書で示された態様に限定されるようには意図されておらず、特許請求の範囲の文言と矛盾しないすべての範囲に一致すべきであり、ここで、単数形の要素への参照は、特にそのように述べられていない限り、「唯一無二の」を意味するのではなく、「1つまたは複数の」を意味するように意図されている。その他の形で特に述べられない限り、「いくつかの」という用語は、1つまたは複数を指す。項目のリスト「のうちの少なくとも1つ」を指す句は、単一の部材を含む、これらの項目の任意の組合せを指す。一例として、「a、b、またはcのうちの少なくとも1つ」は、a、b、c、aおよびb、aおよびc、bおよびc、ならびにa、bおよびcを包含することを意図している。当業者に知られているか、または後に知られることになる、本開示を通じて説明される様々な態様の要素に対するすべての構造的および機能的同等物は、参照により本明細書に明示的に組み込まれ、特許請求の範囲によって包含されることが意図される。さらに、本明細書で開示したものは、そのような開示が特許請求の範囲に明示的に列挙されているかどうかにかかわらず、公に供されるものではない。いかなるクレーム要素も、要素が「のための手段」という句を使用して明確に記載されていない限り、または、方法クレームの場合、要素が「のためのステップ」という句を使用して記載されていない限り、米国特許法第112条第6項の規定に基づいて解釈されるべきではない。
100 ホストシステムオンチップ(SoC)
102 デジタル信号プロセッサ(DSP)
104 グラフィックスプロセッサユニット(GPU)およびマルチメディアエンジン
106 マルチコア中央処理装置(CPU)
108 システムバス
110 メモリコントローラ
120 誤り訂正コード(ECC)エンコーダ/デコーダロジック
122 データ
124 リンクECCパリティビット
130 メモリ物理層(PHY)
132 データリンク
134 コマンド/アドレスバス
140 メモリデバイス
142 書込みパス
144 読取りパス
146 入力/出力(IO)ブロック
150 メモリセルアレイ
152 ECCアレイ
160 リンクECCデコーダおよび訂正回路
170 メモリECCエンコーダ回路
172 メモリECCパリティビット
180 メモリECCデコーダおよび訂正回路
190 メモリECCエンコーダ回路
200 ホストSoC
210 メモリコントローラ
220 ECCエンコーダ/デコーダ
222 読取りデータ
240 メモリデバイス
244 読取りパス
272 メモリECCパリティビット
360 未使用DMビット
410 第1の書込みデータ
412 第1のマスク書込みデータバイト
420 第2の書込みデータ
422 第2のマスク書込みデータバイト
424 第2の未使用DMビット
502 クロック信号
504 コマンド信号
506 アドレス信号
510 第1のデータ信号
512 第1のデータマスク信号
514 読取りレイテンシ
516 バーストデータ
520 第2のデータ信号
522 第2のデータマスク信号
530 第4のデータ信号
532 第4のデータマスク信号
550 未使用DMビット
600 ホストシステムオンチップ(SoC)
634 共有コマンド/アドレスバス
640 メモリデバイス
650 モードレジスタ
900 ワイヤレス通信システム
920 リモートユニット
925 ICデバイス
930 リモートユニット
940 基地局
950 リモートユニット

Claims (26)

  1. メモリデバイスであって、
    データリンクを介して受信された書込みデータのリンク誤り検出および訂正のために構成される、書込みパス内のリンク誤り訂正コード(ECC)デコーダおよび訂正回路と、
    メモリアレイ内に記憶中の前記書込みデータのメモリ保護のために構成される、前記書込みパス内のメモリECCエンコーダ回路と
    を備えるメモリデバイス。
  2. 前記リンクECCデコーダおよび訂正回路がさらに、
    通常の書込み動作中に未使用データマスクビットから、または前記受信された書込みデータのマスク書込み動作中にアサートされたデータマスクビットに対応するマスク書込みデータバイトから、リンクECCパリティビットを読み取ることと、
    前記リンクECCパリティビットに従って前記データリンクを介した送信中に前記受信された書込みデータのリンク誤りを検出し訂正することと
    を行うように構成される、請求項1に記載のメモリデバイス。
  3. 前記メモリECCエンコーダ回路が、前記メモリアレイ内の記憶中に前記書込みデータを保護するためにメモリECCパリティビットを生成する、請求項1に記載のメモリデバイス。
  4. 前記メモリアレイから読み取られたデータのメモリ誤り検出および訂正のために構成される、読取りパス内のメモリECCデコーダおよび訂正回路と、
    前記メモリアレイから読み取られた前記データのリンク保護のために構成される、前記読取りパス内のリンクECCエンコーダ回路と
    をさらに備える、請求項1に記載のメモリデバイス。
  5. 前記メモリECCデコーダおよび訂正回路が、メモリECCパリティビットに従って前記メモリアレイから読み取られた前記データのメモリ誤りを検出し訂正するように構成される、請求項4に記載のメモリデバイス。
  6. 前記リンクECCエンコーダ回路がさらに、前記データリンクを介した送信中に前記読取りデータを保護するためにリンクECCパリティビットを生成するように構成される、請求項4に記載のメモリデバイス。
  7. 前記リンクECCエンコーダ回路がさらに、前記データリンクを介した前記読取りデータの送信中にデータマスクビット内に前記リンクECCパリティビットを埋め込むように構成される、請求項6に記載のメモリデバイス。
  8. モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、固定ロケーションデータユニット、サーバコンピューティングシステムおよび/または車両制御システムの中に統合される、請求項1に記載のメモリデバイス。
  9. 低電力メモリサブシステムにおけるメモリセルアレイおよびリンク誤り訂正の方法であって、
    リンク誤り訂正コード(ECC)パリティビットを読み取るステップと、
    前記リンクECCパリティビットに従って受信された書込みデータを検証するステップと、
    メモリECCパリティビットに従ってメモリアレイ内の復元された前記書込みデータのメモリ保護のために構成されたメモリECCエンコーダ回路に前記検証された書込みデータを通信するステップと
    を含む方法。
  10. データリンクを介した送信中、前記書込みデータが破損すると、前記リンクECCパリティビットに従って前記受信された書込みデータを検出し訂正するステップをさらに含む、請求項9に記載の方法。
  11. 前記リンクECCパリティビットが、通常の書込み動作中に未使用データマスクビット内に、またはマスク書込み動作中にアサートされたデータマスクビットに対応するマスク書込みデータバイト内にある、請求項9に記載の方法。
  12. 前記低電力メモリサブシステムを、モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、固定ロケーションデータユニット、サーバコンピューティングシステムおよび/または車両制御システムの中に統合するステップをさらに含む、請求項9に記載の方法。
  13. メモリサブシステムであって、
    誤り訂正コード(ECC)エンコーダ/デコーダを有するメモリコントローラと、
    少なくともデータリンクを介して前記メモリコントローラに結合されたメモリデバイスであり、
    前記データリンクを介した書込みデータの送信中のリンク誤りの検出および訂正のために構成される、書込みパス内のリンクECCデコーダおよび訂正回路と、
    メモリECCパリティビットに従ってメモリアレイ内に記憶中の前記書込みデータのメモリ保護のために構成される、前記書込みパス内のメモリECCエンコーダ回路と
    を備えるメモリデバイスと
    を備えるメモリサブシステム。
  14. 前記メモリコントローラが、前記メモリデバイスからデータを読み取るために読取りパスに直接アクセスするように構成され、前記メモリコントローラの前記ECCエンコーダ/デコーダにおいて前記メモリデバイスから前記データ内のランダムビット誤りおよび/またはメモリリンク誤りを検出し訂正するように構成される、請求項13に記載のメモリサブシステム。
  15. 前記メモリデバイスが、
    前記メモリアレイからの読取りデータのメモリ誤り検出および訂正のために構成される、読取りパス内のメモリECCデコーダおよび訂正回路と、
    前記読取りデータのリンク保護のために構成される、前記読取りパス内のリンクECCエンコーダ回路と
    をさらに備える、請求項13に記載のメモリサブシステム。
  16. 前記メモリECCデコーダおよび訂正回路が、メモリECCパリティビットに従って前記メモリアレイ内の前記読取りデータのメモリ誤りを検出し訂正するように構成される、請求項15に記載のメモリサブシステム。
  17. 前記リンクECCエンコーダ回路がさらに、前記データリンクを介した送信中に前記読取りデータを保護するためにリンクECCパリティビットを生成するように構成される、請求項15に記載のメモリサブシステム。
  18. 前記リンクECCエンコーダ回路がさらに、前記データリンクを介した前記読取りデータの送信中にデータマスクビット内に前記リンクECCパリティビットを埋め込むように構成される、請求項15に記載のメモリサブシステム。
  19. モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、固定ロケーションデータユニット、サーバコンピューティングシステムおよび/または車両制御システムの中に統合される、請求項13に記載のメモリサブシステム。
  20. メモリデバイスであって、
    前記メモリデバイスの書込みパス内のデータリンクを介して受信された書込みデータのリンク誤りを検出し訂正するための手段と、
    前記メモリデバイスの前記書込みパス内のメモリアレイに記憶中に前記書込みデータを保護するための手段と
    を備えるメモリデバイス。
  21. 通常の書込み動作中に未使用データマスクビットから、または前記受信された書込みデータのマスク書込み動作中にアサートされたデータマスクビットに対応するマスク書込みデータバイトから、リンクECCパリティビットを読み取るための手段と、
    前記リンクECCパリティビットに従って前記データリンクを介した送信中に前記書込みデータのリンク誤りを検出し訂正するための手段と
    をさらに備える、請求項20に記載のメモリデバイス。
  22. 前記メモリデバイスの読取りパス内の前記メモリアレイ内の記憶中に前記データのメモリ誤りを検出し訂正するための手段と、
    前記データリンクを介した送信中に前記読取りパス内の前記メモリアレイから前記データを保護するための手段と
    をさらに備える、請求項20に記載のメモリデバイス。
  23. メモリECCパリティビットに従って前記メモリアレイ内の記憶中に前記読取りデータのメモリ誤りを検出し訂正するための手段をさらに備える、請求項22に記載のメモリデバイス。
  24. 前記データリンクを介した送信中に前記読取りデータを保護するためにリンクECCパリティビットを生成するための手段をさらに備える、請求項22に記載のメモリデバイス。
  25. 前記データリンクを介した前記読取りデータの送信中にデータマスクビット内に前記リンクECCパリティビットを埋め込むための手段をさらに備える、請求項24に記載のメモリデバイス。
  26. モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、固定ロケーションデータユニット、サーバコンピューティングシステムおよび/または車両制御システムの中に統合される、請求項20に記載のメモリデバイス。
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