TWI828104B - 記憶體裝置 - Google Patents

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TWI828104B
TWI828104B TW111112875A TW111112875A TWI828104B TW I828104 B TWI828104 B TW I828104B TW 111112875 A TW111112875 A TW 111112875A TW 111112875 A TW111112875 A TW 111112875A TW I828104 B TWI828104 B TW I828104B
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李玟洙
柳民泰
李元錫
趙珉熙
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南韓商三星電子股份有限公司
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Abstract

本發明揭示一種記憶體裝置，包含：列解碼器，基於來自 外部裝置的列位址而產生字元線(WL)控制信號；第一子陣列，包含連接至字元線的記憶體單元；第一子字元線驅動器(SWD)，基於對應於字元線中的奇數編號字元線的奇數編號WL控制信號而將選擇電壓或非選擇電壓提供至奇數編號字元線；以及第二SWD，基於對應於字元線中的偶數編號字元線的偶數編號WL控制信號而將選擇電壓或非選擇電壓提供至偶數編號字元線。第一SWD回應於偶數編號WL控制信號而將非選擇電壓施加至偶數編號字元線中的非選擇字元線，且第二SWD回應於奇數編號WL控制信號而將非選擇電壓施加至奇數編號字元線中的非選擇字元線。

Description

記憶體裝置
本揭露的實施例提供一種藉由減少/防止由字元線之間的耦接引起的雜訊而具有改良的可靠性的記憶體裝置。
[相關申請的交叉參考]
本申請案主張2021年4月5日在韓國智慧財產局申請的韓國專利申請案第10-2021-0044200號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
本揭露是關於記憶體裝置。半導體記憶體裝置可分類為：揮發性記憶體裝置，其中所儲存資料在電源中斷時消失，諸如靜態隨機存取記憶體(static random access memory；SRAM)或動態隨機存取記憶體(dynamic random access memory；DRAM)；或非揮發性記憶體裝置，其中即使在電源中斷時仍保持所儲存資料，諸如快閃記憶體裝置、相變RAM(phase-change RAM；PRAM)、磁性RAM(magnetic RAM；MRAM)、電阻性RAM(resistive RAM；RRAM)或鐵電RAM(ferroelectric RAM；FRAM)。
DRAM裝置包含與字元線及位元線連接的記憶體單元。在DRAM裝置的讀取操作或寫入操作中，在將高電壓施加至選擇字元線時啟用所選擇字元線。在此情況下，鄰近於所選擇字元線的 字元線(亦即，未選擇字元線)維持低電壓。然而，由所選擇字元線與鄰近字元線之間的耦接引起的雜訊可引入至鄰近字元線中，藉此降低DRAM裝置的可靠性。
根據一實施例，一種記憶體裝置包含：列解碼器，基於自外部裝置接收到的列位址而產生多個字元線控制信號；第一子陣列，包含連接至多個字元線的多個記憶體單元；第一子字元線驅動器，基於對應於多個字元線中的奇數編號字元線的奇數編號字元線控制信號而將選擇電壓或非選擇電壓提供至奇數編號字元線；以及第二子字元線驅動器，基於對應於多個字元線中的偶數編號字元線的偶數編號字元線控制信號而將選擇電壓或非選擇電壓提供至偶數編號字元線。第一子字元線驅動器組態成回應於偶數編號字元線控制信號而將非選擇電壓施加至偶數編號字元線中的非選擇字元線，且第二子字元線驅動器組態成回應於奇數編號字元線控制信號而將非選擇電壓施加至奇數編號字元線中的非選擇字元線。
根據一實施例，一種記憶體裝置包含：列解碼器，基於自外部裝置接收到的列位址而產生第一字元線選擇信號、第一字元線非選擇信號、第二字元線選擇信號以及第二字元線非選擇信號；第一子陣列，包含連接至第一字元線的多個第一記憶體單元及連接至第二字元線的多個第二記憶體單元；第一子字元線驅動器，連接至第一字元線，組態成回應於第一字元線選擇信號而將選擇電壓施加至第一字元線且回應於第一字元線非選擇信號而將非選擇 電壓施加至第一字元線；以及第二子字元線驅動器，連接至第二字元線，組態成回應於第二字元線選擇信號而將選擇電壓施加至第二字元線且回應於第二字元線非選擇信號而將非選擇電壓施加至第二字元線。第一子字元線驅動器連接至第二字元線且組態成回應於第二字元線非選擇信號而將非選擇電壓施加至第二字元線，且第二子字元線驅動器連接至第一字元線且組態成回應於第一字元線非選擇信號而將非選擇電壓施加至第一字元線。
根據一實施例，一種記憶體裝置包含：第一記憶體單元，包含儲存電容器及連接於儲存電容器與第一字元線之間的選擇電晶體；第一子字元線驅動器，連接至第一字元線的第一末端，且組態成回應於第一字元線控制信號而將選擇電壓及非選擇電壓中的一者施加至第一字元線；以及第二子字元線驅動器，連接至第一字元線的第二末端。回應於第一字元線控制信號，第二子字元線驅動器組態成使第一字元線浮動或將非選擇電壓施加至第一字元線。
100:記憶體裝置
110、110-1、100-2、MCA:記憶體單元陣列
120:列解碼器
130:行解碼器
140:感測放大器及寫入驅動器
150:輸入/輸出電路
160:控制邏輯電路
200、200A:積體電路裝置
210、210A:基底
212:下部絕緣層
212A:第一裝置隔離層
214A:第二裝置隔離層
220、220A:第一導電線
222:第一絕緣圖案
230:通道層
230A:通道結構
230A1:第一主動柱
230A2:第二主動柱
230L:連接部分
232:第二絕緣圖案
234:第一埋層
236:第二埋層
240:閘極電極
240A:接觸閘極電極
240P1:第一子閘極電極
240P2:第二子閘極電極
242A:第二導電線
250、250A:閘極絕緣層
260、260A:電容器觸點
262:上部絕緣層
270:蝕刻終止層
280:電容器結構
282:下部電極
284:電容器介電層
286:上部電極
AC:主動區
ADDR_col:行位址
ADDR_row:列位址
BL:位元線
C:儲存電容器
CMD:命令
CTRL:控制信號
DATA:資料
FLT:浮動
H:高位準
HIGH:高電壓
L:低位準
LOW:低電壓
MC:記憶體單元
NWEIB:子字元線驅動器啟用信號
PXI、PXI1、PXI2、PXI3、PXI4:字元線控制信號
PXI_even:偶數編號字元線控制信號
PXI_odd:奇數編號字元線控制信號
PXIB、PXIB1、PXIB2、PXIB3、PXIB4:字元線非選擇信號
PXIB_even:偶數編號字元線非選擇信號
PXIB_odd:奇數編號字元線非選擇信號
PXID、PXID1、PXID2、PXID3、PXID4:字元線選擇信號
PXID_even:偶數編號字元線選擇信號
PXID_odd:奇數編號字元線選擇信號
PXIS_even:偶數編號字元線補充信號
PXIS_odd:奇數編號字元線補充信號
sa1、sa2、...、san、SA1、SA2、SA3、...、SAn:子陣列
SC1_1、SC1_3、SC2_2、SC2_4:選擇電路
SD1:第一源極/汲極區
SD2:第二源極/汲極區
swd0、swd1、swd2、...、swdn-1、swdn、SWD0、SWD1、SWD2、...、SWDn-1、SWDn:子字元線驅動器
sWDC1_2、sWDC1_2a、sWDC1_2b、sWDC1_4、sWDC1_4a、sWDC1_4b、sWDC2_1、sWDC2_1a、sWDC2_1b、sWDC2_3、sWDC2_3a、sWDC2_3b:補充驅動電路
t1:第一時間
t2:第二時間
TR:電晶體
unSC_even:偶數編號字元線非選擇電路
unSC_odd:奇數編號字元線非選擇電路
unSC1_1、unSC1_2、unSC1_3、unSC1_4、unSC2_1、unSC2_2、unSC2_3、unSC2_4:非選擇電路
V1:第一電壓
v1:第一幅值
V2:第二電壓
v2:第二幅值
V3:第三電壓
V4:第四電壓
V5:第五電壓
V6:第六電壓
V7:第七電壓
V8:第八電壓
WDC1_1、WDC1_3、WDC2_2、WDC2_4:主驅動電路
wdc1_1、wdc1_3、wdc2_2、wdc2_4:字元線驅動電路
WL、WL11、WL12、WL13、WL14、WL15、WL16、WL17、WL18、WL21、WL22、WL23、WL24、WL25、WL26、WL27、WL28、WL31、WL32、WL33、WL34、...、WLn1、WLn2、WLn3、WLn4、WLn5、WLn6、WLn7、WLn8:字元線
X1-X1'、Y1-Y1':線
本揭露的以上及其他目標及特徵將藉由參考隨附圖式詳細描述其實施例而變得更顯而易見。
圖1為示出根據本揭露的一實施例的記憶體裝置的方塊圖。
圖2A及圖2B為示出記憶體裝置的記憶體單元陣列的圖。
圖3為示出圖1的記憶體單元陣列的圖。
圖4為示出圖3的第一子字元線驅動器及第二子字元線驅動器的結構的圖。
圖5A及圖5B為更詳細地示出圖3的子字元線驅動器的圖。
圖6為示出圖1的記憶體單元陣列的圖。
圖7為示出圖6的第一子字元線驅動器及第二子字元線驅動器的圖。
圖8為示出圖7的第一子字元線驅動器及第二子字元線驅動器的電路圖。
圖9為用於描述圖8的實施例的操作的時序圖。
圖10為示出根據本揭露的一實施例的記憶體單元陣列的圖。
圖11為示出圖10的第一子字元線驅動器及第二子字元線驅動器的圖。
圖12為示出根據本揭露的一實施例的積體電路裝置的佈局。
圖13為示出積體電路裝置的透視圖。
圖14為沿著圖12的線X1-X1'及線Y1-Y1'截取的積體電路裝置的截面圖。
圖15為示出根據一些實施例的積體電路裝置的佈局。
圖16為示出積體電路裝置的透視圖。
在下文中，可在所屬領域中具通常知識者可實施本發明的此程度上詳細且清楚地描述本揭露的實施例。
圖1為示出根據本揭露的一實施例的記憶體裝置的方塊圖。參考圖1，記憶體裝置100可包含記憶體單元陣列110、列解碼器(「X-解碼器」)120、行解碼器(「Y-解碼器」)130、感測放大器及寫入驅動器140、輸入/輸出電路150以及控制邏輯電路160。在一實施例中，記憶體裝置100可為動態隨機存取記憶體(dynamic random access memory；DRAM)裝置。然而，本揭露不限於此。舉例而言，記憶體裝置100可為各種記憶體裝置中的一者，諸如SRAM、SDRAM、MRAM、FRAM、ReRAM、PRAM以及快閃記憶體。
記憶體單元陣列110可包含與多個字元線WL及多個位元線BL連接的記憶體單元。記憶體單元中的每一者可包含選擇電晶體TR及儲存電容器C。選擇電晶體TR可連接於儲存電容器C與位元線BL之間，且可回應於字元線WL的電壓而操作。儲存電容器C可連接於選擇電晶體TR與第一節點之間，且可取決於選擇電晶體TR的操作及位元線BL的位準而儲存資料。
X-解碼器120可經由多個字元線WL與記憶體單元陣列110連接。X-解碼器120可解碼自外部裝置(例如，記憶體控制器)提供的列位址ADDR_row，且可基於解碼結果而控制多個字元線WL的電壓。
Y-解碼器130可經由多個位元線BL與記憶體單元陣列110連接。Y-解碼器130可解碼自外部裝置(例如，記憶體控制器)提供的行位址ADDR_col，且可基於解碼結果而控制多個位元線BL。
感測放大器及寫入驅動器140可組態成經由多個位元線BL讀取儲存於記憶體單元陣列110中的資料，或經由多個位元線BL將資料儲存於記憶體單元陣列110中。
輸入/輸出電路150可與外部裝置(例如，記憶體控制器)交換資料DATA。輸入/輸出電路150可將自外部裝置接收到的資料DATA提供至感測放大器及寫入驅動器140，或可將自感測放大 器及寫入驅動器140接收到的資料DATA提供至外部裝置。
控制邏輯電路160可組態成回應於自外部裝置接收到的命令CMD或控制信號CTRL而控制記憶體裝置100的各種組件。
在一實施例中，在記憶體裝置100的讀取操作或寫入操作中，可將選擇電壓、字元線啟用電壓或高電壓(例如，用於接通記憶體單元MC的選擇電晶體TR的電壓)施加至選自多個字元線WL的字元線。在此情況下，施加至選擇字元線的選擇電壓、字元線啟用電壓或高電壓可引起選擇字元線與鄰近非選擇字元線之間的字元線耦接，且雜訊可歸因於字元線耦接而引入至非選擇字元線中。此雜訊可降低記憶體裝置100的可靠性。根據本揭露的一實施例的記憶體裝置100可經由組態成控制非選擇字元線的子字元線驅動器來抑制/防止上文所描述的雜訊出現。將參考隨附圖式更詳細地描述根據本揭露的一實施例的記憶體裝置100的組態及操作。
圖2A及圖2B為示出記憶體裝置的記憶體單元陣列的圖。為更清楚地描述本發明的技術想法，將描述習知記憶體裝置的記憶體單元陣列的結構及操作。在下文中，為圖式簡潔起見且為便於說明，在圖式中省略對於描述本揭露的實施例而言不必要的組件(例如，位元線及記憶體單元)。然而，本揭露不限於此。並且，在以下圖式中示出每一子陣列包含8個字元線的實例，但每一子陣列中包含的字元線的數目可增大/減小。
在下文中，使用術語「字元線控制信號」、「奇數編號字元線控制信號」、「偶數編號字元線控制信號」等。字元線控制信號PXI可指用於選擇及控制記憶體單元陣列中包含的多個字元線中 的至少一者的信號。字元線控制信號PXI可由X-解碼器120產生，或可經由組態成基於X-解碼器120的解碼結果而產生字元線控制信號的單獨信號產生器產生。奇數編號字元線控制信號可指用於控制多個字元線中的一或多個奇數編號字元線的信號。偶數編號字元線控制信號可指用於控制多個字元線中的一或多個偶數編號字元線的信號。術語「偶數編號」及「奇數編號」用於描述字元線序列(例如，行方向)中的交替字元線，且可理解，本發明的範疇不限於任何特定數目(偶數或奇數)的字元線。
參考圖2A及圖2B，記憶體單元陣列MCA可包含多個子陣列sa1至子陣列san以及多個子字元線驅動器swd0至子字元線驅動器swdn。
多個子陣列sa1至子陣列san可包含多個字元線WL11至字元線WLn8。舉例而言，第一子陣列sa1可包含字元線WL11至字元線WL18，第二子陣列sa2可包含字元線WL21至字元線WL28，且第n子陣列san可包含字元線WLn1至字元線WLn8。在一實施例中，參考符號WLxy可指第x子陣列中包含的第y列的字元線。亦即，字元線WL11、字元線WL21以及字元線WLn1可為包含於不同子陣列中但位於同一列(亦即，第一列)處的字元線。在一實施例中，位於同一列處的字元線可以相同時序啟用或驅動。亦即，可理解，字元線WL11、字元線WL21以及字元線WLn1稱為對應於第一列的第一字元線WLx1或共用對應於第一列的第一字元線WLx1。
多個子陣列sa1至子陣列san以及多個子字元線驅動器swd0至子字元線驅動器swdn可交替地配置。舉例而言，第一子 陣列sa1可插入於第0子字元線驅動器swd0與第一子字元線驅動器swd1之間，且第二子陣列sa2可插入於第一子字元線驅動器swd1與第二子字元線驅動器swd2之間，且第n子陣列san可插入於第(n-1)子字元線驅動器swdn-1與第n子字元線驅動器swdn之間。
第0子字元線驅動器swd0可與第一子陣列sa1的字元線WL11至字元線WL18中的偶數編號的字元線WL12、字元線WL14、字元線WL16以及字元線WL18連接，且可組態成控制字元線WL12、字元線WL14、字元線WL16以及字元線WL18。第一子字元線驅動器swd1可與第一子陣列sa1及第二子陣列sa2的字元線WL11至字元線WL18及字元線WL21至字元線WL28中的奇數編號的字元線WL11、字元線WL13、字元線WL15、字元線WL17、字元線WL21、字元線WL23、字元線WL25以及字元線WL27連接，且可組態成回應於奇數編號字元線控制信號PXI_odd而控制字元線WL11、字元線WL13、字元線WL15、字元線WL17、字元線WL21、字元線WL23、字元線WL25以及字元線WL27。第(n-1)子字元線驅動器swdn-1可與第n子陣列san的字元線WLn1至字元線WLn8中的偶數編號的字元線WLn2、字元線WLn4、字元線WLn6以及字元線WLn8連接，且可組態成回應於偶數編號字元線控制信號PXI_even而控制字元線WLn2、字元線WLn4、字元線WLn6以及字元線WLn8。第n子字元線驅動器swdn可與第n子陣列san的字元線WLn1至字元線WLn8中的奇數編號的字元線WLn1、字元線WLn3、字元線WLn5以及字元線WLn7連接，且可組態成回應於奇數編號字元線控制信號 PXI_odd而控制字元線WLn1、字元線WLn3、字元線WLn5以及字元線WLn7。
在一實施例中，組態成控制奇數編號的字元線WL11、字元線WL13、字元線WL15、字元線WL17、字元線WL21、字元線WL23、字元線WL25、字元線WL27、字元線WLn1、字元線WLn3、字元線WLn5以及字元線WLn7的第一子字元線驅動器swd1及第n子字元線驅動器swdn可回應於奇數編號字元線控制信號PXI_odd而操作。組態成控制偶數編號的字元線WL12、字元線WL14、字元線WL16、字元線WL18、字元線WL22、字元線WL24、字元線WL26、字元線WL28、字元線WLn2、字元線WLn4、字元線WLn6以及字元線WLn8的第0子字元線驅動器swd0、第二子字元線驅動器swd2以及第(n-1)子字元線驅動器swdn-1可回應於偶數編號字元線控制信號PXI_even而操作。
舉例而言，如圖2B中所示出，第一子字元線驅動器swd1可包含字元線驅動電路wdc1_1及字元線驅動電路wdc1_3。字元線驅動電路wdc1_1可回應於第一字元線控制信號PXI1而控制子陣列sa2的第一字元線WL21。字元線驅動電路wdc1_3可回應於第三字元線控制信號PXI3而控制子陣列sa2的第三字元線WL23。
第二子字元線驅動器swd2可包含字元線驅動電路wdc2_2及字元線驅動電路wdc2_4。字元線驅動電路wdc2_2可回應於第二字元線控制信號PXI2而控制子陣列sa2的第二字元線WL22。字元線驅動電路wdc2_4可回應於第四字元線控制信號PXI4而控制子陣列sa2的第四字元線WL24。
在一實施例中，假定第三字元線WL23為所選擇字元線。 在此情況下，第一子字元線驅動器swd1的字元線驅動電路wdc1_3可回應於第三字元線控制信號PXI3而將高電壓HIGH提供至第三字元線WL23。第一子字元線驅動器wdc1_1可回應於第一字元線控制信號PXI1而將低電壓LOW提供至第一字元線WL21。第二子字元線驅動器swd2的字元線驅動電路wdc2_2及字元線驅動電路wdc2_4可回應於第二字元線控制信號PXI2及第四字元線控制信號PXI4而將低電壓LOW提供至第二字元線WL22及第四字元線WL24。如圖2B中所示出，第二字元線WL22及第四字元線WL24在鄰近於第一子字元線驅動器swd1的區中處於浮動狀態中。在此情況下，在鄰近於第一子字元線驅動器swd1的區中，第二字元線WL22與第四字元線WL24之間可出現耦接(亦即，WL至WL耦接)，且因此，雜訊可引入至作為非選擇字元線的第二字元線WL22及第四字元線WL24中。此雜訊可導致記憶體裝置的可靠性降低。
在一實施例中，高電壓HIGH可指示待提供至選擇字元線的選擇電壓，且低電壓LOW可為待提供至非選擇字元線的非選擇電壓。記憶體單元的選擇電晶體可由選擇電壓接通，且可由非選擇電壓斷開。
圖3為示出圖1的記憶體單元陣列的圖。圖4為示出圖3的第一子字元線驅動器及第二子字元線驅動器的結構的圖。為便於說明，可省略與類似於上文所描述的組件的組件相關聯的額外描述以避免冗餘。參考圖1、圖3以及圖4，根據本揭露的一實施例的記憶體單元陣列110可包含多個子陣列SA1至子陣列SAn以及多個子字元線驅動器SWD0至子字元線驅動器SWDn。多個子 陣列SA1至子陣列SAn以及多個子字元線驅動器SWD0至子字元線驅動器SWDn的置放類似於參考圖2A所描述的置放，且因此，可省略額外描述以避免冗餘。
如圖3中所示出，第0子字元線驅動器SWD0可與第一子陣列SA1的多個字元線WL11至字元線WL18連接。第一子字元線驅動器SWD1可與第一子陣列SA1及第二子陣列SA2的多個字元線WL11至字元線WL18至字元線WL21至字元線WL28連接。第二子字元線驅動器SWD2可與第二子陣列SA2的多個字元線WL21至字元線WL28連接。第(n-1)子字元線驅動器SWDn-1可與第n子陣列SAn的多個字元線WLn1至字元線WLn8連接。第n子字元線驅動器SWDn可與第n子陣列SAn的多個字元線WLn1至字元線WLn8連接。亦即，不同於圖2A的記憶體單元陣列MCA，根據本揭露的一實施例的記憶體單元陣列110的子字元線驅動器SWD0至子字元線驅動器SWDn可與鄰近子陣列的所有字元線連接。
第0子字元線驅動器SWD0可回應於奇數編號字元線控制信號PXI_odd及偶數編號字元線控制信號PXI_even而控制第一子陣列SA1的多個字元線WL11至字元線WL18。第一子字元線驅動器SWD1可回應於奇數編號字元線控制信號PXI_odd及偶數編號字元線控制信號PXI_even而控制第一子陣列SA1及第二子陣列SA2的多個字元線WL11至字元線WL18及字元線WL21至字元線WL28。同樣地，其餘子字元線驅動器SWD2至子字元線驅動器SWDn中的每一者可回應於奇數編號字元線控制信號PXI_odd及偶數編號字元線控制信號PXI_even而控制鄰近子陣列 的多個字元線。
在一實施例中，回應於偶數編號字元線控制信號PXI_even，第0子字元線驅動器SWD0可啟用第一子陣列SA1的偶數編號的字元線WL12、字元線WL14、字元線WL16以及字元線WL18中的一者(亦即，所選擇字元線)，或可向其施加高電壓。回應於奇數編號字元線控制信號PXI_odd及偶數編號字元線控制信號PXI_even，第0子字元線驅動器SWD0可將低電壓施加至第一子陣列SA1的多個字元線WL11至字元線WL18中的未選擇字元線。回應於奇數編號字元線控制信號PXI_odd，第一子字元線驅動器SWD1可啟用第一子陣列SA1及第二子陣列SA2的奇數編號字元線WL11/WL21、字元線WL13/WL23、字元線WL15/WL25以及字元線WL17/WL27中的一對字元線(亦即，一對所選擇字元線)，或可向其施加高電壓。回應於奇數編號字元線控制信號PXI_odd及偶數編號字元線控制信號PXI_even，第一子字元線驅動器SWD1可將低電壓施加至第一子陣列SA1及第二子陣列SA2的多個字元線WL11至字元線WL18及字元線WL21至字元線WL28中的未選擇字元線。
更詳細地，如圖4中所示出，第一子字元線驅動器SWD1可包含主字元線驅動電路WDC1_1及主字元線驅動電路WDC1_3(為便於說明，下文中稱作「主驅動電路」)。主驅動電路WDC1_1可與第二子陣列SA2的第一字元線WL21連接，且可回應於第一字元線控制信號PXI1而操作。主驅動電路WDC1_3可與第二子陣列SA2的第三字元線WL23連接，且可回應於第三字元線控制信號PXI3而操作。第二子字元線驅動器SWD2可包含主驅動電路 WDC2_2及主驅動電路WDC2_4。主驅動電路WDC2_2可與第二子陣列SA2的第二字元線WL22連接，且可回應於第二字元線控制信號PXI2而操作。主驅動電路WDC2_4可與第二子陣列SA2的第四字元線WL24連接，且可回應於第四字元線控制信號PXI4而操作。亦即，在奇數編號字元線(亦即，WL21及WL23中的一者)為所選擇字元線時，可藉由第二子字元線驅動器SWD2將高電壓施加至所選擇字元線；在偶數編號字元線(亦即，WL22及WL24中的一者)為所選擇字元線時，可藉由第一子字元線驅動器SWD1將高電壓施加至所選擇字元線。
在奇數編號字元線為所選擇字元線時，可藉由第二子字元線驅動器SWD2將低電壓施加至其餘奇數編號字元線(亦即，未選擇奇數編號字元線)；在偶數編號字元線為所選擇字元線時，可藉由第一子字元線驅動器SWD1將低電壓施加至其餘偶數編號字元線(亦即，未選擇偶數編號字元線)。
在一實施例中，根據本揭露的一實施例的子字元線驅動器可更包含組態成控制非選擇字元線的補充字元線驅動電路(為便於說明，下文中稱作「補充驅動電路」)。
舉例而言，第一子字元線驅動器SWD1可包含補充驅動電路sWDC1_2及補充驅動電路sWDC1_4。補充驅動電路sWDC1_2可與第二字元線WL22連接，且補充驅動電路sWDC1_4可與第四字元線WL24連接。補充驅動電路sWDC1_2可回應於第二字元線控制信號PXI2而操作，且補充驅動電路sWDC1_4可回應於第四字元線控制信號PXI4而操作。舉例而言，在第二字元線WL22為非選擇字元線時，補充驅動電路sWDC1_2可回應於第二 字元線控制信號PXI2而將低電壓施加至第二字元線WL22。在第四字元線WL24為非選擇字元線時，補充驅動電路sWDC1_4可回應於第四字元線控制信號PXI4而將低電壓施加至第四字元線WL24。
第二子字元線驅動器SWD2可包含補充驅動電路sWDC2_1及補充驅動電路sWDC2_3。補充驅動電路sWDC2_1可與第一字元線WL21連接，且補充驅動電路sWDC2_3可與第三字元線WL23連接。補充驅動電路sWDC2_1可回應於第一字元線控制信號PXI1而操作，且補充驅動電路sWDC2_3可回應於第三字元線控制信號PXI3而操作。舉例而言，在第一字元線WL21為非選擇字元線時，補充驅動電路sWDC2_1可回應於第一字元線控制信號PXI1而將低電壓施加至第一字元線WL21。在第三字元線WL23為非選擇字元線時，補充驅動電路sWDC2_3可回應於第三字元線控制信號PXI3而將低電壓施加至第三字元線WL23。
如上文所描述，在特定字元線為非選擇字元線時，低電壓可自鄰近於特定字元線的子字元線驅動器施加至特定字元線。在此情況下，由於非選擇字元線的一個末端不浮動，因此可減少因選擇字元線與鄰近非選擇字元線之間的耦接導致的雜訊引入。
舉例而言，如圖4中所示出，假定第三字元線WL23為選擇字元線。在此情況下，回應於第一字元線控制信號PXI1，第一子字元線驅動器SWD1的主驅動電路WDC1_1及第二子字元線驅動器SWD2的補充驅動電路sWDC2_1可將低電壓LOW施加至第一字元線WL21。回應於第二字元線控制信號PXI2，第一子字元線驅動器SWD1的補充驅動電路sWDC1_2及第二子字元線驅 動器SWD2的主驅動電路WDC2_2可將低電壓LOW施加至第二字元線WL22。回應於第三字元線控制信號PXI3，第一子字元線驅動器SWD1的主驅動電路WDC1_3可將高電壓HIGH施加至第三字元線WL23，且第二子字元線驅動器SWD2的補充驅動電路sWDC2_3可使第三字元線WL23浮動FLT。回應於第四字元線控制信號PXI4，第二子字元線驅動器SWD2的主驅動電路WDC2_4及第一子字元線驅動器SWD1的補充驅動電路sWDC1_4可將低電壓LOW施加至第四字元線WL24。
如上文所描述，子字元線驅動器的主驅動電路可回應於對應字元線控制信號而將高電壓HIGH或低電壓LOW施加至對應字元線，且補充驅動電路可將低電壓LOW施加至對應字元線或可使對應字元線浮動FLT。在此情況下，由於低電壓LOW施加至非選擇字元線的鄰近於選擇字元線的相對末端，因此可減少/防止因耦接導致的雜訊引入。
圖5A及圖5B為更詳細地示出圖3的子字元線驅動器的圖。為便於說明，可省略與上文所描述的組件相關聯的額外描述以避免冗餘。為便於說明，圖5中示出記憶體單元陣列110的部分組態，但本揭露不限於此。
參考圖3、圖5A以及圖5B，第一子字元線驅動器SWD1可包含主驅動電路WDC1_1及主驅動電路WDC1_3，以及補充驅動電路sWDC1_2a、補充驅動電路sWDC1_2b、補充驅動電路sWDC1_4a以及補充驅動電路sWDC1_4b。主驅動電路WDC1_1可回應於第一字元線控制信號PXI1而將低電壓LOW或高電壓HIGH施加至第一子陣列SA1及第二子陣列SA2的第一字元線WL11及 第一字元線WL21。主驅動電路WDC1_3可回應於第三字元線控制信號PXI3而將低電壓LOW或高電壓HIGH施加至第一子陣列SA1及第二子陣列SA2的第三字元線WL13及第三字元線WL23。
回應於第二字元線控制信號PXI2，補充驅動電路sWDC1_2a可將低電壓LOW施加至第一子陣列SA1的第二字元線WL12或可使第二字元線WL12浮動FLT。回應於第二字元線控制信號PXI2，補充驅動電路sWDC1_2b可將低電壓LOW施加至第二子陣列SA2的第二字元線WL22或可使第二字元線WL22浮動FLT。回應於第四字元線控制信號PXI4，補充驅動電路sWDC1_4a可將低電壓LOW施加至第一子陣列SA1的第四字元線WL14或可使第四字元線WL14浮動FLT。回應於第四字元線控制信號PXI4，補充驅動電路sWDC1_4b可將低電壓LOW施加至第二子陣列SA2的第四字元線WL24或可使第四字元線WL24浮動FLT。
第二子字元線驅動器SWD2可包含主驅動電路WDC2_2及主驅動電路WDC2_4，以及補充驅動電路sWDC2_1a、補充驅動電路sWDC2_1b、補充驅動電路sWDC2_3a以及補充驅動電路sWDC2_3b。
主驅動電路WDC2_2可回應於第二字元線控制信號PXI2而將低電壓LOW或高電壓HIGH施加至第二子陣列SA2及第三子陣列SA3的第二字元線WL22及第二字元線WL32。主驅動電路WDC2_4可回應於第四字元線控制信號PXI4而將低電壓LOW或高電壓HIGH施加至第二子陣列SA2及第三子陣列SA3的第四字元線WL24及第四字元線WL34。
回應於第一字元線控制信號PXI1，補充驅動電路sWDC2_1a可將低電壓LOW施加至第二子陣列SA2的第一字元線WL21或可使第二字元線WL21浮動FLT。回應於第一字元線控制信號PXI1，補充驅動電路sWDC2_1b可將低電壓LOW施加至第三子陣列SA3的第一字元線WL31或可使第一字元線WL31浮動FLT。回應於第三字元線控制信號PXI3，補充驅動電路sWDC2_3a可將低電壓LOW施加至第二子陣列SA2的第三字元線WL23或可使第三字元線WL23浮動FLT。回應於第三字元線控制信號PXI3，補充驅動電路sWDC2_3b可將低電壓LOW施加至第三子陣列SA3的第三字元線WL33或可使第三字元線WL33浮動FLT。
在一實施例中，組態成控制同一列的字元線的補充驅動電路可整合至一個補充驅動電路。舉例而言，在第一子字元線驅動器SWD1中，組態成驅動第二列的字元線(例如，WL12及WL22)的補充驅動電路sWDC1_2a及補充驅動電路sWDC1_2b可藉由一個補充驅動電路實施。
為簡要地描述本揭露的實施例，假定第三字元線(亦即，WL13、WL23、WL33等)為所選擇字元線。在此情況下，如圖5B中所示出，第一子字元線驅動器SWD1可將高電壓HIGH施加至第一子陣列SA1及第二子陣列SA2的第三字元線WL13及第三字元線WL23(亦即，選擇字元線)，且可將低電壓LOW施加至第一子陣列SA1及第二子陣列SA2的第一字元線WL11、第一字元線WL21、第二字元線WL12、第二字元線WL22以及第四字元線WL14及第四字元線WL24(亦即，非選擇字元線)。第二子字元線 驅動器SWD2可將低電壓LOW施加至第二子陣列SA2及第三子陣列SA3的第一字元線WL21、第一字元線WL31、第二字元線WL22、第二字元線WL32以及第四字元線WL24及第四字元線WL34(亦即，非選擇字元線)，且可使第二子陣列SA2及第三子陣列SA3的第三字元線WL23及第三字元線WL33(亦即，選擇字元線)浮動FLT。
在此情況下，由於將高電壓HIGH施加至兩個第三字元線(例如，WL13及WL23)的第一子字元線驅動器SWD1將低電壓LOW一起施加至鄰近非選擇字元線(例如，WL12、WL14、WL22以及WL24)，因此可減少/防止鄰近於第一子字元線驅動器SWD1的區處的字元線耦接。
圖6為示出圖1的記憶體單元陣列的圖。參考圖1及圖6，記憶體單元陣列110-1可包含多個子字元線驅動器SWD0至子字元線驅動器SWDn以及多個子陣列SA1至子陣列SA3。多個子字元線驅動器SWD0至子字元線驅動器SWDn以及多個子陣列SA1至子陣列SA3的置放類似於參考圖3所描述的置放，且因此，可省略額外描述以避免冗餘。
在一實施例中，字元線控制信號PXI可包含字元線選擇信號PXID及字元線非選擇信號PXIB。字元線選擇信號PXID可為指示選擇字元線的信號，且字元線非選擇信號PXIB可為指示非選擇字元線的信號。
奇數編號字元線控制信號PXI_odd可包含奇數編號字元線選擇信號PXID_odd及奇數編號字元線非選擇信號PXIB_odd。偶數編號字元線控制信號PXI_even可包含偶數編號字元線選擇信 號PXID_even及偶數編號字元線非選擇信號PXIB_even。
在一實施例中，第0子字元線驅動器SWD0、第二子字元線驅動器SWD2以及第n子字元線驅動器SWDn可回應於偶數編號字元線選擇信號PXID_even而將高電壓選擇性地施加至偶數編號字元線，可回應於偶數編號字元線非選擇信號PXIB_even而將低電壓選擇性地施加至偶數編號字元線，且可回應於奇數編號字元線非選擇信號PXIB_odd而將低電壓選擇性地施加至奇數編號字元線。
第一子字元線驅動器SWD1及第(n-1)子字元線驅動器SWDn-1可回應於奇數編號字元線選擇信號PXID_odd而將高電壓選擇性地施加至奇數編號字元線，可回應於奇數編號字元線非選擇信號PXIB_odd而將低電壓選擇性地施加至奇數編號字元線，且可回應於偶數編號字元線非選擇信號PXIB_even而將低電壓選擇性地施加至偶數編號字元線。
亦即，根據本揭露的一實施例，可將字元線非選擇信號PXIB_odd及字元線非選擇信號PXIB_even提供至所有子字元線驅動器SWD0至子字元線驅動器SWDn，且可將字元線選擇信號PXID_odd及字元線選擇信號PXID_even提供至對應子字元線驅動器。
圖7為示出圖6的第一子字元線驅動器及第二子字元線驅動器的圖。參考圖6及圖7，第一子字元線驅動器SWD1可包含選擇電路SC1_1及選擇電路SC1_3以及非選擇電路unSC1_1、非選擇電路unSC1_2、非選擇電路unSC1_3以及非選擇電路unSC1_4。第二子字元線驅動器SWD2可包含選擇電路SC2_2及 選擇電路SC2_4以及非選擇電路unSC2_1、非選擇電路unSC2_2、非選擇電路unSC2_3以及非選擇電路unSC2_4。
第一子字元線驅動器SWD1的選擇電路SC1_1可與第一字元線WL21的第一末端連接，且可回應於第一字元線選擇信號PXID1而操作。第一子字元線驅動器SWD1的非選擇電路unSC1_1可與第一字元線WL21的第一末端連接，且可回應於第一字元線非選擇信號PXIB1而操作。第二子字元線驅動器SWD2的非選擇電路unSC2_1可與第一字元線WL21的第二末端連接，且可回應於第一字元線非選擇信號PXIB1而操作。
亦即，在第一字元線WL21為選擇字元線時，第一子字元線驅動器SWD1的選擇電路SC1_1可回應於第一字元線選擇信號PXID1而將高電壓施加至第一字元線WL21。在第一字元線WL21為非選擇字元線時，第一子字元線驅動器SWD1的非選擇電路unSC1_1及第二子字元線驅動器SWD2的非選擇電路unSC2_1可回應於第一字元線非選擇信號PXIB1而將低電壓施加至第一字元線WL21。換言之，在第一字元線WL21為非選擇字元線時，可藉由第一子字元線驅動器SWD1及第二子字元線驅動器SWD2將低電壓施加至第一字元線WL21的相對末端(亦即，第一末端及第二末端)。
第一子字元線驅動器SWD1的非選擇電路unSC1_2可與第二字元線WL22的第一末端連接，且可回應於第二字元線非選擇信號PXIB2而操作。第二子字元線驅動器SWD2的選擇電路SC2_2可與第二字元線WL22的第二末端連接，且可回應於第二字元線選擇信號PXID2而操作。第二子字元線驅動器SWD2的非 選擇電路unSC2_2可與第二字元線WL22的第二末端連接，且可回應於第二字元線非選擇信號PXIB2而操作。
第一子字元線驅動器SWD1的選擇電路SC1_3可與第三字元線WL23的第一末端連接，且可回應於第三字元線選擇信號PXID3而操作。第一子字元線驅動器SWD1的非選擇電路unSC1_3可與第三字元線WL23的第一末端連接，且可回應於第三字元線非選擇信號PXIB3而操作。第二子字元線驅動器SWD2的非選擇電路unSC2_3可與第三字元線WL23的第二末端連接，且可回應於第三字元線非選擇信號PXIB3而操作。
第一子字元線驅動器SWD1的非選擇電路unSC1_4可與第四字元線WL24的第一末端連接，且可回應於第四字元線非選擇信號PXIB4而操作。第二子字元線驅動器SWD2的選擇電路SC2_4可與第四字元線WL24的第二末端連接，且可回應於第四字元線選擇信號PXID4而操作。第二子字元線驅動器SWD2的非選擇電路unSC2_4可與第四字元線WL24的第二末端連接，且可回應於第四字元線非選擇信號PXIB4而操作。
選擇電路SC1_3及選擇電路SC2_2以及非選擇電路unSC1_2、非選擇電路unSC1_3、非選擇電路unSC1_4、非選擇電路unSC2_2、非選擇電路unSC2_3以及非選擇電路unSC2_4的操作類似於上文所描述的選擇電路SC1_1以及非選擇電路unSC1_1及非選擇電路unSC2_1的操作，且因此，可省略額外描述以避免冗餘。
在一實施例中，與一個字元線連接且包含於一個子字元線驅動器中的選擇電路及非選擇電路(例如，SC1_1及unSC1_1) 可對應於參考圖4、圖5A以及圖5B所描述的主字元線驅動器(例如，WDC1_1)。與一個字元線連接且包含於一個子字元線驅動器中的非選擇電路(例如，unSC1_2)可對應於參考圖4、圖5A以及圖5B所描述的補充字元線驅動器(例如，sWDC1_2)。
圖8為示出圖7的第一子字元線驅動器及第二子字元線驅動器的電路圖。為便於說明，可省略與上文所描述的組件相關聯的額外描述以避免冗餘。參考圖1、圖7以及圖8，第一子字元線驅動器SWD1的選擇電路SC1_1可回應於子字元線驅動器啟用信號NWEIB而將第一字元線選擇信號PXID1提供至第一字元線WL21。舉例而言，第一子字元線驅動器SWD1的選擇電路SC1_1可包含連接於第一字元線選擇信號PXID1與第一字元線WL21之間的PMOS電晶體，以及連接於第一字元線WL21與低電壓端子之間的NMOS電晶體。PMOS電晶體及NMOS電晶體可回應於子字元線驅動器啟用信號NWEIB而操作。亦即，在子字元線驅動器啟用信號NWEIB處於低位準L時，第一選擇電路SC1_1可將第一字元線選擇信號PXID1提供至第一字元線WL21。在一實施例中，第一字元線選擇信號PXID1可具有高電壓HIGH。
第一子字元線驅動器SWD1的非選擇電路unSC1_1可包含連接於第一字元線WL21與低電壓端子之間且回應於第一字元線非選擇信號PXIB1而操作的NMOS電晶體。亦即，在第一字元線非選擇信號PXIB1處於高位準H時，NMOS電晶體可將低電壓提供至第一字元線WL21。
其餘選擇電路SC1_3、選擇電路SC2_2以及選擇電路SC2_4以及其餘非選擇電路unSC1_2、非選擇電路unSC1_3、非選 擇電路unSC1_4、非選擇電路unSC2_1、非選擇電路unSC2_2、非選擇電路unSC2_3以及非選擇電路unSC2_4的操作及結構類似於選擇電路SC1_1及非選擇電路unSC1_1的操作及結構，不同之處在於向其輸入的信號不同，且因此，可省略額外描述以避免冗餘。
為易於描述第一子字元線驅動器SWD1及第二子字元線驅動器SWD2，假定第三字元線WL23為選擇字元線。在此情況下，如圖8中所示出，第三字元線選擇信號PXID3及第一字元線非選擇信號PXIB1、第二字元線非選擇信號PXIB2以及第四字元線非選擇信號PXIB4可具有高位準H或高電壓HIGH，且第一字元線選擇信號PXID1、第二字元線選擇信號PXID2以及第四字元線選擇信號PXID4及第三字元線非選擇信號PXIB3可具有低位準L或低電壓LOW。亦即，字元線選擇信號及對應字元線非選擇信號可為互補的。
選擇電路SC1_1、選擇電路SC1_3、選擇電路SC2_2以及選擇電路SC2_4可回應於低位準L的子字元線驅動器啟用信號NWEIB而操作。由於子字元線驅動器啟用信號NWEIB處於低位準L且第三字元線選擇信號PXID3處於高位準H，因此對應於第三字元線WL23的選擇電路SC1_3的PMOS電晶體可接通，且因此，第三字元線選擇信號PXID3可提供至第三字元線WL23。對應於第三字元線WL23的非選擇電路unSC1_3及非選擇電路unSC2_3可回應於低位準L的第三字元線非選擇信號PXIB3而斷開。
由於子字元線驅動器啟用信號NWEIB及第一字元線選擇信號PXID1、第二字元線選擇信號PXID2以及第四字元線選擇 信號PXID4處於低位準L，因此選擇電路SC1_1、選擇電路SC2_2以及選擇電路SC2_4的PMOS電晶體可能不接通。對應於第一字元線WL21的非選擇電路unSC1_1及非選擇電路unSC2_1可回應於高位準H的第一字元線非選擇信號PXIB1而接通，且因此，低電壓LOW可提供至第一字元線WL21。同樣地，對應於第二字元線WL22及第四字元線WL24的非選擇電路unSC1_2、非選擇電路unSC2_2、非選擇電路unSC1_4以及非選擇電路unSC2_4可回應於高位準H的第二字元線非選擇信號PXIB2及第四字元線非選擇信號PXIB4而接通，且因此，低電壓LOW可提供至第二字元線WL22及第四字元線WL24。
根據圖8的實例，在第三字元線WL23為選擇字元線時，可藉由第一子字元線驅動器SWD1將高電壓HIGH施加至第三字元線WL23。在此情況下，可藉由第一子字元線驅動器SWD1及第二子字元線驅動器SWD2將低電壓LOW施加至作為鄰近於選擇字元線的非選擇字元線的第二字元線WL22及第四字元線WL24。(舉例而言，第二字元線WL22及第四字元線WL24可為第二子陣列SA2的最靠近於第三字元線WL23的字元線，因為第二子陣列SA2中的其他字元線不可位於第二字元線WL2與第三字元線WL3之間或第三字元線WL3與第四字元線WL4之間)。因此，可抑制/防止因字元線耦接導致的雜訊引入至鄰近於選擇字元線的非選擇字元線中。
圖9為用於描述圖8的實例的操作的時序圖。為圖式簡潔起見且為便於說明，省略用於區分信號的識別編號。參考圖8及圖9，可在自第一時間t1至第二時間t2的時段期間啟用選擇字元 線。在此情況下，在第一時間t1處，子字元線驅動器啟用信號NWEIB可自第一電壓V1減小至第二電壓V2。在一實施例中，第一電壓V1可對應於足以接通選擇電路SC1_1、選擇電路SC1_3、選擇電路SC2_2以及選擇電路SC2_4的NMOS電晶體的電壓，且第二電壓V2可對應於足以斷開選擇電路SC1_1、選擇電路SC1_3、選擇電路SC2_2以及選擇電路SC2_4的NMOS電晶體的電壓。
在第一時間t1處，對應於選擇字元線的字元線選擇信號PXID可自第三電壓V3增大至第四電壓V4。在一實施例中，第三電壓V3可與第二電壓V2具有相同的位準。替代地，第二電壓V2與第三電壓V3之間的差可小於選擇電路SC1_1、選擇電路SC1_3、選擇電路SC2_2以及選擇電路SC2_4中的每一者中包含的NMOS電晶體的臨限電壓。第四電壓V4可對應於用於接通記憶體單元陣列110中的每一記憶體單元的選擇電晶體TR(參考圖1)的高電壓HIGH。亦即，對應於選擇字元線的選擇電路可回應於第二電壓V2的子字元線驅動器啟用信號NWEIB及第四電壓V4的字元線選擇信號PXID而將第四電壓V4(亦即，高電壓HIGH)提供至選擇字元線。
在一實施例中，對應於非選擇字元線的字元線選擇信號PXID可在字元線啟用時段中維持第三電壓V3。亦即，對應於非選擇字元線的選擇電路可回應於第二電壓V2的子字元線驅動器啟用信號NWEIB及第三電壓V3的字元線選擇信號PXID而斷開。
在第一時間t1處，對應於選擇字元線的字元線非選擇信號PXIB可自第五電壓V5減小至第六電壓V6。在一實施例中，第五電壓V5可對應於用於接通非選擇電路unSC1_1、非選擇電路 unSC1_2、非選擇電路unSC1_3、非選擇電路unSC1_4、非選擇電路unSC2_1、非選擇電路unSC2_2、非選擇電路unSC2_3以及非選擇電路unSC2_4的NMOS電晶體的電壓。第六電壓V6可對應於用於斷開非選擇電路unSC1_1、非選擇電路unSC1_2、非選擇電路unSC1_3、非選擇電路unSC1_4、非選擇電路unSC2_1、非選擇電路unSC2_2、非選擇電路unSC2_3以及非選擇電路unSC2_4的NMOS電晶體的電壓。
在一實施例中，對應於非選擇字元線的字元線非選擇信號PXIB可在字元線啟用時段中維持第五電壓V5。亦即，對應於非選擇字元線的非選擇電路unSC可回應於第五電壓V5的字元線非選擇信號PXIB而接通，且因此可將低電壓LOW提供至非選擇字元線。
根據選擇電路及非選擇電路回應於上文所描述信號的操作，在字元線啟用時段期間，選擇字元線的電壓可自第七電壓V7增大至第八電壓V8。第七電壓V7可對應於用於斷開記憶體單元的選擇電晶體的低電壓LOW，且第八電壓V8可對應於用於接通記憶體單元的選擇電晶體的高電壓HIGH。
選擇字元線及鄰近字元線(亦即，非選擇字元線)可維持第七電壓V7。在此情況下，如上文所描述，可藉由選擇字元線的電壓將雜訊引入至鄰近字元線中。在此情況下，如圖9中所示出，在習知記憶體單元陣列中(亦即，在子陣列的每一字元線的一個末端浮動的結構中)，第二幅值v2的雜訊引入至鄰近字元線中；另一方面，在根據本揭露的實施例的記憶體單元陣列中(亦即，在子陣列的每一字元線的相對末端與子字元線驅動器連接的結構中或 在低電壓施加至子陣列的每一非選擇字元線的相對末端的結構中)，小於第二幅值v2的第一幅值v1的雜訊引入至鄰近字元線中。亦即，在自非選擇字元線的相對末端或邊緣施加低電壓時，可防止或減少歸因於選擇字元線的高電壓而發生的雜訊引入。
圖10為示出根據本揭露的一實施例的記憶體單元陣列的圖。為圖式簡潔起見且為便於說明，藉由類似附圖標號指代上文所描述的組件，且可省略其額外描述以避免冗餘。
參考圖1及圖10，記憶體單元陣列100-2可包含多個子陣列SA1至子陣列SAn以及多個子字元線驅動器SWD0至子字元線驅動器SWDn。多個子陣列SA1至子陣列SAn以及多個子字元線驅動器SWD0至子字元線驅動器SWDn的置放類似於參考圖2A所描述的置放，且因此，可省略額外描述以避免冗餘。
如圖10中所示出，第0子字元線驅動器SWD0可與第一子陣列SA1的多個字元線WL11至字元線WL18連接。第一子字元線驅動器SWD1可與第一子陣列SA1及第二子陣列SA2的多個字元線WL11至字元線WL18至字元線WL21至字元線WL28連接。第二子字元線驅動器SWD2可與第二子陣列SA2的多個字元線WL21至字元線WL28連接。第(n-1)子字元線驅動器SWDn-1可與第n子陣列SAn的多個字元線WLn1至字元線WLn8連接。第n子字元線驅動器SWDn可與第n子陣列SAn的多個字元線WLn1至字元線WLn8連接。
在圖10的實施例中，第0子字元線驅動器SWD0、第二子字元線驅動器SWD2以及第n子字元線驅動器SWDn可接收偶數編號字元線選擇信號PXID_even及偶數編號字元線非選擇信號 PXIB_even。第0子字元線驅動器SWD0、第二子字元線驅動器SWD2以及第n子字元線驅動器SWDn可回應於偶數編號字元線選擇信號PXID_even及偶數編號字元線非選擇信號PXIB_even而控制偶數編號字元線。第0子字元線驅動器SWD0、第二子字元線驅動器SWD2以及第n子字元線驅動器SWDn-1可回應於奇數編號字元線補充信號PXIS_odd而控制奇數編號字元線。舉例而言，在奇數編號字元線補充信號PXIS_odd指示所有奇數編號字元線為非選擇字元線時，第0子字元線驅動器SWD0、第二子字元線驅動器SWD2以及第n子字元線驅動器SWDn可將低電壓LOW施加至奇數編號字元線。
在一實施例中，奇數編號字元線補充信號PXIS_odd可為指示多個字元線中的奇數編號字元線為非選擇字元線或指示多個字元線中的偶數編號字元線中的一者為選擇字元線的信號。舉例而言，奇數編號字元線補充信號PXIS_odd可基於偶數編號字元線選擇信號PXID_even的OR操作、偶數編號字元線非選擇信號PXIB_even的NAND操作、奇數編號字元線選擇信號PXID_odd的NOR操作或奇數編號字元線非選擇信號PXIB_odd的OR操作而產生。
在一實施例中，奇數編號字元線補充信號PXIS_odd可由X-解碼器120或由單獨字元線信號產生器產生。替代地，奇數編號字元線補充信號PXIS_odd可由第0子字元線驅動器SWD0、第二子字元線驅動器SWD2以及第n子字元線驅動器SWDn中的每一者中包含的邏輯運算電路產生，且邏輯運算電路可對上文所描述的信號執行邏輯運算。
第一子字元線驅動器SWD1及第(n-1)子字元線驅動器SWDn-1可接收奇數編號字元線選擇信號PXID_odd及奇數編號字元線非選擇信號PXIB_odd。第一子字元線驅動器SWD1及第(n-1)子字元線驅動器SWDn-1可回應於奇數編號字元線選擇信號PXID_odd及奇數編號字元線非選擇信號PXIB_odd而控制奇數編號字元線。第一子字元線驅動器SWD1及第(n-1)子字元線驅動器SWDn-1可接收偶數編號字元線補充信號PXIS_even。第一子字元線驅動器SWD1及第(n-1)子字元線驅動器SWDn-1可回應於偶數編號字元線補充信號PXIS_even而將低電壓LOW施加至偶數編號字元線。
在一實施例中，偶數編號字元線補充信號PXIS_even可為指示多個字元線中的偶數編號字元線為非選擇字元線或指示多個字元線中的奇數編號字元線中的一者為選擇字元線的信號。舉例而言，偶數編號字元線補充信號PXIS_even可基於奇數編號字元線選擇信號PXID_odd的OR操作、奇數編號字元線非選擇信號PXIB_odd的NAND操作、偶數編號字元線選擇信號PXID_even的NOR操作或偶數編號字元線非選擇信號PXIB_even的OR操作而產生。
在一實施例中，偶數編號字元線補充信號PXIS_even可由X-解碼器120或由單獨字元線信號產生器產生。替代地，偶數編號字元線補充信號PXIS_even可由第一子字元線驅動器SWD1及第(n-1)子字元線驅動器SWDn-1中的每一者中包含的邏輯運算電路產生，且邏輯運算電路可對上文所描述的信號執行邏輯運算。
圖11為示出圖10的第一子字元線驅動器及第二子字元 線驅動器的圖。參考圖10及圖11，第一子字元線驅動器SWD1可包含與第一字元線WL21連接的選擇電路SC1_1及非選擇電路unSC1_1，以及與第三字元線WL23連接的選擇電路SC1_3及非選擇電路unSC1_3。第二子字元線驅動器SWD2可包含與第二字元線WL22連接的選擇電路SC2_2及非選擇電路unSC2_2，以及與第四字元線WL24連接的選擇電路SC2_4及非選擇電路unSC2_4。以上組件可回應於字元線選擇信號PXID1至字元線選擇信號PXID4以及字元線非選擇信號PXIB1至字元線非選擇信號PXIB4而操作，且以上組件的操作類似於上文所描述。因此，可省略額外描述以避免冗餘。
第一子字元線驅動器SWD1可更包含偶數編號字元線非選擇電路unSC_even。偶數編號字元線非選擇電路unSC_even可回應於偶數編號字元線補充信號PXIS_even而將低電壓LOW選擇性地施加至第二字元線WL22及第四字元線WL24(亦即，偶數編號字元線)。舉例而言，如上文所描述，偶數編號字元線補充信號PXIS_even可為指示所有偶數編號字元線為非選擇字元線或選擇字元線為奇數編號字元線中的一者的信號。如圖11中所示出，在第三字元線WL23(或奇數編號字元線)為選擇字元線時，偶數編號字元線非選擇電路unSC_even可回應於偶數編號字元線補充信號PXIS_even而將低電壓LOW施加至第二字元線WL22及第四字元線WL24(亦即，偶數編號字元線)。
第二子字元線驅動器SWD2可更包含奇數編號字元線非選擇電路unSC_odd。奇數編號字元線非選擇電路unSC_odd可回應於奇數編號字元線補充信號PXIS_odd而將低電壓LOW選擇性 地施加至第一字元線WL11及第三字元線WL13(亦即，奇數編號字元線)。舉例而言，如上文所描述，奇數編號字元線補充信號PXIS_odd可為指示所有奇數編號字元線為非選擇字元線或選擇字元線為偶數編號字元線中的一者的信號。如圖11中所示出，在第三字元線WL23(或奇數編號字元線)為選擇字元線時，奇數編號字元線非選擇電路unSC_odd可回應於奇數編號字元線補充信號PXIS_odd而使第一字元線WL21及第三字元線WL23(亦即，奇數編號字元線)浮動FLT。由於奇數編號字元線中的一者為選擇字元線且奇數編號字元線中的選擇字元線藉由第一子字元線驅動器SWD1控制為高電壓HIGH，因此為維持選擇字元線(亦即，奇數編號字元線)的位準，奇數編號字元線非選擇電路unSC_odd可使奇數編號字元線WL21及奇數編號字元線WL23浮動。
在一實施例中，如圖11中所示出，在第三字元線WL23為選擇字元線時，第一子字元線驅動器SWD1可將高電壓HIGH施加至第三字元線WL23，且可將低電壓LOW施加至第二字元線WL22及第四字元線WL24。在此情況下，由於鄰近於作為選擇字元線的第三字元線WL23的第二字元線WL22及第四字元線WL24在鄰近於第一子字元線驅動器SWD1的區中維持在低電壓LOW處，因此可阻擋因字元線耦接而引入至第二字元線WL22及第四字元線WL24中的雜訊。
圖12為示出根據本揭露的一實施例的積體電路裝置200的佈局，圖13為示出積體電路裝置200的透視圖，且圖14為沿著圖12的線X1-X1'及線Y1-Y1'截取的積體電路裝置200的截面圖。
在一實施例中，參考圖1至圖11所描述的記憶體裝置100可由待參考以下圖式描述的積體電路裝置200替換。亦即，記憶體裝置100中包含的多個記憶體單元可具有待參考以下圖式描述的記憶體單元的結構(或包含垂直通道電晶體(vertical channel transistor；VCT)的結構)。積體電路裝置200可包含參考圖1至圖11所描述的子字元線驅動器。
參考圖12至圖14，積體電路裝置200可包含基底210、多個第一導電線220、通道層230、閘極電極240、閘極絕緣層250以及電容器結構280。積體電路裝置200可為包含垂直通道電晶體(VCT)的記憶體裝置。垂直通道電晶體可具有通道層230的通道長度沿著垂直方向自基底210延伸的結構。
下部絕緣層212可安置於基底210上，且多個第一導電線220可安置於下部絕緣層212上以在第一方向(亦即，X方向)上彼此間隔開且在第二方向(亦即，Y方向)上延伸。多個第一絕緣圖案222可安置於下部絕緣層212上以填充多個第一導電線220之間的空間。多個第一絕緣圖案222可在第二方向(亦即，Y方向)上延伸，且多個第一絕緣圖案222的上部表面可安置於與多個第一導電線220的上部表面相同的位準處。多個第一導電線220可充當積體電路裝置200的位元線。
在一些實施例中，多個第一導電線220可包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，多個第一導電線220可為摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、 IrOx、RuOx或其組合，但不限於此。多個第一導電線220可包含由上文所描述的材料形成的單層或多層。在一些實施例中，多個第一導電線220可包含二維半導體材料，且例如，二維半導體材料可包含石墨烯、碳奈米管或其組合。
通道層230可以矩陣形式配置於多個第一導電線220上，以便在第一方向(亦即，X方向)及第二方向(亦即，Y方向)上彼此間隔開。通道層230可具有第一方向(亦即，X方向)上的第一寬度，可具有第三方向(亦即，Z方向)上的第一高度，且第一高度可大於第一寬度。舉例而言，第一高度可為第一寬度的約2倍至10倍，但不限於此。通道層230的底部部分可充當第一源極/汲極區(未示出)，通道層230的上部部分可充當第二源極/汲極區(未示出)，且通道層230的在第一源極/汲極區與第二源極/汲極區之間的一部分可充當通道區(未示出)。
在一些實施例中，通道層230可包含氧化物半導體。舉例而言，氧化物半導體可包含InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZOnzO、AlxGaySnz或InxGaySnzO、GaxGaySnz，或其組合。通道層230可包含由氧化物半導體形成的單層或多層。在一些實施例中，通道層230可具有大於矽的帶隙能量的帶隙能量。舉例而言，通道層230可具有約1.5電子伏特至5.6電子伏特的帶隙能量。舉例而言，在通道層230具有約2.0電子伏特至4.0電子伏特的帶隙能量時，通道層230可具有改良/最佳通道效能。舉例而言，通道層230可為多晶或非晶形的，但不限於此。在一些實施例中，通道層230可包含二維半導體材料，且例如，二維半導 體材料可包含石墨烯、碳奈米管或其組合。
閘極電極240可在第一方向(亦即，X方向)上在通道層230的相對側壁上延伸。閘極電極240可包含面向通道層230的第一側壁的第一子閘極電極240P1，及面向通道層230的第二側壁的第二子閘極電極240P2，所述第二側壁與第一側壁相對。由於一個通道層230插入於第一子閘極電極240P1與第二子閘極電極240P2之間，因此積體電路裝置200可具有雙閘極電晶體結構。然而，本揭露不限於此。舉例而言，可藉由省略第二子閘極電極240P2且僅形成面向通道層230的第一側壁的第一子閘極電極240P1來實施單閘極電晶體結構。
閘極電極240可包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，閘極電極240可為摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合，但不限於此。
閘極絕緣層250可包圍通道層230的側壁，且可插入於通道層230與閘極電極240之間。舉例而言，如圖12中所示出，通道層230的整個側壁可由閘極絕緣層250包圍，且閘極電極240的側壁的一部分可與閘極絕緣層250接觸。在其他實施例中，閘極絕緣層250可在閘極電極240的延伸方向(亦即，第一方向(亦即，X方向))上延伸，且通道層230的側壁當中的僅兩個面向閘極電極240的側壁可與閘極絕緣層250接觸。
在一些實施例中，閘極絕緣層250可由氧化矽層、氮氧化矽層、高k介電層(其介電常數高於氧化矽層的介電常數)或其 組合形成。高k介電層可由金屬氧化物或金屬氮氧化物形成。舉例而言，可用作閘極絕緣層250的高k介電層可由HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其組合形成，但不限於此。
多個第二絕緣圖案232可在多個第一絕緣圖案222上沿著第二方向(亦即，Y方向)延伸，且通道層230可安置於多個第二絕緣圖案232當中的彼此鄰近的兩個第二絕緣圖案232之間。並且，在彼此鄰近的兩個第二絕緣圖案232之間，第一埋層234及第二埋層236可安置於兩個鄰近通道層230之間的空間中。第一埋層234可安置於兩個鄰近通道層230之間的空間的底部部分處，且第二埋層236可形成於第一埋層234上以填充兩個鄰近通道層230之間的其餘空間。第二埋層236的上部表面可安置於與通道層230的上部表面相同的位準處，且第二埋層236可覆蓋閘極電極240的上部表面。不同於上文描述，多個第二絕緣圖案232可由與多個第一絕緣圖案222連續的材料層形成，或第二埋層236可由與第一埋層234連續的材料層形成。
電容器觸點260可安置於每一通道層230上。電容器觸點260可安置為與通道層230豎直重疊，且可以矩陣形式配置以便在第一方向(亦即，X方向)及第二方向(亦即，Y方向)上彼此間隔開。電容器觸點260可為摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合，但不限於此。上部絕緣層262可包圍多個第二絕緣圖案232及第二埋層236上的電容器觸點260的側壁。
蝕刻終止層270可安置於上部絕緣層262上，且電容器結構280可安置於蝕刻終止層270上。電容器結構280可包含下部電極282、電容器介電層284以及上部電極286。
下部電極282可經由蝕刻終止層270與電容器觸點260的上部表面電連接。下部電極282可以在第三方向(亦即，Z方向)上延伸的柱的形狀形成，但不限於此。在一些實施例中，下部電極282可安置為與電容器觸點260豎直重疊，且可以矩陣形式配置以便在第一方向(亦即，X方向)及第二方向(亦即，Y方向)上彼此間隔開。不同於上文描述，著陸襯墊(未示出)可進一步安置於電容器觸點260與下部電極282之間，使得下部電極282以六邊形形狀配置。
圖15為示出根據一些實施例的積體電路裝置200A的佈局，且圖16為示出積體電路裝置200A的透視圖。
參考圖15及圖16，積體電路裝置200A可包含基底210A、多個第一導電線220A、通道結構230A、接觸閘極電極240A、多個第二導電線242A以及電容器結構280。積體電路裝置200A可為包含垂直通道電晶體(VCT)的記憶體裝置。
多個主動區AC可藉由第一裝置隔離層212A及第二裝置隔離層214A界定於基底210A中。通道結構230A可安置於每一主動區AC中，且通道結構230A可包含在垂直方向上延伸的第一主動柱230A1及第二主動柱230A2，及與第一主動柱230A1的底部部分及第二主動柱230A2的底部部分連接的連接部分230L。第一源極/汲極區SD1可安置於連接部分230L中，且第二源極/汲極區SD2可安置於第一主動柱230A1及第二主動柱230A2的上部側 上。第一主動柱230A1及第二主動柱230A2中的每一者可構成獨立單位記憶體單元。
多個第一導電線220A可在與多個主動區AC中的每一者相交的方向上延伸。舉例而言，多個第一導電線220A可在第二方向(亦即，Y方向)上延伸。多個第一導電線220A中的一個第一導電線220A可安置於第一主動柱230A1與第二主動柱230A2之間的連接部分230L上，且一個第一導電線220A可安置於第一源極/汲極區SD1上。鄰近於一個第一導電線220A的另一第一導電線220A可安置於兩個通道結構230A之間。多個第一導電線220A中的一個第一導電線220A可充當與安置於一個第一導電線220A的相對側上的第一主動柱230A1及第二主動柱230A2構成的2個單位記憶體單元相關聯的共同位元線。
一個接觸閘極電極240A可安置於在第二方向(亦即，Y方向)上鄰近的兩個通道結構230A之間。舉例而言，接觸閘極電極240A可安置於一個通道結構230A中包含的第一主動柱230A1與鄰近於所述一個通道結構230A的通道結構230A的第二主動柱230A2之間，且可由安置於其相對側壁上的第一主動柱230A1及第二主動柱230A2共用。閘極絕緣層250A可安置於接觸閘極電極240A與第一主動柱230A1之間以及接觸閘極電極240A與第二主動柱230A2之間。多個第二導電線242A可在接觸閘極電極240A上在第一方向(亦即，X方向)上延伸。多個第二導電線242A可充當積體電路裝置200A的字元線。
電容器觸點260A可安置於通道結構230A上。電容器觸點260A可安置於第二源極/汲極區SD2上，且電容器結構280可 安置於電容器觸點260A上。
根據本揭露，記憶體裝置可將低電壓施加至子陣列的非選擇字元線的邊緣(或末端)。在此情況下，因選擇字元線與鄰近非選擇字元線之間的耦接導致的雜訊產生或雜訊引入可減少。因此，提供具有改良的可靠性的記憶體裝置。
在已參考本揭露的實施例來描述本揭露時，所屬領域中具通常知識者將顯而易見，在不脫離如以下申請專利範圍中所闡述的本揭露的精神及範疇的情況下，可對本揭露進行各種改變及修改。
100:記憶體裝置
110:記憶體單元陣列
120:列解碼器
130:行解碼器
140:感測放大器及寫入驅動器
150:輸入/輸出電路
160:控制邏輯電路
ADDR_col:行位址
ADDR_row:列位址
BL:位元線
C:儲存電容器
CMD:命令
CTRL:控制信號
DATA:資料
TR:電晶體
WL:字元線

Claims (20)

  1. 一種記憶體裝置，包括： 列解碼器，組態成基於自外部裝置接收到的列位址而產生多個字元線控制信號； 第一子陣列，包含與多個字元線連接的多個記憶體單元； 第一子字元線驅動器，組態成基於對應於所述多個字元線中的奇數編號字元線的奇數編號字元線控制信號而將選擇電壓或非選擇電壓提供至所述奇數編號字元線；以及 第二子字元線驅動器，組態成基於對應於所述多個字元線中的偶數編號字元線的偶數編號字元線控制信號而將所述選擇電壓或所述非選擇電壓提供至所述偶數編號字元線， 其中所述第一子字元線驅動器進一步組態成回應於所述偶數編號字元線控制信號而將所述非選擇電壓施加至所述偶數編號字元線中的非選擇字元線，且 其中所述第二子字元線驅動器進一步組態成回應於所述奇數編號字元線控制信號而將所述非選擇電壓施加至所述奇數編號字元線中的非選擇字元線。
  2. 如請求項1所述的記憶體裝置，其中所述奇數編號字元線在所述第一子陣列中與所述偶數編號字元線交替。
  3. 如請求項1所述的記憶體裝置， 其中所述多個字元線沿著第一方向延伸， 其中所述第一子字元線驅動器、所述第一子陣列以及所述第二子字元線驅動器沿著所述第一方向配置， 其中所述第一子陣列位於所述第一子字元線驅動器與所述第二子字元線驅動器之間， 其中所述第一子字元線驅動器連接至所述多個字元線的各別第一末端，且 其中所述第二子字元線驅動器連接至所述多個字元線的與所述第一末端相對的各別第二末端。
  4. 如請求項1所述的記憶體裝置， 其中所述第一子字元線驅動器包含： 多個奇數編號主驅動電路，組態成回應於所述奇數編號字元線控制信號而將所述選擇電壓或所述非選擇電壓施加至所述奇數編號字元線；以及 多個偶數編號補充驅動電路，組態成回應於所述偶數編號字元線控制信號而將所述非選擇電壓選擇性地施加至所述偶數編號字元線，且 其中所述第二子字元線驅動器包含： 多個偶數編號主驅動電路，組態成回應於所述偶數編號字元線控制信號而將所述選擇電壓或所述非選擇電壓施加至所述偶數編號字元線；以及 多個奇數編號補充驅動電路，組態成回應於所述奇數編號字元線控制信號而將所述非選擇電壓選擇性地施加至所述奇數編號字元線。
  5. 如請求項4所述的記憶體裝置， 其中所述多個奇數編號主驅動電路中的每一者包含： 奇數編號選擇電路，連接至所述奇數編號字元線中的一個對應字元線，且組態成回應於所述奇數編號字元線控制信號中的一者而將所述選擇電壓選擇性地施加至所述一個對應字元線；以及 奇數編號非選擇電路，連接至所述奇數編號字元線中的所述一個對應字元線，且組態成回應於所述奇數編號字元線控制信號中的所述一者而將所述非選擇電壓選擇性地施加至所述一個對應字元線，且 其中所述多個偶數編號補充驅動電路中的每一者包含： 偶數編號選擇電路，連接至所述偶數編號字元線中的一個對應字元線，且組態成回應於所述偶數編號字元線控制信號中的一者而將所述非選擇電壓選擇性地施加至所述偶數編號字元線中的所述一個對應字元線。
  6. 如請求項1所述的記憶體裝置，其中所述多個記憶體單元中的每一者包含： 選擇電晶體，組態成回應於所述多個字元線中的對應字元線而操作；以及 儲存電容器，連接至所述選擇電晶體。
  7. 如請求項6所述的記憶體裝置，其中所述選擇電晶體包含垂直通道電晶體（VCT）。
  8. 一種記憶體裝置，包括： 列解碼器，組態成基於自外部裝置接收到的列位址而產生第一字元線選擇信號、第一字元線非選擇信號、第二字元線選擇信號以及第二字元線非選擇信號； 第一子陣列，包含連接至第一字元線的多個第一記憶體單元及連接至第二字元線的多個第二記憶體單元； 第一子字元線驅動器，連接至所述第一字元線，且組態成回應於所述第一字元線選擇信號而將選擇電壓施加至所述第一字元線且回應於所述第一字元線非選擇信號而將非選擇電壓施加至所述第一字元線；以及 第二子字元線驅動器，連接至所述第二字元線，且組態成回應於所述第二字元線選擇信號而將所述選擇電壓施加至所述第二字元線且回應於所述第二字元線非選擇信號而將所述非選擇電壓施加至所述第二字元線， 其中所述第一子字元線驅動器連接至所述第二字元線且進一步組態成回應於所述第二字元線非選擇信號而將所述非選擇電壓施加至所述第二字元線，且 其中所述第二子字元線驅動器連接至所述第一字元線且進一步組態成回應於所述第一字元線非選擇信號而將所述非選擇電壓施加至所述第一字元線。
  9. 如請求項8所述的記憶體裝置，其中所述第一子陣列位於所述第一子字元線驅動器與所述第二子字元線驅動器之間。
  10. 如請求項8所述的記憶體裝置， 其中所述第一字元線及所述第二字元線中的每一者沿著第一方向延伸，且 其中所述第一字元線及所述第二字元線沿著垂直於所述第一方向的第二方向實體地彼此鄰近。
  11. 如請求項8所述的記憶體裝置， 其中，在所述第一字元線為選擇字元線時，所述第一子字元線驅動器組態成將所述選擇電壓施加至所述第一字元線且將所述非選擇電壓施加至所述第二字元線，且所述第二子字元線驅動器組態成使所述第一字元線浮動且將所述非選擇電壓施加至所述第二字元線，且 其中，在所述第二字元線為選擇字元線時，所述第一子字元線驅動器組態成將所述非選擇電壓施加至所述第一字元線且使所述第二字元線浮動，且所述第二子字元線驅動器組態成將所述非選擇電壓施加至所述第一字元線且將所述選擇電壓施加至所述第二字元線。
  12. 如請求項8所述的記憶體裝置，其中所述第一子字元線驅動器及所述第二子字元線驅動器組態成回應於子字元線驅動器啟用信號而操作。
  13. 如請求項12所述的記憶體裝置， 其中所述第一子字元線驅動器包含： 第一選擇電路，組態成回應於所述第一字元線選擇信號及所述子字元線驅動器啟用信號而將所述選擇電壓施加至所述第一字元線； 第一非選擇電路，組態成回應於所述第一字元線非選擇信號而將所述非選擇電壓施加至所述第一字元線；以及 第二非選擇電路，組態成回應於所述第二字元線非選擇信號而將所述非選擇電壓施加至所述第二字元線，且 其中所述第二子字元線驅動器包含： 第三非選擇電路，組態成回應於所述第一字元線非選擇信號而將所述非選擇電壓施加至所述第一字元線； 第二選擇電路，組態成回應於所述第二字元線選擇信號及所述子字元線驅動器啟用信號而將所述選擇電壓施加至所述第二字元線；以及 第四非選擇電路，組態成回應於所述第二字元線非選擇信號而將所述非選擇電壓施加至所述第二字元線。
  14. 如請求項13所述的記憶體裝置， 其中所述第一選擇電路包含： 第一PMOS電晶體，連接於組態成接收所述第一字元線選擇信號的第一輸入端子與所述第一字元線之間，所述第一PMOS電晶體組態成回應於所述子字元線驅動器啟用信號而操作；以及 第一NMOS電晶體，連接於所述第一字元線與組態成接收所述非選擇電壓的低電壓端子之間，所述第一NMOS電晶體組態成回應於所述子字元線驅動器啟用信號而操作，且 其中所述第二選擇電路包含： 第二PMOS電晶體，連接於組態成接收所述第二字元線選擇信號的第二輸入端子與所述第二字元線之間，所述第二PMOS電晶體組態成回應於所述子字元線驅動器啟用信號而操作；以及 第二NMOS電晶體，連接於所述第二字元線與所述低電壓端子之間，且組態成回應於所述子字元線驅動器啟用信號而操作。
  15. 如請求項13所述的記憶體裝置， 其中所述第一非選擇電路包含連接於所述第一字元線與組態成接收所述非選擇電壓的低電壓端子之間的第三NMOS電晶體，所述第三NMOS電晶體組態成回應於所述第一字元線非選擇信號而操作， 其中所述第二非選擇電路包含連接於所述第二字元線與所述低電壓端子之間且組態成回應於所述第二字元線非選擇信號而操作的第四NMOS電晶體， 其中所述第三非選擇電路包含連接於所述第一字元線與所述低電壓端子之間且組態成回應於所述第一字元線非選擇信號而操作的第五NMOS電晶體，且 其中所述第四非選擇電路包含連接於所述第二字元線與所述低電壓端子之間且組態成回應於所述第二字元線非選擇信號而操作的第六NMOS電晶體。
  16. 如請求項8所述的記憶體裝置，更包括： 第二子陣列，包含連接至第三字元線的多個第三記憶體單元及連接至第四字元線的多個第四記憶體單元， 其中所述第二子字元線驅動器連接至所述第四字元線，且進一步組態成回應於所述第二字元線選擇信號而將所述選擇電壓施加至所述第四字元線且回應於所述第二字元線非選擇信號而將所述非選擇電壓施加至所述第四字元線，且 其中所述第二子字元線驅動器連接至所述第三字元線且進一步組態成回應於所述第一字元線非選擇信號而將所述非選擇電壓施加至所述第三字元線。
  17. 如請求項16所述的記憶體裝置，其中所述第二子字元線驅動器包含： 第一非選擇電路，組態成回應於所述第一字元線非選擇信號而將所述非選擇電壓施加至所述第一字元線； 第二選擇電路，組態成回應於所述第二字元線選擇信號而將所述選擇電壓施加至所述第二字元線及所述第四字元線； 第二非選擇電路，組態成回應於所述第二字元線非選擇信號而將所述非選擇電壓施加至所述第二字元線及所述第四字元線；以及 第三非選擇電路，組態成回應於所述第一字元線非選擇信號而將所述非選擇電壓施加至所述第三字元線。
  18. 如請求項17所述的記憶體裝置，其中所述第一字元線及所述第三字元線處於第一列中，且所述第二字元線及所述第四字元線處於第二列中。
  19. 一種記憶體裝置，包括： 第一記憶體單元，包含儲存電容器及連接於所述儲存電容器與第一字元線之間的選擇電晶體； 第一子字元線驅動器，連接至所述第一字元線的第一末端，且組態成回應於第一字元線控制信號而將選擇電壓及非選擇電壓中的一者施加至所述第一字元線；以及 第二子字元線驅動器，連接至所述第一字元線的第二末端， 其中，回應於所述第一字元線控制信號，所述第二子字元線驅動器組態成使所述第一字元線浮動或將所述非選擇電壓施加至所述第一字元線。
  20. 如請求項19所述的記憶體裝置， 其中，在所述第一字元線控制信號指示所述第一字元線為選擇字元線時，所述第一子字元線驅動器組態成經由所述第一字元線的所述第一末端施加所述選擇電壓，且所述第二子字元線驅動器組態成使所述第一字元線的所述第二末端浮動，且 其中，在所述第一字元線控制信號指示所述第一字元線為非選擇字元線時，所述第一子字元線驅動器組態成經由所述第一字元線的所述第一末端施加所述非選擇電壓，且所述第二子字元線驅動器組態成經由所述第一字元線的所述第二末端施加所述非選擇電壓。
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