KR100747297B1 - 접촉부 및 깊은 트렌치 패터닝 방법 - Google Patents

접촉부 및 깊은 트렌치 패터닝 방법 Download PDF

Info

Publication number
KR100747297B1
KR100747297B1 KR1020000000401A KR20000000401A KR100747297B1 KR 100747297 B1 KR100747297 B1 KR 100747297B1 KR 1020000000401 A KR1020000000401 A KR 1020000000401A KR 20000000401 A KR20000000401 A KR 20000000401A KR 100747297 B1 KR100747297 B1 KR 100747297B1
Authority
KR
South Korea
Prior art keywords
layer
dielectric layer
mask layer
patterning
mask
Prior art date
Application number
KR1020000000401A
Other languages
English (en)
Other versions
KR20000057720A (ko
Inventor
토마스에스. 루프
알랜 토마스
프란츠 차흐
Original Assignee
인피니언 테크놀로지스 노쓰 아메리카 코포레이션
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 노쓰 아메리카 코포레이션, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
Publication of KR20000057720A publication Critical patent/KR20000057720A/ko
Application granted granted Critical
Publication of KR100747297B1 publication Critical patent/KR100747297B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 소자를 패터닝하기 위한 방법은 기판층을 제공하는 단계를 포함하는데, 상기 기판층이 그 위에 유전층을 가지며 상기 유전층위에 마스크 층이 형성되고, 상기 마스크층이 유전층에 관련하여 선택적으로 에칭될 수 있고, 마스크 층에서 실질적으로 평행한 라인의 제 1 그룹을 형성하기 위하여 마스크 층을 패터닝하는 단계 및 기판 층 아래로 사각형 홀을 형성하기 위하여 유전층을 패터닝하는 단계를 포함한다. 본 발명에 따른 반도체 장치가 포함된다.

Description

접촉부 및 깊은 트렌치 패터닝 방법 {IMPROVED CONTACT AND DEEP TRENCH PATTERNING}
도 1은 본 발명에 따라 그 위에 형성된 그리드를 가지는 반도체 장치의 평면도.
도 2는 반도체 장치의 처리 동안 도 1의 섹션 라인 a-a를 따라 취해진 단면도이고, 상기 단면도는 본 발명에 따른 그리드를 패터닝하기 위한 마스크 층, 유전층 및 레지스트 층을 도시한다.
도 3은 반도체 장치의 처리 동안 도 1의 섹션 라인 a-a를 따라 취해진 단면도이고, 상기 단면도는 본 발명에 따라 패턴화된 마스크 층을 도시한다.
도 4는 반도체 장치의 처리 동안 도 1의 섹션 라인 b-b을 따라 취해진 단면도이고, 상기 단면도는 본 발명에 따른 그리드를 패터닝하기 위한 레지스트 층을 도시한다.
도 5는 반도체 장치의 처리 동안 도 1의 섹션 라인 b-b을 따라 취해진 단면도이고, 상기 단면도는 본 발명에 따라 패턴화된 마스크 층을 도시한다.
도 6은 반도체 장치의 처리 동안 도 1의 섹션 라인 b-b을 따라 취해진 단면도이고, 상기 단면도는 본 발명에 따른 도 1의 그리드를 형성하기 위하여 패턴화된 유전층을 도시한다.
도 7은 반도체 장치의 처리 동안 도 1의 섹션 라인 b-b을 따라 취해진 단면도이고, 상기 단면도는 본 발명에 따른 깊은 트렌치를 형성하기 위한 기판 층을 마스킹하기 위한 그리드를 도시한다.
도 8은 본 발명에 따라 그 위에 형성된 그리드를 가지는 반도체 장치의 평면도.
도 9는 반도체 장치의 처리 동안 도 8의 섹션 라인 c-c을 따라 취해진 단면도이고, 상기 단면도는 본 발명에 따른 그리드를 패터닝하기 위한 레지스트 층 및 마스크 층을 도시한다.
도 10은 반도체 장치의 처리 동안 도 8의 섹션 라인 c-c을 따라 취해진 단면도이고, 상기 단면도는 본 발명에 따라 패턴화된 마스크 층을 도시한다.
도 11은 반도체 장치를 처리하는 동안 도 8의 섹션 라인 d-d을 따라 취해진 단면도이고, 상기 단면도는 본 발명에 따른 이중 다마센(damascene) 처리 동안 전도성 라인을 형성하기 위한 에칭된 공간을 도시한다.
도 12는 반도체 장치의 처리 동안 도 8의 섹션 라인 d-d를 따라 취해진 단면도이고, 상기 단면도는 본 발명에 따라 그리드를 패터닝하기 위한 제 2 레지스트 층을 도시한다.
도 13은 반도체 장치의 처리 동안 도 8의 섹션 라인 d-d을 따라 취해진 단면도이고, 상기 단면도는 본 발명에 따라 패턴화된 마스크 층을 도시한다.
도 14는 반도체 장치의 처리 동안 도 8의 섹션 라인 d-d을 따라 취해진 단면도이고, 상기 단면도는 본 발명에 따라 깊은 트렌치를 형성하기 위하여 패턴화된 기판층을 도시한다.
도 15는 반도체 장치의 처리 동안 도 8의 섹션 라인 d-d을 따라 취해진 단면도이고, 상기 단면도는 본 발명에 따라 형성된 접촉부 및 전도성 라인을 도시한다.
도 16은 본 발명에 따라 제공된 기술에 대해 최소 피처(feature) 크기의 3배 거리만큼 간격진 홀을 가지는 그리드의 평면도.
도 17은 본 발명에 따라 제공된 기술에 대해 최소 피처 크기의 7배 거리 만큼 간격진 홀을 가지는 그리드의 평면도.
도 18은 본 발명에 따라 제공된 기술에 대해 최소의 피처 크기 사각형의 8배 거리만큼 간격진 홀을 가지는 그리드의 평면도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체 장치 12 : 그리드
18 : 접촉홀 20 : 기판층
21 : 트렌치 22 : 유전층
본 발명은 반도체 제조, 특히 접촉부를 형성하기 위한 개선된 방법 및 장치에 관한 것이다.
접촉부 패터닝은 감소하는 그라운드룰(ground rule)로 인해 점점 리소그래피하기가 어렵게 되고있다. 다이나믹 랜덤 액세스 메모리(DRAM) 칩 및 내장된 DRAM 칩같은 메모리 및/또는 논리 칩에 대하여, 예를들어 1 미크론 이하의 그라운드룰이 사용된다. 1 미크론 이하의 라인 공간 패턴은 비교적 간단한 이미지 향상 기술(예를들어, 오프 축 조명)을 사용하여 합리적으로 프린팅될수있다.
그러나, 1 미크론 이하의 접촉부를 프린팅하는 것은 보다 어렵다. 왜냐하면 접촉 홀이 통상적으로 개별 홀로서 형성되기 때문에, 패터닝동안 발생하는 수차 및 간섭 패턴은 비록 위상 시프트 마스크같은 진보된 기술이 사용될지라도 접촉 홀의 신뢰적인 형성을 어렵게 만들기 때문이다.
금속 라인 같은 전도체와 접촉부의 정렬은 중요하다. 접촉부 및 금속 라인이 크기면에서 보다 작아질때, 정렬은 보다 어려워지고 금속 라인과 접촉부 사이의 접속 생략 및 접촉부와 이웃하는 라인 사이의 단락이 보다 많이 발생할 수 있다.
그러므로, 본 발명의 목적은 그라운드룰 크기 이하로 형성될수있는 개선된 접촉부를 가지는 반도체 장치를 제공하고 금속 라인과의 오정렬 위험성이 감소되는 개선된 접촉부를 형성하는 방법을 제공하는 것이다.
그러므로 반도체 장치에 대하여 개선된 접촉부를 제공할 필요가 있고, 여기서 접촉부는 그라운드룰 크기 이하로 형성될수있다. 추가로 개선된 접촉부를 형성하기 위한 방법이 필요하고 여기서 금속 라인과의 오정렬 위험성은 감소된다. 반도체 소자를 패터닝하기 위한 방법은 기판 층을 제공하는 단계를 포함하는데, 상기 기판층은 그위에 유전층을 가지며 마스크 층은 유전층상에 형성되고, 상기 마스크 층은 유전층에 관련하여 선택적으로 에칭할수있고, 마스크 층에서 실질적으로 평행한 라인의 제 1 그룹을 형성하기 위해 마스크 층을 패터닝하는 단계 및 기판 층 아래까지 아래로 사각형 홀을 형성하기 위하여 유전층을 패터닝하는 단계를 포함한다.
본 발명에 따라 반도체 소자를 패터닝하기 위한 다른 방법은 기판층을 제공하는 단계를 포함하는데, 상기 기판층은 그 위에 유전층을 가지며 제 1 마스크층은 유전층상에 형성되고 제 2 마스크층은 제 1 마스크 층상에 형성되고 제 2 마스크 층 및 유전층은 제 1 마스크층과 관련하여 선택적으로 에칭할수있고, 제 2 마스크층에서 실질적으로 평행한 라인의 제 1 그룹을 형성하기 위하여 제 2 마스크층을 패터닝하는 단계, 그 안에 사각형 홀을 형성하기 위하여 제 1 마스크층을 패터닝하는 단계, 유전층에서 사각형 홀을 형성하기 위하여 사각형 홀에 따라 유전층을 에칭하는 단계 및 제 1 마스크층 및 제 2 마스크 층의 나머지 부분을 제거하는 단계를 포함한다.
반도체 소자를 패터닝하기 위한 다른 방법은 기판층을 제공하는 단계를 포함하는데, 상기 기판 층은 그 위에 형성된 유전층을 가지며 제 1 마스크층은 유전층상에 형성되고 제 1 마스크 층 및 유전층은 서로에 대해 선택적으로 에칭할수있고, 실질적으로 평행한 라인을 형성함으로써 제 1 마스크층상 레지스트를 패터닝하는 단계, 제 1 마스크층에서 실질적으로 평행한 라인의 제 1 그룹을 형성하기 위하여 패턴화된 레지스터에 따라 제 1 마스크층을 에칭하는 단계, 상기 레지스터를 제거하는 단계, 실질적으로 평행한 라인의 제 1 그룹에 실질적으로 수직으로 배치된 실질적으로 평행한 라인의 제 2 그룹을 형성함으로써 제 1 마스크층상 제 2 레지스터를 패터닝하는 단계, 유전층에 사각형 홀을 형성하기 위하여 실질적으로 평행한 라인의 제 1 그룹 및 패턴화된 제 2 레지스트에 따라 유전층을 에칭하는 단계, 제 2 레지스트를 제거하는 단계 및 제 1 마스크층의 잔류 부분을 제거하는 단계를 포함한다.
본 발명에 따른 다른 방법에서, 기판층에 대한 접촉부를 형성하기 위하여 홀에 전도 재료를 증착하는 단계가 포함된다. 기판층은 반도체 기판을 포함하고 상기 방법은 그 안에 깊은 트렌치를 형성하기 위하여 반도체 기판을 에칭하는 단계를 포함한다. 상기 방법은 직사각형 및 정사각형중 하나를 포함하는 모양으로 홀을 형성하는 단계를 더 포함한다. 홀을 형성하는 단계는 직사각형 및 정사각형중 하나를 포함하는 모양으로 홀을 형성하는 단계를 포함할수있고 상기 직사각형 및 정사각형의 적어도 한측면은 제공된 기술의 최소 피처 크기를 포함한다. 상기 방법은 직사각형 홀의 길이를 독립적으로 조절하고 및/또는 직사각형 홀의 폭을 독립적으로 조절하는 단계를 더 포함한다. 상기 방법은 홀 위치에 대응하는 유전층의 라인을 에칭하는 단계 및 이중 다마센 처리 동안 홀 및 라인에 전도성 재료를 증착하는 단계를 더 포함한다.
본 발명에 따른 반도체 장치는 접촉 지역을 포함하는 기판, 소정 패턴에 따라 그 안에 배치된 직사각형 홀을 가지는 기판상에 배치된 유전층 및 상기 유전층상에 배치된 전도층에 기판의 접촉 지역을 접속하기 위하여 직사각형 홀에 배치된 다수의 직사각형 접촉부를 포함한다.
다른 실시예에서, 직사각형 접촉부는 주어진 기술에 대해 적어도 최소 피처 크기와 실질적으로 같은 적어도 하나의 측면을 가진다. 직사각형 접촉부는 주어진 기술에 대해 최소한 최소 피처 크기와 실질적으로 같은 측면을 가지는 정사각형일수있다. 접촉 지역은 확산 지역을 포함할수있고 전도층은 비트라인을 포함한다. 유전층은 접촉부에 전기적으로 접속하기 위한 이중 다마센 금속 라인을 포함한다.
본 발명의 이들 및 다른 목적, 특징 및 장점은 첨부 도면을 참조하여 판독될 이후 상세한 설명으로부터 분명해질것이다.
본 발명은 다음 도면을 참조하여 다음 바람직한 상세한 설명에서 상세히 개시된다.
본 발명은 반도체 제조 및 특히 접촉부를 형성하기 위한 개선된 방법 및 장치에 관한 것이다. 본 발명은 그리드 형성시 여러 마스킹 재료를 사용하여 형성된 깊은 트렌치 마스크 및/또는 접촉부를 제공한다. 그리드는 사용된 기술에 대하여 최소 피처 크기(F)보다 작은 라인을 포함할 수 있다. 접촉부는 다른 레벨상에 형성된 마스킹 재료 사이의 공간에 형성된다. 접촉부는 그라운드룰 또는 최소 피처 크기 이하의 접촉부를 만드는 직사각형 또는 정사각형 모양으로 바람직하게 형성된다. 직사각형 또는 정사각형 접촉부 모양은 모서리 라운딩없이 증가된 접촉 영역을 제공한다. 부가적으로, 깊은 트렌치는 본 발명을 사용함으로써 반도체 장치의 기판 쪽으로 에칭될수있다.
유사한 참조 번호가 몇몇 도면에서 유사하거나 동일한 엘리먼트를 나타내는 도면에 대한 특정 항목을 참조하고, 처음에 도 1을 참조하여, 반도체 장치(10)의 평면도는 본 발명에 따른 그리드(12)를 도시한다. 반도체 장치(10)에는 그리드(12)를 도시하기 위하여 제거된 유전층 및 전도층을 포함하는 상부 층이 도시된다. 그리드(12)는 바람직하게 직사각형 또는 정사각형을 형성하는 수직 라인(14) 및 수평 라인(16)을 포함한다. 비록 그리드(12)가 직사각형 또는 정사각형을 포함할지라도, 다른 구조 및 모양이 예를들어 확장된 슬롯, 평행 사변형등이 본 발명에 따라 형성될수있다. 수직 라인(14) 및 수평 라인(16) 사이의 공간(18)은 반도체 장치(10)상 레벨 사이의 접촉을 형성하기 위한 접촉 홀이거나, 그리드(12)는 직사각형 또는 정사각형 깊은 트렌치를 형성하기 위한 마스크일 수 있다.
도 2 및 도 3의 단면이 섹션 라인 a-a를 따라 취해지고 도 4-7의 단면이 섹션 라인 b-b를 따라 취해진다는 것이 이해된다. 도 2-7은 도 1의 장치(10)의 방향을 바탕으로 본 발명에 대한 처리 단계를 도시한다. 각각의 처리 단계는 도 1에 도시되지 않는다.
도 2를 참조하여, 기판층(20)이 형성되거나 제공된다. 기판층(20)은 본 발명에 따라 깊은 트렌치를 형성하기 위하여 제공된 반도체 기판을 포함할 수 있다. 유전층(22)은 기판층(20)상에 증착된다. 유전층(22)은 바람직하게 질화물 예를들어 질화 실리콘 같은 하드마스크 층을 포함한다. 다른 재료로는 산화 실리콘 같은 산화물 또는 붕규산 인 유리(BSPG) 같은 유리가 고려된다. 유전층(22)은 저압 화학 기상 증착(LPCVD) 처리에 의해 제공될수있다. 만약 질화 실리콘이 사용되면, 비록 유전층의 임의의 두께가 반도체 장치(10)의 설계에 따라 사용될수있을지라도 유전층은 약 10-10,000 nm의 두께일수있다.
마스크 유전층 또는 마스크층(24)은 유전층(22)상에 증착된다. 마스크 층(24)은 바람직하게 유전층(22)에 관련하여 선택적으로 에칭할 수 있다. 마스크층(24)은 유전층(22)을 패턴화하기 위하여 하기된 바와같이 패턴화된다. 마스크 층(24)은 만약 질화 실리콘이 유전층(22)에 사용되면, 바람직하게 산화 실리콘같은 산화물일수있다. 다른 마스크층(26)은 마스크층(24)상에 증착된다. 마스크층(26)은 유전층(22)을 위하여 사용된 재료와 동일 재료이지만, 다른 재료가 마스크 층(24)에 관련하여 선택적으로 에칭할 수 있도록 사용될수있다. 레지스트 층(28)은 제 2 마스크층(26)상에 제공되고, 바람직하게 포토리소그래피 공정에 의해 노출되고 현상된다. 레지스트 층(28)은 소정 패턴으로 형성된다. 바람직한 실시예에서, 소정 패턴은 최소 피처 크기(F)(즉, 그라운드룰 이하)로부터 설계를 위한 적당한 상부 한계 사이의 두께를 가지는 평행한 라인을 포함한다. 패턴은 도시된 바와같이 레지스트 라인(30)을 포함한다. 도 3을 참조하여, 마스크층(26)은 레지스트 층(28)의 패턴에 따라 마스크층(24)까지 에칭된다. 이것은 마스크층(24)을 에칭하기 위한 패턴을 형성한다. 바람직한 실시예에서, 실질적으로 평행한 라인(27)의 그룹은 제 2 마스크 층(26)에 형성된다. 이들 라인은 레지스트(28)에 레지스트 패턴의 모양에 따라 가변될수있다.
도 4 내지 도 7을 참조하여, 도 2 및 도 3의 단면에 수직인 섹션 라인을 따라 단면이 얻어진다. 도 4를 참조하여, 레지스트 층(32)이 제공되고, 노출되고 소정 패턴으로 현상된다. 바람직한 실시예에서, 소정 패턴은 최소 피처 크기(F)(즉, 그라운드룰 이하)로부터 설계를 위한 상부 한계 사이의 두께를 가지는 평행 라인(34)을 포함한다. 도시된 실시예에서, 라인(34)은 라인(27)에 대해 수직이고, 그 중 하나가 도 4에 도시된다.
도 5를 참조하여, 선택적인 에칭 처리는 유전층(22) 아래까지 마스크 층(24)을 에칭하기 위하여 수행된다. 선택적인 에칭 처리는 도시된 직사각형 또는 정사각형 홀(36)을 형성하기 위하여 라인(27)(제 2 마스크 층 26 ; 도 4) 및 라인(34)을 사용하는 등방성 에칭 처리이다. 마스크 층(24) 부분은 레지스트 층(32) 패턴에 따라 유전층(26)까지 선택적으로 제거된다.
도 6을 참조하여, 레지스트 층(32)은 마스크 층(24)으로부터 스트립된다. 선택적인 에칭 처리는 이전 단계에서 형성된 그리드 패턴을 유전층(22)에 전달하기 위하여 수행된다. 이런 선택적인 에칭 처리 동안, 만약 동일 재료가 마스크 층(26) 및 유전층(22)에 사용되면, 마스크 층(26)의 나머지 부분은 유전층(22)의 선택적인 에칭과 동시에 제거된다.
도 7을 참조하여, 마스크 층(24)은 유전층(22)으로부터 제거된다. 유전층(22)은 그리드(12)(도 11)가 기판(20)에서 깊은 트렌치 형성에 사용되도록 패턴화된다. 유전층(22)에 의해 제공된 그리드 패턴은 DRAM 칩에 깊은 트렌치(21)를 형성하거나, 형성될 임의의 다른 피처 또는 소자에 대한 패턴 또는 마스크를 제공하기 위하여 반도체 기판(기판층 20)을 패턴화하기 위한 마스크로서 바람직하게 사용된다. 유전층(22)은 바람직하게 기판(20) 쪽으로 깊은 트렌치(21)의 에칭을 위하여 보다 높은 선택성을 제공하는 질화물이다. 바람직하게, 기술된 그리드 패턴은 직사각형 또는 정사각형 깊은 트렌치(21)를 에칭하기 위한 직사각형 또는 정사각형 홀(18)(도 1 참조)을 포함한다. 깊은 트렌치(21)는 최소 피처 크기와 같이 작은 측면을 구비한 실질적으로 직사각형 또는 정사각형 모양을 가지도록 형성된다. 직사각형 또는 정사각형 모양은 증가된 트렌치 체적 및 독립적으로 제어되는 트렌치의 길이 및 폭을 제공하며 모서리가 라운딩되지 않도록 형성된다.
도 8을 참조하여, 반도체 장치(110)는 그리드(112)를 도시하기 위하여 제거된 상부 유전층 및 전도층이 도시된다. 그리드(112)는 바람직하게 직사각형 또는 정사각형을 형성하는 수직 라인(114) 및 수평 라인(116)을 포함한다. 비록 그리드(112)가 직사각형 또는 정사각형을 포함할지라도, 다른 구조 및 모양, 예를들어 확장된 슬롯, 평행사변형은 본 발명에 따라 형성될수있다. 수직 라인(114) 및 수평 라인(116) 사이의 공간(118)은 반도체 장치(110)상 레벨 사이의 접촉을 형성하기 위한 접촉 홀일수있거나, 그리드(112)는 직사각형 또는 정사각형 깊은 트렌치를 형성하기 위한 마스크로서 사용될수있다.
도 9 내지 도 11의 단면이 섹션 라인 c-c를 따라 취해지고 도 12-15의 단면이 섹션 라인 d-d를 따라 취해진다는 것이 이해된다. 도 9-15는 도 8의 장치 방향을 바탕으로 본 발명에 대한 처리 단계를 도시한다. 각각의 처리 단계는 도 8에 도시되지 않는다.
도 9를 참조하여, 기판층(120)이 형성되거나 제공된다. 기판층(120)은 본 발명에 따라 형성될 접촉부에 의해 금속 라인에 접속될 그 안에 형성되는 확산 지역을 가진 반도체 기판을 포함한다.
유전층(124)은 기판(120)상에 증착된다. 유전층(124)은 실리콘 같은 산화물이다. 마스크 층(126)은 유전층(124)상에 증착된다. 마스크 층(126)은 바람직하게 유전층(124)과 관련하여 선택적으로 에칭할 수 있다. 레지스트 층(128)은 마스크층(126)상에 제공되고, 바람직하게 포토리소그래피 처리에 의해 노출되고 현상된다. 레지스트 층(128)은 소정 패턴으로 형성된다. 바람직한 실시예에서, 소정 패턴은 최소 피처 크기(F)(즉, 그라운드룰 이하)로부터 설계를 위한 적당한 상부 한계 사이의 두께를 가지는 평행한 라인(130)을 포함한다. 도 10을 참조하여, 마스크층(126)은 레지스트 층(128)의 패턴에 따라 유전층(124) 아래까지 에칭된다. 이것은 유전층(124)을 에칭하기 위한 패턴을 형성한다. 바람직한 실시예에서, 실질적으로 평행한 라인(127)의 그룹은 마스크 층(126)에 형성된다. 이들 라인(127)은 레지스트(128)에서 레지스트 패턴의 모양에 따라 가변될수있다. 도 11을 참조하여, 일실시예에서, 레지스트(128)는 제거되고 유전층(124)은 추후 단계에서 안에 증착될 다마센 금속 라인에 대한 공간(131)을 형성하기 위하여 에칭된다.
도 12-15를 참조하여, 도 9, 10 및 11에 대한 섹션 라인에 수직인 섹션 라인을 따라 단면도가 얻어진다. 도 12를 참조하여, 레지스트 층(132)이 제공되고, 소정 패턴으로 노출되고 현상된다. 바람직한 실시예에서, 소정 패턴은 최소 피처 크기(F)(즉, 그라운드룰 이하)로부터 설계에 대한 적당한 상부 경계 사이의 두께를 가지는 평행한 라인(134)을 포함한다. 도시된 실시예에서, 라인(134)은 라인(127)에 수직이고, 그중 하나는 도 12에 도시된다.
도 13을 참조하여, 선택적인 에칭 처리는 기판(120) 아래까지 유전층(124)을 에칭하기 위하여 수행된다. 선택적인 에칭 처리는 등방성 에칭이므로 라인(127)(도 10의 마스크 층 126) 및 라인(134)은 도시된 바와같이 직사각형 또는 정사각형 홀(136)을 형성한다. 층(132)의 레지스트 라인은 에칭 처리로부터 유전층(124) 부 분을 보호하기 위하여 형성된다.
도 14를 참조하여, 레지스트 층(132)은 유전층(124) 및 마스크 층(126)으로부터 스트립된다. 마스크 층(126)은 스트립될수있다. 일실시예에서, 기판층(120)은 부가적인 마스크층(즉, 유전층 22)을 사용하지 않고 깊은 트렌치(121)를 형성하기 위하여 에칭될수있다.
도 15를 참조하여, 비트라인 또는 다른 전도체 같은 전도성 라인(140) 및 비트라인 접촉부, 표면 스트랩 접촉부 또는 캐패시터 접촉부 같은 접촉부(142)를 형성하는 것은 이중 다마센 처리에서 동시에 형성될수있거나, 접촉부(142) 및 전도 라인(140)은 다른 처리 단계를 사용하여 형성될수있다. 기판층(120)은 본 발명에 따라 형성된 접촉부(142)에 의해 보다 높은 층의 금속 라인에 접속될 하부층의 전도성 라인 또는 금속 라인을 포함할 수 있다. 추가의 처리는 반도체 장치의 나머지 소자를 형성하기 위하여 종래에 공지된 바와같이 계속될수있다. 본 발명은 단일 반도체 장치의 제조시 여러번 사용될수있다. 예를들어, 도 14의 유전층(124)을 포함하는 그리드 패턴은 도 15에 도시된 바와같이 기판(120)에 직접적으로 깊은 트렌치(121)를 형성하기 위하여 사용될수있다. 본 발명은 비트라인 접촉부를 형성하기 위하여 사용되고 금속 라인 사이의 상호접속을 형성하기 위하여 추후에 사용될수있다.
도 16-18을 참조하여, 접촉 및 깊은 트렌치를 위한 다른 구조가 도시된다. 도 16에서, 유전층(또는 마스크 층)(222)은 제 1 방향으로 라인(224)을 가지는 것이 도시된다. 레지스트(226)는 접촉 홀(또는 에칭 위치)(228)을 형성하기 위한 그리드(212)를 형성하기 위하여 라인 세그먼트에 제공된다. 접촉 홀(228)은 반도체 장치를 위하여 최소 피처 크기의 약 3배(3F)의 거리에 제공된다. 이런 방식에서, 접촉부가 그 안에 형성될때, 보다 큰 거리가 접촉부 사이에 제공된다. 이것은 레지스트 패턴 등을 변화시킴으로써 반도체 장치의 설계에 따라 조절될수있다. 바람직하게, 접촉 홀 및/또는 에칭 위치는 사각형 모양이다. 게다가, 접촉 홀 또는 에칭 위치는 슬롯(230)이 유전층(222)의 라인위에 오버랩되기 때문에 수직 방향으로 레지스트(226)를 정렬하기 위한 보다 큰 허용 오차를 제공한다. 소정 레지스트 패턴(226)의 변화는 접촉 홀/에칭 위치(228) 사이에 보다 큰 거리를 제공하거나 보다 큰 모양을 제공한다. 도 17에서, 그리드(312)는 유전층(322) 및 레지스트(326)를 포함하는 패턴을 가지는 것이 도시되고 접촉홀(또는 에칭 위치)(328)은 7F 떨어져있다. 이 장치는 8F2의 셀 영역을 가지는 DRAM 칩의 구조에 대한 비트라인 접촉부와 유사하다. 상기된 바와같이, 접촉 홀/에칭 위치(228 및 328) 사이에 다른 거리가 제공된다. 상기 설계는 정수의 피처 크기로 제한되지 않는다; 대신, 임의의 크기의 그리드 간격이 본 발명에 따라 최소 피처 크기(F) 이상으로 가능하다.
도 18에 도시된 바와같이 다른 구조에서, 8F2의 셀 영역에 대한 깊은 트렌치 구조는 DRAM 칩의 깊은 트렌치(404)에 대한 트렌치 에칭 처리용 마스크로서 그리드(412)를 사용하여 형성될수있다. 트렌치(404)는 레지스트(426) 및 마스크 층(422) 패턴을 조절하고 본 발명에 따른 상기된 처리를 사용함으로써 형성된다. 도 16-18은 그리드층 전(아래)에 형성된 평행한 라인을 도시한다; 그러나, 그리드 층은 제 1(및 아래) 평행 라인일수있다.
반도체 장치에 대한 개선된 접촉부 및 깊은 트렌치를 형성하기 위한 바람직한 실시예를 기술한바(도시적이고 제한되지는 않는다), 변형 및 변화가 상기 기술에 의해 당업자에 의해 이루어질수있다는 것이 주의된다. 따라서 첨부된 청구범위에 의해 약술된 바와같은 본 발명의 범위 및 사상내에 있는 기술된 본 발명의 특정 실시예에서 변화가 이루어질수있다는 것이 이해된다. 상세한 설명을 사용하여 본 발명을 기술하고 특허법에 의해 요구된 바와 같이, 주장된 바 및 문자 특허에 의해 보호된 목표된 바는 첨부된 청구범위에 기술된다.
본 발명은 그라운드룰 크기 이하로 형성될수있는 개선된 접촉부를 가지는 반도체 장치와 금속 라인과의 오정렬 위험성이 감소되는 개선된 접촉부를 형성하는 방법을 제공함으로써 접촉 홀의 신뢰적인 형성이 가능하고, 접촉부 및 금속 라인이 크기면에서 보다 작아질때도, 금속 라인과 접촉부 사이의 접속 생략 및 접촉부와 이웃하는 라인 사이의 단락이 보다 적게 발생할 수 있다.

Claims (26)

  1. 반도체 소자를 패터닝하기 위한 방법에 있어서,
    기판층을 제공하는 단계를 포함하는데, 상기 기판층은 그 위에 형성된 유전층을 가지며 마스크 층은 상기 유전층상에 형성되고, 상기 마스크층은 상기 유전층에 대해 선택적으로 에칭될 수 있고;
    상기 마스크 층에서 실질적으로 평행한 라인의 제 1 그룹을 형성하기 위하여 상기 마스크층을 패터닝하는 단계; 및
    상기 기판층까지 아래로 내부에 직사각형 홀을 형성하기 위하여 상기 유전층을 패터닝하는 단계를 포함하며, 상기 유전층은 하드 마스크층을 포함하는 것을 특징으로 하는 반도체 소자 패터닝 방법.
  2. 제 1 항에 있어서, 다른 크기를 가지는 홀을 형성하기 위하여 상기 패터닝을 조절하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 패터닝 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 다른 홀 패턴을 제공하기 위하여 상기 패터닝을 조절하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 패터닝 방법.
  4. 제 1 항에 있어서, 상기 홀의 위치에 대응하는 유전층의 라인을 에칭하는 단계; 및
    상기 홀 및 상기 라인에 전도성 재료를 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 패터닝 방법.
  5. 반도체 소자를 패터닝하는 방법에 있어서,
    기판층을 제공하는 단계를 포함하는데, 상기 기판층은 그 위에 형성된 유전층을 가지며, 제 1 마스크층은 상기 유전층상에 형성되고 제 2 마스크층은 상기 제 1 마스크층상에 형성되고, 상기 제 2 마스크층 및 상기 유전층은 상기 제 1 마스크층에 대하여 선택적으로 에칭될 수 있고;
    상기 제 2 마스크층에서 실질적으로 평행한 라인의 제 1 그룹을 형성하기 위하여 상기 제 2 마스크층을 패터닝하는 단계;
    직사각형 홀을 형성하기 위하여 상기 제 1 마스크층을 패터닝하는 단계;
    유전층에 직사각형 홀을 형성하기 위하여 상기 직사각형 홀에 따라 상기 유전층을 에칭하는 단계; 및
    상기 제 1 마스크층 및 상기 제 2 마스크층의 나머지 부분을 제거하는 단계를 포함하며, 상기 유전층은 하드 마스크층을 포함하는 것을 특징으로 하는 반도체 소자 패터닝 방법.
  6. 반도체 소자를 패터닝하기 위한 방법에 있어서,
    기판층을 제공하는 단계를 포함하는데, 상기 기판층은 그 위에 형성된 유전층을 가지며, 제 1 마스크층은 상기 유전층상에 형성되고, 상기 제 1 마스크층 및 상기 유전층은 서로에 대해 선택적으로 에칭될 수 있고;
    실질적으로 평행한 라인을 형성함으로써 상기 제 1 마스크층상의 레지스트를 패터닝하는 단계;
    상기 제 1 마스크층에서 실질적으로 평행한 라인의 제 1 그룹을 형성하기 위하여 패턴화된 레지스트에 따라 상기 제 1 마스크층을 에칭하는 단계;
    상기 레지스트를 제거하는 단계;
    실질적으로 평행한 라인의 제 1 그룹에 실질적으로 수직으로 배치된 실질적으로 평행한 라인의 제 2 그룹을 형성함으로써 제 1 마스크층상의 제 2 레지스트를 패터닝하는 단계;
    상기 유전층에 직사각형 홀을 형성하기 위하여 상기 패턴화된 제 2 레지스트 및 실질적으로 평행한 라인의 제 1 그룹에 따라 상기 유전층을 에칭하는 단계;
    상기 제 2 레지스트를 제거하는 단계; 및
    제 1 마스크층의 나머지 부분을 제거하는 단계를 포함하며, 상기 유전층은 하드 마스크층을 포함하는 것을 특징으로 하는 반도체 소자 패터닝 방법.
  7. 제 1 항 또는 제 6항에 있어서, 상기 기판층에 접촉부를 형성하기 위하여 상기 상기 직사각형 홀에 전도성 재료를 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 패터닝 방법.
  8. 제 1항, 제 5 항 또는 제 6항중 어느 한 항에 있어서, 상기 기판층은 반도체 기판을 포함하고;
    상기 반도체 소자 패터닝 방법은 상기 유전층에 형성된 직사각형 홀에 따라 깊은 트렌치를 형성하기 위하여 상기 반도체 기판을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 패터닝 방법.
  9. 제 1항, 제 2항, 제 5항 또는 제 6항중 어느 한 항에 있어서, 상기 직사각형 홀은 정사각형으로 형성되는 것을 특징으로 하는 반도체 소자 패터닝 방법.
  10. 제 5항 또는 제 6항에 있어서, 상기 직사각형 홀의 길이는 독립적으로 조절되는 것을 특징으로 하는 반도체 소자 패터닝 방법.
  11. 제 5항 또는 제 6항에 있어서, 상기 직사각형 홀의 폭은 독립적으로 조절되는 것을 특징으로 하는 반도체 소자 패터닝 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
KR1020000000401A 1999-01-06 2000-01-06 접촉부 및 깊은 트렌치 패터닝 방법 KR100747297B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US9/226,434 1999-01-06
US09/226,434 1999-01-06
US09/226,434 US6204187B1 (en) 1999-01-06 1999-01-06 Contact and deep trench patterning

Publications (2)

Publication Number Publication Date
KR20000057720A KR20000057720A (ko) 2000-09-25
KR100747297B1 true KR100747297B1 (ko) 2007-08-08

Family

ID=22848894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000000401A KR100747297B1 (ko) 1999-01-06 2000-01-06 접촉부 및 깊은 트렌치 패터닝 방법

Country Status (6)

Country Link
US (1) US6204187B1 (ko)
EP (1) EP1022771A3 (ko)
JP (1) JP2000208434A (ko)
KR (1) KR100747297B1 (ko)
CN (1) CN1154018C (ko)
TW (1) TW454240B (ko)

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3257593B2 (ja) * 1999-02-05 2002-02-18 日本電気株式会社 半導体装置の製造方法
KR100307631B1 (ko) * 1999-06-01 2001-09-29 윤종용 반도체소자의 미세패턴 형성방법
US6358843B1 (en) * 2001-04-02 2002-03-19 Advanced Micro Devices, Inc. Method of making ultra small vias for integrated circuits
DE10154820B4 (de) * 2001-11-08 2005-06-02 Infineon Technologies Ag Verfahren zum Herstellen einer Maske für Halbleiterstrukturen
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7381654B2 (en) * 2005-05-31 2008-06-03 Taiwan Semiconductor Manufacturing Co. Method for fabricating right-angle holes in a substrate
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
JP2007123342A (ja) * 2005-10-25 2007-05-17 Nec Electronics Corp 半導体装置の製造方法。
JP2007149768A (ja) * 2005-11-24 2007-06-14 Nec Electronics Corp 半導体装置の製造方法
EP1804282A1 (en) * 2005-12-29 2007-07-04 Interuniversitair Microelektronica Centrum vzw ( IMEC) Methods for manufacturing dense integrated circuits
US7897058B2 (en) * 2006-02-13 2011-03-01 Asml Netherlands B.V. Device manufacturing method and computer program product
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
JP4155587B2 (ja) * 2006-04-06 2008-09-24 株式会社東芝 半導体装置の製造方法
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
KR100766236B1 (ko) * 2006-05-26 2007-10-10 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
JP2008210940A (ja) * 2007-02-26 2008-09-11 Elpida Memory Inc 半導体装置及びその製造方法
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US7759242B2 (en) * 2007-08-22 2010-07-20 Qimonda Ag Method of fabricating an integrated circuit
US8183628B2 (en) 2007-10-29 2012-05-22 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
JP5204121B2 (ja) * 2007-10-29 2013-06-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体構造及び当該半導体構造の製造方法
KR20090050699A (ko) * 2007-11-16 2009-05-20 주식회사 동부하이텍 미세 패턴 제조 방법 및 반도체 소자의 제조 방법
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
JP5317343B2 (ja) 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8598650B2 (en) 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
KR100944348B1 (ko) * 2008-05-16 2010-03-02 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
JP4719910B2 (ja) 2008-11-26 2011-07-06 国立大学法人東北大学 半導体装置の製造方法
JP5356970B2 (ja) 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US8304172B2 (en) * 2009-11-12 2012-11-06 Advanced Micro Devices, Inc. Semiconductor device fabrication using a multiple exposure and block mask approach to reduce design rule violations
WO2011111662A1 (ja) 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 固体撮像装置
US8487357B2 (en) 2010-03-12 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high sensitivity and high pixel density
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8564034B2 (en) 2011-09-08 2013-10-22 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8669601B2 (en) 2011-09-15 2014-03-11 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
US8916478B2 (en) 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8772175B2 (en) 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
KR101903477B1 (ko) * 2012-01-11 2018-10-02 삼성전자주식회사 반도체 장치의 제조 방법
US8748938B2 (en) 2012-02-20 2014-06-10 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
KR102377372B1 (ko) * 2014-04-02 2022-03-21 어플라이드 머티어리얼스, 인코포레이티드 인터커넥트들을 형성하기 위한 방법
CN106463350B (zh) * 2014-06-13 2019-12-20 英特尔公司 通过选择性削减规则网格的垂直沟道晶体管制造工艺
US9543165B2 (en) * 2015-02-13 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device
US9679809B1 (en) * 2016-03-22 2017-06-13 Globalfoundries Inc. Method of forming self aligned continuity blocks for mandrel and non-mandrel interconnect lines

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834818A (en) * 1995-10-04 1998-11-10 International Business Machines Corporation Structure for making sub-lithographic images by the intersection of two spacers
US5916821A (en) * 1995-07-17 1999-06-29 Siemens Aktiengesellschaft Method for producing sublithographic etching masks

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3784380A (en) * 1970-11-11 1974-01-08 Honeywell Inf Systems Method for manufacturing artwork for printed circuit boards
JPH0795543B2 (ja) * 1985-10-29 1995-10-11 ソニー株式会社 エツチング方法
US4832789A (en) * 1988-04-08 1989-05-23 American Telephone And Telegrph Company, At&T Bell Laboratories Semiconductor devices having multi-level metal interconnects
JPH03139821A (ja) * 1989-10-25 1991-06-14 Toshiba Corp 微細パターンの形成方法
FR2663784B1 (fr) * 1990-06-26 1997-01-31 Commissariat Energie Atomique Procede de realisation d'un etage d'un circuit integre.
US5013680A (en) * 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5227013A (en) * 1991-07-25 1993-07-13 Microelectronics And Computer Technology Corporation Forming via holes in a multilevel substrate in a single step
JPH05152547A (ja) * 1991-11-26 1993-06-18 Toshiba Corp マスクｒｏｍの製造方法
KR950005263B1 (ko) * 1992-01-21 1995-05-22 삼성전자주식회사 반도체장치의 미세패턴형성방법
JP3234084B2 (ja) * 1993-03-03 2001-12-04 株式会社東芝 微細パターン形成方法
KR950005263A (ko) * 1993-08-31 1995-03-20 기따오까 다까시 전기청소기
US5705321A (en) * 1993-09-30 1998-01-06 The University Of New Mexico Method for manufacture of quantum sized periodic structures in Si materials
US5759744A (en) * 1995-02-24 1998-06-02 University Of New Mexico Methods and apparatus for lithography of sparse arrays of sub-micrometer features
JP2900881B2 (ja) * 1996-05-30 1999-06-02 日本電気株式会社 半導体装置の製造方法
JP3087685B2 (ja) * 1997-06-04 2000-09-11 日本電気株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5916821A (en) * 1995-07-17 1999-06-29 Siemens Aktiengesellschaft Method for producing sublithographic etching masks
US5834818A (en) * 1995-10-04 1998-11-10 International Business Machines Corporation Structure for making sub-lithographic images by the intersection of two spacers

Also Published As

Publication number Publication date
EP1022771A3 (en) 2003-12-10
KR20000057720A (ko) 2000-09-25
CN1154018C (zh) 2004-06-16
TW454240B (en) 2001-09-11
US6204187B1 (en) 2001-03-20
EP1022771A2 (en) 2000-07-26
CN1259759A (zh) 2000-07-12
JP2000208434A (ja) 2000-07-28

Similar Documents

Publication Publication Date Title
KR100747297B1 (ko) 접촉부 및 깊은 트렌치 패터닝 방법
US5933744A (en) Alignment method for used in chemical mechanical polishing process
US20080197394A1 (en) Methods of manufacturing semiconductor structures
KR100389924B1 (ko) 보이드 영역내에 형성된 국부 식각 저지층이 구비된 비트라인 스터드상의 비트 라인 랜딩 패드와 비경계 콘택을갖는 반도체 소자 및 그의 제조방법
CN113903709B (zh) 存储器的形成方法及存储器
US6566041B2 (en) Photomask and pattern forming method used in a thermal flow process and semiconductor integrated circuit fabricated using the thermal flow process
KR100279014B1 (ko) 자기 정렬 콘택홀의 제조방법 및 반도체 구조
US9418887B2 (en) Method of manufacturing semiconductor device
US20060276019A1 (en) Method for production of contacts on a wafer
KR970013365A (ko) 반도체 장치 및 그 제조방법
KR100694380B1 (ko) 트렌치 형성 방법
KR100368569B1 (ko) 반도체장치및그제조방법
KR19980019002A (ko) 반도체 장치의 콘택트 형성 방법(Contact Formation for a Semiconductor Device)
US20040038478A1 (en) Dual-damascene bit line structures for microelectronic devices and methods of fabricating microelectronic devices
US5231043A (en) Contact alignment for integrated circuits
KR100341159B1 (ko) 2 개의 에칭 패턴을 이용하는 반도체 메모리 장치의 제조 방법
US11037800B2 (en) Patterning methods
KR100529391B1 (ko) 반도체 메모리 장치 및 그 제조 방법
JP2003017590A (ja) 半導体装置及びその製造方法
KR100800137B1 (ko) 메모리 소자
US6249018B1 (en) Fabrication method to approach the conducting structure of a DRAM cell with straightforward bit line
KR100330716B1 (ko) 도전층 패턴과 그 하부 콘택홀 간의 얼라인먼트 마진을개선할수 있는 반도체 장치의 패턴 레이아웃 구조
KR101001633B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100399934B1 (ko) 반도체장치의콘택형성방법
KR0137566B1 (ko) 반도체 소자의 콘택홀 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120723

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130718

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140728

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150723

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee