KR100341159B1 - 2 개의 에칭 패턴을 이용하는 반도체 메모리 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에서, 적층막이 반도체 기판 상에 형성된 절연막 상에 형성된다. 이 적층막은 도전층 및 그 도전층 상에 형성된 절연층으로 이루어진다. 제 1 게이트용 제 1 군의 패턴 및 제 2 군의 패턴을 형성하기 위해 제 1 마스크를 이용하여 적층막에 제 1 에칭 공정을 행한다. 그 후, 패드 폴리실리콘막용 폴리실리콘층이 제 1 에칭 공정 후에 증착된다. 다음으로, 제 2 게이트용 제 3 군의 패턴을 형성하기 위해, 제 2 마스크를 이용하여 제 2 군의 패턴에 제 2 에칭 공정을 행한다.

Description

2 개의 에칭 패턴을 이용하는 반도체 메모리 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR MEMORY DEVICE USING TWO ETCHING PATTERNS}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히, 게이트 전극이 2 개의 에칭 공정을 통해 형성되는 반도체 장치의 제조 방법에 관한 것이다.
반도체 집적 회로의 미세한 패턴 형성 및 고집적도와 관련하여, DRAM 등의 반도체 집적 회로에서, 배선 패턴 크기 및 콘택 크기가 감소되고 있다. 또한, 콘택과 배선 패턴간 마진이 감소되고 있다. 그 결과, 콘택과 워드선 사이에, 쇼트-회로가 형성되기가 쉽게 된다. 따라서, 메모리셀을 형성하기가 어려워졌다. 이러한 문제점을 해결하기 위해, 패드 폴리실리콘을 메모리셀 내에 이용하는 방법이 알려져 있다.
도 1a 내지 도 1g 는 종래 제조 방법에 의해 형성된 반도체 메모리 장치의 단면도이다.
도 1a 에 나타낸 바와 같이, 반도체 기판 (51) 의 표면에 소자 분리막 (52) 을 선택적으로 형성하여 소자 형성 영역을 구획한다. 다음으로, 반도체 기판 상에 게이트 산화막으로서 산화층 (53) 을 형성한다. 다음으로, 게이트 산화막 (53) 상에, 게이트 하부 전극으로서 폴리실리콘층 (54) 을 100 ㎚ 의 막두께를 갖도록 형성한다. 그 후, 폴리실리콘층 (54) 상에, 게이트 상부 전극으로서 WSi 층 (55) 을 150 ㎚ 의 막두께를 갖도록 형성한다. 따라서, 워드선 및 게이트 전극으로서, 게이트 하부 전극 및 게이트 상부 전극이 형성되게 된다. 그 후, WSi 층 (55) 상에, 마스크 산화층 (56) 을 약 200 ㎚ 정도의 막두께를 갖도록 형성한다.
다음으로, 도 1b 에 나타낸 바와 같이, 마스크 산화층 (56) 상에 게이트 전극용 레지스트막 (57) 을 형성한다. 레지스트막 (57) 을 마스크로 이용하여, 마스크 산화층 (56), WSi 층 (55) 및 폴리실리콘층 (54) 을 순차적으로 에칭 및 패터닝하여 게이트 전극 구조체를 형성한다. 그 후, 이온 주입 공정에 의해 게이트 전극 구조체간 개구부를 통해서 실리콘 기판에 N형 확산층 (58) 을 형성한다.
다음으로, 도 1c 에 나타낸 바와 같이, 실리콘 기판 (51) 의 전체 표면 상에 산화층을 증착한다. 산화층을 에치백하고 제거하여, 패드 폴리실리콘 영역이 형성될 확산층의 일부만이 개구되도록 각각의 게이트 전극 구조체용 측벽 산화막 (59) 을 형성한다.
도 2 는 이 경우, 이용되는 마스크 패턴을 나타낸 것이다. 또한, 도 3 은 종래 반도체 메모리 장치에서의 배선 레이아웃 패턴의 평면도를 나타낸 것이다. 도 3 에는 소자 분리 절연막, 게이트 전극 구조체 및 패드 폴리실리콘 패턴이 도시되어 있다. 도 2 에 나타낸 레지스트 마스크를 이용하여, 산화층을 에치백시킨다. 이런 방식으로, 패드 폴리실리콘막이 형성되는 확산층 상의 산화층 및 주변 회로부의 산화층을 제거할 수 있다.
다음으로, 도 1e 에 나타낸 바와 같이, 기판 (51) 의 전체 표면 상에 폴리실리콘층 (60) 을 증착한다. 그 후, 도 1f 에 나타낸 바와 같이, 폴리실리콘층 (60) 에 대한 레지스트 패턴 (61) 을 형성하고, 패드 폴리실리콘막용 폴리실리콘층 (60) 을 에칭한다. 다음으로, 도 1g 에 나타낸 바와 같이, 레지스트 패턴 (61) 을 제거하여 패드 폴리실리콘막을 잔존시킨다.
그러나, 상술한 종래 방법에 의해 패드 폴리실리콘막을 형성할 경우, 게이트 전극간 게이트 간격이 확대되는 부분이 있게 된다. 이 때문에, 가파른 스텝 (63) 이 폴리실리콘층에 존재한다. 가파른 스텝이 있을 경우, 패드 폴리실리콘막의 형성을 위한 폴리실리콘층 (60) 의 에칭 공정시에, 폴리실리콘층의 일부가 측벽 근처에 잔존된다. 잔존 부분 (62) 은 후속 공정에서 마스크로서 기능한다.
또한, 패드 폴리실리콘막에 대한 포토리소그래피 공정에서, 포토레지스트 패턴의 크기 편차 및 패드 폴리실리콘막용 마스크와 확산층간 변위로 인해, 폴리실리콘막의 에칭 공정시에, 실리콘 기판이 손상될 수 있다. 기판 (51) 의 손상 (64) 을 방지하기 위한 효과적인 방법으로서, 포토레지스트 패턴의 크기보다 더 큰 측벽 산화막을 마스크로 이용하여 폴리실리콘층을 에칭하는 방법이 알려져 있다. 그러나, 이 방법에서는, 폴리실리콘층의 가파른 스텝 부분에 산화막이 잔존된다. 따라서, 폴리실리콘층의 일부가 에칭되지 않고 잔존되는 문제점이 있게 된다.
상술한 종래 기술과 관련하여, 반도체 집적 회로에 콘택을 형성하는 방법이 일본특허공고 평성 제 7-105442 호에 개시되어 있다. 이 문헌에서는, 콘택 패드가 워드선들 사이의 콘택홀에 형성된다. 스텝을 최소화시키기 위해, SOG, BPSG, TEOS 및 PECVD 산화물의 산화막이 소자 분리 산화막 상에 형성된다.
본 발명의 목적은 얇고 균일한 패드 폴리실리콘막을 갖는 메모리 디바이스 와 같은 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 공정이 간단하고 안정적인 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일례를 달성하기 위해, 반도체 장치의 제조 방법은,
반도체 기판 상에 형성된 절연막 상에, 도전층 및 그 도전층 상에 형성된 절연층을 포함하는 적층막을 형성하는 단계,
제 1 게이트용 제 1 군의 패턴 및 제 2 군의 패턴을 형성하기 위해, 제 1 마스크를 이용하여 적층막에 제 1 에칭 공정을 행하는 단계,
제 1 에칭 공정 후, 패드 폴리실리콘막용 폴리실리콘층을 증착하는 단계, 및
제 2 게이트용 제 3 군의 패턴을 형성하기 위해, 제 2 마스크를 이용하여 제 2 군의 패턴에 제 2 에칭 공정을 행하는 단계를 포함한다.
폴리실리콘층이 제 1 및 제 2 군의 패턴 중에서 인접하는 2 패턴간 간격을 실질적으로 채울 수 있도록 폴리실리콘층을 증착하는 것이 바람직하다.
이 방법은 증착하는 단계 이전에, 제 1 및 제 2 군의 각각의 패턴의 측벽 상에 측벽 절연막을 형성하는 단계를 더 포함할 수도 있다.
또한, 이 방법은 패드 폴리실리콘막을 형성하기 위해 폴리실리콘층을 패터닝하는 단계를 더 포함할 수도 있다. 이 경우, 마스크 절연막이 폴리실리콘층상에 증착되고, 이 마스크 절연막이 패터닝되며, 그 후, 패터닝된 마스크 절연막을 마스크로 이용하여 폴리실리콘층이 패터닝됨으로써, 패드 폴리실리콘막이 형성될 수도 있다. 이 대신에, 마스크 절연막이 폴리실리콘층 상에 증착되고, 이 마스크 절연막이 패터닝되고, 측벽 절연막이 패터닝된 마스크 절연막의 측벽 상에 형성되며, 그 후, 측벽 절연막을 갖는 패터닝된 마스크 절연막을 마스크로 이용하여 폴리실리콘층이 패터닝됨으로써, 패드 폴리실리콘막이 형성될 수도 있다.
이러한 반도체 장치는 메모리셀부 및 주변 회로부로 이루어진 반도체 메모리 장치일 수도 있고, 제 1 게이트는 메모리셀부를 위한 트랜지스터로 이루어지고, 제 2 게이트는 주변 회로부를 위한 트랜지스터로 이루어질 수도 있다.
본 발명의 다른 일례를 달성하기 위해, 반도체 장치의 제조 방법은,
반도체 기판 상에 형성된 절연막 상에, 도전층 및 그 도전층 상에 형성된 절연층을 포함하는 적층막을 형성하는 단계,
제 1 게이트용 제 1 군의 패턴 및 제 2 군의 패턴을 형성하기 위해 제 1 마스크를 이용하여 적층막에 제 1 에칭 공정을 행하는 단계,
제 1 에칭 공정 후, 패드 폴리실리콘막용 폴리실리콘층을 증착하는 단계,
폴리실리콘층 상에 산화물 마스크를 형성하는 단계,
이 산화물 마스크를 마스크로 이용하여 폴리실리콘층을 패터닝하는 단계, 및
제 2 게이트용 제 3 군의 패턴을 형성하기 위해, 제 2 마스크를 이용하여제 2 군의 패턴에 제 2 에칭 공정을 행하는 단계를 포함한다.
본 발명의 또 다른 일례를 달성하기 위해, 반도체 장치의 제조 방법은,
반도체 기판 상에 형성된 절연막 상에, 도전층 및 그 도전층 상에 형성된 절연층을 포함하는 적층막을 형성하는 단계,
적층막에 제 1 에칭 공정을 행하여, 제 1 패턴 중 인접하는 2 패턴간 간격이 증착되는 폴리실리콘층으로 채워질 수 있도록 제 1 패턴을 형성하는 단계, 및
제 2 패턴을 형성하기 위해 제 1 패턴 중 특정한 패턴들에 제 2 에칭 공정을 행하는 단계를 포함한다.
도 1a 내지 도 1g 는 종래 제조 방법에서 반도체 메모리 장치의 단면도.
도 2 는 도 1a 내지 도 1g 의 종래 제조 방법에 이용되는 마스크의 평면도.
도 3 은 도 1a 내지 도 1g 의 종래 제조 방법에 이용되는 또 다른 마스크.
도 4a 내지 도 4i 는 본 발명의 제 1 실시예에 따른 제조 방법에서의 반도체 메모리 장치 (11) 의 단면도.
도 5 는 본 발명의 제 1 실시예에 따른 제조 방법에 의해 제조된 반도체 장치의 평면도.
도 6 은 본 발명의 제 1 실시예에 따른 제조 방법에 이용되는 제 1 포토레지스트 마스크의 평면도.
도 7 은 본 발명의 제 1 실시예에 따른 제조 방법에 이용되는 제 2 포토레지스트 마스크의 평면도.
도 8a 내지 도 8j 는 본 발명의 제 2 실시예에 따른 제조 방법으로 제조된 반도체 메모리 장치의 단면도.
도 9 는 본 발명의 제 2 실시예에 따른 제조 방법에 의해 제조된 반도체 메모리 장치의 평면도.
도 10 은 본 발명의 제 2 실시예에 따른 제조 방법에 이용되는 제 1 게이트 패턴 마스크의 평면도.
도 11 은 본 발명의 제 1 실시예에 따른 제조 방법에 이용되는 마스크의 평면도.
도 12 는 본 발명의 제 2 실시예에 따른 제조 방법으로 제조된 반도체 메모리 장치 (11) 의 단면도.
※도면의 주요 부분에 대한 부호의 설명※
1 : 반도체 기판 2 : 소자 분리 산화막
3 : 게이트 산화층 4 : 폴리실리콘층
5 : WSi 층 6 : 마스크 산화층
7 : 제 1 레지스트 패턴 8 : N형 확산층
9 : 측벽 산화막 10 : 폴리실리콘층
11 : 제 2 게이트 레지스트 패턴 12 : 제 1 층간 절연막
13 : 비트 콘택 14 : 비트선
15 : 제 2 층간 절연막 16 : 용량 콘택
17 : 용량 하부 전극 18 : 용량 절연막
19 : 용량 상부 전극 20 : 제 3 층간 절연막
21 : 레지스트 패턴 30 : 게이트 전극
31 : 소자 분리 산화막
다음으로, 첨부된 도면을 참조하여, 본 발명의 반도체 장치의 제조 방법을 이하 상세하게 설명하기로 한다.
도 4a 내지 도 4i 는 본 발명의 제 1 실시예에 따른 제조 방법에서 메모리 디바이스와 같은 반도체 장치의 단면도이다. 도 5 는 반도체 장치의 평면도이다.
도 4a 에 나타낸 바와 같이, 반도체 기판 (1) 의 표면에 소자 분리 산화막 (2) 을 선택적으로 형성하여, 소자 형성 영역을 구획한다. 다음으로, 기판 (1) 의 전체 표면 상에 게이트 산화층 (3) 을 형성한다. 다음으로, 게이트 산화층 (3) 상에, 게이트 하부 전극으로서 폴리실리콘층 (4) 을 100 ㎚ 의 막두께를 갖도록 형성한다. 그 후, 폴리실리콘층 (4) 상에, 게이트 상부 전극으로서 WSi 층 (5) 을 150 ㎚ 의 막두께를 갖도록 형성한다. 폴리실리콘층 (4) 및 WSi층 (5) 은 모두 게이트 전극의 게이트 하부 전극과 게이트 상부 전극으로 이용되며, 워드선으로 이용된다. 그 후, WSi 층 (5) 상에 마스크 산화층 (6) 을 약 200 ㎚ 의 막두께를 갖도록 형성한다.
다음으로, 도 4b 에 나타낸 바와 같이, 마스크 산화층 (6) 상에 제 1 레지스트 패턴 (7) 을 형성한다. 도 5 는 본 제조 방법에 의해 형성된 DRAM 과 같은 반도체 장치의 평면도이다. 도 5 에서, 소자 분리 산화막 (31), 게이트 전극 (30), 패드 폴리실리콘막 (32) 을 예시한다. 메모리셀부 (도 4a 에서, 우측 영역) 에서는, 전체 확산층 상에, 패드 폴리실리콘막이 형성되고, 주변 회로부 (도 4a 에서, 좌측 영역) 에서는, 소자 분리 산화막의 일부 상에, 패드 폴리실리콘막이 형성된다. 도 6 은 도 4b 에 나타낸 제 1 게이트 마스크 패턴의 평면도이다. 도 6 에서, 다수의 점이 표시된 영역은 게이트 패턴을 형성하는 영역이다. 제 1 게이트 마스크 패턴에서, 게이트 전극을 형성하지만 패드 폴리실리콘 막을 형성할 필요가 없는 영역에, 제 1 레지스트 패턴이 잔존된다. 한편, 게이트 전극을 형성하고, 패드 폴리실리콘막을 형성할 필요가 있는 다른 영역에, 게이트 전극을 위한 제 1 레지스트 패턴이 잔존된다.
그 후, 도 4c 에 나타낸 바와 같이, 제 1 레지스트 패턴 (7) 을 마스크로 이용하여, 마스크 산화층 (6) 을 에칭 및 패터닝한다. 그 후, 패터닝된 마스크 산화층 (6) 을 마스크로 이용하여 WSi 층 (5) 및 폴리실리콘층 (4) 을 에칭 및 패터닝함으로써, 마스크 산화막 (6), 게이트 상부 전극 (5), 게이트 하부 전극 (4) 으로 이루어지는 게이트 전극 구조체를 형성한다. 이 때, 제 1 레지스트패턴 (7) 을 마스크로 이용하여, 마스크 산화층 (6), WSi 층 (5), 폴리실리콘층 (4) 을 순차적으로 에칭할 수도 있다. 이런 방식으로, 게이트 전극간 개구부가 패드 폴리실리콘막이 형성될 영역에 형성된다. 게이트 구조체간 최대 간격은 0.3 ㎛ 이하인 것이 바람직하다.
다음으로, 이온 주입 공정을 이용하여, 개구부를 통해 실리콘 기판에 N형 확산층 (8) 을 형성한다. 다음으로, 도 4d 에 나타낸 바와 같이, 기판의 전체 표면 상에 산화층을 증착하고 에치백 공정을 행함으로써, 형성된 게이트 구조체의 측벽 상에 측벽 산화막 (9) 을 형성한다. 그 후, 도 4e 에 나타낸 바와 같이, 기판의 전체 표면 상에, 패드 폴리실리콘막으로서 폴리실리콘층 (10) 을 100 ㎚ 내지 150 ㎚ 범위의 막두께를 갖도록 증착한다. 게이트 구조체간 최대 간격은 상술한 바와 같이 0.3 ㎛ 이하이기 때문에, 폴리실리콘층 (10) 은 개구부를 실질적으로 채울 수 있다.
그 후, 도 4f 에 나타낸 바와 같이, 폴리실리콘층 (10) 상에 소정 형태의 레지스트 패턴 (21) 을 형성한다. 그 후, 레지스트 패턴 (21) 을 마스크로 이용하여 폴리실리콘층 (10) 을 에칭함으로써, 메모리셀부 및 주변 회로부의 일부에 패드 폴리실리콘막을 형성한다.
다음으로, 도 4g 에 나타낸 바와 같이, 기판 상에 제 2 게이트 레지스트 패턴 (11) 을 형성한다. 도 7 은 제 2 게이트 레지스트 패턴 (11) 의 평면도이다. 도 7 에서, 다수의 점이 표시된 영역은 후속 에칭 공정에서 보호될 영역이다.
다음으로, 도 4h 에 나타낸 바와 같이, 주변 회로부 내에 게이트 전극 구조체의 일부가 제 2 게이트 패턴 (11) 을 마스크로 이용하여 에칭됨으로써, 새로운 게이트 구조체가 형성된다. 즉, 제 2 게이트 패턴 (11) 을 마스크로 이용하여, 마스크 산화막 (6), 게이트 상부 전극 (5), 게이트 하부 전극 (4) 을 순차적으로 에칭한다. 이런 방식으로, 반도체 메모리 장치를 위한, 게이트 전극 구조체 및 패드 폴리실리콘막 전체가 형성된다.
도 4i 는 반도체 메모리 장치의 메모리셀의 단면을 나타낸 것이다. 도 4h 에 나타낸 구조체에 더하여, 주변 회로부의 트랜지스터용으로 LDD 구조체 (30) 및 N형 확산층 (31) 을 형성한다. 패드 폴리실리콘막 상에 제 1 층간 절연막 (12) 을 형성하고, 비트 콘택 (13) 및 비트선 (14) 을 형성한다. 제 2 층간 절연막 (15) 을 형성한 후, 용량 콘택 (16) 및 용량 하부 전극 (17) 을 형성한다. 용량 하부 전극 상에, 용량 절연막 (18) 및 용량 상부 전극 (19) 을 형성하고, 그 후, 제 3 층간 절연막 (20) 을 형성한다.
상술한 바와 같이, 게이트 포토레지스트 공정은 2 개의 부공정으로 분할된다. 그러므로, 패드 폴리실리콘막이 형성될 경우, 어떠한 폴리실리콘층의 스텝도 발생되지 않고, 포토레지스트 공정 및 에칭 공정이 용이해질 수 있다.
도 8a 내지 도 8j 는 본 발명의 제 2 실시예에 따른 제조 방법에서 반도체 장치의 단면도이다. 도 9 는 반도체 장치의 평면도이다. 제 1 실시예와 동일 성분에는 각각 제 1 실시예와 동일한 참조 번호가 할당된다.
도 8a 에 나타낸 바와 같이, 반도체 기판 (1) 의 표면 상에 소자 분리막(2) 을 선택적으로 형성하여 소자 형성 영역을 구획한다. 다음으로, 기판 (1) 의 전체 표면 상에 게이트 산화층 (3) 을 형성한다. 다음으로, 게이트 산화층 (3) 상에, 게이트 하부 전극으로서 폴리실리콘층 (4) 을 100 ㎚ 의 막두께를 갖도록 형성한다. 그 후, 폴리실리콘층 (4) 상에, 게이트 상부 전극으로서 WSi 층 (5) 을 150 ㎚ 의 막두께를 갖도록 형성한다. 워드선은 게이트 하부 전극과 게이트 상부 전극으로 이루어진다. 그 후, WSi 층 (5) 상에, 마스크 산화층 (6) 을 약 200 ㎚ 정도의 막두께를 갖도록 형성한다.
다음으로, 도 8b 에 나타낸 바와 같이, 제 1 게이트 패턴 마스크를 이용하여 마스크 산화층 (6) 상에 레지스트 패턴 (7) 을 형성한다. 도 9 는 제 2 실시예에서 종래 방법에 의해 형성된 DRAM 과 같은 반도체 장치의 평면도이다. 도 9 에서는, 소자 분리 산화막 (31), 게이트 전극 (30), 패드 폴리실리콘막 (32) 을 예시한다. 메모리셀부 (도 8a 에서 우측부) 에서는, 전체 확산층 상에, 패드 폴리실리콘막이 형성되고, 주변 회로부 (도 8a 에서 좌측부) 에서는, 패드 폴리실리콘막이 부분적으로 형성된다. 도 10 은 도 8b 의 공정에 이용되는 제 1 게이트 패턴 마스크의 평면도이다. 도 10 에서, 다수의 점이 표시된 영역은 게이트 패턴을 형성하는 영역이다. 패드 폴리실리콘막을 위한 개구부가 형성될 영역 내의 레지스트 패턴을 제거한다.
다음으로, 도 8c 에 나타낸 바와 같이, 제 1 레지스트 패턴 (7) 을 마스크로 이용하여 마스크 산화층 (6) 을 에칭 및 패터닝한다. 그 후, 패터닝된 마스크 산화층 (6) 을 마스크로 이용하여, 게이트 산화층 (3) 과 함께, WSi 층 (5)및 폴리실리콘층 (4) 을 에칭한다. 이런 방식으로, 마스크 산화막 (6), 게이트 상부 전극 (5) 및 게이트 하부 전극 (4) 을 갖는 게이트 전극이 형성된다. 이 때, 레지스트 패턴 (7) 을 마스크로 이용하여, 마스크 산화층 (6), WSi 층 (5), 폴리실리콘 (4) 을 순차적으로 에칭할 수도 있다. 이런 방식으로, 패드 폴리실리콘막이 형성될 영역에, 게이트 전극간 개구부를, 게이트 전극간 최대 간격이 0.3 ㎛ 이하가 되도록 형성한다. 그 후, 이온 주입 공정을 이용하여, 개구부를 통해, 실리콘 기판에 N형 확산층 (8) 을 형성한다.
다음으로, 도 8d 에 나타낸 바와 같이, 기판의 전체 표면 상에 산화층을 증착하고, 에치백 공정을 행하여 각 게이트 전극의 측벽 상에 측벽 산화막 (9) 을 형성한다. 그 후, 도 8e 에 나타낸 바와 같이, 패드 폴리실리콘막을 위해, 폴리실리콘층 (10) 및 마스크 산화층 (22) 을 기판의 전체 표면 상에 순차적으로 증착한다. 폴리실리콘층 (10) 은 100 ㎚ 내지 150 ㎚ 범위의 막두께를 갖는다. 따라서, 이 폴리실리콘층 (10) 은 개구부를 실질적으로 채울 수 있게 된다.
그 후, 도 8f 에 나타낸 바와 같이, 마스크 산화층 (22) 상에 소정 형태의 레지스트 패턴 (21) 을 형성한다. 그 후, 레지스트 패턴 (21) 을 마스크로 이용하여, 마스크 산화층 (22) 을 에칭 및 패터닝한다. 다음으로, 도 8g 에 나타낸 바와 같이, 기판의 전체 표면 상에 산화층을 증착하고, 그 후, 에치백 공정을 행하여, 패터닝된 마스크 산화층 (22) 의 측벽 상에 측벽 산화막 (23) 을 형성한다.
다음으로, 도 8h 에 나타낸 바와 같이, 산화막 (22 및 23) 을 마스크로 이용하여 패드 폴리실리콘층 (10) 을 패터닝한다. 이 실시예에서는, 측벽 산화막 (23) 을 가진 산화막 (22) 을 이용한다. 그러나, 산화막만을 이용할 수도 있다.
따라서, 도 8i 에 나타낸 바와 같이, 제 2 게이트 패턴 마스크를 이용하여 형성된 레지스트 패턴 (11) 에 기초하여, 도 8c 에 나타낸 바와 같이 형성된 제 1 게이트 패턴의 일부를 패터닝하게 된다. 도 11 은 제 2 게이트 패턴 마스크의 평면도를 나타낸 것이다. 도면에서 다수의 점이 표시된 영역은 레지스트 패턴 (11) 을 형성하는 영역을 나타낸다. 패터닝되는 제 1 게이트 패턴의 일부는 패드 폴리실리콘막이 없는 게이트 전극이다.
다음으로, 도 8j 에 나타낸 바와 같이, 레지스트막 (11) 을 마스크로 이용하여, 마스크 산화막 (6), 게이트 상부 전극 (5), 게이트 하부 전극 (4) 을 순차적으로 에칭한다. 따라서, 게이트 전극 및 패드 폴리실리콘막이 형성될 수 있게 된다.
도 12 는 반도체 메모리 장치의 메모리셀의 단면을 나타낸 것이다. 도 8j 에 나타낸 구조체에 더하여, 주변 회로의 트랜지스터를 위한 LDD 구조체 (30) 및 N형 확산층 (31) 을 형성한다. 패드 폴리실리콘막 상에 제 1 층간 절연막 (12) 을 형성하고, 비트 콘택 (13) 및 비트선 (14) 을 형성한다. 제 2 층간 절연막 (15) 을 형성한 후, 용량 콘택 (16) 및 용량 하부 전극 (17) 을 형성한다. 용량 절연막 (18) 및 용량 상부 전극 (19) 을 용량 하부 전극 상에 형성하고, 그 후, 제 3 층간 절연막 (20) 을 형성한다.
이런 방식으로, 반도체 장치 제조시에, 패드 폴리실리콘막이 에칭될 경우, 잔존 부분이 없어진다. 또한, 패드 폴리실리콘막과 콘택의 마진 및 패드 폴리실리콘막과 확산층의 마진이 증가될 수 있다.
상술한 바와 같이, 본 발명의 반도체 장치의 제조 방법에 따르면, 게이트 포토레지스트 공정이 2 개의 공정으로 분할된다. 따라서, 패드 폴리실리콘층이 형성될 경우, 소수의 개구부를 갖는 많은 게이트 전극이 평탄한 표면을 갖게 되고, 포토레지스트 공정 및 에칭 공정이 용이해진다. 또한, 패드 폴리실리콘막이 형성되는 게이트 전극간 게이트 간격이 셀간 간격에 기초하여 거의 조절될 수 있다. 따라서, 패드 폴리실리콘막의 막두께는 단지 성막시의 막두께에 기초해서 결정될 수 있으므로, 박막화가 가능하게 되고, 균일성이 향상된다.

Claims (19)

  1. 반도체 기판 상부에, 도전층 및 상기 도전층 상에 형성된 절연층을 포함하는 적층막을 형성하는 단계,
    제 1 게이트용 제 1 군의 패턴 및 제 2 군의 패턴을 형성하기 위해, 제 1 마스크를 이용하여, 상기 적층막에 제 1 에칭 공정을 행하는 단계,
    상기 제 1 에칭 공정 후, 패드 폴리실리콘막용 폴리실리콘층을 증착하는 단계,
    상기 폴리실리콘층을 패터닝하여 상기 패드 폴리실리콘막을 형성하는 단계, 및
    제 2 게이트용 제 3 군의 패턴을 형성하기 위해, 제 2 마스크를 이용하여 상기 제 2 군의 상기 패턴에 제 2 에칭 공정을 행하는 단계를 포함하고,
    상기 폴리실리콘을 패터닝하는 단계는,
    상기 폴리실리콘층 상에 마스크 절연막을 증착하는 단계,
    상기 마스크 절연막을 패터닝하는 단계, 및
    상기 패드 폴리실리콘막을 형성하기 위해, 상기 패터닝된 마스크 절연막을 마스크로 이용하여 상기 폴리실리콘층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 증착하는 단계는, 상기 폴리실리콘층이 상기 제 1 및 제 2 군의 상기 패턴 중 인접하는 2개의 패턴간 간격을 실질적으로 채우도록 상기 폴리실리콘층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 증착하는 단계 이전에, 상기 제 1 및 제 2 군의 각각의 상기 패턴의 측벽 상에, 측벽 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 메모리셀부 및 주변 회로부로 이루어진 반도체 메모리 장치이고, 상기 제 1 게이트는 상기 메모리셀부를 위한 트랜지스터로 이루어지며, 상기 제 2 게이트는 상기 주변 회로부를 위한 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 기판 상에 형성된 절연막 상에, 도전층 및 상기 도전층 상에 형성된 절연층을 포함하는 적층막을 형성하는 단계,
    제 1 게이트용 제 1 군의 패턴 및 제 2 군의 패턴을 형성하기 위해, 제 1 마스크를 이용하여, 상기 적층막에 제 1 에칭 공정을 행하는 단계,
    상기 제 1 에칭 공정 후, 패드 폴리실리콘막용 폴리실리콘층을 증착하는 단계,
    상기 폴리실리콘층 상에 산화물 마스크를 형성하는 단계,
    상기 산화물 마스크를 마스크로 이용하여 상기 폴리실리콘층을 패터닝하여 상기 패드 폴리실리콘막을 형성하는 단계, 및
    제 2 게이트용 제 3 군의 패턴을 형성하기 위해, 제 2 마스크를 이용하여, 상기 제 2 군의 상기 패턴에 제 2 에칭 공정을 행하는 단계를 포함하고,
    상기 산화물 마스크를 형성하는 단계는,
    상기 폴리실리콘층 상에 마스크 절연막을 증착하는 단계,
    상기 마스크 절연막을 패터닝하는 단계, 및
    상기 패터닝된 마스크 절연막의 측벽 상에 측벽 절연막을 형성하는단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 증착하는 단계는,
    상기 폴리실리콘층이 상기 제 1 및 제 2 군의 상기 패턴 중 인접하는 2 패턴간 간격을 실질적으로 채울 수 있도록 폴리실리콘층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 1 및 제 2 군의 각각의 상기 패턴의 측벽 상에 측벽 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 반도체 기판 상에 형성된 절연막 상에, 도전층 및 상기 도전층 상에 형성된 절연층을 포함하는 적층막을 형성하는 단계,
    제 1 패턴 중 인접하는 2 개의 패턴간 간격을 증착되는 폴리실리콘층으로 채울 수 있도록, 상기 적층막에 제 1 에칭 공정을 행하여, 상기 제 1 패턴을 형성하는 단계,
    상기 폴리실리콘층을 증착하는 단계,
    상기 폴리실리콘층을 패터닝하여 패드 폴리실리콘막을 형성하는 단계, 및
    상기 제 1 패턴 중에서 특정 패턴들에 제 2 에칭 공정을 행하여, 제 2 패턴을 형성하는 단계를 포함하고,
    상기 폴리실리콘층을 패터닝하는 단계는,
    상기 폴리실리콘층 상에 마스크 절연막을 증착하는 단계,
    상기 마스크 절연막을 패터닝하는 단계, 및
    상기 패터닝된 마스크 절연막의 측벽 상에 측벽 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 반도체 장치는 메모리셀부 및 주변 회로부로 이루어진 반도체 메모리 장치이고, 상기 제 1 패턴은 상기 메모리셀부를 위한 트랜지스터로 이루어지며, 상기 제 2 패턴은 상기 주변 회로부를 위한 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 14 항에 있어서,
    각각의 상기 제 1 패턴의 측벽 상에 측벽 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 삭제
  18. 삭제
  19. 삭제
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100319166B1 (ko) * 1999-12-28 2001-12-29 박종섭 반도체소자의 금속배선 형성방법
JP2002343777A (ja) * 2001-03-12 2002-11-29 Hitachi Ltd 半導体装置の製造方法
JP4543383B2 (ja) 2005-02-16 2010-09-15 エルピーダメモリ株式会社 半導体記憶装置
JP2007066958A (ja) * 2005-08-29 2007-03-15 Nec Electronics Corp 半導体装置の製造方法
JP2007134632A (ja) 2005-11-14 2007-05-31 Elpida Memory Inc 半導体装置及びその製造方法
JP4470182B2 (ja) 2006-08-25 2010-06-02 エルピーダメモリ株式会社 半導体装置の製造方法
JP5319247B2 (ja) * 2008-11-14 2013-10-16 株式会社東芝 半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4053349A (en) * 1976-02-02 1977-10-11 Intel Corporation Method for forming a narrow gap
JPH07105442A (ja) 1993-09-30 1995-04-21 Sanyo Electric Co Ltd 自動販売機の商品搬出装置
BE1007768A3 (nl) * 1993-11-10 1995-10-17 Philips Electronics Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting en halfgeleiderinrichting vervaardigd met een dergelijke werkwijze.
US5661053A (en) * 1994-05-25 1997-08-26 Sandisk Corporation Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
US5811329A (en) * 1996-06-03 1998-09-22 Micron Technology, Inc. Method of forming CMOS circuitry including patterning a layer of conductive material overlying field isolation oxide

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