CN101315931A - 使用虚拟栅极的外围电路区域中的半导体器件 - Google Patents

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Abstract

本发明公开了一种外围电路区域中的半导体器件，其包括：具有多个置为相互远离的有源区的半导体衬底；栅极图案，包括至少一个置于有源区上的栅极、置于该有源区之间的虚拟栅极、以及第一和第二焊垫，该第一和第二焊垫分别连接到该栅极和虚拟栅极的两侧；以及第一引线，形成为接触该第一和第二焊垫的至少一个。

Description

使用虚拟栅极的外围电路区域中的半导体器件
技术领域
本发明涉及一种半导体器件，更具体地涉及一种其中布局面积可以减小的外围电路区域中的半导体器件。
背景技术
随着半导体器件趋于高度集成、高速度、低功耗和紧凑尺寸，正在发展的MOSFET器件的设计规则已不断减小。相应地，栅极的尺寸不断地减小。这种趋势减小了在单元内和外围电路区域内的半导体器件的栅极的尺寸。特别地，60纳米技术所要求的外围电路中栅极的尺寸已经减小到约100纳米。
结果，现有的平面晶体管结构限制了具体器件所要求的MOSFET器件的阈值电压(Vt)目标。
形成栅极图案存在很多困难。例如，所使用的栅极的实际尺寸可能比目标尺寸小，结果形成了不一致的栅极分布，其中无虚拟栅极地形成栅极布局。
因此，为了解决这些困难，在进行栅极布局时使用了具有与实际栅极相同长度和宽度的虚拟栅极。这些虚拟栅极按照与实际使用的栅极相同的间距而等间距地布置，由此实现真实栅极目标以用于进行该栅极布局。
图1为示出根据现有技术的外围电路区域的布局的示意图。如所示，要求高速工作的电路使用下述的结构，其中栅极焊垫130和140分别置于栅极表面的两端，且位线150同时连接到焊垫130和140以防止当置于半导体衬底100的有源区110上的栅极120导通时该栅极的导通速度的变化。
图1中，未解释的标号160和170表示金属引线。
然而，在根据现有技术的外围电路区域中，由于根据设计规则的间距来布置位线，栅极之间的距离不规则。而如果栅极之间的距离不规则，当进行栅极布局时在光刻工艺中难以形成图案化栅极。
为了解决如上所述的栅极图案化的困难，当进行栅极布局时应使用虚拟栅极。然而，由于栅极焊垫置于有源区的两侧，在进行栅极布局时无法插入虚拟栅极。
如果在进行栅极布局时插入虚拟栅极，其中插入了虚拟栅极的有源区之间的间距增加，这从而导致器件的布局面积的增加。
发明内容
本发明的实施例涉及具有布局面积可以减小的外围电路区域的半导体器件。
在一个实施例中，外围电路区域中的半导体器件可包括具有多个置为相互远离的有源区的半导体衬底；栅极图案，包括置于该有源区上的至少一个栅极、置于该有源区之间的虚拟栅极、以及分别连接该栅极和虚拟栅极的第一侧部和第二侧部的第一和第二焊垫；以及第一引线，形成为接触该第一和第二焊垫的至少一个。
该虚拟栅极具有和栅极相同的长度和宽度。
该栅极之间的间距等于该栅极与虚拟栅极之间的间距。
该虚拟栅极与置于与虚拟栅极相邻的另一个有源区上的栅极之间的间距等于置于该第一有源区上的栅极之间的间距。
该第一引线的至少一个区域接触该第一和第二焊垫任何一个。
该外围电路区域中的半导体器件还可包括置于栅极两侧且接触有源区的第二引线和第三引线。
该第一引线置于从第二引线或第三引线延伸的线性方向上，其中该第三引线跨过该第一或第二焊垫上方。
该第二和第三引线等间距排列。
该外围电路区域中的半导体器件还可包括第二引线，该第二引线置于栅极和虚拟栅极之间，以及该虚拟栅极和置于毗邻并接触该有源区的第二有源区上的栅极之间。
在另一个实施例中，外围电路区域中的半导体器件可包括具有多个置为相互远离的有源区的半导体衬底；栅极图案，包括至少一个置于有源区上的栅极、置于有源区之间的虚拟栅极、及与该栅极和虚拟栅极的第一侧部和第二侧部连接的焊垫；以及第一引线，形成为接触对应于该栅极之间的第一区域或该栅极与虚拟栅极之间的第二区域的该焊垫的一部分。
该虚拟栅极具有和该栅极相同的长度和宽度。
该栅极之间的间距等于该栅极与虚拟栅极之间的间距。
该虚拟栅极与置于毗邻该虚拟栅极的第二有源区上的栅极之间的间距等于置于该第一有源区上的栅极之间的间距。
该第一引线接触该焊垫的至少一个区域。
该外围电路区域中的半导体器件还可包括置于该栅极两侧且接触该有源区的第二引线和第三引线。
该第二引线和第三引线等间距排列。
该外围电路区域中的半导体器件还可包括第二引线，该引线置于该栅极和虚拟栅极之间，以及该虚拟栅极和置于毗邻并接触该有源区的第二有源区上的栅极之间。
附图说明
图1为示出根据现有技术的外围电路区域中的半导体器件的布局。
图2为示出根据本发明的第一实施例的外围电路区域中的半导体器件的布局。
图3A到3C为示出根据本发明的第一实施例的外围电路区域中的半导体器件制造步骤的布局。
图4为示出根据本发明的第二实施例的外围电路区域中的半导体器件的布局。
图5为示出根据本发明的第三实施例的外围电路区域中的半导体器件的布局。
图6为用于比较依据现有技术和本发明的外围电路区域中半导体器件的尺寸的布局。
图7为示出根据本发明的第四实施例的外围电路区域中的半导体器件的布局。
图8A到8C为示出根据本发明的第四实施例的外围电路区域中的半导体器件制造工艺的布局。
图9为示出根据本发明的第五实施例的外围电路区域中的半导体器件的布局。
图10为示出根据本发明的第六实施例的外围电路区域中的半导体器件的布局。
图11为示出根据本发明的第七实施例的外围电路区域中的半导体器件的布局。
具体实施方式
本发明的优选实施例涉及一种外围电路区域中的半导体器件，其中栅极图案包括置于半导体衬底的有源区的至少一个栅极以及连接到该栅极的任一侧部的焊垫。虚拟栅极置于在其制造中形成的有源区之间。
因此，在本发明的实施例中，该虚拟栅极具有与在形成栅极图案时在有源区之间形成的栅极相同的形状。因此，由于该虚拟栅极，该栅极之间的间距能够保持一致。
通过虚拟栅极不但解决了用光刻工艺形成栅极图案的困难，而且有助于栅极布局的稳定。
在本发明的实施例中，金属引线形成为接触栅极之间的焊垫和栅极与虚拟栅极之间的焊垫，其中通过该金属引线来施加电压，由此实现半导体器件布局的尺寸相对于现有技术减小。因而，金属引线不是置于有源区域之间。
图2为示出根据本发明的第一实施例的外围电路区域中的半导体器件的布局。
如所示，外围电路区域中的半导体器件的结构包括具有多个置为相互远离的有源区210的半导体衬底200。该器件还包括栅极图案，该栅极图案包含置于有源区210的至少一个栅极220、连接到栅极220和虚拟栅极221的侧部的第一焊垫230和第二焊垫240、以及形成为接触第一焊垫230和第二焊垫240任何一个的第一引线250。
在根据如上所述的本发明的外围电路区域中的半导体器件中，当形成栅极图案234时，置于有源区210中的栅极220通过虚拟栅极221来连接第一焊垫230和第二焊垫240而导通。
图3A到3C为根据本发明的第一实施例的外围电路区域中的半导体器件的制造工艺步骤的布局，并参考附图进行详细的描述。
参照图3A，至少一个栅极320形成于具有多个有源区310的半导体衬底300的每一个有源区310上。优选地，栅极320成对形成于有源区。
随后，具有与栅极320相同宽度和长度的虚拟栅极321形成于有源区310之间。
此外，置于一个有源区310上的虚拟栅极321与置于与虚拟栅极321相邻的第二有源区310上的栅极320之间的间距等于置于一个有源区310上的栅极320之间的间距以及栅极320与虚拟栅极321之间的间距。因此，由于布置了虚拟栅极321，栅极320之间的间距可以保持一致。
随后，第一焊垫330和第二焊垫340形成，以接触栅极320和虚拟栅极321的两侧部，从而形成含有栅极320、虚拟栅极321、第一焊垫330和第二焊垫340的栅极图案334。然后，源/漏区(未显示)形成于栅极320两侧的有源区中。
参照图3B，存在接触半导体衬底300的源/漏区的金属引线用第一接触341。金属引线用第一接触341形成使得其至少一个点沿着与有源区310垂直的方向接触该有源区310。优选地，金属引线用第一接触341形成为沿着有源区310的方向接触该有源区310的三个点，并沿着与有源区310垂直的方向接触该有源区310的四个点。
金属引线用第二接触342形成于第一焊垫330或者第二焊垫340上。金属引线用第二接触342形成为接触第一焊垫330或第二焊垫340的两个点。
参照图3C，第一引线350形成为接触金属引线用第二接触342的至少一个点，该金属引线用第二接触342形成于第一焊垫330或第二焊垫340上。优选地，第一引线350形成为接触第一焊垫330的两个点。
第二引线360和第三引线370形成并布置于栅极320的两侧，且接触有源区。优选地，第二引线360成对形成在栅极320外部以接触源区。第三引线370形成在一对栅极320之间以接触漏区。
第二引线360和第三引线370等间距布置。另外，第一引线350、第二引线360和第三引线370之间的间距相等。而且，第一引线350、第二引线360和第三引线370之间的间距等于有源区310之间的间距。
此外，由于第二引线360和第三引线370形成在金属引线用第一接触341上，第二引线360和第三引线370分别接触有源区310的四个点。
然后，尽管没有显示，依次实施一系列已知的后续工艺，由此制造根据本发明第一实施例的外围电路区域中的半导体器件。
如上所述，在根据本发明第一实施例的外围电路区域中的半导体器件的制造中，第一引线350形成于在第一焊垫330上方延伸的与第二引线360和第三引线370平行的线上，且优选地横向地形成于与跨过第一焊垫330的第三引线370的同一条线上，以接触第一焊垫330的两个点。然而，在如图4所示的根据本发明第二实施例中，第一引线450可横向地形成于与跨过第二焊垫440的第二引线460的同一条线上，以接触第二焊垫440的两个点。
在图4中，没有解释的标号400、410、420、421、430、434和470分别表示半导体衬底、有源区、栅极、虚拟栅极、栅极图案和第三引线。
同样，在根据本发明第一实施例的外围电路区域中的半导体器件中，第二引线360和第三引线370形成且布置于栅极320的两侧以接触有源区310。然而，在如图5所示的根据本发明的第三实施例中，仅第二引线560接触有源区510，并布置于栅极520与虚拟栅极521之间以及虚拟栅极521与置于与其相邻的另一个有源区510上的栅极520之间。
在图5中，没有解释的标号500、530和540、534以及550分别表示半导体衬底、焊垫、栅极图案和第一引线。
如上所述，在本发明的实施例中，由于连接第一焊垫和第二焊垫并具有和栅极同样形状的虚拟栅极，在形成栅极图案时形成在有源区之间，因此与依据其中第一焊垫和第二焊垫通过位线连接的现有技术的半导体器件相比，布局尺寸可以减小。
同样，在本发明的实施例中，虚拟栅极还有助于栅极图案的稳定。
特别地，要求高速的MOSFET器件的传统布局使用这样的结构，其中栅极焊垫置于栅极的侧部且位线连接到该栅极焊垫。通过引线连接到焊垫，栅极由此导通。
这是由于引线的电阻是硅化钨(WSix)栅极的1/3，现有技术中用钨作引线。当把和栅极连接的焊垫连接到位线时，通过具有低电阻的位线来导通栅极是有利的。
然而，在传统的MOSFET器件中，由于焊垫构造成连接到位线，位线使得栅极之间的距离不规则。因此，进行栅极布局时在光刻工艺中进行栅极图案化是困难的。
同时，使用虚拟栅极可以解决这种栅极图案化困难，但是由于焊垫连接到栅极，难以插入虚拟栅极。
如果在进行栅极布局时插入虚拟栅极，其中插入了栅极与虚拟栅极的有源区之间的间距进一步增大，从而导致器件布局尺寸的增大。
因此，本发明使用一种导通栅极的方式，不是通过位线将该栅极连接到焊垫，而是如上所述通过虚拟栅极将该栅极连接到焊垫。
同样地，在本发明实施例中可以通过虚拟栅极而不是位线来连接焊垫的原因如下：因为使用具有较小的电阻的钨来代替硅化钨作为栅极的金属材料，而且由于半导体器件的设计规则减小到小于60纳米，因此栅极电阻减小到使用钨的位线的水平，可以通过使用具有与位线相同水平的电阻的栅极的虚拟栅极而不是位线来连接焊垫。
因此，在本发明的实施例中，由于采用了焊垫通过使用栅极的虚拟栅极而不是位线而被连接的外围电路区域中的半导体器件，该结构与所描述的通过位线连接焊垫的现有的结构没有很大不同。然而，与现有技术相比可以减小整个布局尺寸。
图6是示出根据现有技术的外围电路区域中的半导体器件的尺寸和根据本发明的外围电路区域中的半导体器件的尺寸的布局。
如所示，可以观察到根据本发明的外围电路区域中的半导体器件的尺寸与根据现有技术的外围电路区域中的半导体器件的尺寸相比减小约20％。
同样地，在本发明的实施例中，由于虚拟栅极形成于有源区之间，栅极与金属引线的距离可以保持一致。虚拟栅极还有助于在形成栅极图案时该栅极图案的稳定。
图7为示出根据本发明的第四实施例的外围电路区域中的半导体器件的布局。
如所示，外围电路区域中的半导体器件具有这样一种结构，该结构包括具有多个置为相互远离的有源区710的半导体衬底200。该器件还包括置于有源区710的具有至少一个栅极720的栅极图案、连接到栅极720和虚拟栅极721的任一侧部的焊垫730、以及形成为接触焊垫730的第一引线750。
在根据如上所述本发明的外围电路区域中的半导体器件中，当形成栅极图案734时，置于有源区710中的栅极720通过虚拟栅极721来连接焊垫730而被导通。
图8A到8C为示出根据本发明的第四实施例的外围电路区域中的半导体器件的制造工艺步骤的布局，并将参考附图进行详细描述。
参照图8A，至少一个栅极820形成于具有多个置为相互远离的有源区810的半导体衬底800的每一个有源区810上。优选地，栅极820成对形成于有源区。具有与栅极820相同宽度和长度的虚拟栅极821形成于有源区810之间。栅极820之间的间距等于栅极820与虚拟栅极821之间的间距。
置于一个有源区810上的虚拟栅极821与置于第二有源区810上毗邻虚拟栅极821的栅极之间的间距等于置于一个有源区810上的栅极820之间的间距以及栅极820与虚拟栅极821之间的间距。因此，由于布置了虚拟栅极821，栅极820之间的间距可以保持一致。
焊垫830形成为连接栅极820和虚拟栅极821的任一侧部，从而形成包含栅极820、虚拟栅极821以及焊垫830的栅极图案834。然后，源/漏区(未显示)形成于栅极820两侧的有源区810中。
参照图8B，存在与半导体衬底800的源/漏区接触的金属引线用第一接触841。金属引线用第一接触841形成为使得其至少一点沿着与有源区810垂直的方向接触有源区810。优选地，金属引线用第一接触841形成为沿着有源区810的方向接触有源区810的三个点以及沿着与有源区810垂直的方向接触有源区810的四个点。金属引线用第二接触842形成于焊垫830上。金属引线用第二接触842形成为接触焊垫830的两个点。
参照图8C，第一引线850形成为接触形成于焊垫830上的金属引线用第二接触842的至少一个点。优选地，第一引线850形成为接触焊垫830的两个点。第二引线860和第三引线870形成并布置在栅极820的两侧并接触有源区810。优选地，第二引线860成对形成在栅极820的外部以接触源区。第三引线870形成在一对栅极820之间以接触漏区。
第二引线860和第三引线870等间距排列。另外，第一引线850、第二引线860和第三引线870相互之间的间距相等。而且，第一引线850、第二引线860和第三引线870相互之间的间距等于有源区810之间的间距。此外，由于第二引线860和第三引线870形成于金属引线用第一接触841上，第二引线860和第三引线870分别接触有源区810的四个点。
然后，尽管没有显示，依次实施一系列已知的后续工艺，由此制造出根据本发明第四实施例的外围电路区域中的半导体器件。
如上所述，在根据本发明第四实施例的外围电路区域中的半导体器件中，第二引线860和第三引线870形成于栅极820的两侧以接触有源区810。然而，在如图9所示的根据本发明的第五实施例中，仅第二引线960接触有源区910，并置于栅极920和虚拟栅极921之间以及置于与该有源区910相邻的另一有源区910上的虚拟栅极921和栅极920之间。
在图9中，没有解释的标号900、930、934和950分别表示半导体衬底、焊垫、栅极图案和第一引线。
如上所述，在根据本发明的第一到第四实施例的外围电路区域中的半导体器件中，当形成栅极图案时在有源区中形成一对栅极。然而，在如图10所示的根据本发明的第六实施例中，当形成栅极图案1034时，单个栅极可形成于有源区1010中。
在图10中，没有解释的标号1000、1020、1021、1034、1050、1060和1070分别表示半导体衬底、栅极、虚拟栅极、栅极图案、第一引线、第二引线和第三引线。
图11为示出根据本发明第六实施例的外围电路区域中的半导体器件的布局。如所示，其中单个栅极形成于有源区中，外围电路区域中的半导体器件可形成有栅极图案1134，该栅极图案1134包括形成于有源区1110中的单个栅极1120、形成在有源区1110之间的虚拟栅极1121以及连接栅极1120与虚拟栅极1121的任一部分的焊垫1130。
在图11中，没有解释的标号1100、1150、1160和1170分别表示半导体衬底、第一引线、第二引线和第三引线。
然后，尽管没有显示，依次实施一系列已知的后续工艺，由此制造出根据本发明第六实施例的外围电路区域中的半导体器件。
从上面的描述显而易见，在本发明的实施例中，由于在形成栅极图案时，虚拟栅极形成于半导体衬底的有源区之间，因此可以调整与焊垫连接的金属引线的布置，这由此可以缩小半导体器件的总尺寸。同样地，在本发明的实施例中，通过形成虚拟栅极，可以保持栅极与金属引线之间的间距相等。此外，在本发明的实施例中，形成虚拟栅极有助于栅极图案的稳定。
尽管已经出于说明的目的描述了本发明的具体实施例，本领域的技术人员应该理解，可以在不脱离权利要求所披露的本发明的精神和范畴内进行各种修正、增加和替代。
本申请要求于2007年5月31日提交的韩国专利申请10-2007-0053112的优先权，其全文引用结合于此。

Claims (17)

1、一种外围电路区域中的半导体器件，包括：
具有多个置为相互远离的有源区的半导体衬底；
栅极图案，包括至少一个置于该有源区上的栅极、置于该有源区之间的虚拟栅极、以及分别连接该栅极和该虚拟栅极的第一和第二侧部的第一和第二焊垫；以及
第一引线，形成为接触该第一或第二焊垫的至少一个。
2、根据权利要求1所述的外围电路区域中的半导体器件，其中所述虚拟栅极具有和该栅极相等的长度和宽度。
3、根据权利要求1所述的外围电路区域中的半导体器件，其中所述栅极之间的间距等于该栅极与虚拟栅极之间的间距。
4、根据权利要求1所述的外围电路区域中的半导体器件，其中所述虚拟栅极与置于毗邻该虚拟栅极的第二有源区上的栅极之间的间距等于置于该有源区上的栅极之间的间距。
5、根据权利要求1所述的外围电路区域中的半导体器件，其中所述第一引线的至少一个区域接触该第一或第二焊垫的任意一个。
6、根据权利要求1所述的外围电路区域中的半导体器件，还包括置于该栅极的两侧并接触该有源区的第二引线和第三引线。
7、根据权利要求6所述的外围电路区域中的半导体器件，其中所述第一引线置于从该第二引线或跨过该第一或第二焊垫的第三引线延伸的线性方向上。
8、根据权利要求6所述的外围电路区域中的半导体器件，其中所述第二引线和第三引线等间距排列。
9、根据权利要求1所述的外围电路区域中的半导体器件，还包括第二引线，置于该栅极和虚拟栅极之间，以及该虚拟栅极和置于毗邻并接触该有源区的第二有源区上的栅极之间。
10、一种外围电路区域中的半导体器件，包括：
多个置为相互远离的有源区的半导体衬底；
栅极图案，包括至少一个置于该有源区上的栅极、置于该有源区之间的虚拟栅极、以及连接该栅极和虚拟栅极的第一侧部和第二侧部的焊垫；以及
第一引线，形成为接触对应于该栅极之间的第一区域或该栅极与虚拟栅极之间的第二区域的焊垫的一部分。
11、根据权利要求10所述的外围电路区域中的半导体器件，其中所述虚拟栅极具有和该栅极相等的长度和宽度。
12、根据权利要求10所述的外围电路区域中的半导体器件，其中所述栅极之间的间距等于该栅极与虚拟栅极之间的间距。
13、根据权利要求10所述的外围电路区域中的半导体器件，其中所述虚拟栅极与置于毗邻该虚拟栅极的第二有源区上的栅极之间的间距等于置于该有源区上的该栅极之间的间距。
14、根据权利要求10所述的外围电路区域中的半导体器件，其中所述第一引线接触该焊垫的至少一个区域。
15、根据权利要求10所述的外围电路区域中的半导体器件，还包括置于该栅极的两侧并接触该有源区的第二引线和第三引线。
16、根据权利要求15所述的外围电路区域中的半导体器件，其中所述第二引线和第三引线等间距排列。
17、根据权利要求10所述的外围电路区域中的半导体器件，还包括第二引线，置于该栅极和虚拟栅极之间，以及该虚拟栅极和置于毗邻并接触该有源区的第二有源区上的栅极之间。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184968A (zh) * 2011-04-29 2011-09-14 华南理工大学 具有单栅双沟道结构的薄膜晶体管及其制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5415710B2 (ja) * 2008-04-10 2014-02-12 ルネサスエレクトロニクス株式会社 半導体装置
US7932563B2 (en) * 2009-01-30 2011-04-26 Xilinx, Inc. Techniques for improving transistor-to-transistor stress uniformity
US8736061B2 (en) * 2012-06-07 2014-05-27 GlobalFoundries, Inc. Integrated circuits having a continuous active area and methods for fabricating same
CN106340540B (zh) * 2015-07-07 2020-09-01 联华电子股份有限公司 半导体元件及填补图案的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563175B2 (en) * 2001-09-24 2003-05-13 Texas Instruments Incorporated NMOS ESD protection device with thin silicide and methods for making same
KR20030047387A (ko) * 2001-12-10 2003-06-18 삼성전자주식회사 반도체소자의 패턴 형성방법 및 이에 따른 반도체소자
JP4248451B2 (ja) 2004-06-11 2009-04-02 パナソニック株式会社 半導体装置およびそのレイアウト設計方法
CN1831651B (zh) * 2005-03-11 2010-09-22 恩益禧电子股份有限公司 用于提供电路图设计的方法和光掩模
JP2007012855A (ja) * 2005-06-30 2007-01-18 Matsushita Electric Ind Co Ltd 半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184968A (zh) * 2011-04-29 2011-09-14 华南理工大学 具有单栅双沟道结构的薄膜晶体管及其制造方法
CN102184968B (zh) * 2011-04-29 2013-07-03 华南理工大学 具有单栅双沟道结构的薄膜晶体管及其制造方法

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