JP2008511170A - チャネル方向における容量低減特性及び応力修正を備えたトランジスタ構造及びその方法 - Google Patents

チャネル方向における容量低減特性及び応力修正を備えたトランジスタ構造及びその方法 Download PDF

Info

Publication number
JP2008511170A
JP2008511170A JP2007529859A JP2007529859A JP2008511170A JP 2008511170 A JP2008511170 A JP 2008511170A JP 2007529859 A JP2007529859 A JP 2007529859A JP 2007529859 A JP2007529859 A JP 2007529859A JP 2008511170 A JP2008511170 A JP 2008511170A
Authority
JP
Japan
Prior art keywords
stress
transistor
region
drain
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007529859A
Other languages
English (en)
Inventor
チェン，ジアン
メンディシノ，マイケル・エイ
アダムス，ヴァンス・エイチ
イープ，チョー−フェイ
コラグンタ，ベンカト・アール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2008511170A publication Critical patent/JP2008511170A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

トランジスタ(40)は、対向する側を備えた周囲を具備する活性化領域と、該活性化領域内に配置されたソース(44)およびドレイン(42)を有する。ゲート(46)は、活性化領域のチャネル領域と重なり、チャネル領域は、ソース(44)とドレイン(42)とを分離する。トランジスタ(40)は更に、ソースサイドまたはドレインサイドの少なくとも一方の活性化領域のエッジから延び、チャネル領域に向かうが、チャネル領域には入らない少なくとも１つの応力修正構造体(54)を含む。少なくとも１つの応力修正構造体(54)は、誘電体を含む。

Description

本出願に関するクロスリファレンス
この出願は、Ｃｈｅｎ等によって同時に出願されたアトーニードケットＳＣ１３３２９ＴＰの「幅方向における容量低減特性及び応力緩和を備えたトランジスタ構造及びその方法（Transistor Structure With Stress Modification and Capacitive Reduction Feature in a Width Direction and Method Thereof）」と名付けられた出願と関係する。
本発明は、一般的には半導体デバイスに関し、特に、チャネル方向における容量低減特性及び応力修正構造体（stress modifying feature；応力緩和特性）を備えたトランジスタ構造を作る方法及びトランジスタ構造に関する。
ＰＦＥＴデバイスに関する圧縮応力を生成するための現在の技術は、ＰＦＥＴトランジスタのソース／ドレイン（Ｓ／Ｄ）領域におけるシリコンゲルマニウム（ＳｉＧｅ）エピを使用することを含み、ＰＦＥＴパフォーマンスの改善を提供する。しかしながら、係る技術は非常に複雑である。更に、例えば、ＳｉＧｅエピ、シリサイド、Ｓ／Ｄ伸張プロファイルコントロールなどに関する集積の挑戦のように、かかる技術の実装には多くの集積の挑戦が存在する。
従って、改善されたトランジスタ構造、及び、当該技術における問題を克服するための方法が望まれる。
ある実施形態では、トランジスタは、対向する側（サイド）を備えた周囲を具備する活性化領域と、該活性化領域内に配置されたソースおよびドレインを有する。ゲートは、活性化領域のチャネル領域と重なり、チャネル領域は、ソースとドレインとを分離する。トランジスタは更に、ソースサイドまたはドレインサイドの少なくとも一方の活性化領域のエッジから延び、チャネル領域に向かうが、チャネル領域には入らない少なくとも１つの応力修正構造体を含む。少なくとも１つの応力修正構造体は、誘電体を含む。
本発明の実施形態を、添付の図面によって例示として図示するが限定するものではなく、同様なエレメントは同じ参照番号で示す。
本発明の実施形態は、ＰＦＥＴパフォーマンスエレメントに関する好ましい応力を可能にすることを提供する。シリコン−オン−絶縁体（ＳＯＩ）技術において、シリコン薄膜は非常に薄い。その結果、シリコン薄膜は典型的には、例えばトレンチ誘引応力のような応力の影響に対して非常に敏感である。本発明の実施形態による、ＰＦＥＴトランジスタを作成する方法は、トランジスタゲートに非常に近いトレンチを形成し、かくして、改善されたＰＦＥＴパフォーマンスに関して好ましい圧縮応力を生成することを含む。かかる方法は、ＳｉＧｅエピタキシャルプロセスと比較して実装することが非常に容易である。更に、ここに記載する方法はまた、ＳＯＩとバルクシリコンの両方に適用でき、ＮＦＥＴパフォーマンスが向上する。
図１は、当該技術分野で知られているチャネル方向と幅方向を図示したＣＭＯＳトランジスタの平面図である。特に、ＣＭＯＳトランジスタ１０は、アクティブ領域（活性化領域）１２と、ゲート電極１４と、下に横たわるゲート誘電体（図示せず）とを含む。活性化領域１２は、幅方向に伸びた寸法Ｗの幅によって特徴付けられ、幅方向は参照番号１６によって示される。更に、活性化領域１２は、適当な半導体材料からなる。ゲート電極１４は、チャネル方向に伸びた寸法Ｌの長さで特徴付けられ、チャネル方向は参照番号１８によって示される。
図２は、種々のチャネル方位とデバイスタイプに関する応力応答感度特性の一覧を示す表である。表は、短いチャネルデバイス特性に基づく。特に、図２の表２０は、チャネル方位２２、デバイスタイプ２４、有利なチャネル応力２６，および、有利な幅応力２８のカラムを含む。＜１１０＞のチャネル方位について、ＮＭＯＳデバイスは、チャネル方位における引っ張り応力下で最高のパフォーマンスを示す。更に、＜１１０＞のチャネル方位に関して、ＮＭＯＳデバイスは、幅方位において応力に対して比較的小さな感度を有する。＜１１０＞のチャネル方位では、ＰＭＯＳデバイスは、チャネル方位における圧縮応力下と、幅方位における引っ張り応力下で最高のパフォーマンスを示す。＜１００＞のチャネル方位では、ＮＭＯＳデバイスは、チャネル方位における引っ張り応力下で最高のパフォーマンスを示し、幅方位における応力に対して比較的小さな感度を有する。最後に、＜１００＞のチャネル方位では、ＰＭＯＳデバイスのパフォーマンスは、チャネル方位における応力に対して比較的小さな感度を表すが、幅方位における圧縮応力に対しては有利な感度を示す。
図３は、当該技術分野で知られている典型的なＣＭＯＳトランジスタ構造の平面図である。特定のＣＭＯＳトランジスタ３０では、活性化領域３２およびゲート電極３４と、下に横たわるゲート誘電体（図示せず）を含む。活性化領域３２は、幅方向に広がる寸法Ｗの幅で特徴付けられる。更に、活性化領域３２は、適当な半導体材料からなる。ゲート電極３４は、チャネル方向に広がる寸法Ｌの長さによって特徴付けられる。トランジスタ３０はまた、ソース領域３３とドレイン領域３５のそれぞれと接触させるための電極３６を含む。ＣＭＯＳトランジスタ３０に関しては、同様のものがパフォーマンスの立場から更に最適化されうる。
図４は、この開示のある実施例によるチャネル方向における応力変形特徴を備えたＣＭＯＳトランジスタ構造４０の平面図である。特に、ＣＭＯＳトランジスタ４０は、ソース領域４２およびドレイン領域４４を有し、更に、下に横たわるゲート誘電体（図示せず）と一緒にゲート電極４６を備える。更に、活性化領域は、いかなる適当な半導体材料からなっても良い。ゲート電極４６は、チャネル方向に伸びた寸法Ｌの長さによって特徴付けられる。トランジスタ４０はまた、活性化領域のソース領域４２およびドレイン領域４４のそれぞれと接触させるための電極４８を含む。電極４８は、ゲート電極４６のエッジ５２から参照番号５０によって示された距離だけ隔てられる。ＣＭＯＳトランジスタ４０については、同様のものが以下で更に議論するパフォーマンスの観点から、更に最適化されうる。
ＣＭＯＳトランジスタ４０の最適化は、応力修正構造体５４（stress modification feature）の追加を含み、その形状（feature）は、ここで更に議論しうるチャネル方向における応力の修正を提供する。形状５４は、ゲート電極４６に最も近いエッジ５２から距離５８で配置されたエッジ５６を有する。一般的に、ここで更に議論するように、距離５８は、距離５０以下である。更に、形状５４はまた、ここで更に議論するように、形状の幅ＷＦによっても特徴付けられる。更に、トランジスタ４０の活性化領域は、幅寸法Ｗ全長（ＷOVERALL）によっても特徴付けられる。ある実施形態では、誘電体６０は、トランジスタ４０を取り囲み、応力修正構造体５４を満たす。誘電体６０は、例えば、特定のトランジスタ用途に要求される酸化物または適当な他の誘電材料を含む。
ある実施形態では、トランジスタは、対向する側を含む周囲と、活性化領域内に配置されたソースおよびドレインとを備えた活性化領域を有する。ゲートは、活性化領域のチャネル領域の上に横たわり、チャネル領域はソースとドレインとを分離する。トランジスタは更に、ソース側またはドレイン側の少なくとも一方で活性化領域のエッジから延びる少なくとも１つの応力修正構造体を含み、チャネル領域向かうが、チャネル領域に入ることはない。少なくとも１つの応力修正構造体は、誘電体を含む。ある実施形態では、少なくとも１つの応力修正構造体は、活性化領域のソース側とドレイン側の両方から延びる。
トランジスタは更に、複数のコンタクト（電極）を含む。少なくとも１つの応力修正構造体の各々は、複数のコンタクトの所定の異なる２つの間に実質的に配置される。更に、少なくとも１つの応力修正構造体は、複数のコンタクトよりも近くのチャネル領域の近位に配置される。
他の実施形態では、トランジスタは、活性化領域の少なくとも周囲を取り囲む第１の応力修正ライナー（stress modifying liner；応力緩和ライナー）と、少なくとも１つの応力修正構造体の少なくとも１つの表面の部分を取り囲む第２の応力修正ライナーという、少なくとも２つの応力修正ライナーを有する。第１の応力修正ライナーおよび第２の応力修正ライナーは、活性化領域で異なる応力の効果を提供するように構成する。
更に別の実施形態では、トランジスタのチャネル領域は、＜１１０＞チャネル方位に方位付けされ、トランジスタは、ＰＭＯＳトランジスタを有する。応力修正構造体は、チャネル方向においてチャネル領域で圧縮応力をかける材料からなる。
更に別の実施形態では、トランジスタのチャネル領域は、＜１１０＞または＜１００＞のチャネル方位を有し、トランジスタはＮＭＯＳトランジスタを有する。
応力修正構造体は、チャネル方向においてチャネル領域で引っ張り応力をかける材料からなる。更に、応力修正構造体は、活性化領域によって以前に占められた領域を有する。
図５は、この開示のある実施形態によるトランジスタの活性化領域のチャネルに対する応力修正構造体の距離Ｄ対、パフォーマンスメトリックの特性曲線６２を表したものである。特に、パフォーマンスメトリック軸は、低いパフォーマンスから高いパフォーマンスへ伸びる。距離軸は、小さな距離Ｄ１から、最適な距離ＤOPTIMALを含み、大きな距離Ｄ２に伸びる。最適な距離よりも大きな距離では、トランジスタパフォーマンスは、応力による正の応答の損失により低下する。最適な距離よりも小さな距離では、トランジスタパフォーマンスは、電流の密集の影響により低下する。
図６は、この開示のある実施形態による多数の応力修正構造体を有するトランジスタの全幅Ｗ全長（ＷOVERALL）に対する総応力修正構造体幅ＷF-TOTALの比対、パフォーマンスメトリックの特性曲線６４を表したものである。特に、パフォーマンスメトリック軸は、低いパフォーマンスから高いパフォーマンスに伸びる。幅軸は、全幅Ｗ全長（ＷOVERALL）に対する相応力修正構造体の小さな比Ｒ１から、最適な比ＷF-TOTAL(OPTIMAL)を含み、大きな比Ｒ２に伸びる。最適な比よりも大きな幅では、トランジスタパフォーマンスは、電流密集の影響により低下する。最適な距離よりも小さな距離では、トランジスタパフォーマンスは、応力の正の応答の損失により低下する。従って、最適なパフォーマンスを達成するために最適な幅と距離が存在する。
図７は、本開示の別の実施形態による応力修正ライナーを含むチャネル方向における応力修正構造体を備えたＣＭＯＳトランジスタ構造体７０の平面図を示す。ＣＭＯＳトランジスタ構造体７０は、上述したような図４に関して示したものと似ているが、以下のような相違点がある。ＣＭＯＳトランジスタ構造体７０は、応力修正ライナー６６および６７を含む。ある実施形態では、応力修正ライナー６６は、例えば、１００乃至４００オングストローム厚のオーダーの厚い酸化物ライナーを含む。更に、応力修正ライナー６７は、例えば、０乃至１００オングストローム厚の薄い酸化物ライナーを含む。
従って、トランジスタ７０は、少なくとも２つの応力修正ライナーを含む。第１の応力修正ライナーは、少なくとも活性化領域の周囲の一部を取り囲み、第２の応力修正ライナーは、少なくとも一つの応力修正構造体の一部を取り囲む。更に、第１の応力修正ライナーおよび第２の応力修正ライナーは、活性化領域に異なる応力の影響を与えるように構成される。
図８は、本開示の別の実施形態によるチャネル方向における応力修正構造体を備えたＣＭＯＳトランジスタ構造７１の平面図である。ＣＭＯＳトランジスタ構造７１は、図４に関して上で説明し示したものと似ているが、以下の点で異なる。ＣＭＯＳトランジスタ構造７１のソースおよびドレイン側の各々で、幅方向に２つの最も外側のコンタクト４８の間に伸びる幅ＷFを備えた応力修正構造体５５がある。従って、ソースおよびドレイン領域の各々が２つのコンタクトだけを有する。
図９は、本開示の別の実施形態による応力修正ライナーを含むチャネル方向における応力修正構造体を備えたＣＭＯＳトランジスタ構造７２の平面図である。ＣＭＯＳトランジスタ構造７２は、図７に関して示して記載したものと似ているが、以下の点で異なる。ＣＭＯＳトランジスタ構造７２は、活性化ソースおよびドレイン領域（４２，４４）のそれぞれにより完全に囲まれた応力修正構造体７４を有する。更に、応力修正構造体７４は、応力修正ライナー７６を含む。ある実施形態では、応力修正ライナー７６は、例えば１００乃至４００オングストローム厚のオーダーの厚い酸化物ライナーを含む。更に、トランジスタ構造７２は、応力修正ライナー７７を更に含んでも良い。ある実施形態では、応力修正ライナー７７は、例えば、０乃至１００オングストローム厚のオーダーの薄い酸化物ライナーを含む。
図１０は、本開示の更に別の実施形態によるチャネル方向における応力修正構造体を備えたＣＭＯＳトランジスタ構造７３の平面図である。ＣＭＯＳトランジスタ構造７３は、図８に関して示して記載したものと似ているが、以下の点で異なる。ＣＭＯＳトランジスタ構造７３は、活性化ソースおよびドレイン領域（４２，４４）のそれぞれの中にある応力修正構造体８０を含む。かかる形状８０は、ゲート電極４６の最も近いエッジ５２から距離８２で配置されたエッジ８２を備える。一般的に、距離８２は、距離５０よりも大きい。更に、形状８０はまた、幅ＷＦの形状で特徴付けられる。更に、トランジスタ７３の活性化領域は、幅寸法Ｗ全長によって特徴付けられる。ある実施形態では、誘電体６０がトランジスタ７３を取り囲み、応力修正構造体８０を満たす。誘電体６０は、例えば、特定のトランジスタ用途の要求を満たすことができる酸化物（field oxide）その他の誘電材料を含むことができる。更に、コンタクト４８のうちのいくつか（即ち、最も外側のコンタクトの間に存在するもの）が適度に形状８０を覆う。
他の実施形態では、トランジスタは、両側を備えた外周を有する活性化領域と；前記活性化領域内に配置されたソースおよびドレインと；活性化領域のチャネル領域を覆うゲートと（該チャネル領域はソースとドレインとを分離する）；ソースとドレインのいずれかの内に囲まれ、ソース又はドレインのぞれぞれに対する複数のコンタクトのうちの所定の２つの間に実質的に配置された少なくとも１つの応力修正構造体とを有し、前記少なくとも１つの応力修正構造体は、誘電領域を有する。
直前の段落のトランジスタに関して、ある実施形態では、少なくとも１つの応力修正構造体は、活性化領域内のソースおよびドレインの両方の中にある。別の実施形態では、トランジスタは更に、複数のコンタクトを有し、少なくとも１つの応力修正構造体の各々は、複数のコンタクトのうちの所定の異なる２つの間に実質的に配置される。ある実施形態では、少なくとも１つの応力修正構造体は、複数のコンタクトよりもチャネル領域に近く配置される。
更に別の実施形態では、トランジスタは、対向する側を備えた周囲を有する活性化領域と；活性化領域内に配置されたソースと；活性化領域内に配置されたドレインと；活性化領域のチャネル領域を覆うゲートと（チャネル領域は、ソースとドレインとを分離する）；少なくとも１つのソースまたはドレイン内に配置された少なくとも１つの応力修正構造体とを有し、少なくとも１つの応力修正構造体は、ソースまたはドレインのそれぞれに対して複数のコンタクトを覆い、誘電体で満たされた領域を有する。ある実施形態では、少なくとも１つの応力修正構造体は、活性化領域のエッジまで伸びる。他の実施形態では、少なくとも１つの応力修正構造体は、活性化領域内のソースおよびドレインの両方の内にある。
図１１は、本開示の別の実施形態に関してチャネル方向における応力修正構造体を備えたＣＭＯＳトランジスタビルディングブロック構造９０の平面図である。トランジスタビルディングブロック構造９０は、参照番号９２によって全体的に示された活性化半導体領域を含む。活性化半導体領域９２と重なっているのはゲート電極９４であり、ゲート電極が下に横たわっている（図示せず）。活性化半導体領域９２は、所定のトランジスタ用途に関して適当な半導体材料からなる。ゲート電極９４は、チャネル方向に伸びる長さの寸法によって特徴付けられる。トランジスタビルディングブロック構造９０は更に、活性化領域９２のソースおよびドレイン領域９８および９９のそれぞれと接触させるためのコンタクト９６を含む。コンタクト９６は、ゲート電極９４のエッジ１０３から参照番号１０２によって示された距離だけ間隔が隔てられる。
ビルディングブロック９０に関して、図４の実施形態に関してここで議論されたのと同様の観点でパフォーマンスが同様に最適化される。例えば、形状１００は、形状５４と同様である。更に、距離１０２および１０４は、それぞれ距離５０および５８と同様である。しかし、図４の実施形態では、全長の幅Ｗ全長によって特徴付けられたのに対して、ビルディングブロック９０の活性化領域９２は、ビルディングブロック幅寸法ＷＢＢによって特徴付けられ、幅方向において伸びる。
図１２は、本開示の別の実施形態に関してチャネル方向における応力修正構造体を備えた図１１のビルディングブロック形状を使用して作られたＣＭＯＳトランジスタ構造１１０の平面図である。ＣＭＯＳトランジスタ構造１１０は、多数のビルディングブロック１１２，１１４，１１６などを含み、ビルディングブロックの総数は、所定のトランジスタ用途の要求により決定される。ある実施形態では、ビルディングブロック１１２，１１４および１１６の各々は、図１１のビルティングブロック構造９０を有する。更に、ビルディングブロック１１２，１１４および１１６は、幅ＷＢＢを有する。示したように、ビルディングブロック１１２は、点線１１８によって示されたように、ビルディングブロック１１２は、各々のゲート電極の一部でビルディングブロック１１４に物理的に接続される。ビルディングブロック１１２および１１４は、参照番号１２２によって示される共通ゲート電極を共有する。更に、ビルディングブロック１１２および１１４のソース領域９８または９９に配置されたコンタクト９６は、特定のトランジスタ構造の用途のためにバックエンド相互接続回路（図示せず）で一緒に結びつけられている。同様に、ビルディングブロック１１２および１１４のドレイン領域９９または９８に配置されたコンタクト９６はまた、バックエンド相互接続回路によって一緒に結びつけられる。
同様に、ビルディングブロック１１４は、各々の活性化領域の一部でビルディングブロック１１６に物理的に接続され、活性化領域は、点線１２６および１２８の間の領域で重なる。ビルディングブロック１１４および１１６は、共通のソース／ドレイン領域９９を共有する。
更に、ビルディングブロック１１２は、各々の活性化領域の一部で別のビルディングブロック（図示せず）に物理的に接続されてもよく、活性化領域は、点線１３０の右の領域に重なっても良い。更に、ビルディングブロック１１６は、ブロック１１２，１１４および１１６の結合に関して記載したのと同様に、他のビルディングブロック（図示せず）に物理的に接続されても良い。ブロック１１６に関して、参照番号１２４は、ブロック１１６が他のブロック（図示せず）と共有することができる共通のゲート電極を表す。更に、ビルディングブロック１１６は、各々の活性化領域の一部で別のビルディングブロック（図示せず）に物理的に接続されても良く、活性化領域は、点線１３２の右の領域で重なっても良い。ビルディングブロック１１２および１１６およびそれらに対応する他のビルディングブロック（図示せず）は、それぞれ共通のソース／ドレイン領域９９および９８をそれぞれ共有しうる。
上述のように、トランジスタ構造１１０は、一連の点「・・・」によって示されたように、更なるビルディングブロックを含むことができる。ビルディングブロック１１２および１１４のゲート電極１１８として共通のゲート電極を共有する幅方向に結合されたビルディングブロックは、ソースおよびドレインコンタクトそれぞれを有し、上述したようにバックエンド相互接続回路によって一緒に結びつけられ得る。最後に、トランジスタ構造１１０の全長の幅寸法（Ｗ全長）は、ここのブロックの幅と、幅方向のここのブロックの間の間隔との合計である。
ある実施形態では、トランジスタは更に、ソース、ドレインおよびゲートを各々備えた少なくとも２つの所定のトランジスタビルディングブロックを有する。少なくとも２つの所定のトランジスタビルディングブロックの各々は、サイドの周囲の第１の部分に近接する第１の応力修正構造体を形成するようにサイドの周囲の第２の部分よりもチャネルに近い近位にサイドの周囲の第１の部分を備えた幅を実質的に横切るサイドの周囲と幅とを有する。更に、ゲートを備えた少なくとも２つの所定のトランジスタビルディングブロックは、物理的に接続される。更に、複数のトランジスタビルディングブロックは、複数のゲートを形成するように複数の応力修正構造体と物理的に接続される。
ある実施形態では、少なくとも２つの所定のビルディングブロックが物理的に接続されているとき、少なくとも２つの所定のビルディングブロックは、２つの物理的に近接する応力修正構造体を形成する。更に別のトランジスタの実施形態では、チャネル領域は＜１１０＞チャネル方位を有し、トランジスタはＰＭＯＳトランジスタであり、応力修正構造体は、チャネル方向においてチャネル領域に圧縮応力をはたらかせる材料からなる。更に別の実施形態では、チャネル領域は＜１１０＞または＜１００＞のチャネル方位を備え、トランジスタはＮＭＯＳであり、応力修正構造体は、チャネル方向においてチャネル領域に引っ張り応力をはたらかせる材料からなる。
図１３は、本開示の別の実施形態によるチャネル方向において応力修正構造体を備えたＣＭＯＳトランジスタビルディングブロック構造１３０の平面図である。トランジスタビルディングブロック構造１３０は、参照番号１３２によって示された活性化半導体領域を含む。活性化半導体領域１３２はゲート電極１３４と重なり、ゲート誘電体（図示せず）が下に横たわる。活性化半導体領域１３２は、所定のトランジスタの用途に関して適当な半導体材料からなる。ゲート電極１３４は、チャネル方向に伸びる長さの寸法によって特徴付けられる。トランジスタビルディングブロック１３０は更に、活性化領域１３２のソース１３８およびドレイン１３９のそれぞれと接触させるためのコンタクト１３６を含む。コンタクト１３６は、ゲート電極１３４のエッジ１４３から参照番号１４２によって示された距離だけ隔てられる。
ビルディングブロック１３０に関して、図４の実施形態についてここで議論したものと同じパフォーマンスの観点で同様に最適化される。例えば、形状１４０は形状５４と同様である。更に、距離１４２および１４４は、それぞれ距離５０および５８と同じである。しかしながら、図４の実施形態が、船長の幅Ｗ全長によって特徴付けられたのに対して、ビルディングブロック１３０の活性化領域１３２は、ビルディングブロック幅寸法ＷＢＢによって特徴付けられ、幅方向に伸びる。更に、図１３の活性化領域に関して応力修正構造体の位置は、図１１に示したそれらのものとは異なる。
図１４は、本開示の更に別の実施形態に関するチャネル方向において応力修正構造体を備えたＣＭＯＳトランジスタビルディングブロック構造１５０の平面図である。トランジスタビルディングブロック１５０は、参照番号１５２によって示された活性化半導体領域を含む。活性化半導体領域１５２は、ゲート電極１５４と重なり、ゲート誘電体（図示せず）が下に横たわる。活性化半導体領域１５２は、所定のトランジスタの用途に関して適当な半導体材料からなる。ゲート電極１５４は、チャネル方向に伸びた長さの寸法によって特徴付けられる。トランジスタビルディングブロック１５０は更に、活性化領域１５２のソース１５８およびドレイン１５９のそれぞれと接触させるためのコンタクト１５６を含む。コンタクト１５６は、ゲート電極１５４のエッジ１６３から参照番号１６２によって表された距離だけ隔てられる。
ビルディングブロック１５０に関して、図４の実施形態に関してここで議論したパフォーマンスの観点から同様に最適化される。例えば、形状１６０は、形状５４と同様である。更に、距離１６２および１６４は、それぞれ距離５０および５８と同様である。しかしながら、図４の実施形態が全長の幅Ｗ全長によって特徴付けられたのに対して、ビルディングブロック１５０の活性化領域１５２は、ビルディングブロック幅寸法ＷＢＢによって特徴付けられ、幅方向に伸びる。更に、図１４の活性化領域に関して応力修正構造体の位置は、図１１に示したそれらのものとは異なる。更に、図１１，１３および１４のビルディングブロックは、図１２に関してここで記載し、示したようなものと同様な構造を形成するように適当な仕方で結合することができる。
図１５は、本開示の実施形態によるトランジスタ構造１１０を含む部分１７２を備えた集積回路ダイ１７０の平面図である。ある実施形態では、トランジスタ構造１１０は、非メモリデバイスを含む。１７２内の実質的に多数のデバイスは、トランジスタ構造１１０を採用する。従って、集積回路は複数のトランジスタを有し、複数のトランジスタの各々は、ここで記載したようなトランジスタの実施形態の構造を備える。更に、トランジスタの構造は、集積回路ダイにおける非メモリ機能を実装するのに使用される所定の伝導タイプのトランジスタの少なくとも過半数に実装される。
ある実施形態では、トランジスタを形成する方法は、対向する側を備えた周囲を有する活性化領域を提供し、活性化領域内にソースおよびドレインを位置決めすることを有する。ゲートは、活性化領域のチャネル領域に重ねて形成され、チャネル領域はソースとドレインとを分離する。該方法は更に、ソース又はドレインサイドの少なくとも一方で活性化領域のエッジからチャネル領域に向かって伸びる少なくとも１つの応力修正構造体を形成することを含み、少なくとも１つの応力修正構造体は誘電体を有する。
ある実施形態では、該方法は、少なくとも２つの応力修正ライナーを形成することを有し、第１の応力修正ライナーは、活性化領域の周囲の少なくとも一部を囲み、第２の応力修正ライナーは、少なくとも１つの応力修正構造体の少なくとも一部を囲み、第１の応力修正ライナー及び第２の応力修正ライナーは、活性化領域で異なる応力の効果を有する。更に、少なくとも１つの応力修正構造体を形成することは、活性化領域によって以前に占められた領域を除去し、該領域を誘電体で満たすことにより達成される。
別の実施形態では、方法は更に、ソース、ドレインおよびゲートを各々備えた少なくとも２つの所定のトランジスタビルディングブロックを提供することを有する。少なくとも２つの所定のトランジスタビルディングブロックの各々は、側（サイド）周囲の第１の部分に近接する第１の応力修正構造体を形成するために側周囲の第２の部分よりもチャネルに近い近位に側周囲の第１の部分を備えた幅を実質的に横切る側周囲と、幅とを有する。該方法は更に、少なくとも２つのトランジスタビルディングブロックの各々のゲートを接続することにより少なくとも２つの所定のトランジスタビルディングブロックを物理的に結合することを含む。
別の実施形態では、該方法は更に、＜１００＞結晶方位または＜１１０＞結晶方位のいずれかのチャネル方向を方位付けし、ＮチャネルＭＯＳトランジスタとしてトランジスタを実装することを含む。引っ張り応力は、誘電体を備えた活性化領域に影響を及ぼす。該方法は更に、＜１１０＞結晶方位のチャネル方向を方位付けし、Ｐチャネルトランジスタとしてトランジスタを実装することを含む。圧縮応力は、誘電体を備えた活性化領域に影響を及ぼす。
更に別の実施形態では、トランジスタを製造する方法は、対向する側を備えた周囲を有する活性化領域を提供し、活性化領域内にソース及びドレインを位置決めし、該活性化領域のチャネル領域と重なるゲートを形成し、チャネル領域はソースとドレインとを分離し、ソースまたはドレインのいずれか内に囲まれ、ソースまたはドレインのそれぞれに対する複数のコンタクトのうちのいずれか２つの間に実質的に配置された少なくとも１つの応力修正構造体を形成することを有し、少なくとも１つの応力修正構造体が誘電領域を有する。該方法は更に、少なくとも２つの応力修正ライナーと、活性化領域の周囲の少なくとも一部を取り囲む第１の応力修正ライナーと、少なくとも１つの応力修正構造体の少なくとも一部を取り囲む第２の応力修正ライナーとを含み、該第１の応力修正ライナーおよび該第２の応力修正ライナーは、活性化領域で異なる応力効果を有する。
別の実施形態では、トランジスタを形成する方法は、対向する側を備えた周囲を有する活性化領域を提供し、活性化領域内にソースを位置決めし、活性化領域内にドレインを位置決めし、活性化領域のチャネル領域に重ねてゲートを形成し、チャネル領域がソースとドレインとを分離し、ソースまたはドレインの少なくとも一方を備えた材料を除去することにより少なくとも１つの応力修正構造体を形成し、すくなくとも１つの応力形状が、ソースまたはドレインのそれぞれに対する複数のコンタクトと重なり、活性化領域により以前に占められた領域を有し、少なくとも１つの応力修正構造体を誘電体で満たすことを有する。該方法は更に、少なくとも２つの応力修正ライナーを形成することを含み、第１の応力修正ライナーは活性化領域の周囲の少なくとも一部を取り囲み、第２の応力修正ライナーは、少なくとも１つの応力修正構造体の少なくとも一部を取り囲み、第１の応力修正ライナーおよび第２の応力修正ライナーが活性化領域で異なる応力の効果を有する。
従って、ＳＯＩＰＦＥＴレイアウトを最適化し、好ましい圧縮応力を生成するためのチャネル領域により近いトレンチを形成するための方法が開示されてきた。ある実施形態では、チャネル領域に近いトレンチの形成は、ゲートに沿って伸びたトレンチをパターニングし、ゲートに沿って一連のコンタクトのような小さなトレンチホールを生成し、または、同様の目的で活性化領域にジョグを生成することの１つまたはそれ以上を介して達成される。更に、該方法は、ＰＦＥＴデバイスおよび構造に関する圧縮応力を達成するためにＳＯＩ特定応力効果を使用する。かかる方法は、バルクシリコンで用いられるＳｉＧｅエピタキシャルのアプローチと比べてＳＯＩで実施する方がより容易である。
本開示の他の実施形態では、トランジスタのパフォーマンスを向上させるための方法は、改善されたトランジスタパフォーマンスを得るために応力をカスタマイズするために活性化Ｓｉ絶縁体の異なる領域に異なる酸化を適用することを含む。該プロセスのステップは、例えば、異なる応力を生成するために複数の酸化を含むマルチステップ絶縁を実行することを含む。キーとなる構成要素は、例えば、複数のライナーの厚さを備えた活性化デバイス領域を含む。更に、本実施形態は、異なる材料、異なる処理、または新しいツールを用いることなく、応力に対する指向性移動度の応答を役立てる。
この明細書では、種々の実施形態を参照して開示を記載してきた。しかし、当業者は、本発明の範囲から逸脱することなく種々の変形をすることができる。従って、明細書および図面は、限定するものではなく例示であり、全ての修正は、本実施形態の範囲内に含まれる。例えば、本実施形態は、キャリアの移動度がデバイスパフォーマンスに対して決定的に重要である半導体デバイス技術に適用することができ得る。
利点や問題に対する課題を特定の実施形態に関して記載してきた。しかしかかる利点や課題の解決にだけ従って本発明は解釈されるべきではない。ここで用いた「有する」、「含む」という用語は、単に構成要素のみを備えることを意味するものではない。
当該技術分野で知られているようにチャネル方向と幅方向を図示したＣＭＯＳトランジスタの平面図である。 種々のチャネル方向及びデバイスタイプに関する応力応答感度特性を示す表である。 当該技術分野で知られている典型的なＣＭＯＳトランジスタ構造の平面図である。 本発明のある実施形態によるチャネル方向における応力修正構造体を備えたＣＭＯＳトランジスタ構造の平面図である。 本発明のある実施形態によるチャネルの活性領域に対する応力緩和の距離Ｄ対パフォーマンスメトリックの特性曲線を表す。 本発明のある実施形態による多数の応力修正構造体を備えたトランジスタの全長幅Ｗ全長に対する総応力修正構造体幅ＷＦ(トータル)の比対パフォーマンスメトリックの特性曲線を表す。 本発明の他の実施形態による応力緩和ライナーを含むチャネル方向における応力修正構造体を備えたＣＭＯＳトランジスタ構造の平面図である。 本発明の別の実施形態によるチャネル方向における応力修正構造体を備えたＣＭＯＳトランジスタ構造の平面図である。 本発明の別の実施形態による応力緩和ライナーを含むチャネル方向における応力修正構造体を備えたＣＭＯＳトランジスタ構造の平面図である。 本発明の更に別の実施形態によるチャネル方向における応力修正構造体を備えたＣＭＯＳトランジスタ構造の平面図である。 本発明の別の実施形態によるチャネル方向における応力修正構造体を備えたブロック構造を作るＣＭＯＳトランジスタの平面図である。 本発明の別の実施形態によるチャネル方向における応力修正構造体を備えた図１１のビルディングブロック構造を使用して製造されたＣＭＯＳトランジスタ構造の平面図である。 本発明の別の実施形態によるチャネル方向における応力修正構造体を備えたＣＭＯＳトランジスタビルディングブロック構造の平面図である。 本発明の更に別の実施形態によるチャネル方向における応力修正構造体を備えたＣＭＯＳトランジスタビルディングブロック構造の平面図である。 本発明の別の実施形態によるトランジスタ構造を含む集積回路の平面図である。

Claims (24)

  1. 対向する側を備えた周囲を有する活性化領域と、
    前記活性化領域内に配置されたソースと、
    前記活性化領域内に配置されたドレインと、
    前記活性化領域の前記ソースと前記ドレインとを分離するチャネル領域と重なるゲートと、
    前記ソース側または前記ドレイン側の少なくとも一方の活性化領域のエッジから前記チャネル領域に向かって延びるが、前記チャネル領域には入らない少なくとも１つの応力修正構造体と、を有するトランジスタであって、
    前記少なくとも１つの応力修正構造体が誘電体からなることを特徴とするトランジスタ。
  2. 請求項１に記載の前記トランジスタが複数のコンタクトを更に有し、
    前記少なくとも１つの応力修正構造体が、所定の異なる２つの前記複数のコンタクトの間に実質的に位置決めされることを特徴とする請求項１に記載のトランジスタ。
  3. 請求項１に記載の前記トランジスタが、少なくとも２つの応力修正ライナーを更に有し、
    第１の応力修正ライナーが前記活性化領域の周囲の少なくとも一部を囲み、第２の応力修正ライナーが少なくとも１つの応力修正構造体の表面の少なくとも一部を囲み、前記第１の応力修正ライナーおよび前記第２の応力修正ライナーが前記活性化領域で異なる応力効果を有することを特徴とする請求項１に記載のトランジスタ。
  4. 前記チャネル領域が＜１１０＞チャネル方位に方位付けされ、前記トランジスタがＰＭＯＳトランジスタであり、
    前記応力修正構造体が、チャネル方位において前記チャネル領域に圧縮応力をはたらかせる材料からなることを特徴とする請求項１に記載のトランジスタ。
  5. 前記チャネル領域が＜１１０＞または＜１００＞のチャネル方位を有し、前記トランジスタがＮＭＯＳトランジスタであり、
    前記応力修正構造体が、チャネル方位において前記チャネル領域に引っ張り応力をはたらかせる材料からなることを特徴とする請求項１に記載のトランジスタ。
  6. ソース、ドレイン、および、ゲートを各々備えた少なくとも２つの所定のトランジスタビルディングブロックを更に有し、
    前記少なくとも２つの所定のトランジスタビルディングブロックの各々が、側の周囲の第１の部分に近接した第１の応力修正構造体を形成するように側の周囲の第２の部分よりもチャネルに近い近位に側の周囲の前記第１の部分を備えた幅を実質的に横切る側の周囲と、幅とを備え、
    前記少なくとも２つの所定のトランジスタビルディングブロックが、物理的に結合したそれらのゲートを備えている、
    ことを特徴とする請求項１に記載のトランジスタ。
  7. 複数のトランジスタを更に有し、
    前記複数のトランジスタの各々が、請求項１に記載のトランジスタの構造を備え、
    請求項１に記載のトランジスタの構造が、集積回路ダイにおいて非メモリ機能を実装するのに使用される所定の伝導タイプの少なくとも過半数のトランジスタに実装される、
    ことを特徴とする請求項１に記載のトランジスタ。
  8. 対向する側を備えた周囲を有する活性化領域と、
    前記活性化領域内に配置されたソースと、
    前記活性化領域内に配置されたドレインと、
    前記活性化領域の前記ソースと前記ドレインとを分離するチャネル領域と重なるゲートと、
    前記ソースまたは前記ドレインのいずれかに囲まれ、前記ソースまたは前記ドレインのそれぞれに対する複数のコンタクトのうちの所定の２つの間に実質的に配置される少なくとも１つの応力修正構造体とを有するトランジスタであって、
    前記少なくとも１つの応力修正構造体が誘電領域を有することを特徴とするトランジスタ。
  9. 請求項８に記載のトランジスタが更に複数のコンタクトを有し、
    前記少なくとも１つの応力修正構造体の各々が、前記複数のコンタクトの異なる所定の２つの間に実質的に配置されることを特徴とする請求項８に記載のトランジスタ。
  10. 少なくとも２つの応力修正ライナーを更に有し、
    第１の応力修正ライナーが前記活性化領域の周囲の少なくとも一部を囲み、第２の応力修正ライナーが前記少なくとも１つの応力修正構造体の少なくとも一部を囲み、前記第１の応力修正ライナーおよび前記第２の応力修正ライナーが、前記活性化領域で異なる応力効果を有することを特徴とする請求項８に記載のトランジスタ。
  11. 前記チャネル領域が、＜１１０＞のチャネル方位を備え、前記トランジスタがＰＭＯＳトランジスタであることを特徴とする請求項８に記載のトランジスタ。
  12. 前記チャネル領域が、＜１１０＞または＜１００＞のチャネル方位を備え、前記トランジスタがＮＭＯＳトランジスタであることを特徴とする請求項８に記載のトランジスタ。
  13. 対向する側を備えた周囲を有する活性化領域と、
    前記活性化領域内に配置されたソースと、
    前記活性化領域内に配置されたドレインと、
    前記活性化領域の前記ソースと前記ドレインとを分離するチャネル領域と重なるゲートと、
    少なくとも１つのソースまたはドレイン内に配置された少なくとも１つの応力修正構造体とを有することを特徴とするトランジスタであって、
    前記少なくとも１つの応力修正構造体が、前記ソースまたはドレインのそれぞれに対する複数のコンタクトと重なり、誘電体で満たされた領域を有することを特徴とするトランジスタ。
  14. 少なくとも２つの応力修正ライナーを更に有し、
    第２の応力修正ライナーが前記活性化領域の周囲の少なくとも一部を囲み、第２の応力修正ライナーが前記少なくとも１つの応力修正構造体の少なくとも一部を囲み、前記第１の応力修正ライナーおよび前記第２の応力修正ライナーが前記活性化領域で異なる応力効果を有することを特徴とする請求項１３に記載のトランジスタ。
  15. 前記チャネル領域が、
    （ｉ）＜１１０＞チャネル方位を有し、前記トランジスタがＰＭＯＳトランジスタであり、前記少なくとも１つの応力修正構造体がチャネル方位において前記チャネル領域で圧縮応力をはたらかせる材料からなるか、または
    （ii）＜１１０＞または＜１００＞のチャネル方位を有し、前記トランジスタがＮＭＯＳトランジスタであり、前記少なくとも１つの応力修正構造体がチャネル方位において前記チャネル領域で引っ張り応力をはたらかせる材料からなる
    ことを特徴とする請求項１３に記載のトランジスタ。
  16. 対向する側を備えた周囲を有する活性化領域を提供するステップと、
    前記活性化領域内にソースを配置するステップと、
    前記活性化領域内にドレインを配置するステップと、
    前記活性化領域内の前記ソースおよび前記ドレインを分離するチャネル領域と重なるゲートを形成するステップと、
    前記ソース側または前記ドレイン側の少なくとも一方の前記活性化領域のエッジから前記チャネル領域に向かって延びる少なくとも１つの応力修正構造体を形成するステップとを有することを特徴とするトランジスタの製造方法であって、
    前記少なくとも１つの応力修正構造体が誘電体からなることを特徴とするトランジスタの製造方法。
  17. 少なくとも２つの応力修正ライナーを形成するステップを更に有し、
    第１の応力修正ライナーが前記活性化領域の周囲の少なくとも一部を囲み、第２の応力修正ライナーが前記少なくとも１つの応力修正構造体の少なくとも一部を囲み、前記第１の応力修正ライナーおよび前記第２の応力修正ライナーが、前記活性化領域で異なる応力効果を有することを特徴とする請求項１６に記載の方法。
  18. ソース、ドレイン、および、ゲートを各々備えた少なくとも２つの所定のトランジスタビルディングブロックを提供するステップを更に有し、前記少なくとも２つの所定のトランジスタビルディングブロックの各々が、側の周囲の第１の部分に近接する第１の応力修正構造体を形成するように側の周囲の第２の部分よりチャネルに近い近位に側の周囲の第１の部分を備えた幅を実質的に横切る側の周囲と、幅とを具備し、
    少なくとも２つのトランジスタビルディングブロックの各々のゲートを接続することによりすくなくとも２つの所定のトランジスタビルディングブロックを物理的に結合するステップと、
    を更に有することを特徴とする請求項１６に記載の方法。
  19. 対向する側を備えた周囲を具備する活性化領域を提供するステップと、
    前記活性化領域内にソースを配置するステップと、
    前記活性化領域内にドレインを配置するステップと、
    前記活性化領域の前記ソースおよび前記ドレインを分離するチャネル領域と重なるゲートを形成するステップと、
    前記ソースまたは前記ドレインのいずれかに囲まれ、前記ソースまたは前記ドレインのそれぞれに対する複数のコンタクトのうちのいずれか２つの間に実質的に配置される少なくとも１つの応力修正構造体を形成するステップとを有することを特徴とするトランジスタを製造する方法であって、
    少なくとも１つの応力修正構造体が、誘電領域を有することを特徴とするトランジスタを製造する方法。
  20. 少なくとも２つの応力修正ライナーを形成するステップを更に有し、
    第１の応力修正ライナーが前記活性化領域の周囲の少なくとも一部を囲み、第２の応力修正ライナーが前記少なくとも１つの応力修正構造体の少なくとも一部を囲み、前記第１の応力修正ライナーおよび前記第２の応力修正ライナーが、前記活性化領域で異なる応力効果を有することを特徴とする請求項１９に記載の方法。
  21. ソース、ドレイン、および、ゲートを各々備えた少なくとも２つの所定のトランジスタビルディングブロックを提供するステップを更に有し、前記少なくとも２つの所定のトランジスタビルディングブロックの各々が、側の周囲の第１の部分に近接する第１の応力修正構造体を形成するように側の周囲の第２の部分よりチャネルに近い近位に側の周囲の第１の部分を備えた幅を実質的に横切る側の周囲と、幅とを具備し、
    少なくとも２つのトランジスタビルディングブロックの各々のゲートを接続することによりすくなくとも２つの所定のトランジスタビルディングブロックを物理的に結合するステップと、
    を更に有することを特徴とする請求項１９に記載の方法。
  22. 対向する側を備えた周囲を具備する活性化領域を提供するステップと、
    前記活性化領域内にソースを配置するステップと、
    前記活性化領域内にドレインを配置するステップと、
    前記活性化領域の前記ソースと前記ドレインとを分離するチャネル領域と重なるゲートを形成するステップと、
    前記ソースまたは前記ドレインの少なくとも一方からなる材料を除去することにより少なくとも１つの応力修正構造体を形成するステップとを有し、前記少なくとも１つの応力修正構造体が、前記ソースまたは前記ドレインのそれぞれに対する複数のコンタクトと重なり、前記活性化領域によって以前に占められた領域を備え、
    前記少なくとも１つの応力修正構造体を誘電体で満たすステップとを有することを特徴とするトランジスタの製造方法。
  23. 少なくとも２つの応力修正ライナーを形成するステップを更に有し、
    第１の応力修正ライナーが前記活性化領域の周囲の少なくとも一部を囲み、第２の応力修正ライナーが前記少なくとも１つの応力修正構造体の少なくとも一部を囲み、前記第１の応力修正ライナーおよび前記第２の応力修正ライナーが、前記活性化領域で異なる応力効果を有することを特徴とする請求項２２に記載の方法。
  24. ソース、ドレイン、および、ゲートを各々備えた少なくとも２つの所定のトランジスタビルディングブロックを提供するステップを更に有し、前記少なくとも２つの所定のトランジスタビルディングブロックの各々が、側の周囲の第１の部分に近接する第１の応力修正構造体を形成するように側の周囲の第２の部分よりチャネルに近い近位に側の周囲の第１の部分を備えた幅を実質的に横切る側の周囲と、幅とを具備し、
    少なくとも２つのトランジスタビルディングブロックの各々のゲートを接続することによりすくなくとも２つの所定のトランジスタビルディングブロックを物理的に結合するステップと、
    を更に有することを特徴とする請求項２２に記載の方法。
JP2007529859A 2004-08-24 2005-07-15 チャネル方向における容量低減特性及び応力修正を備えたトランジスタ構造及びその方法 Pending JP2008511170A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/925,057 US20060043500A1 (en) 2004-08-24 2004-08-24 Transistor structure with stress modification and capacitive reduction feature in a channel direction and method thereof
PCT/US2005/025538 WO2006023185A2 (en) 2004-08-24 2005-07-15 Transistor structure with stress modification and capacitive reduction feature in a channel direction and method thereof

Publications (1)

Publication Number Publication Date
JP2008511170A true JP2008511170A (ja) 2008-04-10

Family

ID=35941870

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007529859A Pending JP2008511170A (ja) 2004-08-24 2005-07-15 チャネル方向における容量低減特性及び応力修正を備えたトランジスタ構造及びその方法

Country Status (6)

Country Link
US (1) US20060043500A1 (ja)
JP (1) JP2008511170A (ja)
KR (1) KR20070051865A (ja)
CN (1) CN101006587A (ja)
TW (1) TW200629541A (ja)
WO (1) WO2006023185A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013008992A (ja) * 2012-08-27 2013-01-10 Sony Corp 半導体装置
WO2021002282A1 (ja) * 2019-07-03 2021-01-07 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び半導体装置の製造方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7161199B2 (en) * 2004-08-24 2007-01-09 Freescale Semiconductor, Inc. Transistor structure with stress modification and capacitive reduction feature in a width direction and method thereof
US7268399B2 (en) * 2004-08-31 2007-09-11 Texas Instruments Incorporated Enhanced PMOS via transverse stress
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
JP2006165335A (ja) * 2004-12-08 2006-06-22 Toshiba Corp 半導体装置
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US20070090431A1 (en) * 2005-10-24 2007-04-26 Honeywell International Inc. Device layout for reducing device upset due to single event effects
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7781277B2 (en) * 2006-05-12 2010-08-24 Freescale Semiconductor, Inc. Selective uniaxial stress relaxation by layout optimization in strained silicon on insulator integrated circuit
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
JP2008218899A (ja) * 2007-03-07 2008-09-18 Toshiba Corp 半導体装置及びその製造方法
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8527933B2 (en) 2011-09-20 2013-09-03 Freescale Semiconductor, Inc. Layout technique for stress management cells
CN103474398B (zh) * 2013-09-13 2020-02-14 上海集成电路研发中心有限公司 提高三维场效应晶体管驱动电流的方法
US9196730B1 (en) * 2014-06-20 2015-11-24 Taiwan Seminconductor Manufacturing Company Limited Variable channel strain of nanowire transistors to improve drive current
KR102337647B1 (ko) 2017-05-17 2021-12-08 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US20220037316A1 (en) * 2020-08-03 2022-02-03 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789306A (en) * 1996-04-18 1998-08-04 Micron Technology, Inc. Dual-masked field isolation
US5849440A (en) * 1996-07-02 1998-12-15 Motorola, Inc. Process for producing and inspecting a lithographic reticle and fabricating semiconductor devices using same
US5858830A (en) * 1997-06-12 1999-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making dual isolation regions for logic and embedded memory devices
US6197632B1 (en) * 1999-11-16 2001-03-06 International Business Machines Corporation Method for dual sidewall oxidation in high density, high performance DRAMS
US6541382B1 (en) * 2000-04-17 2003-04-01 Taiwan Semiconductor Manufacturing Company Lining and corner rounding method for shallow trench isolation
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
JP2003179157A (ja) * 2001-12-10 2003-06-27 Nec Corp Ｍｏｓ型半導体装置
JP3997089B2 (ja) * 2002-01-10 2007-10-24 株式会社ルネサステクノロジ 半導体装置
US6605498B1 (en) * 2002-03-29 2003-08-12 Intel Corporation Semiconductor transistor having a backfilled channel material

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013008992A (ja) * 2012-08-27 2013-01-10 Sony Corp 半導体装置
WO2021002282A1 (ja) * 2019-07-03 2021-01-07 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
KR20070051865A (ko) 2007-05-18
WO2006023185A2 (en) 2006-03-02
WO2006023185A3 (en) 2006-09-28
CN101006587A (zh) 2007-07-25
TW200629541A (en) 2006-08-16
US20060043500A1 (en) 2006-03-02

Similar Documents

Publication Publication Date Title
JP2008511170A (ja) チャネル方向における容量低減特性及び応力修正を備えたトランジスタ構造及びその方法
US8497548B2 (en) Semiconductor device including a MOS transistor and production method therefor
US6977194B2 (en) Structure and method to improve channel mobility by gate electrode stress modification
US8598650B2 (en) Semiconductor device and production method therefor
US7843024B2 (en) Method and structure for improving device performance variation in dual stress liner technology
JP5202941B2 (ja) 複数の狭区画レイアウトを用いたひずみデバイス及びその製造方法
US20040188670A1 (en) Increasing stress-enhanced drive current in a MOS transistor
US20070132039A1 (en) Method and structure for strained FinFET devices
US20070108526A1 (en) Strained silicon CMOS devices
WO2006023159A2 (en) Transistor structure with stress modification and capacitive reduction feature in a width direction and method thereof
JP2007514316A (ja) Ｓｏｉボディコンタクトトランジスタを製造する方法及び装置
US10629682B2 (en) Cell architecture based on multi-gate vertical field effect transistor
KR101033768B1 (ko) 개선된 응력 상태를 갖는 장치 및 관련 방법
US20090215277A1 (en) Dual contact etch stop layer process
US20080251842A1 (en) P-Channel FET Whose Hole Mobility is Improved by Applying Stress to the Channel Region and a Method of Manufacturing the Same
JP2010536169A (ja) 金属ゲート及び高ｋ誘電体を有する回路構造体
US9899364B2 (en) Method of forming a transistor with an active area layout having both wide and narrow area portions and a gate formed over the intersection of the two
US20060220139A1 (en) Semiconductor device and fabrication process thereof
KR100791329B1 (ko) 상이한 기계적 응력발생 영역을 가지는 집적회로 전계효과트랜지스터 및 그 제조방법
JPH04115538A (ja) 半導体装置
US7803668B2 (en) Transistor and fabrication process
JP2005129635A (ja) Ｓｏｉ半導体集積回路装置及びその製造方法