WO2021002282A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

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浩二 長友
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    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Definitions

  • the present disclosure relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • the present disclosure proposes a semiconductor device and a method for manufacturing the semiconductor device, which can improve the performance of the transistor.
  • the semiconductor device of one form according to the present disclosure includes an insulating film that separates the n-type transistor forming region and the p-type transistor forming region, respectively, and the n-type transistor forming region and the p-type
  • Each of the transistor forming regions includes a gate electrode formed in the first direction on the semiconductor substrate and a source / drain region formed on both sides of the gate electrode in a second direction different from the first direction. The distance from the interface between the insulating film and the source / drain region to the end of the gate electrode in the second direction differs between the n-type transistor and the p-type transistor.
  • FIG. 1 is a diagram showing a configuration example of the semiconductor device according to the first embodiment.
  • the semiconductor device 1 includes a semiconductor substrate 11, an insulating film 12, an n-type transistor forming region Tr1, and a p-type transistor forming region Tr2.
  • the insulating film 12 electrically insulates the n-type transistor forming region Tr1 and the p-type transistor forming region Tr2.
  • the insulating film 12 may be an element separation membrane that separates the n-type transistor forming region Tr1 and the p-type transistor forming region Tr2, or may be formed with an STI (Shallow Trench Isolation) structure made of an oxide film.
  • the n-type transistor forming region Tr1 includes a gate electrode 13, a gate insulating film 14, a sidewall insulating film 15, and a pair of source / drain regions 22. Includes n-type transistors.
  • the region below the gate electrode 13 in the semiconductor substrate 11 and sandwiched between the pair of source / drain regions 22 functions as a channel forming region 21 in which a channel is formed during driving.
  • the n-type transistor is electrically connected to a wiring or circuit element (not shown) via a contact electrode 23 that contacts the source / drain region 22.
  • the p-type transistor forming region Tr2 includes a p-type transistor composed of a gate electrode 13, a gate insulating film 14, a sidewall insulating film 15, and a pair of source / drain regions 32.
  • the region below the gate electrode 13 in the semiconductor substrate 11 and sandwiched between the pair of source / drain regions 32 functions as a channel forming region 31 in which a channel is formed during driving.
  • the p-type transistor is electrically connected to a wiring or circuit element (not shown) via a contact electrode 33 that contacts the source / drain region 32.
  • FIG. 1 illustrates a case where the gate structure composed of the gate electrode 13, the gate insulating film 14, and the sidewall insulating film 15 is shared by the n-type transistor and the p-type transistor.
  • the structure is not limited to this, and different gate structures may be provided for the n-type transistor and the p-type transistor.
  • a p-type well region (not shown) in which p-type impurities are introduced is formed in the semiconductor substrate 11 of the n-type transistor forming region Tr1, and n in the semiconductor substrate 11 of the p-type transistor forming region Tr2.
  • An n-type well region (not shown) into which mold impurities have been introduced is formed.
  • the channel formation region 21 is formed by introducing a p-type impurity into the p-type well region, and the channel formation region 31 is formed by introducing an n-type impurity into the n-type well region. ..
  • the gate electrode 13 is formed in the n-type transistor forming region Tr1 and the p-type transistor forming region Tr2 in the X direction (gate width direction).
  • the X direction (gate width direction) corresponds to, for example, the first direction described in the claims.
  • a metal compound layer or a metal layer is used for the gate electrode 13, for example.
  • tungsten (W), titanium (Ti), titanium nitride (TiN), hafnium (Hf), hafnium silicide (HfSi), ruthenium (Ru), iridium (Ir), cobalt (Co) and the like are selected. be able to.
  • the metal layer may be a single-layer film, but may have a laminated structure in which a plurality of metal films are laminated in order to adjust the threshold voltage.
  • the gate insulating film 14 is formed of, for example, a high dielectric constant (High—k) insulating film having a thickness of 2 nm (nanometers) to 3 nm.
  • a high dielectric constant (High—k) insulating film having a thickness of 2 nm (nanometers) to 3 nm.
  • the High-k material hafnium oxide (HfO 2 ), hafnium oxide tetrahydrofuran (HfSiO), tantalum oxide (Ta 2 O 5 ), aluminum hafnium oxide (HfAlO x ) and the like can be used.
  • the gate insulating film 14 may be formed by oxidizing the surface of the semiconductor substrate 11.
  • the sidewall insulating film 15 is formed on the side wall of the gate insulating film 14, and is formed of a silicon oxide film (SiO 2 ), a silicon nitride film (SiN), or the like.
  • the pair of source / drain regions 22 is an upper layer portion on the element forming surface side of the semiconductor substrate 11, and is formed in a pair of regions that sandwich the region under the gate electrode 13 from the Y direction (gate length direction).
  • the pair of source / drain regions 32 are upper layer portions on the element forming surface side of the semiconductor substrate 11, and are formed in a pair of regions that sandwich the region under the gate electrode 13 from the Y direction (gate length direction). ..
  • the Y direction (gate length direction) corresponds to, for example, the second direction described in the claims.
  • a low resistance layer may be formed on the surfaces of the source / drain regions 22 and 32, respectively.
  • the low resistance layer is a layer for reducing the resistance between the source / drain regions 22 and 32 and the contact electrodes 23 and 33, for example, cobalt (Co), nickel (Ni), platinum (Pt) or It is formed by those compounds and the like.
  • the compound include metal silicides of those metals.
  • the channel formation region 21 of the n-type transistor formation region Tr1 is in the Y direction (gate length). It is desirable that a tensile stress in the direction) is applied and a compressive stress in the Y direction (gate length direction) is applied to the channel forming region 31 of the p-type transistor forming region Tr2.
  • FIG. 2A shows the carrier mobility of the n-type transistor forming region Tr1 and the p-type transistor forming region Tr2 when the insulating film 12 applies compressive stress in the Y direction (gate length direction) to the channel forming regions 21 and 31. It is a thing.
  • a ( ⁇ m) indicates the distance from the interface between the insulating film 12 and the source / drain region 22/32 in the Y direction (gate length direction) to the end of the gate electrode 13.
  • U0 (a) indicates the carrier mobility when the distance from the interface between the insulating film 12 and the source / drain region 22/32 to the end of the gate electrode 13 is a ⁇ m.
  • the carrier mobility is enhanced by applying a compressive stress in the Y direction (gate length direction) to the channel formation region of the p-type transistor.
  • the carrier mobility is enhanced by applying a tensile stress in the Y direction (gate length direction) to the channel formation region.
  • the semiconductor substrate 11 when a material whose thermal expansion coefficient is larger than the thermal expansion coefficient of the semiconductor substrate 11 is used as the material of the insulating film 12, it is sandwiched between a region adjacent to the insulating film 12 in the semiconductor substrate 11 or two insulating films 12. It is possible to apply tensile stress to the region. This is because the force for expanding the semiconductor substrate 11 is applied to the insulating film 12 in the film forming process of the insulating film 12 and the subsequent high-temperature heat treatment process, and as a result, in the semiconductor device 1, the semiconductor substrate 11 is the opposite of the above. This is because the stress in the direction of pulling the channel forming regions 21 and 31 (hereinafter, simply referred to as tensile stress) remains.
  • the region adjacent to the insulating film 12 in the semiconductor substrate 11 or the region sandwiched between the two or more insulating films 12 may include source / drain regions 22 and 32 and channel forming regions 21 and 31.
  • the region of the semiconductor substrate 11 adjacent to the insulating film 12 or the region sandwiched between the two or more insulating films 12 is referred to as a transistor forming region.
  • the compressive stress and tensile stress in the Y direction as described above are, for example, the distance from the interface between the insulating film 12 and the source / drain region 22/32 to the end of the gate electrode 13 (hereinafter, this is referred to as a distance a).
  • a distance a the distance from the interface between the insulating film 12 and the source / drain region 22/32 to the end of the gate electrode 13
  • the shorter the distance a in other words, the insulating film 12 and the source / drain region 22 /.
  • the shorter the distance a in other words, the insulating film 12 and the source / drain.
  • the distance a in the p-type transistor forming region Tr2 is reduced, and the distance in the n-type transistor forming region Tr1 is reduced.
  • the distance a in the p-type transistor forming region Tr1 is reduced, and the distance a in the p-type transistor forming region Tr2 is formed.
  • the material of the insulating film 12 around the p-type transistor forming region Tr2 is a material whose coefficient of thermal expansion is smaller than the coefficient of thermal expansion of the semiconductor substrate 11, and the material of the insulating film 12 around the n-type transistor forming region Tr1 is used.
  • a material whose coefficient of thermal expansion is larger than the coefficient of thermal expansion of the semiconductor substrate 11 may be used. In that case, by reducing the distance a from the interface between the insulating film 12 and the source / drain region 22/32 to the end of the gate electrode 13 in both the p-type transistor forming region Tr2 and the n-type transistor forming region Tr1. , It is possible to increase the carrier mobility of both the p-type transistor and the n-type transistor.
  • the source / drain regions 22 and 32 can apply compressive stress or tensile stress to the channel formation regions 21 and 31.
  • silicon carbide (SiC), silicon phosphide (SiP) or the like grown by epitaxial growth is used in the source / drain region 22 of the n-type transistor forming region Tr1
  • the channel forming region 21 is in the Y direction (gate length direction).
  • the tensile stress of is applied to the channel forming region 31.
  • SiGe silicon germanium
  • FIGS. 3A and 3B show a planar shape in the XY plane of FIG.
  • the insulating film 12 and the source from the interface between the drain region 22 and 32 the distance L 1, L 2 is n-type transistor formation region Tr1 and a p-type transistor to the end of the gate electrode 13
  • the insulating film 12 is formed differently in the formation region Tr2.
  • FIG. 3A shows a case where the insulating film 12 applies compressive stress to the channel forming regions 21 and 31. From the interface between the insulating film 12 and the source and drain regions 22 and 32, the distance L 1, L 2 to the end of the gate electrode 13, p-type transistor formation region Tr2 is shorter than the n-type transistor formation region Tr1 Yes (L 1 > L 2 ). As a result, the compressive stress acting on the channel forming region 31 of the p-type transistor forming region Tr2 from the insulating film 12 in the Y direction (gate length direction) is increased, and / or the insulating film 12 to the n-type transistor forming region Tr1 It is possible to reduce the compressive stress acting on the channel forming region 21 of the above. As a result, it is possible to improve the carrier mobility of the channel formation region 31 of the p-type transistor formation region Tr2 and / or suppress the decrease of the carrier mobility of the channel formation region 21 of the n-type transistor formation region Tr1. ..
  • FIG. 3B shows a case where the insulating film 12 applies tensile stress to the channel forming regions 21 and 31. From the interface between the insulating film 12 and the source and drain regions 22 and 32, the distance L 1, L 2 to the end of the gate electrode 13, n-type transistor formation region Tr1 is shorter than the p-type transistor formation region Tr2 Yes (L 1 ⁇ L 2 ). As a result, the tensile stress acting on the channel forming region 31 of the n-type transistor forming region Tr1 from the insulating film 12 in the Y direction (gate length direction) is increased, and / or the p-type transistor forming region Tr2 from the insulating film 12 is increased.
  • the interface between the insulating film 12 and the source and drain regions 22 and 32, the distance L 1, towards the difference in L 2 is greater to the end of the gate electrode 13 Is desirable.
  • the distance L 3 to the interface between the insulating film 12 and the source and drain regions 22 and 32 is preferably equal to or greater than the margin required from the process accuracy.
  • the distance L 1 is set to a large value within a range in which the element separation between adjacent transistors does not break down.
  • the distance L 2 is set so that the distance L 3 takes a value larger than zero so that the contact electrodes 23 and 33 do not cause poor wiring.
  • the distance L 2 is as small as possible as long as it is within the range that does not cause poor wiring.
  • the distance from the interface between the insulating film 12 and the source / drain regions 22 and 32 to the end of the gate electrode 13 is the n-type transistor forming region Tr1. It was formed differently in the p-type transistor formation region Tr2, but is not limited thereto. In one of the source / drain regions 22 and 32, the distance from the interface between the insulating film 12 and the source / drain regions 22 and 32 to the end of the gate electrode 13 is the n-type transistor forming region Tr1 and the p-type transistor forming region. It may be formed differently in Tr2.
  • the distance from the interface between the source region or the drain region of the source / drain regions 22 and 32 and the insulating film 12 to the end of the gate electrode 13 is the n-type transistor forming region Tr1 and the p-type transistor forming region. It may be different in Tr2.
  • FIGS. 4A to 10B show a manufacturing process according to the first embodiment.
  • 4A, 5A, 6A, 7A, 8A, 9A and 10A show the planar shape in the XY plane of FIG. 1
  • FIG. 4B, FIG. 5B, FIG. 6B, FIG. 7B, FIG. 8B. 9B and 10B are cross-sectional views showing a cross-sectional shape on the YY'plane shown in FIGS. 4A, 5A, 6A, 7A, 8A, 9A and 10A.
  • 4A and 4B illustrate one step in which the insulating film 12 applies compressive stress in the Y direction (gate length direction) to the channel forming regions 21 and 31, and
  • FIGS. 5A and 5B show the insulating film.
  • An example is one step in which 12 applies a tensile stress in the Y direction (gate length direction) to the channel forming regions 21 and 31.
  • a silicon oxide film 41 (SiO 2 ) is formed by oxidizing the semiconductor substrate 11, and a silicon nitride film 42 (SiN) is formed on the silicon oxide film 42 (SiN) by CVD (chemical vapor deposition) technology.
  • CVD chemical vapor deposition
  • the resist patterns 43 and 44 are formed.
  • the resist pattern 43 is formed on the n-type transistor forming region Tr1 formed in the later manufacturing process
  • the resist pattern 44 is formed on the p-type transistor forming region Tr2 formed in the later manufacturing process. ..
  • the resist pattern 43 and 44 after from the interface of the insulating film 12 formed in the manufacturing process as the source and drain regions 22 and 32, the distance L 1, L 2 is n-type to the end of the gate electrode 13
  • the transistor forming region Tr1 and the p-type transistor forming region Tr2 are formed differently.
  • OPC optical proximity correction
  • the OPC technique is a technique for correcting a resist pattern in advance so that the design pattern and the transfer pattern match.
  • the width L 4 of the resist pattern 43 becomes large as shown in FIG. 4A. so as to be longer than the width L 5 of the resist pattern 44.
  • the width L 5 of the resist pattern 44 is larger than the width L 4 of the resist pattern 43 as shown in FIG. 5A. Form to be long.
  • 4A and 4B applies compressive stress in the Y direction (gate length direction) to the channel forming regions 21 and 31.
  • the same step is also applied to the case where the insulating film 12 shown in FIGS. 5A and 5B applies a tensile stress in the Y direction (gate length direction) to the channel forming regions 21 and 31. Can be applied.
  • a groove 61 is formed in the semiconductor substrate 11 by a lithography technique, a dry etching technique, a wet etching technique, or the like, using the resist patterns 43 and 44 as masks. After forming the groove 61, the resist patterns 43 and 44 are removed.
  • the insulating film 12 is embedded in the groove 61 by the CVD technique.
  • the insulating film 12 is formed of, for example, a silicon oxide film (SiO 2 ) and a silicon nitride film (SiN).
  • CMP Chemical Mechanical Polishing
  • the n-type transistor forming region Tr1 and the p-type transistor forming region Tr2 are formed, and the end of the gate electrode 13 is formed from the interface between the insulating film 12 and the source / drain regions 22 and 32 manufactured in a later step.
  • the distance to the section L 1, L 2 is to be formed to be different in the n-type transistor formation region Tr1 and the p-type transistor formation region Tr2.
  • the magnitude relationship between the expansion coefficient of the insulating film 12 and the expansion coefficient of the semiconductor substrate 11 differs depending on the film forming process of the insulating film 12 and the high-temperature heat treatment process.
  • a material in which the coefficient of thermal expansion of the insulating film 12 is smaller than the coefficient of thermal expansion of the semiconductor substrate 11 is used and the force relationship is such that the force for expanding the insulating film 12 is applied to the semiconductor substrate 11.
  • the insulating film 12 applies compressive stress in the Y direction (gate length direction) to the channel forming regions 21 and 31.
  • the distances L 1 and L 2 from the interface between the insulating film 12 and the source / drain regions 22 and 32 manufactured in a later step to the end of the gate electrode 13 are p-type transistor forming regions.
  • Tr2 is formed so as to be shorter than the n-type transistor forming region Tr1 (L 1 > L 2 ).
  • channel forming regions 21 and 31 are formed.
  • the channel forming region 21 is formed by introducing a p-type impurity into the p-type well region
  • the channel forming region 31 is formed by introducing an n-type impurity into the n-type well region.
  • the silicon oxide film 41 (SiO 2 ) and the silicon nitride film 42 (SiN) are removed.
  • a dummy gate structure 81 is composed of a dummy gate, a dummy insulating film, and the like.
  • the dummy gate is made of polysilicon, for example.
  • the sidewall insulating film 15 is formed on the side wall of the dummy gate structure 81, and is formed of a silicon oxide film (SiO 2 ), a silicon nitride film 42 (SiN), or the like.
  • a recess region (not shown) is formed on the semiconductor substrate 11 by a lithography technique, a dry etching technique, a wet etching technique, or the like using the dummy gate structure 81 and the sidewall insulating film 15 as masks.
  • source / drain regions 22 and 32 are formed in the recess region by epitaxial growth.
  • Silicon carbide (SiC), silicon phosphide (SiP), or the like grown by epitaxial growth can be used for the source / drain region 22 of the n-type transistor forming region Tr1.
  • silicon germanium (SiGe) grown by epitaxial growth can be used for the source / drain region 32 of the p-type transistor forming region Tr2.
  • the source / drain regions 22 and 32 are shown as quadrangles, but the shape is not limited thereto. Further, in FIG. 8B, the upper surfaces of the source / drain regions 22 and 32 are flush with the upper surface of the semiconductor substrate 11, but the upper surface is not limited to this, and for example, the upper surfaces of the source / drain regions 22 and 32 are semiconductors. It may be formed above the upper surface of the substrate 11.
  • the insulating film 91 is formed on the semiconductor substrate 11.
  • the insulating film 91 is formed of, for example, silicon oxide (SiO 2 ) by CVD technology.
  • the insulating film 91 is removed by CMP technology until the upper part of the dummy gate structure 81 is exposed. Then, the dummy gate structure 81 is removed by dry etching, wet etching, or the like, so that a groove 92 is formed between the pair of sidewall insulating films 15.
  • a gate insulating film 14, a gate electrode 13, and contact electrodes 23 and 33 are formed on the semiconductor substrate 11.
  • the gate insulating film 14 is formed on the bottom and side walls of the groove 92, and is formed of a high dielectric constant (High-k) insulating film. Alternatively, it may be formed at the bottom of the groove by oxidizing the surface of the semiconductor substrate 11.
  • the gate electrode 13 is formed inside the groove 92 via the gate insulating film 14, and for example, a metal compound layer or a metal layer is used.
  • ALD atomic layer deposition
  • PVD physical vapor deposition
  • FIG. 10A shows a planar shape in the XY plane in which the insulating film 91 is omitted for convenience of explanation.
  • a material having a coefficient of thermal expansion smaller than the coefficient of thermal expansion of the semiconductor substrate 11 is used as the material of the insulating film 12 around the p-type transistor forming region Tr2, and the material of the insulating film 12 around the n-type transistor forming region Tr1 is used.
  • a material whose coefficient of thermal expansion is larger than the coefficient of thermal expansion of the semiconductor substrate 11 may be used.
  • the n-type transistor forming region Tr1 and the p-type transistor forming region Tr2 are gated from the interface between the insulating film 12 and the source / drain region 22/32.
  • a difference in the distance a to the end of the electrode 13 a difference is provided in the compressive stress or the tensile stress acting on the channel forming regions 21 and 31.
  • the other transistor n-type transistor or n-type transistor It is possible to suppress the reduction of carrier mobility of the p-type transistor).
  • the material of the insulating film 12 around the p-type transistor forming region Tr2 is a material whose coefficient of thermal expansion is smaller than the coefficient of thermal expansion of the semiconductor substrate 11, and the material of the insulating film 12 around the n-type transistor forming region Tr1 is used.
  • a material whose coefficient of thermal expansion is larger than the coefficient of thermal expansion of the semiconductor substrate 11 may be used. In that case, by reducing the distance a from the interface between the insulating film 12 and the source / drain region 22/32 to the end of the gate electrode 13 in both the p-type transistor forming region Tr2 and the n-type transistor forming region Tr1. , It is possible to increase the carrier mobility of both the p-type transistor and the n-type transistor.
  • the source / drain regions 22 and 32 it is also possible to configure the source / drain regions 22 and 32 to apply compressive stress or tensile stress to the channel forming regions 21 and 31. Further, such a configuration is combined with a configuration in which the distance a from the interface between the insulating film 12 and the source / drain region 22/32 to the end of the gate electrode 13 is different between the p-type transistor and the n-type transistor. Is also possible. This makes it possible to more effectively increase the carrier mobility of both the p-type transistor and the n-type transistor.
  • (2. Second embodiment) 2.1 Planar shape of the semiconductor device according to the second embodiment
  • the insulating film 12 and the source / drain regions 22 and 32 in the Y direction (gate length direction) from the interface, the distance L 1, L 2 to the end of the gate electrode 13, the insulating film 12 so as to be different in the n-type transistor formation region Tr1 and the p-type transistor formation region Tr2 has been formed in both.
  • the distance from the interface between the insulating film 12 and the source / drain regions 22 and 32 to the end of the gate electrode 13 is such that at least a part of the distance is different between the n-type transistor forming region Tr1 and the p-type transistor forming region Tr2. It suffices if the insulating film 12 is formed. In the second embodiment, it will be described.
  • 11A and 11B show an example of the planar shape of the semiconductor device according to the first example of the second embodiment when FIG. 1 is viewed from the XY plane.
  • 12A and 12B show an example of the planar shape of the semiconductor device according to the second example of the second embodiment when FIG. 1 is viewed from the XY plane.
  • FIGS. 11A and 12A show a planar shape when a material having a coefficient of thermal expansion smaller than the coefficient of thermal expansion of the semiconductor substrate 11 is used as the material of the insulating film 12. That is, the insulating film 12 applies compressive stress in the Y direction (gate length direction) to the channel forming regions 21 and 31.
  • FIGS. 11B and 12B show a planar shape when a material having a coefficient of thermal expansion larger than the coefficient of thermal expansion of the semiconductor substrate 11 is used as the material of the insulating film 12. That is, the insulating film 12 applies a tensile stress in the Y direction (gate length direction) to the channel forming regions 21 and 31.
  • the insulating film 12 is used in both the first example and the second example.
  • a part of 12 protrudes from the source / drain region 32 of the p-type transistor forming region Tr2.
  • a part of the source / drain region 22 of the n-type transistor forming region Tr1 protrudes from the insulating film 12. Therefore, the insulating film 12 is formed so that at least a part of the distances L 1 and L 2 from the interface between the insulating film 12 and the source / drain regions 22 and 32 to the end of the gate electrode 13 is different.
  • FIG. 12A the interface between the insulating film 12 and the source and drain regions 22 and 32, at least part of the distance L 1, L 2 to the end of the gate electrode 13, the p-type transistor formation region Tr2 It is shorter than the n-type transistor forming region Tr1 (L 1 > L 2 ).
  • the compressive stress acting on the channel forming region 31 of the p-type transistor forming region Tr2 from the insulating film 12 in the Y direction (gate length direction) is increased, and / or the insulating film 12 to the n-type transistor forming region Tr1 It is possible to reduce the compressive stress acting on the channel forming region 21 of the above. As a result, it is possible to improve the carrier mobility of the channel formation region 31 of the p-type transistor formation region Tr2 and / or suppress the decrease of the carrier mobility of the channel formation region 21 of the n-type transistor formation region Tr1. ..
  • FIGS. 11B and 12B when a material having a coefficient of thermal expansion larger than the coefficient of thermal expansion of the semiconductor substrate 11 is used as the material of the insulating film 12, in both the first example and the second example, A part of the insulating film 12 projects from the source / drain region 22 of the n-type transistor forming region Tr1. On the other hand, a part of the source / drain region 32 of the p-type transistor forming region Tr2 protrudes from the insulating film 12. Therefore, the insulating film 12 is formed so that at least a part of the distances L 1 and L 2 from the interface between the insulating film 12 and the source / drain regions 22 and 32 to the end of the gate electrode 13 is different.
  • FIG. 11B and 12B when a material having a coefficient of thermal expansion larger than the coefficient of thermal expansion of the semiconductor substrate 11 is used as the material of the insulating film 12, in both the first example and the second example, A part of the insulating film 12 projects from the source / drain region 22 of the n
  • the tensile stress acting on the channel forming region 31 of the n-type transistor forming region Tr1 from the insulating film 12 in the Y direction (gate length direction) is increased, and / or the p-type transistor forming region Tr2 from the insulating film 12 is increased. It is possible to reduce the tensile stress acting on the channel forming region 31 of the above. As a result, it is possible to improve the carrier mobility of the channel formation region 21 of the n-type transistor formation region Tr1 and / or suppress the decrease of the carrier mobility of the channel formation region 31 of the p-type transistor formation region Tr2. ..
  • the distance L 3 to the interface between the insulating film 12 and the source and drain regions 22 and 32 is preferably equal to or greater than the margin required from the process accuracy. As a result, an increase in contact resistance and poor wiring can be suppressed, and the performance of the transistor can be improved.
  • the distance L 1 is a large value within a range in which the element separation between adjacent transistors does not break down, and the distance L 2 is such that the distance L 3 is larger than zero. It is preferable that it is as small as possible within the secured range.
  • the insulating film 12 in the lower part of the gate electrode 13 may protrude with respect to the channel forming regions 21 and 31, and the channel forming regions 21 and 31 are the insulating film in the lower part of the gate electrode 13. It may protrude with respect to 12.
  • the channel forming region 31 of the p-type transistor forming region Tr2 is formed in the X direction (gate width direction). It projects from the insulating film 12 at the bottom of the gate electrode 13. Further, the insulating film 12 in the lower part of the gate electrode 13 projects from the channel forming region 21 of the n-type transistor forming region Tr1.
  • the compressive stress acting on the channel forming region 31 of the p-type transistor forming region Tr2 from the insulating film 12 in the X direction (gate width direction) is reduced, and / or the insulating film 12 to the n-type transistor forming region Tr1 It is possible to increase the compressive stress acting on the channel forming region 21 of the above. As a result, it is possible to suppress the decrease in carrier mobility of the channel formation region 31 of the p-type transistor formation region Tr2 and / or improve the carrier mobility of the channel formation region 21 of the n-type transistor formation region Tr1. ..
  • the channel forming region 21 of the n-type transistor forming region Tr1 is formed in the X direction (gate width direction). It projects from the insulating film 12 at the bottom of the gate electrode 13. Further, the insulating film 12 in the lower part of the gate electrode 13 projects from the channel forming region 31 of the p-type transistor forming region Tr2.
  • the tensile stress acting on the channel forming region 31 of the n-type transistor forming region Tr1 from the insulating film 12 in the X direction (gate width direction) can be reduced, and / or the p-type transistor forming region Tr2 from the insulating film 12 can be reduced. It is possible to increase the tensile stress acting on the channel forming region 31 of the above. As a result, it is possible to suppress the decrease in carrier mobility of the channel formation region 21 of the n-type transistor formation region Tr1 and / or improve the carrier mobility of the channel formation region 31 of the p-type transistor formation region Tr2. ..
  • the shape of the interface between the insulating film 12 and the source / drain regions 22 and 32 shown in FIGS. 11A and 11B, and FIGS. 12A and 12B is merely an example, and is not limited thereto. Further, in order to create the shapes of these interfaces, the resist pattern may be corrected so as to have a desired interface shape by the OPC technique described in the manufacturing process of the first embodiment.
  • the n-type transistor forming region Tr1 and the p-type transistor forming region Tr2 are gated from the interface between the insulating film 12 and the source / drain region 22/32.
  • a difference is provided in the compressive stress or the tensile stress acting on the channel forming regions 21 and 31.
  • the other transistor n-type transistor or n-type transistor It is possible to suppress the reduction of carrier mobility of the p-type transistor).
  • the material of the insulating film 12 around the p-type transistor forming region Tr2 is a material whose coefficient of thermal expansion is smaller than the coefficient of thermal expansion of the semiconductor substrate 11, and the material of the insulating film 12 around the n-type transistor forming region Tr1 is used.
  • a material whose coefficient of thermal expansion is larger than the coefficient of thermal expansion of the semiconductor substrate 11 may be used.
  • the source / drain regions 22 and 32 it is possible to configure the source / drain regions 22 and 32 to apply compressive stress or tensile stress to the channel forming regions 21 and 31. Further, such a configuration is combined with a configuration in which the distance a from the interface between the insulating film 12 and the source / drain region 22/32 to the end of the gate electrode 13 is different between the p-type transistor and the n-type transistor. Is also possible. This makes it possible to more effectively increase the carrier mobility of both the p-type transistor and the n-type transistor.
  • the insulating film 12 in the lower part of the gate electrode 13 protrudes with respect to the channel forming region 21/31, and the channel forming region 21/31 is the insulating film in the lower part of the gate electrode 13. It is also possible to have a configuration that protrudes with respect to 12. Further, in such a configuration, a difference is provided in at least a part of the distance a from the interface between the insulating film 12 and the source / drain region 22/32 to the end of the gate electrode 13 between the p-type transistor and the n-type transistor.
  • the distance from the interface between the insulating film 12 and the source / drain regions 22 and 32 to the end of the gate electrode 13 is insulated so that at least a part thereof differs between the n-type transistor forming region Tr1 and the p-type transistor forming region Tr2. If the film 12 is formed, the shape of the interface is arbitrary, so that the flexibility of designing the resist pattern can be increased.
  • the present disclosure relates to a so-called planar type semiconductor device having a two-dimensional structure.
  • the present invention is not limited to this, and the technique according to the present disclosure can also be applied to a semiconductor device having a three-dimensional structure.
  • the third embodiment a case where the technique according to the present disclosure is applied to a semiconductor device having a three-dimensional structure will be described.
  • a semiconductor device having a three-dimensional structure includes, for example, a FinFET structure.
  • the FinFET structure includes a fin portion formed by projecting a semiconductor substrate into a fin shape, and a channel forming region is formed in the fin portion below the gate electrode. Therefore, since the area of the channel forming region can be increased as compared with the semiconductor device having a two-dimensional structure, the drive current can be increased, so that a faster device can be realized.
  • FIG. 13A is a diagram showing a configuration example of the semiconductor device according to the first example of the third embodiment, and shows a FinFET structure.
  • FIG. 13B is a cross-sectional view showing a cross-sectional shape on the XX'plane shown in FIG. 13A.
  • the semiconductor device 2 includes a semiconductor substrate 111, an element separation film 112, an insulating film 116 (broken line region), an n-type transistor forming region Tr3, and a p-type transistor forming region Tr4.
  • the semiconductor substrate 111 for example, a silicon substrate is used. Further, the semiconductor substrate 111 includes a fin portion formed so as to project in a fin shape.
  • the element separation film 112 and the insulating film 116 are formed of, for example, an oxide film, and electrically insulate and separate the n-type transistor forming region Tr3 and the p-type transistor forming region Tr4.
  • the n-type transistor forming region Tr3 includes a gate electrode 113, a gate insulating film 114, a sidewall insulating film 115, and a pair of source / drain regions. Includes an n-type transistor consisting of 122.
  • the region below the gate electrode 113 in the semiconductor substrate 11 and sandwiched between the pair of source / drain regions 122 functions as a channel forming region 121 in which a channel is formed during driving.
  • the n-type transistor is electrically connected to a wiring or circuit element (not shown) via a contact electrode 123 that contacts the source / drain region 122.
  • the p-type transistor forming region Tr4 includes a p-type transistor composed of a gate electrode 113, a gate insulating film 114, a sidewall insulating film 115, and a pair of source / drain regions 132.
  • the p-type transistor is electrically connected to a wiring or circuit element (not shown) via a contact electrode 133 that contacts the source / drain region 132.
  • FIG. 13A illustrates a case where the gate structure composed of the gate electrode 113, the gate insulating film 114, and the sidewall insulating film 115 is shared by the n-type transistor and the p-type transistor.
  • the structure is not limited to this, and different gate structures may be provided for the n-type transistor and the p-type transistor.
  • a p-type well region (not shown) in which p-type impurities are introduced is formed in the semiconductor substrate 111 of the n-type transistor forming region Tr3, and n in the semiconductor substrate 11 of the p-type transistor forming region Tr4.
  • An n-type well region (not shown) into which mold impurities have been introduced is formed.
  • the channel formation region 121 is formed by introducing p-type impurities into the p-type well region, and the channel formation region 131 is formed by introducing n-type impurities into the n-type well region. .. Further, the channel forming regions 121 and 131 are formed in fin portions formed by projecting the semiconductor substrate 111, and the area of the channel forming region can be made larger than that of the semiconductor device having a two-dimensional structure. Since it can be made larger, a faster device can be realized.
  • the gate electrode 113 is formed in the n-type transistor forming region Tr3 and the p-type transistor forming region Tr4 in the X direction (gate width direction).
  • the X direction (gate width direction) corresponds to, for example, the first direction described in the claims.
  • a metal compound layer or a metal layer is used for the gate electrode 113.
  • the metal layer tungsten (W), titanium (Ti), titanium nitride (TiN), hafnium (Hf), hafnium silicide (HfSi), ruthenium (Ru), iridium (Ir), cobalt (Co) and the like are selected. be able to.
  • the metal layer may be a single-layer film, but may have a laminated structure in which a plurality of metal films are laminated in order to adjust the threshold voltage.
  • the gate insulating film 114 is formed of, for example, a high dielectric constant (High—k) insulating film having a thickness of 2 nm (nanometers) to 3 nm.
  • a high dielectric constant (High—k) insulating film having a thickness of 2 nm (nanometers) to 3 nm.
  • the High-k material hafnium oxide (HfO 2 ), hafnium oxide tetrahydrofuran (HfSiO), tantalum oxide (Ta 2 O 5 ), aluminum hafnium oxide (HfAlO x ) and the like can be used.
  • the gate insulating film 114 may be formed by oxidizing the surface of the semiconductor substrate 111.
  • the sidewall insulating film 115 is formed on the side wall of the gate insulating film 114, and is formed of a silicon oxide film (SiO 2 ), a silicon nitride film (SiN), or the like.
  • the pair of source / drain regions 122 are upper layer portions of fin portions formed by projecting the semiconductor substrate 111, and are formed in a pair of regions that sandwich the region under the gate electrode 113 from the Y direction (gate length direction). ..
  • the pair of source / drain regions 132 are upper layer portions of the fin portion formed by projecting the semiconductor substrate 111, and form a pair of regions that sandwich the region under the gate electrode 113 from the Y direction (gate length direction). It is formed.
  • the Y direction (gate length direction) corresponds to, for example, the second direction described in the claims.
  • a low resistance layer may be formed on the surfaces of the source / drain regions 122 and 132, respectively.
  • the low resistance layer is a layer for reducing the resistance between the source / drain regions 122 and 132 and the contact electrodes 123 and 133, for example, cobalt (Co), nickel (Ni), platinum (Pt) or It is formed by those compounds and the like. Examples of the compound include metal silicides of those metals.
  • FIGS. 14A and 14B show the planar shape of FIG. 13A in the XY plane.
  • the distance to the end of the gate electrode 113 L 11, L 12 is n-type transistor formation region Tr3 and the p-type transistor
  • the insulating film 116 is formed differently in the formation region Tr4.
  • the end of the gate electrode 113 is formed from the interface between the insulating film 116 and the source / drain region 122/132.
  • a method of applying compressive stress or tensile stress to the channel forming regions 121 and 131 for example, a method of forming all or at least a part of the element separation membrane 112 as a stress liner membrane can be considered.
  • a stress liner membrane that generates strain in a predetermined direction
  • the element separation membrane 112 is formed before the gate electrode 113 is made ferrite, or when the gate electrode 113 is made of highly heat-resistant VDD, the element separation membrane is used. It is also possible to apply compressive stress to the transistor formation region by using a material whose thermal expansion coefficient is smaller than the thermal expansion coefficient of the semiconductor substrate 111 as the material of the insulating film 116 formed on the 112. Similarly, in such a case, the transistor can also be formed by using a material whose thermal expansion coefficient is larger than the thermal expansion coefficient of the semiconductor substrate 111 as the material of the insulating film 116 formed on the element separation membrane 112. It is possible to apply tensile stress to the region.
  • FIG. 14A shows a case where the insulating film 116 applies compressive stress to the channel forming regions 121 and 131. Similar to the first embodiment, the distances L 11 and L 12 from the interface between the insulating film 116 and the source / drain regions 122 and 132 to the ends of the gate electrode 113 are such that the p-type transistor forming region Tr4 is n-type. It is shorter than the transistor formation region Tr3 (L 11 > L 12 ). As a result, the compressive stress acting on the channel forming region 131 of the p-type transistor forming region Tr4 from the insulating film 116 in the Y direction (gate length direction) is increased, and / or the element separation membrane 112 to the n-type transistor forming region is increased.
  • FIG. 14B shows a case where the insulating film 116 applies tensile stress to the channel forming regions 121 and 131. Similar to the first embodiment, the distances L 11 and L 12 from the interface between the insulating film 116 and the source / drain regions 122 and 132 to the ends of the gate electrode 113 are such that the n-type transistor forming region Tr3 is p-type. It is shorter than the transistor formation region Tr4 (L 11 ⁇ L 12 ).
  • the tensile stress acting on the channel forming region 131 of the insulating film 116 to the n-type transistor forming region Tr3 in the Y direction (gate length direction) is increased, and / or the insulating film 116 to the p-type transistor forming region Tr4 It is possible to reduce the tensile stress acting on the channel forming region 131 of the above. As a result, it is possible to improve the carrier mobility of the channel forming region 121 of the n-type transistor forming region Tr3 and / or suppress the decrease of the carrier mobility of the channel forming region 131 of the p-type transistor forming region Tr4. ..
  • the difference between the distances L 11 and L 12 from the interface between the insulating film 116 and the source / drain regions 122 and 132 to the end of the gate electrode 113 in the n-type transistor forming region Tr3 and the p-type transistor forming region Tr4 is larger. Is desirable.
  • the carrier mobility of the channel forming region 121 of the n-type transistor forming region Tr3 is improved or suppressed, and the channel of the p-type transistor forming region Tr4 is suppressed. Suppressing the decrease in carrier mobility of the formation region 131 or improving it can be achieved in a well-balanced manner.
  • the source / drain region 122 of the n-type transistor forming region Tr3 formed of silicon carbide (SiC), phosphorinated silicon (SiP), etc. grown by epitaxial growth is located in the channel forming region 121 in the Y direction (gate length direction). Since the tensile stress of is applied, the carrier mobility of the channel forming region 121 can be improved more effectively.
  • the source / drain region 132 of the p-type transistor forming region Tr4 formed of silicon germanium (SiGe) or the like grown by epitaxial growth applies compressive stress in the Y direction (gate length direction) to the channel forming region 131. Therefore, the carrier mobility of the channel forming region 131 can be improved more effectively.
  • the distance L 13 from the end of the contact electrodes 123 and 133 to the interface between the insulating film 116 and the source / drain regions 122 and 132 is equal to or greater than the margin required for process accuracy. As a result, an increase in contact resistance and poor wiring can be suppressed, and the performance of the transistor can be improved.
  • the distance L 11 is a large value as long as the element separation between the adjacent transistors does not break down, as in the case of the distance L 1 described above.
  • the distance L 12 is set so that the distance L 13 takes a value larger than zero, similarly to the distance L 2 .
  • the distance L 12 is as small as possible within a range that does not cause poor wiring.
  • the distance from the interface between the insulating film 116 and the source / drain regions 122 and 132 to the end of the gate electrode 113 is the n-type transistor forming region Tr3. It was formed differently in the p-type transistor forming region Tr4, but is not limited thereto. In one of the source / drain regions 122 and 132, the distance from the interface between the insulating film 116 and the source / drain regions 122 and 132 to the end of the gate electrode 113 is the n-type transistor forming region Tr3 and the p-type transistor forming region. It may be formed differently in Tr4.
  • the distance from the interface between either the source region or the drain region of the source / drain regions 122 and 132 and the insulating film 116 to the end of the gate electrode 113 is the n-type transistor forming region Tr3 and the p-type transistor forming region. It may be different in Tr4.
  • the insulating film 116 under the gate electrode 113 may protrude with respect to the channel forming region 121/131, and the channel forming region 121/131 may be projected. May project from the insulating film 116 at the bottom of the gate electrode 113.
  • Another semiconductor device having a three-dimensional structure is, for example, a nanowire structure.
  • a channel forming region formed of extremely thin nanowires is formed so as to be surrounded by a gate insulating film. This makes it possible to achieve both steep on / off switching characteristics and miniaturization.
  • FIG. 15A is a diagram showing a configuration example of the semiconductor device according to the second example of the third embodiment, and shows a nanowire structure.
  • FIG. 15B is a cross-sectional view showing a cross-sectional shape on the XX'plane shown in FIG. 15A.
  • a plurality of extremely thin nanowires are laminated in each of the n-type transistor forming region Tr3 and the p-type transistor forming region Tr4.
  • the number of laminated nanowires is 3, but the number is not limited to three.
  • each nanowire of the n-type transistor forming region Tr3 has a structure in which the channel forming region 121 formed under the gate electrode 113 is surrounded by the gate insulating film 114. Further, a pair of source / drain regions 122 are formed so as to sandwich the channel formation region 121. The region sandwiched between the pair of source / drain regions 122 functions as the channel formation region 121 in which the channel is formed during driving.
  • the n-type transistor is electrically connected to a wiring or circuit element (not shown) via a contact electrode 123 that contacts the source / drain region 122.
  • each nanowire of the p-type transistor forming region Tr4 has a structure in which the channel forming region 131 formed under the gate electrode 113 is surrounded by the gate insulating film 114. Have. Further, a pair of source / drain regions 132 are formed so as to sandwich the channel formation region 121. The region sandwiched between the pair of source / drain regions 132 functions as the channel formation region 131 in which the channel is formed during driving.
  • the p-type transistor is electrically connected to a wiring or circuit element (not shown) via a contact electrode 133 that contacts the source / drain region 132.
  • FIG. 15A illustrates a case where the gate structure composed of the gate electrode 113 and the sidewall insulating film 115 is shared by the n-type transistor and the p-type transistor, but the structure is limited to such a structure. Instead, different gate structures may be provided for the n-type transistor and the p-type transistor.
  • FIGS. 16A and 16B The plan shape of the present embodiment shown in FIG. 15A on the XY plane is shown in FIGS. 16A and 16B.
  • the n-type transistor forming region Tr3 and the p-type transistor forming region Tr4 similarly to the semiconductor device according to the first example of the third embodiment, have the insulating film 116 and the source / drain region 122/132.
  • a difference is provided in the compressive stress or tensile stress acting on the channel forming regions 121 and 131.
  • Another semiconductor device having a three-dimensional structure includes, for example, a nanosheet structure. Unlike nanowire, in which the channel forming region is formed in the shape of a nanowire, the nanosheet structure is formed in the shape of a nanosheet so that the channel forming region is surrounded by a gate insulating film. As a result, the contact area of the channel forming region can be increased and the current can be increased.
  • FIG. 17A is a diagram showing a configuration example of the semiconductor device according to the third example of the third embodiment, and is a diagram showing a nanosheet structure.
  • FIG. 17B is a cross-sectional view showing a cross-sectional shape on the XX'plane shown in FIG. 17A.
  • a plurality of nanosheets are laminated in each of the n-type transistor forming region Tr3 and the p-type transistor forming region Tr4.
  • the number of laminated nanosheets is 3, but the number is not limited to three.
  • Each nanosheet of the n-type transistor forming region Tr3 has a structure in which a nanosheet-shaped channel forming region 121 formed under the gate electrode 113 is surrounded by a gate insulating film 114. Further, a pair of source / drain regions 122 are formed so as to sandwich the channel formation region 121. The region sandwiched between the pair of source / drain regions 122 functions as the channel formation region 121 in which the channel is formed during driving.
  • the n-type transistor is electrically connected to a wiring or circuit element (not shown) via a contact electrode 23 that contacts the source / drain region 22.
  • each nanosheet of the p-type transistor forming region Tr4 has a structure in which the nanosheet-shaped channel forming region 131 formed under the gate electrode 113 is surrounded by the gate insulating film 114. Further, a pair of source / drain regions 132 are formed so as to sandwich the channel formation region 121. The region sandwiched between the pair of source / drain regions 132 functions as the channel formation region 131 in which the channel is formed during driving.
  • the p-type transistor is electrically connected to a wiring or circuit element (not shown) via a contact electrode 123 that contacts the source / drain region 122.
  • FIG. 17A illustrates a case where the gate structure composed of the gate electrode 113 and the sidewall insulating film 115 is shared by the n-type transistor and the p-type transistor, but the structure is limited to such a structure. Instead, different gate structures may be provided for the n-type transistor and the p-type transistor.
  • the planar shape of the present embodiment shown in FIG. 17A on the XY plane is the same as the planar shape of the semiconductor device according to the second example of the third embodiment on the XY plane, and FIGS. 16A and 16B. Shown in.
  • the n-type transistor forming region Tr3 and the p-type transistor forming region Tr4 similarly to the semiconductor devices according to the first and second examples of the third embodiment, have an insulating film 116 and a source / drain region.
  • the n-type transistor forming region Tr3 and the p-type transistor forming region Tr4 are gated from the interface between the insulating film 116 and the source / drain region 122/132.
  • a difference is provided in the compressive stress or the tensile stress acting on the channel forming regions 121 and 131.
  • the other transistor n-type transistor or n-type transistor It is possible to suppress the reduction of carrier mobility of the p-type transistor).
  • the stress generation direction of the stress liner film arranged around the p-type transistor formation region Tr4 and the stress generation direction of the stress liner film arranged around the n-type transistor formation region Tr3 may be opposite to each other. In that case, it is possible to increase the carrier mobility of both the p-type transistor and the n-type transistor.
  • the source / drain regions 122 and 132 can apply compressive stress or tensile stress to the channel formation regions 121 and 131. Further, such a configuration is combined with a configuration in which the distance a from the interface between the insulating film 116 and the source / drain region 122/132 to the end of the gate electrode 113 is different between the p-type transistor and the n-type transistor. Is also possible. This makes it possible to more effectively increase the carrier mobility of both the p-type transistor and the n-type transistor.
  • the insulating film 116 in the lower part of the gate electrode 113 protrudes with respect to the channel forming region 121/131, and the channel forming region 121/131 is the insulating film in the lower part of the gate electrode 113. It is also possible to have a configuration that protrudes with respect to 116. Further, such a configuration is provided so that the distance a from the interface between the insulating film 116 and the source / drain region 122/132 to the end of the gate electrode 113 is different between the p-type transistor and the n-type transistor.
  • the source / drain regions 122 and 132 apply compressive stress or tensile stress to the channel forming regions 121 and 131. This makes it possible to more effectively increase the carrier mobility of both the p-type transistor and the n-type transistor.
  • a single gate structure having a single gate electrode applied to an inverter or the like has been described, but the present invention is not limited to this, and a multi-gate structure having a plurality of gate electrodes can also be applied. is there.
  • a structure having a single fin portion, a structure in which laminated nanowires are formed in a single unit, and a structure in which laminated nanosheets are formed in a single unit have been described, but the present invention is limited thereto.
  • XY providing a difference in at least a part of the distance a from the interface between the insulating film and the source / drain region to the end of the gate electrode between the n-type transistor forming region and the p-type transistor forming region.
  • the shape is not limited to the plane shape, and may be a cross-sectional shape on the XZ plane. In this embodiment, it will be described.
  • FIG. 18A is a cross-sectional view showing an example of the cross-sectional shape of the semiconductor device according to the fourth embodiment, and shows a cross-sectional view which is the cross-sectional shape on the AA'plane shown in FIG.
  • FIG. 18B is a cross-sectional view showing an example of another cross-sectional shape of the semiconductor device according to the fourth embodiment, and shows a cross-sectional view which is a cross-sectional shape on the BB'plane shown in FIG. 18A and 18B show a case where the insulating film 12 applies compressive stress in the Y direction (gate length direction) to the channel forming regions 21 and 31.
  • the duplicate description will be omitted by quoting the same configurations, operations and manufacturing methods as those of the first embodiment.
  • FIG. 18A a part of the source / drain region 22 of the n-type transistor forming region Tr1 projects with respect to the insulating film 12.
  • FIG. 18B a part of the insulating film 12 projects from the source / drain region 32 of the p-type transistor forming region Tr2. Therefore, the insulating film 12 is formed so that the distances L 1 and L 2 from the interface between the insulating film 12 and the source / drain regions 22 and 32 to the end of the gate electrode 13 are at least partially different.
  • the compressive stress acting on the channel forming region 31 of the p-type transistor forming region Tr2 from the insulating film 12 in the Y direction (gate length direction) is increased, and / or the insulating film 12 to the n-type transistor forming region Tr1 It is possible to reduce the compressive stress acting on the channel forming region 21 of the above. As a result, it is possible to improve the carrier mobility of the channel formation region 31 of the p-type transistor formation region Tr2 and / or suppress the decrease of the carrier mobility of the channel formation region 21 of the n-type transistor formation region Tr1. ..
  • the insulating film 12 applies a tensile stress in the Y direction (gate length direction) to the channel forming regions 21 and 31, a part of the insulating film 12 is applied to the source / drain region 22 of the n-type transistor forming region Tr1. A part of the source / drain region 32 of the p-type transistor forming region Tr2 may protrude with respect to the insulating film 12.
  • the tensile stress acting on the channel forming region 31 of the n-type transistor forming region Tr1 from the insulating film 12 in the Y direction (gate length direction) is increased, and / or the p-type transistor forming region Tr2 from the insulating film 12 is increased. It is possible to reduce the tensile stress acting on the channel forming region 31 of the above. As a result, it is possible to improve the carrier mobility of the channel formation region 21 of the n-type transistor formation region Tr1 and / or suppress the decrease of the carrier mobility of the channel formation region 31 of the p-type transistor formation region Tr2. ..
  • the shape of the interface between the insulating film 12 and the source / drain regions 22 and 32 is only an example, and is not limited thereto.
  • the present embodiment has described the case where the technique according to the present disclosure is applied to a so-called planar type semiconductor device having a two-dimensional structure, but this is merely an example and will be described in the third embodiment. It is also applicable to a semiconductor device having a three-dimensional structure.
  • the insulating film 116 applies compressive stress in the Y direction (gate length direction) to the channel forming regions 121 and 131, a part of the source / drain region 122 of the n-type transistor forming region Tr3 is applied to the insulating film 116.
  • a part of the insulating film 116 may protrude with respect to the source / drain region 132 of the p-type transistor forming region Tr4.
  • the insulating film 116 applies a tensile stress in the Y direction (gate length direction) to the channel forming regions 121 and 131, a part of the insulating film 116 is applied to the source / drain region 122 of the n-type transistor forming region Tr3. A part of the source / drain region 132 of the p-type transistor forming region Tr4 may protrude with respect to the insulating film 116.
  • the n-type transistor forming region and the p-type transistor forming region have an insulating film and a source / drain region.
  • a material whose coefficient of thermal expansion is smaller than the coefficient of thermal expansion of the semiconductor substrate is used as the material of the insulating film around the p-type transistor forming region, and the coefficient of thermal expansion thereof is used as the material of the insulating film around the n-type transistor forming region. May use a material having a coefficient of thermal expansion larger than that of the semiconductor substrate.
  • the distance a from the interface between the insulating film and the source / drain region to the end of the gate electrode is By bringing at least a part closer to each other, it is possible to increase the carrier mobility of both the p-type transistor and the n-type transistor.
  • the insulating film in the lower part of the gate electrode is configured to protrude with respect to the channel forming region, and the channel forming region is configured to protrude with respect to the insulating film in the lower part of the gate electrode.
  • the cross-sectional shape on the XZ plane there is a difference in the distance a from the interface between the insulating film and the source / drain region to the end of the gate electrode between the p-type transistor and the n-type transistor. It is also possible to combine the configuration to be provided and / or the configuration in which the source / drain region applies compressive stress or tensile stress to the channel forming region. This makes it possible to more effectively increase the carrier mobility of both the p-type transistor and the n-type transistor.
  • FIG. 19A is a cross-sectional view showing an example of the cross-sectional shape of the semiconductor device according to the fifth embodiment, and shows a cross-sectional view on the AA'plane shown in FIG.
  • FIG. 19B is a cross-sectional view showing an example of another cross-sectional shape of the semiconductor device according to the fifth embodiment, and shows a cross-sectional view on the BB'plane shown in FIG. 19A and 19B show a case where the insulating film 12 applies compressive stress in the Y direction (gate length direction) to the channel forming regions 21 and 31.
  • the duplicate description will be omitted by quoting the same configurations, operations and manufacturing methods as those of the first embodiment.
  • FIG. 19A in FIG. 19B, the interface between the insulating film 12 and the source and drain regions 22 and 32, at least part of the distance L 1, L 2 to the end of the gate electrode 13, the p-type transistor formation region Tr2 It is shorter than the n-type transistor forming region Tr1 (L 1 > L 2 ). Therefore, it is possible to improve the carrier mobility of the channel formation region 31 of the p-type transistor formation region Tr2 and / or suppress the decrease of the carrier mobility of the channel formation region 21 of the n-type transistor formation region Tr1.
  • the stress application film 24 is further formed on the source / drain region 22 of the n-type transistor formation region Tr1 and on both sides of the gate electrode 13.
  • the stress application film 24 is formed of, for example, a silicon nitride film (SiN), and applies tensile stress in the Y direction (gate length direction) to the channel formation region 21. As a result, the carrier mobility of the n-type transistor can be improved.
  • the stress application film 34 is further formed on the source / drain region 32 of the p-type transistor formation region Tr2 and on both sides of the gate electrode 13.
  • the stress application film 34 is formed of, for example, a silicon nitride film (SiN), and compressive stress in the Y direction (gate length direction) is applied to the channel formation region 31.
  • SiN silicon nitride film
  • a stress applying film capable of applying a tensile stress in the Y direction may be formed in the channel forming region 121.
  • a stress application film capable of applying compressive stress in the Y direction (gate length direction) may be formed in the channel formation region 131.
  • a stress application film that applies compressive stress or tensile stress to the channel forming region of the n-type transistor forming region and the channel forming region of the p-type transistor forming region is formed. ..
  • a stress application film capable of applying tensile stress in the Y direction (gate length direction) is formed in the n-type transistor formation region, and compressive stress in the Y direction (gate length direction) is formed in the p-type transistor formation region.
  • a stress application film to which can be applied is formed. This makes it possible to more effectively increase the carrier mobility of both the n-type transistor and the p-type transistor.
  • a material whose coefficient of thermal expansion is smaller than the coefficient of thermal expansion of the semiconductor substrate is used as the material of the insulating film around the p-type transistor forming region, and the coefficient of thermal expansion thereof is used as the material of the insulating film around the n-type transistor forming region.
  • the p-type is formed by bringing at least a part of the distance a from the interface between the insulating film and the source / drain region to the end of the gate electrode close in both the p-type transistor forming region and the n-type transistor forming region. It is possible to increase the carrier mobility of both the transistor and the n-type transistor.
  • the insulating film in the lower part of the gate electrode is configured to protrude with respect to the channel forming region, and the channel forming region is configured to protrude with respect to the insulating film in the lower part of the gate electrode.
  • the distance a from the interface between the insulating film and the source / drain region to the end of the gate electrode is different between the p-type transistor and the n-type transistor, and the stress application film is n-type.
  • the distance a in the p-type transistor forming region is set.
  • the configuration of making the size smaller and increasing the distance a in the n-type transistor forming region has been described.
  • the distance a in the n-type transistor forming region is reduced and the distance a in the p-type transistor forming region is increased.
  • the configuration to be used was explained. However, the present disclosure is not limited to this.
  • the distance a in the p-type transistor forming region is increased and the distance a in the n-type transistor forming region is decreased. It may be configured.
  • the distance a in the n-type transistor forming region is increased and the distance a in the p-type transistor forming region is decreased. It may be configured to be. This makes it possible to suppress variations in the characteristics of the transistor, for example, and improve the performance of the transistor.
  • silicon carbide (SiC), phosphorinated silicon (SiP), or the like grown by epitaxial growth may be used in the source / drain region 22 of the n-type transistor forming region Tr1.
  • the epitaxial growth film makes it possible to apply the tensile stress to the channel formation region 21, so that the channel formation region 21 The carrier mobility can be improved more effectively.
  • silicon germanium (SiGe) grown by epitaxial growth may be used in the source / drain region 32 of the p-type transistor forming region Tr2.
  • SiGe silicon germanium
  • the epitaxial growth film makes it possible to apply the compressive stress to the channel forming region 31, so that the channel forming region 31 The carrier mobility can be improved more effectively.
  • the present technology can also have the following configurations.
  • An insulating film that separates the n-type transistor forming region and the p-type transistor forming region is provided.
  • Each of the n-type transistor forming region and the p-type transistor forming region A gate electrode formed in the first direction on the semiconductor substrate and A source / drain region formed on both sides of the gate electrode in a second direction different from the first direction is provided.
  • the semiconductor device according to any one of (1) to (3) above which is shorter than the p-type transistor forming region.
  • the distances from the interface between the insulating film and the source / drain region to the end of the gate electrode are at least partially different between the n-type transistor forming region and the p-type transistor forming region (1) to (4). ).
  • the semiconductor device according to any one of. (6) The semiconductor device according to any one of (1) to (5) above, wherein a part of the insulating film projects with respect to the source / drain region.
  • a resist pattern is formed on the semiconductor substrate, Grooves are formed on the semiconductor substrate using the resist pattern as a mask. An insulating film is formed in the groove, A gate electrode is formed on the semiconductor substrate and in the first direction.
  • the distance from the interface between the insulating film and the source / drain region to the end of the gate electrode in the second direction differs between the n-type transistor forming region and the p-type transistor forming region.

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Abstract

トランジスタの性能を向上させる。実施形態に係る半導体装置は、ｎ型トランジスタ形成領域（Ｔｒ１）およびｐ型トランジスタ形成領域（Ｔｒ２）をそれぞれ分離する絶縁膜（１２）を備え、前記ｎ型トランジスタ形成領域および前記ｐ型トランジスタ形成領域のそれぞれは、半導体基板（１１）上の第１の方向に形成されたゲート電極（１３）と、前記第１の方向と異なる第２の方向において、前記ゲート電極の両側に形成されたソース・ドレイン領域（２２）とを備え、前記第２の方向における、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離が前記ｎ型トランジスタ形成領域と前記ｐ型トランジスタ形成領域で異なる。

Description

半導体装置及び半導体装置の製造方法
　本開示は、半導体装置及び半導体装置の製造方法に関する。
　近年、半導体集積回路は高集積化、高速化、低消費電力化が進行し、個々のトランジスタに対する性能向上の要求はますます大きくなっている。また、トランジスタの世代が進む中で、２次元の構造（プレーナー型）をもつトランジスタだけでなく、３次元の構造をもつトランジスタも実用化されてきている。
特開２０１０－１４１１０２号公報 特開２０１０－１９２５８８号公報
　２次元型のトランジスタおよび３次元型のトランジスタのいずれにおいても、トランジスタの性能を向上させるためには、例えば、キャリア移動度を向上させること、トランジスタの特性ばらつきを抑えることが必要である。
　そこで、本開示では、トランジスタの性能を向上させることができる半導体装置及び半導体装置の製造方法を提案する。
　上記の課題を解決するために、本開示に係る一形態の半導体装置は、ｎ型トランジスタ形成領域およびｐ型トランジスタ形成領域をそれぞれ分離する絶縁膜を備え、前記ｎ型トランジスタ形成領域および前記ｐ型トランジスタ形成領域のそれぞれは、半導体基板上の第１の方向に形成されたゲート電極と、前記第１の方向と異なる第２の方向において、前記ゲート電極の両側に形成されたソース・ドレイン領域とを備え、前記第２の方向における、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離が前記ｎ型トランジスタと前記ｐ型トランジスタで異なる。
第１の実施形態に係る半導体装置の構成例を示す図である。 キャリア移動度特性を示す図である（その１）。 キャリア移動度特性を示す図である（その２）。 第１の実施形態に係る半導体装置の平面形状を示す図である。 第１の実施形態に係る半導体装置の他の平面形状を示す図である。 第１の実施形態に係る半導体装置の製造方法を示す平面図である（その１）。 第１の実施形態に係る半導体装置の製造方法を示す断面図である（その１）。 第１の実施形態に係る半導体装置の他の製造方法を示す平面図である（その１）。 第１の実施形態に係る半導体装置の他の製造方法を示す断面図である（その１）。 第１の実施形態に係る半導体装置の製造方法を示す平面図である（その２）。 第１の実施形態に係る半導体装置の製造方法を示す断面図である（その２）。 第１の実施形態に係る半導体装置の製造方法を示す平面図である（その３）。 第１の実施形態に係る半導体装置の製造方法を示す断面図である（その３）。 第１の実施形態に係る半導体装置の製造方法を示す平面図である（その４）。 第１の実施形態に係る半導体装置の製造方法を示す断面図である（その４）。 第１の実施形態に係る半導体装置の製造方法を示す平面図である（その５）。 第１の実施形態に係る半導体装置の製造方法を示す断面図である（その５）。 第１の実施形態に係る半導体装置の製造方法を示す平面図である（その６）。 第１の実施形態に係る半導体装置の製造方法を示す断面図である（その６）。 第２の実施形態の第１例に係る半導体装置の平面形状の一例を示す図である。 第２の実施形態の第１例に係る半導体装置の他の平面形状の一例を示す図である。 第２の実施形態の第２例に係る半導体装置の平面形状の一例を示す図である。 第２の実施形態の第２例に係る半導体装置の他の平面形状の一例を示す図である。 第３の実施形態の第１例に係る半導体装置の構成例を示す図である。 第３の実施形態の第１例に係る半導体装置の断面形状を示す断面図である。 第３の実施形態の第１例に係る半導体装置の平面形状を示す平面図である。 第３の実施形態の第１例に係る半導体装置の他の平面形状を示す平面図である。 第３の実施形態の第２例に係る半導体装置の構成例を示す図である。 第３の実施形態の第２例に係る半導体装置の断面形状を示す断面図である。 第３の実施形態の第２例に係る半導体装置の平面形状を示す平面図である。 第３の実施形態の第２例に係る半導体装置の他の平面形状を示す平面図である。 第３の実施形態の第３例に係る半導体装置の構成例を示す図である。 第３の実施形態の第３例に係る半導体装置の断面形状を示す断面図である。 第４の実施形態に係る半導体装置の断面形状の一例を示す断面図である。 第４の実施形態に係る半導体装置の他の断面形状の一例を示す断面図である。 第５の実施形態に係る半導体装置の断面形状の一例を示す断面図である。 第５の実施形態に係る半導体装置の他の断面形状の一例を示す断面図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　また、以下に示す項目順序に従って本開示を説明する。
　　１．第１の実施形態
　　　１．１　第１の実施形態に係る半導体装置の構成例
　　　１．２　第１の実施形態に係るトランジスタの構成例
　　　１．３　キャリアの移動度特性
　　　１．４　第１の実施形態に係る半導体装置の平面形状
　　　１．５　第１の実施形態に係る半導体装置の製造方法
　　　１．６　作用・効果
　　２．第２の実施形態
　　　２．１　第２の実施形態に係る半導体装置の平面形状
　　　２．２　作用・効果
　　３．第３の実施形態
　　　３．１　第３の実施形態の第１例に係る半導体装置の構成例
　　　３．２　第３の実施形態の第１例に係るトランジスタの構成例
　　　３．３　第３の実施形態の第１例に係る半導体装置の平面形状
　　　３．４　第３の実施形態の第２例に係る半導体装置の構成例
　　　３．５　第３の実施形態の第３例に係る半導体装置の構成例
　　　３．６　作用・効果
　　４．第４の実施形態
　　　４．１　第４の実施形態に係る半導体装置の断面形状
　　　４．２　作用・効果
　　５．第５の実施形態　　　　　
　　　５．１　第５の実施形態に係る半導体装置の構成例
　　　５．２　作用・効果
　　６．その他
（１．第１の実施形態）
　１．１　第１の実施形態に係る半導体装置の構成例
　図１は、第１の実施形態に係る半導体装置の構成例を示す図である。
　図１に示すように、半導体装置１は、半導体基板１１と、絶縁膜１２と、ｎ型トランジスタ形成領域Ｔｒ１と、ｐ型トランジスタ形成領域Ｔｒ２とを備える。
　半導体基板１１は、例えばシリコン基板を用いる。絶縁膜１２は、ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２とを電気的に絶縁している。絶縁膜１２は、ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２とを分離する素子分離膜でもよく、酸化膜からなるＳＴＩ（Shallow　Trench　Isolation）構造で形成されてもよい。
　１．２　第１の実施形態に係るトランジスタの構成例
　ｎ型トランジスタ形成領域Ｔｒ１は、ゲート電極１３と、ゲート絶縁膜１４と、サイドウォール絶縁膜１５と、一対のソース・ドレイン領域２２とからなるｎ型トランジスタを含む。半導体基板１１におけるゲート電極１３の下の領域であって、一対のソース・ドレイン領域２２で挟まれた領域は、駆動時にチャネルが形成されるチャネル形成領域２１として機能する。このｎ型トランジスタは、ソース・ドレイン領域２２に接触するコンタクト電極２３を介して不図示の配線又は回路素子に電気的に接続されている。
　同様に、ｐ型トランジスタ形成領域Ｔｒ２は、ゲート電極１３と、ゲート絶縁膜１４と、サイドウォール絶縁膜１５と、一対のソース・ドレイン領域３２とからなるｐ型トランジスタを含む。半導体基板１１におけるゲート電極１３の下の領域であって、一対のソース・ドレイン領域３２で挟まれた領域は、駆動時にチャネルが形成されるチャネル形成領域３１として機能する。このｐ型トランジスタは、ソース・ドレイン領域３２に接触するコンタクト電極３３を介して不図示の配線又は回路素子に電気的に接続されている。
　なお、図１には、ゲート電極１３とゲート絶縁膜１４とサイドウォール絶縁膜１５とからなるゲート構造体がｎ型トランジスタとｐ型トランジスタとで共用されている場合が例示されているが、このような構造に限定されず、ｎ型トランジスタとｐ型トランジスタとに、それぞれ異なるゲート構造体が設けられていてもよい。
　ｎ型トランジスタ形成領域Ｔｒ１の半導体基板１１中には、ｐ型の不純物が導入されたｐ型ウェル領域（図示せず）が形成され、ｐ型トランジスタ形成領域Ｔｒ２の半導体基板１１中には、ｎ型の不純物が導入されたｎ型ウェル領域（図示せず）が形成される。
　チャネル形成領域２１は、上記ｐ型ウェル領域にｐ型の不純物が導入されることで形成され、チャネル形成領域３１は、上記ｎ型ウェル領域にｎ型の不純物が導入されることで形成される。
　ゲート電極１３は、Ｘ方向（ゲート幅方向）において、ｎ型トランジスタ形成領域Ｔｒ１と、ｐ型トランジスタ形成領域Ｔｒ２に形成される。なお、Ｘ方向（ゲート幅方向）とは、例えば、請求の範囲に記載される第１の方向に該当する。ゲート電極１３には、例えば、金属化合物層もしくは金属層が用いられる。金属層としては、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）などを選択することができる。金属層は、単層の膜でもよいが、閾値電圧を調整するために複数の金属膜が積層された積層構造を有してもよい。
　ゲート絶縁膜１４は、例えば、２ｎｍ（ナノメートル）～３ｎｍの厚さの高誘電率（Ｈｉｇｈ－ｋ）絶縁膜で形成される。Ｈｉｇｈ－ｋ材料としては、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムシリサイド（ＨｆＳｉＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウムハフニウム（ＨｆＡｌＯｘ）などを用いることができる。もしくは、半導体基板１１の表面を酸化することでゲート絶縁膜１４を形成してもよい。
　サイドウォール絶縁膜１５は、ゲート絶縁膜１４の側壁に形成され、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）等で形成される。
　一対のソース・ドレイン領域２２は、半導体基板１１における素子形成面側の上層部分であって、ゲート電極１３下の領域をＹ方向（ゲート長方向）から挟み込む一対の領域に形成される。同様に、一対のソース・ドレイン領域３２は、半導体基板１１における素子形成面側の上層部分であって、ゲート電極１３下の領域をＹ方向（ゲート長方向）から挟み込む一対の領域に形成される。なお、Ｙ方向（ゲート長方向）とは、例えば、請求の範囲に記載される第２の方向に該当する。
　また、ソース・ドレイン領域２２、３２の表面には、それぞれ低抵抗化層が形成されてもよい。低抵抗化層は、ソース・ドレイン領域２２、３２とコンタクト電極２３、３３との間の抵抗を低減するための層であり、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物等により形成される。化合物としては、それらの金属の金属シリサイドがあげられる。
　１．３　キャリアの移動度特性
　チャネル形成領域２１、３１のキャリア移動度（チャネル移動度ともいう）を向上させるためには、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１にはＹ方向（ゲート長方向）の引張応力が印加され、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１にはＹ方向（ゲート長方向）の圧縮応力が印加されることが望ましい。
　図２Ａは、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合の、ｎ型トランジスタ形成領域Ｔｒ１およびｐ型トランジスタ形成領域Ｔｒ２のキャリア移動度を示すものである。
　ａ（μｍ）は、Ｙ方向（ゲート長方向）における、絶縁膜１２とソース・ドレイン領域２２／３２との界面から、ゲート電極１３の端部までの距離を示している。Ｕ０（ａ）は、絶縁膜１２とソース・ドレイン領域２２／３２との界面から、ゲート電極１３の端部までの距離がａμｍの場合のキャリア移動度を示している。Ｕ０（ａ＿ｍｉｎ）は、絶縁膜１２とソース・ドレイン領域２２／３２との界面から、ゲート電極１３の端部までの距離が最小の距離がａ＿ｍｉｎ（μｍ）である場合のキャリア移動度を示している。この場合の最小の距離は、例えば、０．４（＝ａ＿ｍｉｎ）μｍである。
　図２Ｂに示すように、ｐ型トランジスタのチャネル形成領域にＹ方向（ゲート長方向）の圧縮応力を印加することで、キャリア移動度が高められる。一方、ｎ型トランジスタに関しては、チャネル形成領域にＹ方向（ゲート長方向）の引張応力を印加することで、キャリア移動度が高められる。
　そこで例えば、絶縁膜１２の材料に、その熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用することで、半導体基板１１における絶縁膜１２と隣接する領域又は２つ以上の絶縁膜１２で挟まれた領域に、圧縮応力を印加することが可能となる。これは、絶縁膜１２の成膜プロセスやその後の高温熱処理プロセスにおいて絶縁膜１２が膨張する力が半導体基板１１に加えられた結果、半導体装置１内に、半導体基板１１におけるチャネル形成領域２１、３１を圧縮する方向の応力（以下、単に圧縮応力という）が残留するためである。
　一方で、絶縁膜１２の材料に、その熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用した場合、半導体基板１１における絶縁膜１２と隣接する領域又は２つの絶縁膜１２で挟まれた領域には、引張応力を印加することが可能となる。これは、絶縁膜１２の成膜プロセスやその後の高温熱処理プロセスにおいて半導体基板１１が膨張する力が絶縁膜１２に加えられた結果、半導体装置１内に、上記とは逆の、半導体基板１１におけるチャネル形成領域２１、３１を引張する方向の応力（以下、単に引張応力という）が残留するためである。
　なお、半導体基板１１における絶縁膜１２と隣接する領域又は２つ以上の絶縁膜１２で挟まれた領域には、ソース・ドレイン領域２２、３２と、チャネル形成領域２１、３１とが含まれ得る。以下の説明では、半導体基板１１における絶縁膜１２と隣接する領域又は２つ以上の絶縁膜１２で挟まれた領域をトランジスタ形成領域と称する。
　上記のようなＹ方向の圧縮応力及び引張応力は、例えば、絶縁膜１２とソース・ドレイン領域２２／３２との界面から、ゲート電極１３の端部までの距離（以下、これを距離ａという）に依存する。例えば、絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用した場合には、距離ａを短くするほど、言い換えれば、絶縁膜１２とソース・ドレイン領域２２／３２との界面をチャネル形成領域２１／３１に近づけるほど、チャネル形成領域２１／３１に働く圧縮応力を高くすることが可能となる。同様に、例えば、絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用した場合には、距離ａを短くするほど、言い換えれば、絶縁膜１２とソース・ドレイン領域２２／３２との界面をチャネル形成領域２１／３１に近づけるほど、チャネル形成領域２１／３１に働く引張応力を高くすることが可能となる。
　そこで本実施形態では、ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２とで、絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａに差を設けることで、チャネル形成領域２１、３１に働く圧縮応力又は引張応力に差を設ける。
　例えば、絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用した場合に、ｐ型トランジスタ形成領域Ｔｒ２における距離ａを小さくし、ｎ型トランジスタ形成領域Ｔｒ１における距離ａを大きくすることで、ｐ型トランジスタのキャリア移動度を高めつつ、ｎ型トランジスタのキャリア移動度の低減を抑制することが可能となる。同様に、絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用した場合に、ｎ型トランジスタ形成領域Ｔｒ１における距離ａを小さくし、ｐ型トランジスタ形成領域Ｔｒ２における距離ａを大きくすることで、ｎ型トランジスタのキャリア移動度を高めつつ、ｐ型トランジスタのキャリア移動度の低減を抑制することが可能となる。
　なお、ｐ型トランジスタ形成領域Ｔｒ２の周囲の絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用し、ｎ型トランジスタ形成領域Ｔｒ１の周囲の絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用してもよい。その場合、ｐ型トランジスタ形成領域Ｔｒ２とｎ型トランジスタ形成領域Ｔｒ１との両方で、絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａを近づけることで、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度を高めることが可能となる。
　また、ソース・ドレイン領域２２、３２がチャネル形成領域２１、３１に対して圧縮応力又は引張応力を印加する構成とすることも可能である。例えば、ｎ型トランジスタ形成領域Ｔｒ１のソース・ドレイン領域２２にエピタキシャル成長により成長させた炭化シリコン（ＳｉＣ）、リン化シリコン（ＳｉＰ）などを用いた場合、チャネル形成領域２１にＹ方向（ゲート長方向）の引張応力を印加することが可能となる。また、例えば、ｐ型トランジスタ形成領域Ｔｒ２のソース・ドレイン領域３２にエピタキシャル成長により成長させたシリコンゲルマニウム（ＳｉＧｅ）などを用いた場合、チャネル形成領域３１にＹ方向（ゲート長方向）の圧縮応力を印加することが可能となる。
　１．４　第１の実施形態に係る半導体装置の平面形状
　図３Ａ及び図３Ｂは、図１のＸ－Ｙ平面での平面形状を示す。Ｙ方向（ゲート長方向）における、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１，Ｌ２がｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で異なるように絶縁膜１２が形成されている。
　図３Ａは、絶縁膜１２がチャネル形成領域２１、３１に圧縮応力を印加する場合を示している。絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２は、ｐ型トランジスタ形成領域Ｔｒ２がｎ型トランジスタ形成領域Ｔｒ１よりも短くなっている（Ｌ１＞Ｌ２）。これにより、Ｙ方向（ゲート長方向）における、絶縁膜１２からｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に働く圧縮応力を大きくすること、及び／又は、絶縁膜１２からｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１に働く圧縮応力を小さくすることが可能となる。その結果、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度を向上させること、及び／又は、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度の低下を抑制することができる。
　図３Ｂは、絶縁膜１２がチャネル形成領域２１、３１に引張応力を印加する場合を示している。絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２は、ｎ型トランジスタ形成領域Ｔｒ１がｐ型トランジスタ形成領域Ｔｒ２よりも短くなっている（Ｌ１＜Ｌ２）。これにより、Ｙ方向（ゲート長方向）における、絶縁膜１２からｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域３１に働く引張応力を大きくすること、及び／又は、絶縁膜１２からｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に働く引張応力を小さくすることが可能となる。その結果、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度を向上させること、及び／又は、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度の低下を抑制することができる。
　ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２における、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２の差は大きい方が望ましい。距離Ｌ１、Ｌ２の差を調整することで、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度を向上させること又はその低下を抑制することと、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度の低下を抑制すること又はそれを向上させることとをバランス良く達成することができる。
　コンタクト電極２３、３３の端部から、絶縁膜１２とソース・ドレイン領域２２、３２との界面までの距離Ｌ３は、プロセス精度から要求されるマージン以上であることが望ましい。これにより、コンタクト抵抗の増加や結線不良を抑えることができ、トランジスタの性能を向上させることができる。
　ただし、距離Ｌ１を大きくし過ぎると、Ｙ方向において隣接するトランジスタが近接し過ぎてしまい、それにより、隣接トランジスタ間でリーク電流が発生する可能性が高まる。そこで、距離Ｌ１は、隣接トランジスタ間の素子分離が破綻しない範囲で、大きな値とすることが望ましい。
　一方、距離Ｌ２を短くし過ぎると、コンタクト電極２３、３３とソース・ドレイン領域２２、３２との間の抵抗が増加したり、結線不良が生じたりなどの不具合が発生し得る。そこで、距離Ｌ２は、コンタクト電極２３、３３が結線不良を起こさないよう、距離Ｌ３がゼロより大きな値をとるように設定されることが望ましい。ただし、結線不良を生じさせない範囲内であれば、距離Ｌ２はできるだけ小さい方が好ましい。
　また、本実施例では、ソース・ドレイン領域２２、３２の両方において、絶縁膜１２とソース・ドレイン領域２２、３２の界面から、ゲート電極１３の端部までの距離がｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で異なるように形成したが、それに限定されない。ソース・ドレイン領域２２、３２のいずれか一方において、絶縁膜１２とソース・ドレイン領域２２、３２の界面から、ゲート電極１３の端部までの距離がｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で異なるように形成してもよい。つまり、ソース・ドレイン領域２２、３２のソース領域もしくはドレイン領域のいずれか一方と絶縁膜１２との界面から、ゲート電極１３の端部までの距離がｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で異なればよい。
　なお、本実施例に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。また、本実施例では、インバータなどに適用される単一ゲート電極を備えるシングルゲート構造によるものを説明したが、それに限定されることはなく、複数のゲート電極を備えるマルチゲート構造でも適用可能である。
　１．５　第１の実施形態に係る半導体装置の製造方法
　図４Ａ～図１０Ｂは第１の実施形態に係る製造工程を示す。図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ及び図１０Ａは、図１のＸ－Ｙ平面での平面形状を示し、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ及び図１０Ｂは、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ及び図１０Ａに示すＹ－Ｙ’面での断面形状を示す断面図である。なお、図４Ａ及び図４Ｂは、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合の一工程を例示し、図５Ａ及び図５Ｂは、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の引張応力を印加する場合の一工程を例示している。
　図４Ｂ、図５Ｂに示すように、半導体基板１１を酸化させることでシリコン酸化膜４１（ＳｉＯ２）を形成し、その上にシリコン窒化膜４２（ＳｉＮ）をＣＶＤ（化学気相成長）技術により形成する。そして、レジストパターン４３、４４を形成する。レジストパターン４３は、後の製造工程で形成されるｎ型トランジスタ形成領域Ｔｒ１の上に形成され、レジストパターン４４は、後の製造工程で形成されるｐ型トランジスタ形成領域Ｔｒ２の上に形成される。なお、レジストパターン４３、４４は、後の製造工程で形成される絶縁膜１２とソース・ドレイン領域２２，３２との界面から、ゲート電極１３の端部までの距離Ｌ１，Ｌ２がｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で異なるように形成される。
　つまり、Ｙ方向（ゲート長方向）において、レジストパターン４３の幅Ｌ４と、レジストパターン４４の幅Ｌ５とが異なるように、レジストパターン４３、４４が形成される。
　互いに異なる幅（幅Ｌ４及びＬ５）を持つレジストパターン４３及び４４の設計には、例えば、ＯＰＣ（光近接効果補正）技術を用いることができる。ＯＰＣ技術とは、設計パターンと転写パターンが一致するように、あらかじめレジストパターンを補正しておく技術である。
　後の製造工程で形成される絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合には、図４Ａに示すようにレジストパターン４３の幅Ｌ４がレジストパターン４４の幅Ｌ５より長くなるように形成する。絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の引張応力を印加する場合には、図５Ａに示すようにレジストパターン４４の幅Ｌ５がレジストパターン４３の幅Ｌ４より長くなるように形成する。なお、以降の工程については、説明の簡略化のため、図４Ａ及び図４Ｂで示した絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合について、図６Ａ～図１０Ｂを用いて説明するが、図５Ａ及び図５Ｂで示した絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の引張応力を印加する場合についても同様の工程を適用することが可能である。
　図６Ａ及び図６Ｂで示すように、レジストパターン４３、４４をマスクとして、リソグラフィー技術、ドライエッチング技術、もしくはウェットエッチング技術等により半導体基板１１に溝６１を形成する。溝６１を形成後、レジストパターン４３、４４を除去する。
　次に、図７Ａ及び図７Ｂで示すように、溝６１に絶縁膜１２をＣＶＤ技術により埋め込む。絶縁膜１２は、例えば、シリコン酸化膜（ＳｉＯ２）、窒化シリコン膜（ＳｉＮ）で形成される。そして、ＣＭＰ（化学的機械研磨）技術により、余分な絶縁膜１２を除去する。これにより、ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２が形成され、また、絶縁膜１２と後の工程で製造されるソース・ドレイン領域２２，３２との界面から、ゲート電極１３の端部までの距離Ｌ１，Ｌ２がｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で異なるように形成されることになる。
　前述の通り、絶縁膜１２の成膜プロセスや高温熱処理プロセスによって絶縁膜１２の膨張係数と半導体基板１１の膨張係数の大小関係は異なる。本製造方法では、絶縁膜１２の熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用し、絶縁膜１２が膨張する力が半導体基板１１に加えられるような力関係となる場合を想定する。つまり、前述の通り、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合を想定する。
　そのため本製造方法では、絶縁膜１２と後の工程で製造されるソース・ドレイン領域２２，３２との界面から、ゲート電極１３の端部までの距離Ｌ１，Ｌ２は、ｐ型トランジスタ形成領域Ｔｒ２がｎ型トランジスタ形成領域Ｔｒ１より短くなるように形成される（Ｌ１＞Ｌ２）。
　つづいて、チャネル形成領域２１、３１が形成される。チャネル形成領域２１は、ｐ型ウェル領域にｐ型の不純物が導入されることで形成され、チャネル形成領域３１は、ｎ型ウェル領域にｎ型の不純物が導入されることで形成される。そして、シリコン酸化膜４１（ＳｉＯ２）とシリコン窒化膜４２（ＳｉＮ）を除去する。
　次に、図８Ａ及び図８Ｂで示すように、半導体基板１１の上にダミーゲート構造８１と、サイドウォール絶縁膜１５と、ソース・ドレイン領域２２、３２を形成する。ダミーゲート構造８１は、ダミーゲート、ダミー絶縁膜等で構成される。ダミーゲートは、例えば、ポリシリコンで形成される。サイドウォール絶縁膜１５は、ダミーゲート構造８１の側壁に形成され、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜４２（ＳｉＮ）等で形成される。
　ダミーゲート構造８１及びサイドウォール絶縁膜１５をマスクとしてリソグラフィー技術、ドライエッチング技術、もしくはウェットエッチング技術等により半導体基板１１にリセス領域（図示せず）を形成する。つづいて、ソース・ドレイン領域２２、３２を、そのリセス領域にエピタキシャル成長により形成する。ｎ型トランジスタ形成領域Ｔｒ１のソース・ドレイン領域２２には、エピタキシャル成長により成長させた炭化シリコン（ＳｉＣ）、リン化シリコン（ＳｉＰ）などを用いることができる。一方、ｐ型トランジスタ形成領域Ｔｒ２のソース・ドレイン領域３２には、エピタキシャル成長により成長させたシリコンゲルマニウム（ＳｉＧｅ）などを用いることができる。なお、図８Ａではソース・ドレイン領域２２、３２が四角形で示されているが、形状はそれに限定されない。また、図８Ｂでは、ソース・ドレイン領域２２、３２の上面は、半導体基板１１の上面と面一となっているが、それに限定されず、例えば、ソース・ドレイン領域２２、３２の上面は、半導体基板１１の上面より上に形成されてもよい。
　次に、図９Ａ及び図９Ｂで示すように、半導体基板１１上に、絶縁膜９１が形成される。絶縁膜９１は、ＣＶＤ技術により、例えば酸化シリコン（ＳｉＯ２）で形成される。絶縁膜９１を形成後、ダミーゲート構造８１の上部が露出するまで絶縁膜９１をＣＭＰ技術により除去する。そして、ダミーゲート構造８１がドライエッチング、ウェットエッチング等を用いて除去されることで、一対のサイドウォール絶縁膜１５の間に溝９２が形成される。
　次に、図１０Ａ及び図１０Ｂで示すように、半導体基板１１上に、ゲート絶縁膜１４と、ゲート電極１３と、コンタクト電極２３、３３が形成される。ゲート絶縁膜１４は、溝９２の底部及び側壁に形成され、高誘電率（Ｈｉｇｈ－ｋ）絶縁膜で形成される。もしくは、半導体基板１１の表面を酸化することで溝の底部に形成してもよい。つづいて、ゲート電極１３は、ゲート絶縁膜１４を介して溝９２の内部に形成され、例えば、金属化合物層もしくは金属層が用いられる。ゲート電極１３の成膜は、例えば、ＡＬＤ（原子層堆積）技術、ＰＶＤ（物理的気相成長）技術を用いる。つづいて、絶縁膜９１の上に絶縁膜（図示せず）を形成し、コンタクト電極２３、３３を形成する。コンタクト電極２３、３３は、タングステン（Ｗ）、銅（Ｃｕ）等で形成され、ドライエッチング技術で形成される。これにより、ｎ型トランジスタ形成領域Ｔｒ１、ｐ型トランジスタ形成領域Ｔｒ２からなる半導体装置１が完成する。なお、図１０Ａは、説明の都合上、絶縁膜９１を省略したＸ－Ｙ平面での平面形状を示している。
　本製造方法では、絶縁膜１２の材料に、その熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用することで、チャネル形成領域２１、３１に、Ｙ方向（ゲート長方向）の圧縮応力を印加する場合を前提に説明したが、それに限定されない。例えば、絶縁膜１２の材料に、その熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用した場合、チャネル形成領域２１、３１に、Ｙ方向（ゲート長方向）の引張応力を印加する場合は、レジストパターン４４の幅Ｌ５をレジストパターン４３の幅Ｌ４より長くするように設計する。
　もしくは、ｐ型トランジスタ形成領域Ｔｒ２の周囲の絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用し、ｎ型トランジスタ形成領域Ｔｒ１の周囲の絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用して製造してもよい。
　１．６　作用・効果
　以上で説明したように、本実施形態では、ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２とで、絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａに差を設けることで、チャネル形成領域２１、３１に働く圧縮応力又は引張応力に差が設けられている。これにより、同一の半導体基板１１に形成されたｐ型トランジスタ又はｎ型トランジスタのうち、一方のトランジスタ（ｐ型トランジスタ又はｎ型トランジスタ）のキャリア移動度を高めつつ、他方のトランジスタ（ｎ型トランジスタ又はｐ型トランジスタ）のキャリア移動度の低減を抑制することが可能となる。
　なお、ｐ型トランジスタ形成領域Ｔｒ２の周囲の絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用し、ｎ型トランジスタ形成領域Ｔｒ１の周囲の絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用してもよい。その場合、ｐ型トランジスタ形成領域Ｔｒ２とｎ型トランジスタ形成領域Ｔｒ１との両方で、絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａを近づけることで、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度を高めることが可能となる。
　また、上述したように、ソース・ドレイン領域２２、３２がチャネル形成領域２１、３１に対して圧縮応力又は引張応力を印加する構成とすることも可能である。さらに、このような構成を、ｐ型トランジスタとｎ型トランジスタとで絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａに差を設ける構成と組み合わせることも可能である。これにより、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度をより効果的に高めることが可能となる。
（２．第２の実施形態）
　２．１　第２の実施形態に係る半導体装置の平面形状
　第１の実施形態では、図３に示すように、Ｙ方向（ゲート長方向）における、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１，Ｌ２が、いずれにおいてもｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で異なるように絶縁膜１２が形成されていた。しかし、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離は、ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で少なくとも一部が異なるように絶縁膜１２が形成されていればよい。第２の実施形態では、それを説明する。
　なお、本実施形態の説明において、第１の実施形態と同様の構成、動作及び製造方法については、それらを引用することで、その重複する説明を省略する。
　図１１Ａ及び図１１Ｂは、図１をＸ－Ｙ平面から見た場合の第２の実施形態の第１例に係る半導体装置の平面形状の一例を示す。図１２Ａ及び図１２Ｂは、図１をＸ－Ｙ平面から見た場合の第２の実施形態の第２例に係る半導体装置の平面形状の一例を示す。
　なお、図１１Ａ、図１２Ａは、絶縁膜１２の材料に、その熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用した場合の平面形状を示す。つまり、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合である。一方、図１１Ｂ、図１２Ｂは、絶縁膜１２の材料に、その熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用した場合の平面形状を示す。つまり、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の引張応力を印加する場合である。
　図１１Ａ、図１２Ａに示すように、絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用した場合では、第１例及び第２例の双方において、絶縁膜１２の一部がｐ型トランジスタ形成領域Ｔｒ２のソース・ドレイン領域３２に対して突出している。一方、ｎ型トランジスタ形成領域Ｔｒ１のソース・ドレイン領域２２の一部が絶縁膜１２に対して突出している。したがって、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２の少なくとも一部が異なるように絶縁膜１２が形成される。図１１Ａ、図１２Ａでは、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２の少なくとも一部において、ｐ型トランジスタ形成領域Ｔｒ２がｎ型トランジスタ形成領域Ｔｒ１よりも短くなっている（Ｌ１＞Ｌ２）。
　これにより、Ｙ方向（ゲート長方向）における、絶縁膜１２からｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に働く圧縮応力を大きくすること、及び／又は、絶縁膜１２からｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１に働く圧縮応力を小さくすることが可能となる。その結果、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度を向上させること、及び／又は、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度の低下を抑制することができる。
　一方、図１１Ｂ、図１２Ｂに示すように、絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用した場合では、第１例及び第２例の双方において、絶縁膜１２の一部がｎ型トランジスタ形成領域Ｔｒ１のソース・ドレイン領域２２に対して突出している。一方、ｐ型トランジスタ形成領域Ｔｒ２のソース・ドレイン領域３２の一部が絶縁膜１２に対して突出している。したがって、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２の少なくとも一部が異なるように絶縁膜１２が形成される。図１１Ｂ、図１２Ｂでは、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２の少なくとも一部において、ｎ型トランジスタ形成領域Ｔｒ１がｐ型トランジスタ形成領域Ｔｒ２よりも短くなっている（Ｌ１＜Ｌ２）。
　これにより、Ｙ方向（ゲート長方向）における、絶縁膜１２からｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域３１に働く引張応力を大きくすること、及び／又は、絶縁膜１２からｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に働く引張応力を小さくすることが可能となる。その結果、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度を向上させること、及び／又は、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度の低下を抑制することができる。
　また、本実施形態においても、ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２における、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２の差は大きい方が望ましい。距離Ｌ１、Ｌ２の差を調整することで、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度を向上させること又はその低下を抑制することと、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度の低下を抑制すること又はそれを向上させることとをバランス良く達成することができる。
　また、コンタクト電極２３、３３の端部から、絶縁膜１２とソース・ドレイン領域２２、３２との界面までの距離Ｌ３は、プロセス精度から要求されるマージン以上であることが望ましい。これにより、コンタクト抵抗の増加や結線不良を抑えることができ、トランジスタの性能を向上させることができる。
　ただし、上述したように、距離Ｌ１は、隣接トランジスタ間の素子分離が破綻しない範囲で大きな値とすることが望ましく、また、距離Ｌ２は、距離Ｌ３がゼロより大きな値をとることが確保される範囲でできるだけ小さい方が好ましい。
　また、Ｘ方向（ゲート幅方向）において、ゲート電極１３の下部における絶縁膜１２がチャネル形成領域２１、３１に対して突出してもよく、チャネル形成領域２１、３１がゲート電極１３の下部における絶縁膜１２に対して突出してもよい。
　例えば、絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用した場合では、Ｘ方向（ゲート幅方向）において、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１がゲート電極１３の下部における絶縁膜１２に対して突出している。また、ゲート電極１３の下部における絶縁膜１２がｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１に対して突出している。
　これにより、Ｘ方向（ゲート幅方向）における、絶縁膜１２からｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に働く圧縮応力を小さくすること、及び／又は、絶縁膜１２からｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１に働く圧縮応力を大きくすることが可能となる。その結果、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度の低下を抑制すること、及び／又は、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度を向上させることができる。
　一方、絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用した場合では、Ｘ方向（ゲート幅方向）において、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１がゲート電極１３の下部における絶縁膜１２に対して突出している。また、ゲート電極１３の下部における絶縁膜１２がｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に対して突出している。
　これにより、Ｘ方向（ゲート幅方向）における、絶縁膜１２からｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域３１に働く引張応力を小さくすること、及び／又は、絶縁膜１２からｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に働く引張応力を大きくすることが可能となる。その結果、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度の低下を抑制させること、及び／又は、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度を向上させることができる。
　なお、図１１Ａ及び図１１Ｂ、図１２Ａ及び図１２Ｂで示す絶縁膜１２とソース・ドレイン領域２２、３２との界面の形状は、あくまで一例であり、これらに限定されない。また、これらの界面の形状を作成するには、第１の実施形態の製造工程で説明したＯＰＣ技術により所望の界面の形状となるようにレジストパターンを補正しておけばよい。
　２．２　作用・効果
　以上で説明したように、本実施形態では、ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２とで、絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａの少なくとも一部に差を設けることで、チャネル形成領域２１、３１に働く圧縮応力又は引張応力に差が設けられている。これにより、同一の半導体基板１１に形成されたｐ型トランジスタ又はｎ型トランジスタのうち、一方のトランジスタ（ｐ型トランジスタ又はｎ型トランジスタ）のキャリア移動度を高めつつ、他方のトランジスタ（ｎ型トランジスタ又はｐ型トランジスタ）のキャリア移動度の低減を抑制することが可能となる。
　なお、ｐ型トランジスタ形成領域Ｔｒ２の周囲の絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用し、ｎ型トランジスタ形成領域Ｔｒ１の周囲の絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用してもよい。その場合、ｐ型トランジスタ形成領域Ｔｒ２とｎ型トランジスタ形成領域Ｔｒ１との両方で、絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａの少なくとも一部を近づけることで、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度を高めることが可能となる。
　また、本実施形態においても、ソース・ドレイン領域２２、３２がチャネル形成領域２１、３１に対して圧縮応力又は引張応力を印加する構成とすることも可能である。さらに、このような構成を、ｐ型トランジスタとｎ型トランジスタとで絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａに差を設ける構成と組み合わせることも可能である。これにより、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度をより効果的に高めることが可能となる。
　また、Ｘ方向（ゲート幅方向）において、ゲート電極１３の下部における絶縁膜１２がチャネル形成領域２１／３１に対して突出する構成や、チャネル形成領域２１／３１がゲート電極１３の下部における絶縁膜１２に対して突出する構成にすることも可能である。さらに、このような構成を、ｐ型トランジスタとｎ型トランジスタとで絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａの少なくとも一部に差を設ける構成、及び／又は、ソース・ドレイン領域２２、３２がチャネル形成領域２１、３１に対して圧縮応力又は引張応力を印加する構成とを組み合わせることも可能である。これにより、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度をより効果的に高めることが可能となる。
　さらに、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離がｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で少なくとも一部が異なるように絶縁膜１２が形成されていれば、界面の形状は任意であるので、レジストパターンの設計の柔軟性を高めることができる。
　その他の構成、動作、製造方法及び効果は、上述した第１の実施形態と同様であってよいため、ここでは詳細な説明を省略する。
（３．第３の実施形態）
　３．１　第３の実施形態の第１例に係る半導体装置の構成例
　第１の実施形態及び第２の実施形態では、２次元の構造を有する、いわゆるプレーナー型の半導体装置に対して本開示に係る技術を適用した場合を説明してきたが、これに限定されず、本開示に係る技術は、３次元の構造を有する半導体装置に対しても適用可能である。第３の実施形態では、３次元の構造を有する半導体装置に対して本開示に係る技術を適用した場合について説明する。
　なお、本実施形態の説明において、第１又は第２の実施形態と同様の構成、動作及び製造方法については、それらを引用することで、その重複する説明を省略する。
　３次元の構造を有する半導体装置には、例えば、ＦｉｎＦＥＴ（フィンＦＥＴ）構造がある。ＦｉｎＦＥＴ構造は、半導体基板がフィン形状に突出して形成されたフィン部を備えており、チャネル形成領域がゲート電極の下のフィン部に形成されている。そのため、２次元の構造を有する半導体装置よりもチャネル形成領域の面積を大きくできることから、駆動電流を大きくできるため、より高速なデバイスを実現できる。
　図１３Ａは、第３の実施形態の第１例に係る半導体装置の構成例を示す図であり、ＦｉｎＦＥＴ構造を示す。図１３Ｂは、図１３Ａに示すＸ－Ｘ’面での断面形状を示す断面図である。半導体装置２は、半導体基板１１１、素子分離膜１１２、絶縁膜１１６（破線領域）、ｎ型トランジスタ形成領域Ｔｒ３、ｐ型トランジスタ形成領域Ｔｒ４を備える。
　半導体基板１１１は、例えばシリコン基板を用いる。また、半導体基板１１１はフィン形状に突出して形成されたフィン部を備える。素子分離膜１１２及び絶縁膜１１６（破線領域）は、例えば、酸化膜で形成され、ｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４とを電気的に絶縁し、分離している。
　３．２　第３の実施形態の第１例に係るトランジスタの構成例
　ｎ型トランジスタ形成領域Ｔｒ３は、ゲート電極１１３と、ゲート絶縁膜１１４と、サイドウォール絶縁膜１１５と、一対のソース・ドレイン領域１２２とからなるｎ型トランジスタを含む。半導体基板１１におけるゲート電極１１３の下の領域であって、一対のソース・ドレイン領域１２２で挟まれた領域は、駆動時にチャネルが形成されるチャネル形成領域１２１として機能する。このｎ型トランジスタは、ソース・ドレイン領域１２２に接触するコンタクト電極１２３を介して不図示の配線又は回路素子に電気的に接続されている。
　同様に、ｐ型トランジスタ形成領域Ｔｒ４は、ゲート電極１１３と、ゲート絶縁膜１１４と、サイドウォール絶縁膜１１５と、一対のソース・ドレイン領域１３２とからなるｐ型トランジスタを含む。半導体基板１１１におけるゲート電極１１３の下の領域であって、一対のソース・ドレイン領域１３２で挟まれた領域は、駆動時にチャネルが形成されるチャネル形成領域１３１として機能する。このｐ型トランジスタは、ソース・ドレイン領域１３２に接触するコンタクト電極１３３を介して不図示の配線又は回路素子に電気的に接続されている。
　なお、図１３Ａには、ゲート電極１１３とゲート絶縁膜１１４とサイドウォール絶縁膜１１５とからなるゲート構造体がｎ型トランジスタとｐ型トランジスタとで共用されている場合が例示されているが、このような構造に限定されず、ｎ型トランジスタとｐ型トランジスタとに、それぞれ異なるゲート構造体が設けられていてもよい。
　ｎ型トランジスタ形成領域Ｔｒ３の半導体基板１１１中には、ｐ型の不純物が導入されたｐ型ウェル領域（図示せず）が形成され、ｐ型トランジスタ形成領域Ｔｒ４の半導体基板１１中には、ｎ型の不純物が導入されたｎ型ウェル領域（図示せず）が形成される。
　チャネル形成領域１２１は、上記ｐ型ウェル領域にｐ型の不純物が導入されることで形成され、チャネル形成領域１３１は、上記ｎ型ウェル領域にｎ型の不純物が導入されることで形成される。また、チャネル形成領域１２１、１３１は、半導体基板１１１が突出して形成されたフィン部に形成されており、２次元の構造を有する半導体装置よりもチャネル形成領域の面積を大きくできることから、駆動電流を大きくできるため、より高速なデバイスを実現できる。
　ゲート電極１１３は、Ｘ方向（ゲート幅方向）において、ｎ型トランジスタ形成領域Ｔｒ３と、ｐ型トランジスタ形成領域Ｔｒ４に形成される。なお、Ｘ方向（ゲート幅方向）とは、例えば、請求の範囲に記載される第１の方向に該当する。ゲート電極１１３には、例えば、金属化合物層もしくは金属層が用いられる。金属層としては、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）などを選択することができる。金属層は、単層の膜でもよいが、閾値電圧を調整するために複数の金属膜が積層された積層構造を有してもよい。
　ゲート絶縁膜１１４は、例えば、２ｎｍ（ナノメートル）～３ｎｍの厚さの高誘電率（Ｈｉｇｈ－ｋ）絶縁膜で形成される。Ｈｉｇｈ－ｋ材料としては、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムシリサイド（ＨｆＳｉＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウムハフニウム（ＨｆＡｌＯｘ）などを用いることができる。もしくは、半導体基板１１１の表面を酸化することでゲート絶縁膜１１４を形成してもよい。
　サイドウォール絶縁膜１１５は、ゲート絶縁膜１１４の側壁に形成され、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）等で形成される。
　一対のソース・ドレイン領域１２２は、半導体基板１１１が突出して形成されたフィン部の上層部分であって、ゲート電極１１３下の領域をＹ方向（ゲート長方向）から挟み込む一対の領域に形成される。同様に、一対のソース・ドレイン領域１３２は、半導体基板１１１が突出して形成されたフィン部の上層部分であって、ゲート電極１１３下の領域をＹ方向（ゲート長方向）から挟み込む一対の領域に形成される。なお、Ｙ方向（ゲート長方向）とは、例えば、請求の範囲に記載される第２の方向に該当する。
　また、ソース・ドレイン領域１２２、１３２の表面には、それぞれ低抵抗化層が形成されてもよい。低抵抗化層は、ソース・ドレイン領域１２２、１３２とコンタクト電極１２３、１３３との間の抵抗を低減するための層であり、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物等により形成される。化合物としては、それらの金属の金属シリサイドがあげられる。
　３．３　第３の実施形態の第１例に係る半導体装置の平面形状
　図１４Ａ、図１４Ｂは図１３ＡをＸ－Ｙ平面での平面形状を示す。Ｙ方向（ゲート長方向）における、絶縁膜１１６とソース・ドレイン領域１２２、１３２との界面から、ゲート電極１１３の端部までの距離Ｌ１１，Ｌ１２がｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４で異なるように絶縁膜１１６が形成されている。
　本実施形態では、第１の実施形態と同様に、ｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４とで、絶縁膜１１６とソース・ドレイン領域１２２／１３２との界面からゲート電極１１３の端部までの距離ａに差を設けることで、チャネル形成領域１２１、１３１に働く圧縮応力又は引張応力に差を設ける。
　本実施形態において、チャネル形成領域１２１、１３１に対して圧縮応力又は引張応力を印加する方法としては、例えば、素子分離膜１１２の全体又は少なくとも一部をストレスライナー膜とする方法が考えられる。素子分離膜１１２の全体又は少なくとも一部を、所定方向のひずみを発生させるストレスライナー膜とすることで、チャネル形成領域１２１、１３１に対して所望方向の圧縮／引張応力を印加することが可能となる。
　なお、ゲート電極１１３をシリサイド化しない場合や、素子分離膜１１２をゲート電極１１３のシリサイド化の前に形成する場合や、ゲート電極１１３に耐熱性の高いシリサイドを使用する場合には、素子分離膜１１２の上に形成された絶縁膜１１６の材料に、その熱膨張係数が半導体基板１１１の熱膨張係数より小さい材料を使用することでも、トランジスタ形成領域に圧縮応力を印加することが可能である。同様に、このような場合には、素子分離膜１１２の上に形成された絶縁膜１１６の材料に、その熱膨張係数が半導体基板１１１の熱膨張係数より大きい材料を使用することでも、トランジスタ形成領域に引張応力を印加することが可能である。
　図１４Ａは、絶縁膜１１６がチャネル形成領域１２１、１３１に圧縮応力を印加する場合を示している。第１の実施形態と同様に、絶縁膜１１６とソース・ドレイン領域１２２、１３２との界面から、ゲート電極１１３の端部までの距離Ｌ１１、Ｌ１２は、ｐ型トランジスタ形成領域Ｔｒ４がｎ型トランジスタ形成領域Ｔｒ３よりも短くなっている（Ｌ１１＞Ｌ１２）。これにより、Ｙ方向（ゲート長方向）における、絶縁膜１１６からｐ型トランジスタ形成領域Ｔｒ４のチャネル形成領域１３１に働く圧縮応力を大きくすること、及び／又は、素子分離膜１１２からｎ型トランジスタ形成領域Ｔｒ３のチャネル形成領域２１に働く圧縮応力を小さくすることが可能となる。その結果、ｐ型トランジスタ形成領域Ｔｒ４のチャネル形成領域１３１のキャリア移動度を向上させること、及び／又は、ｎ型トランジスタ形成領域Ｔｒ３のチャネル形成領域１２１のキャリア移動度の低下を抑制することができる。
　図１４Ｂは、絶縁膜１１６がチャネル形成領域１２１、１３１に引張応力を印加する場合を示している。第１の実施形態と同様に、絶縁膜１１６とソース・ドレイン領域１２２、１３２との界面から、ゲート電極１１３の端部までの距離Ｌ１１、Ｌ１２は、ｎ型トランジスタ形成領域Ｔｒ３がｐ型トランジスタ形成領域Ｔｒ４よりも短くなっている（Ｌ１１＜Ｌ１２）。これにより、Ｙ方向（ゲート長方向）における、絶縁膜１１６からｎ型トランジスタ形成領域Ｔｒ３のチャネル形成領域１３１に働く引張応力を大きくすること、及び／又は、絶縁膜１１６からｐ型トランジスタ形成領域Ｔｒ４のチャネル形成領域１３１に働く引張応力を小さくすることが可能となる。その結果、ｎ型トランジスタ形成領域Ｔｒ３のチャネル形成領域１２１のキャリア移動度を向上させること、及び／又は、ｐ型トランジスタ形成領域Ｔｒ４のチャネル形成領域１３１のキャリア移動度の低下を抑制することができる。
　ｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４における、絶縁膜１１６とソース・ドレイン領域１２２、１３２との界面から、ゲート電極１１３の端部までの距離Ｌ１１、Ｌ１２の差は大きい方が望ましい。距離Ｌ１１、Ｌ１２の差を調整することで、ｎ型トランジスタ形成領域Ｔｒ３のチャネル形成領域１２１のキャリア移動度を向上させること又はその低下を抑制することと、ｐ型トランジスタ形成領域Ｔｒ４のチャネル形成領域１３１のキャリア移動度の低下を抑制すること又はそれを向上させることとをバランス良く達成することができる。
　また、エピタキシャル成長により成長させた炭化シリコン（ＳｉＣ）、リン化シリコン（ＳｉＰ）などで形成されたｎ型トランジスタ形成領域Ｔｒ３のソース・ドレイン領域１２２は、チャネル形成領域１２１にＹ方向（ゲート長方向）の引張応力を印加するので、チャネル形成領域１２１のキャリア移動度をより効果的に向上させることができる。
　同様に、エピタキシャル成長により成長させたシリコンゲルマニウム（ＳｉＧｅ）などで形成されたｐ型トランジスタ形成領域Ｔｒ４のソース・ドレイン領域１３２は、チャネル形成領域１３１にＹ方向（ゲート長方向）の圧縮応力を印加するので、チャネル形成領域１３１のキャリア移動度をより効果的に向上させることができる。
　コンタクト電極１２３、１３３の端部から、絶縁膜１１６とソース・ドレイン領域１２２、１３２との界面までの距離Ｌ１３は、プロセス精度から要求されるマージン以上であることが望ましい。これにより、コンタクト抵抗の増加や結線不良を抑えることができ、トランジスタの性能を向上させることができる。
　ただし、距離Ｌ１１は、上述した距離Ｌ１と同様に、隣接トランジスタ間の素子分離が破綻しない範囲で大きな値とすることが望ましい。
　一方、距離Ｌ１２は、その値を短くし過ぎると、ソース・ドレイン領域１２２、１３２に対してコンタクト電極１２３、１３３を形成する際に、コンタクト電極１２３、１３３の一部がソース・ドレイン領域１２２、１３２の上面から外れてソース・ドレイン領域１２２、１３２の側面にまで形成されたり、コンタクト電極１２３、１３３がソース・ドレイン領域１２２、１３２下の素子分離膜１１２にまで達してしまったりなどの不具合が発生し得る。そこで、距離Ｌ１２は、距離Ｌ２と同様に、距離Ｌ１３がゼロより大きな値をとるように設定されることが望ましい。ただし、結線不良を生じさせない範囲内であれば、距離Ｌ１２はできるだけ小さい方が好ましい。
　また、本実施例では、ソース・ドレイン領域１２２、１３２の両方において、絶縁膜１１６とソース・ドレイン領域１２２、１３２の界面から、ゲート電極１１３の端部までの距離がｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４で異なるように形成したが、それに限定されない。ソース・ドレイン領域１２２、１３２のいずれか一方において、絶縁膜１１６とソース・ドレイン領域１２２、１３２の界面から、ゲート電極１１３の端部までの距離がｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４で異なるように形成してもよい。つまり、ソース・ドレイン領域１２２、１３２のソース領域もしくはドレイン領域のいずれか一方と絶縁膜１１６との界面から、ゲート電極１１３の端部までの距離がｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４で異なればよい。
　また、第２の実施形態と同様に、Ｘ方向（ゲート幅方向）において、ゲート電極１１３の下部における絶縁膜１１６がチャネル形成領域１２１／１３１に対して突出してもよく、チャネル形成領域１２１／１３１がゲート電極１１３の下部における絶縁膜１１６に対して突出してもよい。
　３．４　第３の実施形態の第２例に係る半導体装置の構成例
　３次元の構造を有する半導体装置には、例えば他に、ｎａｎｏｗｉｒｅ（ナノワイヤ）構造がある。ｎａｎｏｗｉｒｅ構造とは、極めて細いナノワイヤで形成されるチャネル形成領域が、その周りをゲート絶縁膜で囲い込まれるように形成される。これにより、急峻なオン・オフの切り替え特性と微細化の両立が可能となる。
　図１５Ａは、第３の実施形態の第２例に係る半導体装置の構成例を示す図であり、ｎａｎｏｗｉｒｅ構造を示す。図１５Ｂは、図１５Ａに示すＸ－Ｘ’面での断面形状を示す断面図である。ｎ型トランジスタ形成領域Ｔｒ３、ｐ型トランジスタ形成領域Ｔｒ４にはそれぞれ、複数の極めて細いナノワイヤが積層されている。なお、図１５Ａ、図１５Ｂでは、積層されるナノワイヤの数が３つであるが、それに限定されない。
　図１５Ａ、図１５Ｂに示すように、ｎ型トランジスタ形成領域Ｔｒ３の各ナノワイヤは、ゲート電極１１３の下に形成されたチャネル形成領域１２１の周りがゲート絶縁膜１１４で覆われた構造を有する。また、チャネル形成領域１２１を挟むように一対のソース・ドレイン領域１２２が形成される。一対のソース・ドレイン領域１２２で挟まれた領域が、駆動時にチャネルが形成されるチャネル形成領域１２１として機能する。このｎ型トランジスタは、ソース・ドレイン領域１２２に接触するコンタクト電極１２３を介して不図示の配線又は回路素子に電気的に接続されている。
　同様に、図１５Ａ、図１５Ｂに示すように、ｐ型トランジスタ形成領域Ｔｒ４の各ナノワイヤは、ゲート電極１１３の下に形成されたチャネル形成領域１３１の周りがゲート絶縁膜１１４で覆われた構造を有する。また、チャネル形成領域１２１を挟むように一対のソース・ドレイン領域１３２が形成される。一対のソース・ドレイン領域１３２で挟まれた領域が、駆動時にチャネルが形成されるチャネル形成領域１３１として機能する。このｐ型トランジスタは、ソース・ドレイン領域１３２に接触するコンタクト電極１３３を介して不図示の配線又は回路素子に電気的に接続されている。
　なお、図１５Ａでは、ゲート電極１１３とサイドウォール絶縁膜１１５とからなるゲート構造体がｎ型トランジスタとｐ型トランジスタとで共用されている場合が例示されているが、このような構造に限定されず、ｎ型トランジスタとｐ型トランジスタとに、それぞれ異なるゲート構造体が設けられていてもよい。
　図１５Ａで示す本実施形態をＸ－Ｙ平面での平面形状を、図１６Ａ、図１６Ｂで示す。本実施形態では、第３の実施形態の第１例に係る半導体装置と同様に、ｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４とで、絶縁膜１１６とソース・ドレイン領域１２２／１３２との界面からゲート電極１１３の端部までの距離ａに差を設けることで、チャネル形成領域１２１、１３１に働く圧縮応力又は引張応力に差を設ける。
　なお、本実施形態の説明において、第３の実施形態の第１例に係る半導体装置と同様の構成、動作については、それらを引用することで、その重複する説明を省略する。
　３．５　第３の実施形態の第３例に係る半導体装置の構成例
　３次元の構造を有する半導体装置には、例えば他に、ｎａｎｏｓｈｅｅｔ（ナノシート）構造がある。チャネル形成領域がナノワイヤ形状で形成されるｎａｎｏｗｉｒｅとは異なり、ｎａｎｏｓｈｅｅｔ構造では、ナノシート形状でチャネル形成領域がゲート絶縁膜で囲い込まれるように形成される。これにより、チャネル形成領域の接触面積を増やし、電流の増大を実現できる。
　図１７Ａは、第３の実施形態の第３例に係る半導体装置の構成例を示す図であり、ｎａｎｏｓｈｅｅｔ構造を示す図である。図１７Ｂは、図１７Ａに示すＸ－Ｘ’面での断面形状を示す断面図である。ｎ型トランジスタ形成領域Ｔｒ３、ｐ型トランジスタ形成領域Ｔｒ４にはそれぞれ、複数のナノシートが積層されている。なお、図１７Ａ、図１７Ｂでは、積層されるナノシートの数が３つであるが、それに限定されない。
　ｎ型トランジスタ形成領域Ｔｒ３の各ナノシートは、ゲート電極１１３の下に形成されたナノシート形状のチャネル形成領域１２１の周りがゲート絶縁膜１１４で覆われた構造を有する。また、チャネル形成領域１２１を挟むように一対のソース・ドレイン領域１２２が形成される。一対のソース・ドレイン領域１２２で挟まれた領域が、駆動時にチャネルが形成されるチャネル形成領域１２１として機能する。このｎ型トランジスタは、ソース・ドレイン領域２２に接触するコンタクト電極２３を介して不図示の配線又は回路素子に電気的に接続されている。
　同様に、ｐ型トランジスタ形成領域Ｔｒ４の各ナノシートは、ゲート電極１１３の下に形成されたナノシート形状のチャネル形成領域１３１の周りがゲート絶縁膜１１４で覆われた構造を有する。また、チャネル形成領域１２１を挟むように一対のソース・ドレイン領域１３２が形成される。一対のソース・ドレイン領域１３２で挟まれた領域が、駆動時にチャネルが形成されるチャネル形成領域１３１として機能する。このｐ型トランジスタは、ソース・ドレイン領域１２２に接触するコンタクト電極１２３を介して不図示の配線又は回路素子に電気的に接続されている。
　なお、図１７Ａは、ゲート電極１１３とサイドウォール絶縁膜１１５とからなるゲート構造体がｎ型トランジスタとｐ型トランジスタとで共用されている場合が例示されているが、このような構造に限定されず、ｎ型トランジスタとｐ型トランジスタとに、それぞれ異なるゲート構造体が設けられていてもよい。
　図１７Ａで示す本実施形態をＸ－Ｙ平面での平面形状は、第３の実施形態の第２例に係る半導体装置をＸ－Ｙ平面での平面形状と同様であり、図１６Ａ、図１６Ｂに示す。本実施形態では、第３の実施形態の第１例及び第２例に係る半導体装置と同様に、ｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４とで、絶縁膜１１６とソース・ドレイン領域１２２／１３２との界面からゲート電極１１３の端部までの距離ａに差を設けることで、チャネル形成領域１２１、１３１に働く圧縮応力又は引張応力に差を設ける。
　なお、本実施形態の説明において、第３の実施形態の第１例及び第２例に係る半導体装置と同様の構成、動作については、それらを引用することで、その重複する説明を省略する。
　３．６　作用・効果
　以上で説明したように、本実施形態では、ｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４とで、絶縁膜１１６とソース・ドレイン領域１２２／１３２との界面からゲート電極１１３の端部までの距離ａの少なくとも一部に差を設けることで、チャネル形成領域１２１、１３１に働く圧縮応力又は引張応力に差が設けられている。これにより、同一の半導体基板１１１に形成されたｐ型トランジスタ又はｎ型トランジスタのうち、一方のトランジスタ（ｐ型トランジスタ又はｎ型トランジスタ）のキャリア移動度を高めつつ、他方のトランジスタ（ｎ型トランジスタ又はｐ型トランジスタ）のキャリア移動度の低減を抑制することが可能となる。
　なお、ｐ型トランジスタ形成領域Ｔｒ４の周囲に配置するストレスライナー膜の応力発生方向と、ｎ型トランジスタ形成領域Ｔｒ３の周囲に配置するストレスライナー膜の応力発生方向とを反対の方向としてもよい。その場合、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度を高めることが可能となる。
　また、ソース・ドレイン領域１２２、１３２がチャネル形成領域１２１、１３１に対して圧縮応力又は引張応力を印加する構成とすることも可能である。さらに、このような構成を、ｐ型トランジスタとｎ型トランジスタとで絶縁膜１１６とソース・ドレイン領域１２２／１３２との界面からゲート電極１１３の端部までの距離ａに差を設ける構成と組み合わせることも可能である。これにより、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度をより効果的に高めることが可能となる。
　また、Ｘ方向（ゲート幅方向）において、ゲート電極１１３の下部における絶縁膜１１６がチャネル形成領域１２１／１３１に対して突出する構成や、チャネル形成領域１２１／１３１がゲート電極１１３の下部における絶縁膜１１６に対して突出する構成にすることも可能である。さらに、このような構成を、ｐ型トランジスタとｎ型トランジスタとで絶縁膜１１６とソース・ドレイン領域１２２／１３２との界面からゲート電極１１３の端部までの距離ａに差を設ける構成、及び／又は、ソース・ドレイン領域１２２、１３２がチャネル形成領域１２１、１３１に対して圧縮応力又は引張応力を印加する構成とを組み合わせることも可能である。これにより、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度をより効果的に高めることが可能となる。
　なお、本実施例に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。また、本実施例では、インバータなどに適用される単一ゲート電極を備えるシングルゲート構造によるものを説明したが、それに限定されることはなく、複数のゲート電極を備えるマルチゲート構造でも適用可能である。さらに、本実施例では、単一のフィン部を備える構造、積層されたナノワイヤが単一で形成される構造、積層されたナノシートが単一で形成される構造によるものを説明したが、それに限定されることはなく、フィン部が並んで複数形成される構造、積層されたナノワイヤが並んで複数形成される構造、積層されたナノシートが並んで複数形成される構造でも適用可能である。
（４．第４の実施形態）
　４．１　第４の実施形態に係る半導体装置の断面形状
　第１の実施形態から第３の実施形態では、図１、図１３Ａ、図１５Ａ、図１７ＡのＸ－Ｙ平面での平面形状において、ｎ型トランジスタ形成領域とｐ型トランジスタ形成領域とで、絶縁膜とソース・ドレイン領域との界面からゲート電極の端部までの距離ａの少なくとも一部に差を設けることで、チャネル形成領域に働く圧縮応力又は引張応力に差が設けられる説明をした。
　ただし、ｎ型トランジスタ形成領域とｐ型トランジスタ形成領域とで、絶縁膜とソース・ドレイン領域との界面からゲート電極の端部までの距離ａの少なくとも一部に差を設けることは、Ｘ－Ｙ平面での平面形状に限定されず、Ｘ－Ｚ平面での断面形状でもよい。本実施例では、それを説明する。
　図１８Ａは、第４の実施形態に係る半導体装置の断面形状の一例を示す断面図であり、図１に示すＡ－Ａ’面での断面形状である断面図を示す。図１８Ｂは、第４の実施形態に係る半導体装置の他の断面形状の一例を示す断面図であり、図１に示すＢ－Ｂ’面での断面形状である断面図を示す。なお、図１８Ａ及び図１８Ｂは、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合を示す。また、本実施形態の説明において、第１の実施形態と同様の構成、動作及び製造方法については、それらを引用することで、その重複する説明を省略する。
　図１８Ａが示すように、ｎ型トランジスタ形成領域Ｔｒ１のソース・ドレイン領域２２の一部が絶縁膜１２に対して突出している。一方、図１８Ｂが示すように、絶縁膜１２の一部がｐ型トランジスタ形成領域Ｔｒ２のソース・ドレイン領域３２に対して突出している。したがって、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２が少なくとも一部が異なるように絶縁膜１２が形成される。図１８Ａ、図１８Ｂでは、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２の少なくとも一部において、ｐ型トランジスタ形成領域Ｔｒ２がｎ型トランジスタ形成領域Ｔｒ１よりも短くなっている（Ｌ１＞Ｌ２）。
　これにより、Ｙ方向（ゲート長方向）における、絶縁膜１２からｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に働く圧縮応力を大きくすること、及び／又は、絶縁膜１２からｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１に働く圧縮応力を小さくすることが可能となる。その結果、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度を向上させること、及び／又は、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度の低下を抑制することができる。
　一方、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の引張応力を印加する場合においては、絶縁膜１２の一部がｎ型トランジスタ形成領域Ｔｒ１のソース・ドレイン領域２２に対して突出してもよく、ｐ型トランジスタ形成領域Ｔｒ２のソース・ドレイン領域３２の一部が絶縁膜１２に対して突出してもよい。
　これにより、Ｙ方向（ゲート長方向）における、絶縁膜１２からｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域３１に働く引張応力を大きくすること、及び／又は、絶縁膜１２からｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に働く引張応力を小さくすることが可能となる。その結果、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度を向上させること、及び／又は、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度の低下を抑制することができる。
　なお、絶縁膜１２とソース・ドレイン領域２２、３２との界面の形状は、あくまで一例であり、これらに限定されない。
　また、本実施例は、２次元の構造を有する、いわゆるプレーナー型の半導体装置に対して本開示に係る技術を適用した場合を説明してきたが、あくまで一例であり、第３の実施形態で説明した３次元の構造を有する半導体装置に対しても適用可能である。例えば、絶縁膜１１６がチャネル形成領域１２１、１３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合においては、ｎ型トランジスタ形成領域Ｔｒ３のソース・ドレイン領域１２２の一部が絶縁膜１１６に対して突出してもよく、絶縁膜１１６の一部がｐ型トランジスタ形成領域Ｔｒ４のソース・ドレイン領域１３２に対して突出してもよい。一方、絶縁膜１１６がチャネル形成領域１２１、１３１にＹ方向（ゲート長方向）の引張応力を印加する場合においては、絶縁膜１１６の一部がｎ型トランジスタ形成領域Ｔｒ３のソース・ドレイン領域１２２に対して突出してもよく、ｐ型トランジスタ形成領域Ｔｒ４のソース・ドレイン領域１３２の一部が絶縁膜１１６に対して突出してもよい。
　４．２　作用・効果
　以上で説明したように、本実施形態では、Ｘ－Ｚ平面での断面形状において、ｎ型トランジスタ形成領域とｐ型トランジスタ形成領域とで、絶縁膜とソース・ドレイン領域との界面からゲート電極の端部までの距離ａの少なくとも一部に差を設けることで、チャネル形成領域に働く圧縮応力又は引張応力に差が設けられている。これにより、同一の半導体基板に形成されたｐ型トランジスタ又はｎ型トランジスタのうち、一方のトランジスタ（ｐ型トランジスタ又はｎ型トランジスタ）のキャリア移動度を高めつつ、他方のトランジスタ（ｎ型トランジスタ又はｐ型トランジスタ）のキャリア移動度の低減を抑制することが可能となる。
　なお、ｐ型トランジスタ形成領域の周囲の絶縁膜の材料にその熱膨張係数が半導体基板の熱膨張係数より小さい材料を使用し、ｎ型トランジスタ形成領域の周囲の絶縁膜の材料にその熱膨張係数が半導体基板の熱膨張係数より大きい材料を使用してもよい。その場合、ｐ型トランジスタ形成領域とｎ型トランジスタ形成領域との両方で、Ｘ－Ｚ平面での断面形状において、絶縁膜とソース・ドレイン領域との界面からゲート電極の端部までの距離ａの少なくとも一部を近づけることで、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度を高めることが可能となる。
　また、Ｘ方向（ゲート幅方向）において、ゲート電極の下部における絶縁膜がチャネル形成領域に対して突出する構成や、チャネル形成領域がゲート電極の下部における絶縁膜に対して突出する構成にすることも可能である。さらに、このような構成を、Ｘ－Ｚ平面での断面形状において、ｐ型トランジスタとｎ型トランジスタとで絶縁膜とソース・ドレイン領域との界面からゲート電極の端部までの距離ａに差を設ける構成、及び／又は、ソース・ドレイン領域がチャネル形成領域に対して圧縮応力又は引張応力を印加する構成とを組み合わせることも可能である。これにより、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度をより効果的に高めることが可能となる。
　なお、本実施例に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
（５．第５の実施形態）
　５．１　第５の実施形態に係る半導体装置の構成例
　第１の実施形態から第４の実施形態に係る半導体装置において、チャネル形成領域にＹ方向（ゲート長方向）の圧縮及び引張応力を印加する、応力膜印加膜をさらに形成してもよい。
　図１９Ａは、第５の実施形態に係る半導体装置の断面形状の一例を示す断面図であり、図１に示すＡ－Ａ’面での断面図を示す。図１９Ｂは、第５の実施形態に係る半導体装置の他の断面形状の一例を示す断面図であり、図１に示すＢ－Ｂ’面での断面図を示す。なお、図１９Ａ及び図１９Ｂは、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合を示す。また、本実施形態の説明において、第１の実施形態と同様の構成、動作及び製造方法については、それらを引用することで、その重複する説明を省略する。
　図１９Ａ、図１９Ｂでは、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２の少なくとも一部において、ｐ型トランジスタ形成領域Ｔｒ２がｎ型トランジスタ形成領域Ｔｒ１よりも短くなっている（Ｌ１＞Ｌ２）。そのため、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度を向上させること、及び／又は、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度の低下を抑制することができる。
　図１９Ａが示すように、本実施例ではさらに応力印加膜２４が、ｎ型トランジスタ形成領域Ｔｒ１のソース・ドレイン領域２２の上で、かつゲート電極１３の両側に形成される。応力印加膜２４は、例えば、シリコン窒化膜（ＳｉＮ）で形成され、チャネル形成領域２１にＹ方向（ゲート長方向）の引張応力を印加する。これより、ｎ型トランジスタのキャリア移動度を向上させることができる。
　一方、図１９Ｂが示すように、本実施例ではさらに応力印加膜３４が、ｐ型トランジスタ形成領域Ｔｒ２のソース・ドレイン領域３２の上で、かつゲート電極１３の両側に形成される。応力印加膜３４は、例えば、シリコン窒化膜（ＳｉＮ）で形成され、チャネル形成領域３１にＹ方向（ゲート長方向）の圧縮応力を印加する。これより、ｐ型トランジスタのキャリア移動度を向上させることができる。
　また、本実施例は、２次元の構造を有する、いわゆるプレーナー型の半導体装置に対して本開示に係る技術を適用した場合を説明したが、あくまで一例であり、第３の実施形態で説明した３次元の構造を有する半導体装置に対しても適用可能である。例えば、ｎ型トランジスタ形成領域Ｔｒ３には、チャネル形成領域１２１にＹ方向（ゲート長方向）の引張応力を印加することが可能な応力印加膜を形成してもよい。一方、ｐ型トランジスタ形成領域Ｔｒ４には、チャネル形成領域１３１にＹ方向（ゲート長方向）の圧縮応力を印加することが可能な応力印加膜を形成してもよい。
　５．２　作用・効果
　以上で説明したように、本実施形態では、ｎ型トランジスタ形成領域とｐ型トランジスタ形成領域とで、絶縁膜とソース・ドレイン領域との界面からゲート電極の端部までの距離ａの少なくとも一部に差を設けることに加え、ｎ型トランジスタ形成領域のチャネル形成領域及びｐ型トランジスタ形成領域のチャネル形成領域に対して圧縮応力又は引張応力を印加する応力印加膜を形成する。ｎ型トランジスタ形成領域には、Ｙ方向（ゲート長方向）の引張応力を印加することが可能な応力印加膜を形成し、ｐ型トランジスタ形成領域には、Ｙ方向（ゲート長方向）の圧縮応力を印加することが可能な応力印加膜を形成する。これにより、ｎ型トランジスタとｐ型トランジスタとの両方のキャリア移動度をより効果的に高めることが可能となる。
　なお、ｐ型トランジスタ形成領域の周囲の絶縁膜の材料にその熱膨張係数が半導体基板の熱膨張係数より小さい材料を使用し、ｎ型トランジスタ形成領域の周囲の絶縁膜の材料にその熱膨張係数が半導体基板の熱膨張係数より大きい材料を使用してもよい。その場合、ｐ型トランジスタ形成領域とｎ型トランジスタ形成領域との両方で、絶縁膜とソース・ドレイン領域との界面からゲート電極の端部までの距離ａの少なくとも一部を近づけることで、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度を高めることが可能となる。
　また、Ｘ方向（ゲート幅方向）において、ゲート電極の下部における絶縁膜がチャネル形成領域に対して突出する構成や、チャネル形成領域がゲート電極の下部における絶縁膜に対して突出する構成にすることも可能である。さらに、このような構成を、ｐ型トランジスタとｎ型トランジスタとで絶縁膜とソース・ドレイン領域との界面からゲート電極の端部までの距離ａに差を設ける構成や、応力印加膜がｎ型トランジスタ形成領域のチャネル形成領域及びｐ型トランジスタ形成領域のチャネル形成領域に対して圧縮応力又は引張応力を印加する構成や、ソース・ドレイン領域がチャネル形成領域に対して圧縮応力又は引張応力を印加する構成と組み合わせることも可能である。これにより、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度をより効果的に高めることが可能となる。
　なお、本実施例に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
（６．その他）
　本開示では、例えば、キャリア移動度を向上させるために、絶縁膜の材料にその熱膨張係数が半導体基板の熱膨張係数より小さい材料を使用した場合には、ｐ型トランジスタ形成領域における距離ａを小さくし、ｎ型トランジスタ形成領域における距離ａを大きくする構成を説明した。同様に、絶縁膜の材料にその熱膨張係数が半導体基板の熱膨張係数より大きい材料を使用した場合に、ｎ型トランジスタ形成領域における距離ａを小さくし、ｐ型トランジスタ形成領域における距離ａを大きくする構成を説明した。しかし、本開示は、これに限定されない。
　例えば、絶縁膜の材料にその熱膨張係数が半導体基板の熱膨張係数より小さい材料を使用した場合には、ｐ型トランジスタ形成領域における距離ａを大きく、ｎ型トランジスタ形成領域における距離ａを小さくする構成でもよい。同様に、絶縁膜の材料にその熱膨張係数が半導体基板の熱膨張係数より大きい材料を使用した場合に、ｎ型トランジスタ形成領域における距離ａを大きくし、ｐ型トランジスタ形成領域における距離ａを小さくする構成でもよい。これにより、例えば、トランジスタの特性ばらつきを抑えることが可能となり、トランジスタの性能を向上させることができる。
　なお、動作及び製造方法については、第1の実施形態から第５の実施形態で説明したそれと同様である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、上述した実施形態において、ｎ型トランジスタ形成領域Ｔｒ１のソース・ドレイン領域２２に、エピタキシャル成長により成長させた炭化シリコン（ＳｉＣ）、リン化シリコン（ＳｉＰ）などが用いられてもよい。それにより、絶縁膜１２と半導体基板１１との熱膨張係数の差により生じる引張応力に加えて、エピタキシャル成長膜により引張応力をチャネル形成領域２１に印加することが可能となるため、チャネル形成領域２１のキャリア移動度をより効果的に向上させることができる。
　同様に、ｐ型トランジスタ形成領域Ｔｒ２のソース・ドレイン領域３２に、エピタキシャル成長により成長させたシリコンゲルマニウム（ＳｉＧｅ）などが用いられてもよい。それにより、絶縁膜１２と半導体基板１１との熱膨張係数の差により生じる圧縮応力に加えて、エピタキシャル成長膜により圧縮応力をチャネル形成領域３１に印加することが可能となるため、チャネル形成領域３１のキャリア移動度をより効果的に向上させることができる。
　なお、本技術は以下のような構成も取ることができる。
（１）
　ｎ型トランジスタ形成領域およびｐ型トランジスタ形成領域をそれぞれ分離する絶縁膜を備え、
　前記ｎ型トランジスタ形成領域および前記ｐ型トランジスタ形成領域のそれぞれは、
　半導体基板上の第１の方向に形成されたゲート電極と、
　前記第１の方向と異なる第２の方向において、前記ゲート電極の両側に形成されたソース・ドレイン領域とを備え、
　前記第２の方向における、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離が前記ｎ型トランジスタ形成領域と前記ｐ型トランジスタ形成領域で異なる
　半導体装置。
（２）
　前記絶縁膜は、前記第２の方向において、前記ゲート電極の下に形成されたチャネル形成領域に圧縮応力もしくは引張応力を印加する前記（１）に記載の半導体装置。
（３）
　前記絶縁膜が前記チャネル形成領域に前記圧縮応力を印加する場合、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離は、前記ｐ型トランジスタ形成領域が前記ｎ型トランジスタ形成領域よりも短い前記（１）又は（２）に記載の半導体装置。
（４）
　前記絶縁膜が前記チャネル形成領域に前記引張応力を印加する場合、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離は、前記ｎ型トランジスタ形成領域が前記ｐ型トランジスタ形成領域よりも短い前記（１）～（３）のいずれかに記載の半導体装置。
（５）
　前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離が前記ｎ型トランジスタ形成領域と前記ｐ型トランジスタ形成領域で少なくとも一部が異なる前記（１）～（４）のいずれかに記載の半導体装置。
（６）
　前記絶縁膜の一部が前記ソース・ドレイン領域に対して突出している前記（１）～（５）のいずれかに記載の半導体装置。
（７）
　前記絶縁膜の一部が前記ソース・ドレイン領域のいずれか一方に対して突出している前記（１）～（６）のいずれかに記載の半導体装置。
（８）
　前記ソース・ドレイン領域の一部が前記絶縁膜に対して突出している前記（１）～（７）のいずれかに記載の半導体装置。
（９）
　前記ソース・ドレイン領域のいずれか一方の一部が前記絶縁膜に対して突出している前記（１）～（８）のいずれかに記載の半導体装置。
（１０）
　前記第１の方向において、前記ゲート電極の下部における前記絶縁膜が前記チャネル形成領域に対して突出している前記（２）～（４）のいずれかに記載の半導体装置。
（１１）
　前記第１の方向において、前記チャネル形成領域が前記ゲート電極の下部における前記絶縁膜に対して突出している前記（２）～（４）のいずれかに記載の半導体装置。
（１２）
　前記ｐ型トランジスタ形成領域の前記ソース・ドレイン領域は前記チャネル形成領域に対して前記第２の方向の圧縮応力を印加する前記（１）～（１１）のいずれかに記載の半導体装置。
（１３）
　前記ｎ型トランジスタ形成領域の前記ソース・ドレイン領域は前記チャネル形成領域に対して前記第２の方向の引張応力を印加する前記（１）～（１２）のいずれかに記載の半導体装置。
（１４）
　前記ｎ型トランジスタ形成領域の前記ゲート電極の両側には、前記チャネル形成領域に対して前記第２の方向の引張応力を印加する応力印加膜を備える前記（１）～（１３）のいずれかに記載の半導体装置。
（１５）
　前記ｎ型トランジスタ形成領域の前記ゲート電極の両側には、前記チャネル形成領域に対して前記第２の方向の引張応力を印加する応力印加膜を備える前記（１）～（１３）のいずれかに記載の半導体装置。
（１６）
　前記絶縁膜は、素子分離領域である前記（１）～（１５）のいずれかに記載の半導体装置。
（１７）
　半導体基板の上にレジストパターンを形成し、
　前記レジストパターンをマスクとして前記半導体基板に溝を形成し、
　前記溝に絶縁膜を形成し、
　前記半導体基板上で、かつ第１の方向にゲート電極を形成し、
　前記第１の方向と異なる第２の方向において、前記ゲート電極の両側にソース・ドレイン領域を形成する半導体装置の製造方法であって、
　前記レジストパターンは、前記第２の方向における、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離がｎ型トランジスタ形成領域とｐ型トランジスタ形成領域で異なるように形成する
　半導体装置の製造方法。
　１、２　半導体装置
　１１、１１１　半導体基板
　１２、１１６　絶縁膜
　１３、１１３　ゲート電極
　１４、１１４　ゲート絶縁膜
　１５、１１５　サイドウォール絶縁膜
　２１、３１、１２１、１３１　チャネル形成領域
　２２、３２、１２２、１３２　ソース・ドレイン領域
　２３、３３、１２３、１３３　コンタクト電極
　２４、３４　応力印加膜
　４１　シリコン酸化膜
　４２　シリコン窒化膜
　４３、４４　レジストパターン
　６１、９２　溝
　８１　ダミーゲート構造
　９１　絶縁膜
　１１２　素子分離膜
　Ｔｒ１、Ｔｒ３　ｎ型トランジスタ形成領域
　Ｔｒ２、Ｔｒ４　ｐ型トランジスタ形成領域

Claims (17)

  1. 　ｎ型トランジスタ形成領域およびｐ型トランジスタ形成領域をそれぞれ分離する絶縁膜を備え、
    　前記ｎ型トランジスタ形成領域および前記ｐ型トランジスタ形成領域のそれぞれは、
    　半導体基板上の第１の方向に形成されたゲート電極と、
    　前記第１の方向と異なる第２の方向において、前記ゲート電極の両側に形成されたソース・ドレイン領域とを備え、
    　前記第２の方向における、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離が前記ｎ型トランジスタ形成領域と前記ｐ型トランジスタ形成領域で異なる
    　半導体装置。
  2. 　前記絶縁膜は、前記第２の方向において、前記ゲート電極の下に形成されたチャネル形成領域に圧縮応力もしくは引張応力を印加する請求項１に記載の半導体装置。
  3. 　前記絶縁膜が前記チャネル形成領域に前記圧縮応力を印加する場合、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離は、前記ｐ型トランジスタ形成領域が前記ｎ型トランジスタ形成領域よりも短い請求項２に記載の半導体装置。
  4. 　前記絶縁膜が前記チャネル形成領域に前記引張応力を印加する場合、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離は、前記ｎ型トランジスタ形成領域が前記ｐ型トランジスタ形成領域よりも短い請求項２に記載の半導体装置。
  5. 　前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離が前記ｎ型トランジスタ形成領域と前記ｐ型トランジスタ形成領域で少なくとも一部が異なる請求項１に記載の半導体装置。
  6. 　前記絶縁膜の一部が前記ソース・ドレイン領域に対して突出している請求項１に記載の半導体装置。
  7. 　前記絶縁膜の一部が前記ソース・ドレイン領域のいずれか一方に対して突出している請求項６に記載の半導体装置。
  8. 　前記ソース・ドレイン領域の一部が前記絶縁膜に対して突出している請求項１に記載の半導体装置。
  9. 　前記ソース・ドレイン領域のいずれか一方の一部が前記絶縁膜に対して突出している請求項８に記載の半導体装置。
  10. 　前記第１の方向において、前記ゲート電極の下部における前記絶縁膜が前記チャネル形成領域に対して突出している請求項２に記載の半導体装置。
  11. 　前記第１の方向において、前記チャネル形成領域が前記ゲート電極の下部における前記絶縁膜に対して突出している請求項２に記載の半導体装置。
  12. 　前記ｐ型トランジスタ形成領域の前記ソース・ドレイン領域は前記チャネル形成領域に対して前記第２の方向の圧縮応力を印加する請求項３に記載の半導体装置。
  13. 　前記ｎ型トランジスタ形成領域の前記ソース・ドレイン領域は前記チャネル形成領域に対して前記第２の方向の引張応力を印加する請求項４に記載の半導体装置。
  14. 　前記ｐ型トランジスタ形成領域の前記ゲート電極の両側には、前記チャネル形成領域に対して前記第２の方向の圧縮応力を印加する応力印加膜を備える請求項３に記載の半導体装置。
  15. 　前記ｎ型トランジスタ形成領域の前記ゲート電極の両側には、前記チャネル形成領域に対して前記第２の方向の引張応力を印加する応力印加膜を備える請求項４に記載の半導体装置。
  16. 　前記絶縁膜は、素子分離領域である請求項１に記載の半導体装置。
  17. 　半導体基板の上にレジストパターンを形成し、
    　前記レジストパターンをマスクとして前記半導体基板に溝を形成し、
    　前記溝に絶縁膜を形成し、
    　前記半導体基板上で、かつ第１の方向にゲート電極を形成し、
    　前記第１の方向と異なる第２の方向において、前記ゲート電極の両側にソース・ドレイン領域を形成する半導体装置の製造方法であって、
    　前記レジストパターンは、前記第２の方向における、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離がｎ型トランジスタ形成領域とｐ型トランジスタ形成領域で異なるように形成する
    　半導体装置の製造方法。
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