KR101033768B1 - 개선된 응력 상태를 갖는 장치 및 관련 방법 - Google Patents

개선된 응력 상태를 갖는 장치 및 관련 방법 Download PDF

Info

Publication number
KR101033768B1
KR101033768B1 KR1020077012707A KR20077012707A KR101033768B1 KR 101033768 B1 KR101033768 B1 KR 101033768B1 KR 1020077012707 A KR1020077012707 A KR 1020077012707A KR 20077012707 A KR20077012707 A KR 20077012707A KR 101033768 B1 KR101033768 B1 KR 101033768B1
Authority
KR
South Korea
Prior art keywords
silicon nitride
stress
nitride liner
liners
silicon
Prior art date
Application number
KR1020077012707A
Other languages
English (en)
Other versions
KR20070085797A (ko
Inventor
듀레제티 치담바라오
잉 리
라예브 매릭
스리시 나라심하
하이닝 양
휴이롱 쥬
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20070085797A publication Critical patent/KR20070085797A/ko
Application granted granted Critical
Publication of KR101033768B1 publication Critical patent/KR101033768B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/938—Lattice strain control or utilization

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 하나 이상의 FET에 증가된 가로축 응력 상태를 제공하는 듀얼 질화물 라이너들을 갖는 반도체 장치 및 이와 같은 장치의 제조 방법을 제공한다. 본 발명의 제1 양태는 반도체 장치의 제조에 이용하기 위한 방법을 제공하는 것으로, 상기 반도체 장치의 제조에 이용하기 위한 방법은 상기 반도체 장치에 제1 실리콘 질화물 라이너를 형성하는 단계와, 상기 제1 실리콘 질화물 라이너에 인접하게 제2 실리콘 질화물 라이너를 형성하는 단계를 포함하고, 하나 이상의 상기 제1 및 제2 실리콘 질화물 라이너들은 하나 이상의 상기 제1 및 제2 실리콘 질화물 라이너의 바로 밑의 실리콘 채널에 가로축 응력을 유도한다.

Description

개선된 응력 상태를 갖는 장치 및 관련 방법{DEVICE HAVING ENHANCED STRESS STATE AND RELATED METHODS}
본 발명은 일반적으로 반도체 장치에 관한 것으로, 좀더 구체적으로는 PFET와 상기 PFET에 개선된 응력 상태를 제공하는 듀얼 에치 정지 라이너들(dual etch stop liners)을 갖는 장치 및 이와 같은 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조에 있어서, 실리콘 질화물(Si3N4) 라이너들은 트랜지스터 채널에 응력을 유도하여 반송자 이동도(carrier mobility)를 변조하는데 이용될 수도 있다. 유도된 응력은 실리콘 질화물 라이너 그 자체의 응력 상태와 관심 있는 실리콘 채널의 일부분의 상대적인 위치에 좌우된다. 예를 들어, 인장 실리콘 질화물 라이너는 그 자신의 바로 밑에 대향 응력과, 그 자신의 측면에 인접한 영역에 동일한 응력을 생성할 것이다. 즉, 인장 실리콘 질화물 라이너는 그 자신의 바로 밑에 압축 응력과, 실리콘 층의 측면에 인접한 영역에 인장 응력을 생성할 것이다.
도 1 내지 도 3은 실리콘 층(130)에서의 인장 응력 및 압축 응력의 유도를 나타낸다. 도 1을 참조하면, 인장 실리콘 질화물 라이너(160)는 장치(100)의 실리콘 층(130)상에서 오버레이되고 있다. 인장 실리콘 질화물 라이너(160)는 그 자신 의 바로 밑의 실리콘 층(130)의 일부분에 압축 응력(162)을 유도하고, 또한 실리콘 층(130)의 측면에 인접한 일부분에 인장 응력(164)을 유도한다. 이와 유사하게, 도 2는 장치(100)의 실리콘 층(130)의 상부에서의 압축 실리콘 질화물 라이너(170)를 나타낸다. 압축 실리콘 질화물 라이너(170)는 그 자신의 바로 밑의 실리콘 층(130)의 일부분에 인장 응력(174)을 유도하고, 실리콘 층(130)의 측면에 인접한 일부분에 압축 응력(172)을 유도한다.
도 3을 참조하면, 인접한 인장 실리콘 질화물 라이너(160)와 압축 실리콘 질화물 라이너(170)를 갖는 장치(100)가 도시되고 있으며, 이것은 라이너들 바로 밑에 개선된 압축 응력과 인장 응력을 초래한다. 즉, 도 1에 도시된 바와 같이, 인장 실리콘 질화물 라이너(160)가 자신의 바로 밑에 그 자신의 압축 응력(162)을 생성하는 동안, 도 2에 도시된 바와 같이, 인접한 압축 실리콘 질화물 라이너(170)도 또한 인장 실리콘 질화물 라이너(160)의 일부분의 바로 밑에 압축 응력(172)을 생성한다. 이와 유사하게, 도 2에서와 같이 압축 실리콘 질화물 라이너(170)가 그 자신의 바로 밑에 그 자신의 인장 응력(174)을 생성하는 동안, 인접한 인장 실리콘 질화물 라이너(160)도 또한 압축 실리콘 질화물 라이너(160)의 일부분의 바로 밑에 인장 응력(164)을 생성한다. 도 3에 도시된 바와 같이, 실리콘 질화물 라이너들의 이러한 배치에 의해 생성된 압축 응력들(162, 172) 및 인장 응력들(164, 174)은 이 라이너들(160, 170)이 인접하지 않을 경우의 결과보다 집합적으로 크다.
이와 같은 응력의 증가는 예를 들어 반도체 장치, 특히 전계 효과 트랜지스터들(FET)의 특정 구성요소의 기능을 개선시키는데 유용할 수 있다. 도 4는 세로 (길이) 축(L)과 가로(너비) 축(W)을 따라 n-채널 FET(NFET)(240) 및 p-채널 FET(PFET)(250)의 바람직한 응력 상태를 나타낸다. 각각의 FET(240, 250)는 소스(242, 252), 게이트(244, 254), 및 드레인(246, 256)을 각각 포함한다. NFET(240)의 기능은 NFET(240)가 그것의 세로축(L)과 가로축(W) 모두를 따라 인장 응력(T)의 영향을 받는 경우에 개선된다. 이에 반해서, PFET(250)의 기능은 PFET(250)가 그것의 세로축(L)에 평행한 방향에서의 압축 응력(C)과 그것의 가로축(W)에 평행한 방향에서의 인장 응력(T)의 영향을 받는 경우에 개선된다. 이와 같은 개선된 기능은 예를 들어 개선된 전자 전달 및 개선된 홀 전달을 포함한다.
당업계에 공지된 장치들은 FET의 세로축을 따라 인장 응력을 증가시킴으로써 FET 기능을 개선한다. 그러나, 도 4에 도시된 바와 같이, FET 기능은 또한 FET의 가로축을 따라 인장 응력을 증가시킴으로써 개선될 수도 있다. 따라서, 이와 같은 장치의 제조 방법은 물론, 증가된 가로축 응력으로 인해 개선된 FET 기능을 갖는 장치에 대한 필요성이 존재한다.
본 발명은 하나 이상의 FET에 증가된 가로축 응력 상태를 제공하는 듀얼 질화물 라이너들을 갖는 반도체 장치 및 이와 같은 장치의 제조 방법을 제공한다. 본 발명의 제1 양태는 반도체 장치의 제조에 이용하기 위한 방법을 제공하는 것으로, 상기 반도체 장치의 제조에 이용하기 위한 방법은 상기 반도체 장치에 제1 실리콘 질화물 라이너를 형성(apply)하는 단계와, 상기 제1 실리콘 질화물 라이너에 인접하게 제2 실리콘 질화물 라이너를 형성하는 단계를 포함하고, 하나 이상의 상기 제1 및 제2 실리콘 질화물 라이너들은 하나 이상의 상기 제1 및 제2 실리콘 질화물 라이너의 바로 밑의 실리콘 채널에 가로축 응력을 유도한다.
본 발명의 제2 양태는 반도체 장치를 제공하는 것으로, 상기 반도체 장치는 제1 실리콘 질화물 라이너와, 상기 제1 실리콘 질화물 라이너의 측면에 인접한 제2 실리콘 질화물 라이너와, 상기 제2 실리콘 질화물 라이너의 일부분의 바로 밑에 실리콘 채널을 포함하고, 상기 제1 실리콘 질화물 라이너는 상기 제2 실리콘 질화물 라이너 바로 밑의 실리콘 채널의 일부분에 가로축 응력을 유도한다.
본 발명의 제3 양태는 반도체 장치를 제공하는 것으로, 상기 반도체 장치는 제1 실리콘 질화물 라이너와, p-채널 전계 효과 트랜지스터와, 상기 p-채널 전계 효과 트랜지스터의 상부에 실질적으로 존재하는 제2 실리콘 질화물 라이너와, 상기 p-채널 전계 효과 트랜지스터의 바로 밑에 실질적으로 존재하는 실리콘 채널을 포함하고, 상기 제1 실리콘 질화물 라이너는 상기 p-채널 전계 효과 트랜지스터의 소스-드레인 축에 실질적으로 수직인 실리콘 채널에 응력을 유도한다.
본 발명의 제4 양태는 반도체 장치를 제공하는 것으로, 상기 반도체 장치는 제1 실리콘 질화물 라이너와, 제2 실리콘 질화물 라이너와, p-채널 전계 효과 트랜지스터와, 상기 p 채널 전계 효과 트랜지스터의 상부에 실질적으로 존재하는 제3 실리콘 질화물 라이너와, 상기 p-채널 전계 효과 트랜지스터의 바로 밑에 실질적으로 존재하는 실리콘 채널을 포함하고, 상기 제1 및 제2 실리콘 질화물 라이너들 각각은 상기 p-채널 전계 효과 트랜지스터의 소스-드레인 축에 실질적으로 수직인 실리콘 채널에 응력을 유도한다.
본 발명의 전술한 특징들 및 다른 특징들은 이하에서 본 발명의 실시예들의 보다 구체적인 설명으로 명백하게 이해될 것이다.
도 1 내지 도 3은 인장 실리콘 질화물 라이너와 압축 실리콘 질화물 라이너를 오버레이함으로써 실리사이드 층에 유도되는 종래의 응력을 나타낸다.
도 4는 NFET들 및 PFET들의 개선된 성능을 위한 바람직한 응력 상태를 나타낸다.
도 5는 본 발명의 반도체 장치의 평면도를 나타낸다.
도 6은 본 발명의 반도체 장치의 단면도를 나타낸다.
본 발명의 실시예들은 이하의 도면들을 참조하여 상세하게 설명될 것이고, 도면들에서 동일한 참조 부호는 동일한 구성 요소를 나타낸다.
이제, 도 5를 참조하면, 압축 실리콘 질화물 라이너(370)의 바로 밑에 PFET(350)[팬텀으로 도시되어 있고, 소스(352), 게이트(354), 및 드레인(356)을 포함함]를 포함하는 장치(300)가 도시되어 있고, 여기서 압축 실리콘 질화물 라이너(370)는 인장 실리콘 질화물 라이너(360)에 의해 각각의 압축 실리콘 질화물 라이너의 세로 에지(375, 377)를 따라 경계지어져 있다. 인장 실리콘 질화물 라이너(360)와 압축 실리콘 질화물 라이너(370)의 인접함에 의하여 압축 실리콘 질화물 라이너(370)의 바로 밑에 가로축(W)과 평행하게 움직이는 인장 응력(T)을 유도한다. 즉, 인장 응력(T)은 PFET(350)의 "소스-드레인" 축에 수직으로 유도된다.
도 6은 가로축(W)을 따라 단면에 노출 실리사이드 층(335a, 335b), 섈로우 트렌치 분리(shallow trench isolation)(320), 및 매립된 이산화규소(BOX; buried silicon dioxide)(310)를 포함하는 도 5의 장치(300)를 나타낸다. 실리사이드 층(335a, 335b)은 예를 들어 코발트 실리사이드(CoSi2), 티타늄 실리사이드(TiSi2), 몰리브덴 실리사이드(MoSi2), 텅스텐 실리사이드(WSi2), 니켈 실리사이드(NixSiy), 탄탈 실리사이드(TaSi2) 등을 포함하는 당업계에 공지된 임의의 재료일 수도 있다. 전술한 바와 같이, 인장 실리콘 질화물 라이너(360)는 압축 실리콘 질화물 라이너(370)의 바로 밑의 실리콘 채널(330)의 일부분에 가로축 인장 응력(364)을 유도한다.
게다가, 압축 실리콘 질화물 라이너(370)는 실리콘 채널(330)의 동일한 부분에 자기 자신의 인장 응력(374)을 유도하여, 증가된 인장 응력의 영역이 되게 한다. 즉, 인장 응력들(364, 374)이 부가되어, 인장 응력(364) 또는 인장 응력(374) 중 어느 하나보다 큰 결합된 인장 응력이 된다. 전술한 바와 같이, 증가된 인장 응력은 예를 들어 개선된 전자 전달 및 개선된 홀 전달을 포함하는 PFET의 기능을 개선시킨다.
도 5 내지 도 6의 장치(300)가 인장 실리콘 질화물 라이너(360)에 의해 세로 에지(375, 377)의 양측을 따라 인접하는 압축 실리콘 질화물 라이너(370)를 갖는 것이 도시되어 있지만, 인장 실리콘 질화물 라이너(360)는 압축 실리콘 질화물 라이너(370)의 단지 하나의 세로 에지에만 인접할 수도 있음을 주지하여야 한다.
본 발명은 또한 개선된 응력 상태를 갖는 반도체 장치의 제조 방법을 포함한다. 예를 들어, 도 6에 도시된 바와 같이, 장치(300)는 이 장치(300)에 제1 실리콘 질화물 라이너(360)를 형성하고, 그 후에 상기 제1 실리콘 질화물 라이너(360)에 인접하게 제2 실리콘 질화물 라이너(370)를 형성함으로써 제조될 수도 있고, 하나 이상의 상기 제1 및 제2 실리콘 질화물 라이너들(360, 370)은 하나 이상의 상기 제1 및 제2 실리콘 질화물 라이너(360, 370)의 바로 밑의 실리콘 채널(330)에 가로축 응력을 유도한다.
또 다른 실시예에서, 제1 및 제2 실리콘 질화물 라이너들(360, 370)은 상이한 응력 상태를 가질 수도 있다. 예를 들어, 제1 실리콘 질화물 라이너(360)는 인장 실리콘 질화물 라이너일 수 있고, 제2 실리콘 질화물 라이너(370)는 압축 실리콘 질화물 라이너일 수 있다. 이와 같은 실시예에서, 제1 인장 실리콘 질화물 라이너(360)는 그 자신의 바로 밑에 압축 응력을 유도하면서, 제2 실리콘 질화물 라이너(370)의 바로 밑의 실리콘 채널(330)에 가로축 인장 응력을 유도할 것이다. 이와 유사하게, 제2 압축 실리콘 질화물 라이너(370)는 그 자신의 바로 밑에 인장 응력을 유도하면서, 제1 실리콘 질화물 라이너(360)의 바로 밑의 실리콘 채널(330)에 인장 응력을 유도할 것이다. 전술한 바와 같이, 실리콘 질화물 라이너(370)가 FET(350)를 오버레이하는 경우, 이와 같은 가로축 인장 응력은 전자 전달 또는 홀 전달과 같은 FET(350)의 기능을 개선시킬 수도 있다.
본 발명이 앞서 요약된 특정 실시예들과 관련해서 설명되었지만, 당업자라면 수많은 변형, 변경 및 변동을 행할 수 있음을 명백히 이해할 것이다. 따라서, 전술 한 바와 같은 본 발명의 실시예들은 단지 예시적인 것이며, 이것에 한정되지 않는다. 이하 청구의 범위에 정의된 바와 같이, 본 발명의 사상과 범위를 벗어남 없이 다양한 변경이 행해질 수도 있다.

Claims (10)

  1. 반도체 장치의 제조에 이용되는 방법에 있어서,
    상기 반도체 장치에 복수의 제1 실리콘 질화물 라이너들을 형성(apply)하는 단계 - 상기 복수의 제1 실리콘 질화물 라이너들 각각은 이격되어 있음- ;
    상기 복수의 제1 실리콘 질화물 라이너의 측면 사이에 인접하여 위치된 제2 실리콘 질화물 라이너를 형성하는 단계;
    를 포함하고,
    상기 복수의 제1 실리콘 질화물 라이너들이 상기 제2 실리콘 질화물 라이너의 일부분의 바로 밑의(beneath) 실리콘 채널의 일부분에 가로축 응력을 유도하며, 이 가로축 응력은 상기 제2 실리콘 질화물 라이너에 의해 유도된 응력과 동일한 방향으로 더해지는 것인, 반도체 장치의 제조에 이용되는 방법.
  2. 제1항에 있어서, 상기 복수의 제1 실리콘 질화물 라이너는 인장 실리콘 질화물인 것인, 반도체 장치의 제조에 이용되는 방법.
  3. 제1항에 있어서, 상기 제2 실리콘 질화물 라이너는 압축 실리콘 질화물인 것인, 반도체 장치의 제조에 이용되는 방법.
  4. 제1항에 있어서, 상기 유도된 가로축 응력은 인장 응력인 것인, 반도체 장치의 제조에 이용되는 방법.
  5. 제1항에 있어서, 상기 각각의 실리콘 질화물 라이너는 상기 실리콘 채널에 가로축 응력을 유도하는 것인, 반도체 장치의 제조에 이용되는 방법.
  6. 제5항에 있어서, 상기 응력이 부가되는 것인, 반도체 장치의 제조에 이용되는 방법.
  7. 제1항에 있어서, 상기 유도된 가로축 응력은 상기 제2 실리콘 질화물 라이너의 바로 밑의 p-채널 전계 효과 트랜지스터의 전자 전달 및 홀 전달의 기능을 개선하는 것인, 반도체 장치의 제조에 이용되는 방법.
  8. 반도체 장치로서,
    복수의 제1 실리콘 질화물 라이너들 - 상기 복수의 제1 실리콘 질화물 라이너들 각각은 이격되어 있음 -;
    상기 복수의 제1 실리콘 질화물 라이너들의 측면 사이에 인접하여 위치된 제2 실리콘 질화물 라이너와;
    상기 제2 실리콘 질화물 라이너의 일부분의 바로 밑의 실리콘 채널
    을 포함하고,
    상기 복수의 제1 실리콘 질화물 라이너들이 상기 제2 실리콘 질화물 라이너의 바로 밑의(beneath) 실리콘 채널의 일부분에 가로축 응력을 유도하며, 이 가로축 응력은 상기 제2 실리콘 질화물 라이너에 의해 유도된 응력과 동일한 방향으로 더해지는 것인 반도체 장치.
  9. 반도체 장치로서,
    복수의 제1 실리콘 질화물 라이너들 - 상기 복수의 제1 실리콘 질화물 라이너들 각각은 이격되어 있음 -;
    p-채널 전계 효과 트랜지스터와;
    상기 p-채널 전계 효과 트랜지스터의 상부에 존재하고, 상기 복수의 제1 실리콘 질화물 라이너들 측면 사이에 인접하여 위치되는 제2 실리콘 질화물 라이너와;
    상기 p-채널 전계 효과 트랜지스터의 바로 밑에 존재하는 실리콘 채널
    을 포함하고,
    상기 복수의 제1 실리콘 질화물 라이너들은 상기 p-채널 전계 효과 트랜지스터의 소스-드레인 축에 평행하게 위치하고, 상기 복수의 제1 실리콘 질화물 라이너들은 상기 p-채널 전계 효과 트랜지스터의 소스-드레인 축에 수직인 실리콘 채널에 응력을 유도하며, 상기 복수의 제1 실리콘 질화물 라이너들에 의해 유도된 상기 응력은 상기 제2 실리콘 질화물 라이너에 의해 유도된 응력과 동일한 방향으로 더해지는 것인 반도체 장치.
  10. 삭제
KR1020077012707A 2004-12-10 2005-12-08 개선된 응력 상태를 갖는 장치 및 관련 방법 KR101033768B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/905,025 US7348635B2 (en) 2004-12-10 2004-12-10 Device having enhanced stress state and related methods
US10/905,025 2004-12-10

Publications (2)

Publication Number Publication Date
KR20070085797A KR20070085797A (ko) 2007-08-27
KR101033768B1 true KR101033768B1 (ko) 2011-05-09

Family

ID=36578525

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077012707A KR101033768B1 (ko) 2004-12-10 2005-12-08 개선된 응력 상태를 갖는 장치 및 관련 방법

Country Status (7)

Country Link
US (2) US7348635B2 (ko)
EP (1) EP1834350B1 (ko)
JP (1) JP5015795B2 (ko)
KR (1) KR101033768B1 (ko)
CN (1) CN100559555C (ko)
TW (1) TWI369741B (ko)
WO (1) WO2006063060A2 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070108526A1 (en) * 2005-11-14 2007-05-17 Toshiba America Electronic Components, Inc. Strained silicon CMOS devices
US7525162B2 (en) * 2007-09-06 2009-04-28 International Business Machines Corporation Orientation-optimized PFETS in CMOS devices employing dual stress liners
US12029004B2 (en) 2020-09-18 2024-07-02 Nubis Communications, Inc. Data processing systems including optical communication modules
EP4356175A1 (en) * 2021-06-17 2024-04-24 Nubis Communications, Inc. Communication systems having pluggable modules
KR20230011632A (ko) 2021-07-14 2023-01-25 이은형 절첩식 개폐도어장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030082538A (ko) * 2000-11-22 2003-10-22 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5525529A (en) * 1994-11-16 1996-06-11 Texas Instruments Incorporated Method for reducing dopant diffusion
US6876053B1 (en) * 1999-08-13 2005-04-05 Intel Corporation Isolation structure configurations for modifying stresses in semiconductor devices
US7312485B2 (en) * 2000-11-29 2007-12-25 Intel Corporation CMOS fabrication process utilizing special transistor orientation
JP2003086708A (ja) * 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
JP2003060076A (ja) * 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
US6600170B1 (en) * 2001-12-17 2003-07-29 Advanced Micro Devices, Inc. CMOS with strained silicon channel NMOS and silicon germanium channel PMOS
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6573172B1 (en) * 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices
US6717216B1 (en) * 2002-12-12 2004-04-06 International Business Machines Corporation SOI based field effect transistor having a compressive film in undercut area under the channel and a method of making the device
US6974981B2 (en) * 2002-12-12 2005-12-13 International Business Machines Corporation Isolation structures for imposing stress patterns
JP4177775B2 (ja) * 2004-03-16 2008-11-05 株式会社東芝 半導体基板及びその製造方法並びに半導体装置
JP4994581B2 (ja) * 2004-06-29 2012-08-08 富士通セミコンダクター株式会社 半導体装置
JP4444027B2 (ja) * 2004-07-08 2010-03-31 富士通マイクロエレクトロニクス株式会社 ｎチャネルＭＯＳトランジスタおよびＣＭＯＳ集積回路装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030082538A (ko) * 2000-11-22 2003-10-22 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US7732270B2 (en) 2010-06-08
EP1834350A2 (en) 2007-09-19
CN100559555C (zh) 2009-11-11
WO2006063060A3 (en) 2006-11-16
TW200633071A (en) 2006-09-16
JP2008523626A (ja) 2008-07-03
JP5015795B2 (ja) 2012-08-29
TWI369741B (en) 2012-08-01
CN101073147A (zh) 2007-11-14
WO2006063060A2 (en) 2006-06-15
EP1834350A4 (en) 2009-06-17
US7348635B2 (en) 2008-03-25
EP1834350B1 (en) 2013-08-07
US20060128091A1 (en) 2006-06-15
KR20070085797A (ko) 2007-08-27
US20080108228A1 (en) 2008-05-08

Similar Documents

Publication Publication Date Title
US20070108526A1 (en) Strained silicon CMOS devices
US7271456B2 (en) Semiconductor devices including stress inducing layers
JP2008511170A (ja) チャネル方向における容量低減特性及び応力修正を備えたトランジスタ構造及びその方法
US7843024B2 (en) Method and structure for improving device performance variation in dual stress liner technology
US8482041B2 (en) Semiconductor structure and method of fabricating the semiconductor structure
US6977194B2 (en) Structure and method to improve channel mobility by gate electrode stress modification
US8158474B2 (en) Semiconductor device with localized stressor
CN100570893C (zh) 半导体元件
US7612364B2 (en) MOS devices with source/drain regions having stressed regions and non-stressed regions
US20070132039A1 (en) Method and structure for strained FinFET devices
CN100592479C (zh) 具有最优化应力效应的双沟槽的晶体管结构及其形成方法
US9608112B2 (en) BULEX contacts in advanced FDSOI techniques
KR101033768B1 (ko) 개선된 응력 상태를 갖는 장치 및 관련 방법
US20080169510A1 (en) Performance enhancement on both nmosfet and pmosfet using self-aligned dual stressed films
US20080251842A1 (en) P-Channel FET Whose Hole Mobility is Improved by Applying Stress to the Channel Region and a Method of Manufacturing the Same
US7161199B2 (en) Transistor structure with stress modification and capacitive reduction feature in a width direction and method thereof
US7485521B2 (en) Self-aligned dual stressed layers for NFET and PFET
US20130244435A1 (en) Semiconductor device having an n-channel mos transistor, a p-channel mos transistor and a contracting film
US9691666B2 (en) Layout architecture for performance improvement
US8877576B2 (en) Integrated circuit including a first channel and a second channel
US20070166953A1 (en) Semiconductor device and method of fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee