JPH04262556A - 集積回路素子の配置方法 - Google Patents
集積回路素子の配置方法Info
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- JPH04262556A JPH04262556A JP4300091A JP4300091A JPH04262556A JP H04262556 A JPH04262556 A JP H04262556A JP 4300091 A JP4300091 A JP 4300091A JP 4300091 A JP4300091 A JP 4300091A JP H04262556 A JPH04262556 A JP H04262556A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、集積回路素子に係わり
、特に、クロック信号や電源線などの配線処理を施す機
種に好適するものである。
、特に、クロック信号や電源線などの配線処理を施す機
種に好適するものである。
【０００２】
【従来の技術】厳しい価格競争にさらされている集積回
路素子は、各種の手段によりコストダウンを図っており
いわゆるシュリンク方式もその一つであるが、集積回路
素子のレイアウト設計工程にあってもチップ面積を可能
な限り小さくすることが要求されている。
路素子は、各種の手段によりコストダウンを図っており
いわゆるシュリンク方式もその一つであるが、集積回路
素子のレイアウト設計工程にあってもチップ面積を可能
な限り小さくすることが要求されている。
【０００３】レイアウト設計工程は、マスクパタ―ンを
設計する最も重要な工程であって、論理設計から得られ
た接続情報と、回路設計により準備された論理セルライ
ブラリ―を用いて、論理ゲ―トの配置・配線を行なうも
のであり、しかも、製造条件による制約に従いながらチ
ップ面積を可能な限り小さくすることが要求され、集積
回路の死命を制する作業である。
設計する最も重要な工程であって、論理設計から得られ
た接続情報と、回路設計により準備された論理セルライ
ブラリ―を用いて、論理ゲ―トの配置・配線を行なうも
のであり、しかも、製造条件による制約に従いながらチ
ップ面積を可能な限り小さくすることが要求され、集積
回路の死命を制する作業である。
【０００４】レイアウト設計方式には、自動レイアウト
設計があり、その中にスタンダ―ドセル方式が知られて
いる。
設計があり、その中にスタンダ―ドセル方式が知られて
いる。
【０００５】基本的には、ほぼ揃った高さのセルを列状
に並べるものであるが、ＲＯＭ、ＲＡＭ、ＰＬＡなどの
大形の機能ブロックをいくつか含むものもあり、この時
は機能ブロックを予め設計し、ライブラリ―に登録して
おき、これを列状に並べて、列間のチャンネルを使って
配線する。
に並べるものであるが、ＲＯＭ、ＲＡＭ、ＰＬＡなどの
大形の機能ブロックをいくつか含むものもあり、この時
は機能ブロックを予め設計し、ライブラリ―に登録して
おき、これを列状に並べて、列間のチャンネルを使って
配線する。
【０００６】従ってセルの配置場所や配線領域は自由度
を持っており、セル自体もよりコンパクトに設計できる
ので、ゲ―トアレイに比べてチップの素子密度は高くコ
ストも安いのが特徴であり、その上 １００％配線がさ
ほど困難でないことやチップサイズ最小化が重要視され
るなどが相違する。
を持っており、セル自体もよりコンパクトに設計できる
ので、ゲ―トアレイに比べてチップの素子密度は高くコ
ストも安いのが特徴であり、その上 １００％配線がさ
ほど困難でないことやチップサイズ最小化が重要視され
るなどが相違する。
【０００７】スタンダ―ドセル方式を利用した集積回路
素子のレイアウトを図１の上面図により説明すると、シ
リコンから成る半導体基板１の周囲には、インタ―フェ
―ス領域２…が設けられており、その中に互いに平行に
配置する列状のセル群３…を形成し、またインタ―フェ
―ス領域２…と電気的に接続する。
素子のレイアウトを図１の上面図により説明すると、シ
リコンから成る半導体基板１の周囲には、インタ―フェ
―ス領域２…が設けられており、その中に互いに平行に
配置する列状のセル群３…を形成し、またインタ―フェ
―ス領域２…と電気的に接続する。
【０００８】更にンタ―フェ―ス領域２…の外側には、
図示していないパッド領域を形成し、両者間にいわゆる
ボンディング法により金属細線（図示せず）を固着して
他の電子機器との接続や電気的な入力などに備えている
。
図示していないパッド領域を形成し、両者間にいわゆる
ボンディング法により金属細線（図示せず）を固着して
他の電子機器との接続や電気的な入力などに備えている
。
【０００９】図２には、セル群３…に幹線用電源セル４
と電源幹線５を一直線状に設置する状態を明らかにして
いるが、一つにはセル群３…の列を揃えるためにこれを
構成するセルの境界で所定のセルをずらしており、二つ
には幹線用電源セル４と電源幹線５を一直線状にするた
めにセルの端を揃えるのにスル―セル６またはダミ―セ
ル７を設置する。
と電源幹線５を一直線状に設置する状態を明らかにして
いるが、一つにはセル群３…の列を揃えるためにこれを
構成するセルの境界で所定のセルをずらしており、二つ
には幹線用電源セル４と電源幹線５を一直線状にするた
めにセルの端を揃えるのにスル―セル６またはダミ―セ
ル７を設置する。
【００１０】ここでセル群３…の列８には、幹線用電源
セル４と電源幹線５を挿入しているので、セル列８の長
さの方が、セル列９のそれより大きくなっている。
セル４と電源幹線５を挿入しているので、セル列８の長
さの方が、セル列９のそれより大きくなっている。
【００１１】
【発明が解決しようとする課題】幹線用電源セル４と電
源幹線５即ち特殊セルは、セル列の中に配置される論理
セルを横にスライドさせながら一直線状になるように配
置されるので、スライドさせる論理セルにより境界が一
直線状にならない場合も生じるので、余分なセルを追加
することになってチップサイズの増大の要因となる。
源幹線５即ち特殊セルは、セル列の中に配置される論理
セルを横にスライドさせながら一直線状になるように配
置されるので、スライドさせる論理セルにより境界が一
直線状にならない場合も生じるので、余分なセルを追加
することになってチップサイズの増大の要因となる。
【００１２】本発明は、このような事情により成された
もので、特に、チップサイズの増大を抑制することを目
的とする。
もので、特に、チップサイズの増大を抑制することを目
的とする。
【００１３】［発明の構成］
【００１４】
【課題を解決するための手段】半導体基板の一定方向に
互いに平行にかつ電気的に接続するセル群を形成する工
程と、前記セル群と電気的に接続するインタ―フェ―ス
を前記半導体基板の周辺に設置する工程と、前記セル群
毎に分割して端の揃った配置領域を指定する工程と、前
記配置領域に特殊セルを配置する工程に本発明に係わる
集積回路素子の配置方法の特徴がある。
互いに平行にかつ電気的に接続するセル群を形成する工
程と、前記セル群と電気的に接続するインタ―フェ―ス
を前記半導体基板の周辺に設置する工程と、前記セル群
毎に分割して端の揃った配置領域を指定する工程と、前
記配置領域に特殊セルを配置する工程に本発明に係わる
集積回路素子の配置方法の特徴がある。
【００１５】更に、半導体基板の一定方向に互いに平行
にかつ電気的に接続するセル群を形成する工程と、前記
セル群と電気的に接続するインタ―フェ―スを前記半導
体基板の周辺にする設置する工程と、前記セル群毎に分
割してダミ―セルもしくはスル―セルを配置して端の揃
った配置領域を指定する工程と、前記配置領域に特殊セ
ルを配置する工程にも本発明に係わる集積回路素子の配
置方法の特徴がある。
にかつ電気的に接続するセル群を形成する工程と、前記
セル群と電気的に接続するインタ―フェ―スを前記半導
体基板の周辺にする設置する工程と、前記セル群毎に分
割してダミ―セルもしくはスル―セルを配置して端の揃
った配置領域を指定する工程と、前記配置領域に特殊セ
ルを配置する工程にも本発明に係わる集積回路素子の配
置方法の特徴がある。
【００１６】
【作用】本発明ではスタンダ―ドセル方式によるレイア
ウト設計を行って集積回路素子を製造するもので、予め
幹線用電源セルと電源幹線即ち特殊セルを配置する境界
を考慮して列状のセル群に配置領域を指定しているため
に、ずれを抑えて特殊セルを一直線状に配置しかつ回路
的補強を行って一つにまとめる。
ウト設計を行って集積回路素子を製造するもので、予め
幹線用電源セルと電源幹線即ち特殊セルを配置する境界
を考慮して列状のセル群に配置領域を指定しているため
に、ずれを抑えて特殊セルを一直線状に配置しかつ回路
的補強を行って一つにまとめる。
【００１７】回路規模が大きい際には分割数を増して回
路的補強を行いしかも、いずれの場合にもズレを抑制す
ると共に特殊セルを一直線状に配置することが可能にな
り、チップ面積の増大を抑えることができる。
路的補強を行いしかも、いずれの場合にもズレを抑制す
ると共に特殊セルを一直線状に配置することが可能にな
り、チップ面積の増大を抑えることができる。
【００１８】
【実施例】本発明に係わる実施例を図３乃至図９を参照
して説明するが、理解を助けるために従来技術と同一の
部品にも新番号を付ける。
して説明するが、理解を助けるために従来技術と同一の
部品にも新番号を付ける。
【００１９】図３には、本発明方法即ちスタンダ―ドセ
ル方式により形成した集積回路素子のレイアウトが示さ
れており、例えばシリコンから成る半導体基板１０に形
成する互いに平行な列状のセル群１１…の中間には、配
置領域１２を指定しており、しかもその端を一直線状に
形成している。
ル方式により形成した集積回路素子のレイアウトが示さ
れており、例えばシリコンから成る半導体基板１０に形
成する互いに平行な列状のセル群１１…の中間には、配
置領域１２を指定しており、しかもその端を一直線状に
形成している。
【００２０】互いに平行な列状のセル群１１を形成した
半導体基板１０の端部付近には、インタ―フェ―ス領域
１３…が形成され、セル群１１…と電気的に接続し更に
、インタ―フェ―ス領域１３…の外側には金属細線（図
示せず）により電気的に接続したパッド領域（図示せず
）が設置されており、集積回路素子と外部機器などとの
電気的接続として機能させることになる。前記のように
列状のセル群１１…の中間を分割してセル配置を行いか
つ配置領域１２との境界を一直線状に揃えた直後の状態
を示したのが図３であり、列状のセル群１１…に通常論
理セルが配置されており、場合によってはＲＯＭやＲＡ
Ｍのような機能ブロックを配置する場合もある。
半導体基板１０の端部付近には、インタ―フェ―ス領域
１３…が形成され、セル群１１…と電気的に接続し更に
、インタ―フェ―ス領域１３…の外側には金属細線（図
示せず）により電気的に接続したパッド領域（図示せず
）が設置されており、集積回路素子と外部機器などとの
電気的接続として機能させることになる。前記のように
列状のセル群１１…の中間を分割してセル配置を行いか
つ配置領域１２との境界を一直線状に揃えた直後の状態
を示したのが図３であり、列状のセル群１１…に通常論
理セルが配置されており、場合によってはＲＯＭやＲＡ
Ｍのような機能ブロックを配置する場合もある。
【００２１】図４は、指定された配置領域１２に幹線用
電源セル１４即ち特殊セルを配置し更に、電源幹線１５
を設置した状態が明らかにされており、回路的補強を考
慮して配置領域１２に特殊セル１４を設置している点が
特徴的である。
電源セル１４即ち特殊セルを配置し更に、電源幹線１５
を設置した状態が明らかにされており、回路的補強を考
慮して配置領域１２に特殊セル１４を設置している点が
特徴的である。
【００２２】この配置に際しては、配置領域１２に配置
する幹線用電源セル１４と左右の各セル群１１…間のス
ペ―スをなくすためにＸ方向にずらし、更に各セル群１
１…の端が一直線になるように揃えるが、幹線用電源セ
ル１４を挿入する前に各セル群１１…の全ての境界が揃
えられているので、ダミ―セルを挿入する必要がない。
する幹線用電源セル１４と左右の各セル群１１…間のス
ペ―スをなくすためにＸ方向にずらし、更に各セル群１
１…の端が一直線になるように揃えるが、幹線用電源セ
ル１４を挿入する前に各セル群１１…の全ての境界が揃
えられているので、ダミ―セルを挿入する必要がない。
【００２３】そして、最も距離が近いインタ―フェ―ス
領域１３に幹線用電源セル１４を接続する。
領域１３に幹線用電源セル１４を接続する。
【００２４】回路的補強についてＣＭＯＳインバ―タを
例に説明すると、構造の概略が図５に示されており、同
時にリ―ク電流パスも明らかにされている。
例に説明すると、構造の概略が図５に示されており、同
時にリ―ク電流パスも明らかにされている。
【００２５】ＣＭＯＳインバ―タの構造は、ｐ型のシリ
コン半導体基板１６にＰウエル領域１７とＮウエル領域
１８を設け、Ｐウエル領域１７にはｎ−のソ―ス領域１
９とｎ−のドレイン領域２０を、Ｎウエル領域１８には
ｐ−のソ―ス領域２１とｐ−のドレイン領域２２を形成
し、各領域には、導電性金属例えばアルミニウムを堆積
して電極を設置するが図及び後の記載では領域と記載す
る。
コン半導体基板１６にＰウエル領域１７とＮウエル領域
１８を設け、Ｐウエル領域１７にはｎ−のソ―ス領域１
９とｎ−のドレイン領域２０を、Ｎウエル領域１８には
ｐ−のソ―ス領域２１とｐ−のドレイン領域２２を形成
し、各領域には、導電性金属例えばアルミニウムを堆積
して電極を設置するが図及び後の記載では領域と記載す
る。
【００２６】ソ―ス領域１９、２１とｎのドレイン領域
２０、２２の中間に形成されるチャンネル領域に対応す
る位置には、ポリシリコンから成るゲ―ト電極２３、２
３を設置し、図示していないが各領域を形成した半導体
基板１６表面付近には、常法に従って絶縁物層例えば選
択酸化物層が形成されているので、ゲ―ト電極２３はこ
こに埋込まれる形になる。
２０、２２の中間に形成されるチャンネル領域に対応す
る位置には、ポリシリコンから成るゲ―ト電極２３、２
３を設置し、図示していないが各領域を形成した半導体
基板１６表面付近には、常法に従って絶縁物層例えば選
択酸化物層が形成されているので、ゲ―ト電極２３はこ
こに埋込まれる形になる。
【００２７】このようにして形成したＰＭＯＳとＮＭＯ
Ｓのゲ―ト電極２３、２３を結びＶｉｎ、ドレイン領域
２０、２２を結びＶｏｕｔ 更に、Ｐウエル領域１７に
はｐ− コンタクト領域２４とＮウエル領域１８にはｎ
コンタクト領域２５を形成してＣＭＯＳインバ―タを構
成する。
Ｓのゲ―ト電極２３、２３を結びＶｉｎ、ドレイン領域
２０、２２を結びＶｏｕｔ 更に、Ｐウエル領域１７に
はｐ− コンタクト領域２４とＮウエル領域１８にはｎ
コンタクト領域２５を形成してＣＭＯＳインバ―タを構
成する。
【００２８】その動作時にあっては、ＰＭＯＳがオンの
場合ＮＭＯＳがオフになっており、ＶＤＤからＶｓｓに
はＭＯＳトランジスタを通じてのパスはないはずである
が、ＮＭＯＳがオフといってもチャンネル部をリ―クす
るサブスレッショルド電流Ｉｓｔがあるが、これらより
オ―ダは小さいがフィ―ルドアイソレイションのリ―ク
やゲ―トリ―クがある場合もあって、これらの成分を足
したものがＰＬ である。
場合ＮＭＯＳがオフになっており、ＶＤＤからＶｓｓに
はＭＯＳトランジスタを通じてのパスはないはずである
が、ＮＭＯＳがオフといってもチャンネル部をリ―クす
るサブスレッショルド電流Ｉｓｔがあるが、これらより
オ―ダは小さいがフィ―ルドアイソレイションのリ―ク
やゲ―トリ―クがある場合もあって、これらの成分を足
したものがＰＬ である。
【００２９】即ち、ＰＬ はＶＤＤ（ΣＩＪ ＋ΣＩｓ
ｔ）にほぼ等しく、ＶＤＤ（ΣＩＪ ＋ΣＩｓｔ）は、
ｅ−ＥＡ ／κＴに比例する。式のＥＡ ：活性化エネ
ルギ―、κ：ボルツマン定数、Ｔ：絶対温度である。
ｔ）にほぼ等しく、ＶＤＤ（ΣＩＪ ＋ΣＩｓｔ）は、
ｅ−ＥＡ ／κＴに比例する。式のＥＡ ：活性化エネ
ルギ―、κ：ボルツマン定数、Ｔ：絶対温度である。
【００３０】この式から明らかなようにＰＬ は高温で
大きい値を示すのに対して、高温でも１ゲ―ト当りのＰ
Ｌ はｐＷ以下のオ―ダとなり、次に説明するＰｃ に
比較して動作時にあっては無視し得るほど小さく、スタ
ンバイ時にはＰｃ は０になるので、この成分が支配的
になる。
大きい値を示すのに対して、高温でも１ゲ―ト当りのＰ
Ｌ はｐＷ以下のオ―ダとなり、次に説明するＰｃ に
比較して動作時にあっては無視し得るほど小さく、スタ
ンバイ時にはＰｃ は０になるので、この成分が支配的
になる。
【００３１】充放電成分Ｐｃ についてであるが、負荷
容量をＣＬとして、最初ＶＤＤの電位にあったＣＬ Ｖ
ＤＤの電荷が結局０Ｖ（Ｖｓｓ）に流れ出されるので、
一回の充放電でＣＬ ＶＤＤ２ のエネルギ―が消費さ
れたことになり、インバ―タを動作させれば、Ｐｃ ＝
ｆＣＶとなる。
容量をＣＬとして、最初ＶＤＤの電位にあったＣＬ Ｖ
ＤＤの電荷が結局０Ｖ（Ｖｓｓ）に流れ出されるので、
一回の充放電でＣＬ ＶＤＤ２ のエネルギ―が消費さ
れたことになり、インバ―タを動作させれば、Ｐｃ ＝
ｆＣＶとなる。
【００３２】図６には、複数のＣＭＯＳインバ―タのゲ
―ト入力を同期させてＶＤＤ及びＶｓｓに接続した状態
を示しており、下方にのばした矢印は次段への接続を表
わしている。
―ト入力を同期させてＶＤＤ及びＶｓｓに接続した状態
を示しており、下方にのばした矢印は次段への接続を表
わしている。
【００３３】この時、次段への入力の接続における配線
及びゲ―ト入力の容量をＣＬ とする。
及びゲ―ト入力の容量をＣＬ とする。
【００３４】このようなＣＭＯＳインバ―タの１段当り
の消費電力は、Ｐｃ＝１／２ｆＣＬ ＶＤＤ２ であり
、ｆ＝ １００ＭＨｚ、ＣＬ ＝ ０．１ｐｆとすると
Ｉ＝（Ｐｃ ）／Ｖの関係からＩ＝５×１０−５Ａとな
り、またＬ＝５０００μｍ、１段当りのインバ―タの幅
Ｘが２０μｍであると ２５０段インバ―タとなり１２
．５ｍＡが必要になる。
の消費電力は、Ｐｃ＝１／２ｆＣＬ ＶＤＤ２ であり
、ｆ＝ １００ＭＨｚ、ＣＬ ＝ ０．１ｐｆとすると
Ｉ＝（Ｐｃ ）／Ｖの関係からＩ＝５×１０−５Ａとな
り、またＬ＝５０００μｍ、１段当りのインバ―タの幅
Ｘが２０μｍであると ２５０段インバ―タとなり１２
．５ｍＡが必要になる。
【００３５】更に、ＶＤＤとＶｓｓの幅Ｗが１０μｍ、
厚さ １００００オングストロ―ムとすると、ＶＤＤと
Ｖｓｓ用に使用するアルミニウムの電流許容値Ｉｄ＝１
ｍＡ／ｃｍを勘案すると前記インバ―タで１０ｍＡとな
り、よって図３、４の配置領域１２に特殊セル１４一個
を配置すると回路的補強が図られることになる。
厚さ １００００オングストロ―ムとすると、ＶＤＤと
Ｖｓｓ用に使用するアルミニウムの電流許容値Ｉｄ＝１
ｍＡ／ｃｍを勘案すると前記インバ―タで１０ｍＡとな
り、よって図３、４の配置領域１２に特殊セル１４一個
を配置すると回路的補強が図られることになる。
【００３６】このように本発明では、列状のセル群１１
を分割するに当たっては、回路的補強を考慮した上で各
列群１３を揃えると共に特殊セルを一直線状に配置する
が、回路的補強は図４のような電源幹線ばかりでなくク
ロック配線にも行われ図７に例を示した。
を分割するに当たっては、回路的補強を考慮した上で各
列群１３を揃えると共に特殊セルを一直線状に配置する
が、回路的補強は図４のような電源幹線ばかりでなくク
ロック配線にも行われ図７に例を示した。
【００３７】即ち、複数個の論理セルから構成される列
状のセル群１１…を互いに平行にシリコン製半導体基板
１０に設け、その周端付近には、インタ―フェ―ス（図
では省略しており図３や図４と同様）を設置して列状の
セル群１１と電気的に接続する。
状のセル群１１…を互いに平行にシリコン製半導体基板
１０に設け、その周端付近には、インタ―フェ―ス（図
では省略しており図３や図４と同様）を設置して列状の
セル群１１と電気的に接続する。
【００３８】更に外側に配置するパッド（図示せず）間
に金属細線をいわゆるボンディング法により固着して電
気的接続を行うのも、図３、４の場合と同様であるが、
違っているのは列状のセル群１１…には、電源セルの代
わりにクロック幹線セル２９をセンタ―に、このセルか
らＦ／Ｆ２６などのクロック端子２８にクロック配線２
７が形成されている点である。
に金属細線をいわゆるボンディング法により固着して電
気的接続を行うのも、図３、４の場合と同様であるが、
違っているのは列状のセル群１１…には、電源セルの代
わりにクロック幹線セル２９をセンタ―に、このセルか
らＦ／Ｆ２６などのクロック端子２８にクロック配線２
７が形成されている点である。
【００３９】勿論、電源、クロックとも同時に補強は可
能である（図７、１参照）。
能である（図７、１参照）。
【００４０】分割する方法については、図３、図４及び
図７では２分割方式を採って中心部分に電源用幹線セル
１４を配置したが、セル群１１…を構成する半導体素子
の配置状況によっては均等に均等に２分割しない場合更
に多分割することもあり、これを図８に示した。
図７では２分割方式を採って中心部分に電源用幹線セル
１４を配置したが、セル群１１…を構成する半導体素子
の配置状況によっては均等に均等に２分割しない場合更
に多分割することもあり、これを図８に示した。
【００４１】即ち、セル群１１…の左右の２５Ｌと２５
Ｒの長さが違った配置状態であるが、２６Ｌの長さが回
路的補強の範囲内にあるために中央部分に電源幹線用セ
ル１４を挿入しても差支えない。
Ｒの長さが違った配置状態であるが、２６Ｌの長さが回
路的補強の範囲内にあるために中央部分に電源幹線用セ
ル１４を挿入しても差支えない。
【００４２】回路的補強にあって生ずる３分割の例が図
９に明らかにされており、図４と同様に配置領域１２に
は、電源用幹線セル１４を配置すると共に電源幹線１５
を設置する。
９に明らかにされており、図４と同様に配置領域１２に
は、電源用幹線セル１４を配置すると共に電源幹線１５
を設置する。
【００４３】
【発明の効果】以上のように特殊セルを一直線状に配置
できるように考慮して配置しているので、特殊セルを配
置するにも余分なセルを置く必要がなくなり、半導体チ
ップサイズの増大を抑えることができる。
できるように考慮して配置しているので、特殊セルを配
置するにも余分なセルを置く必要がなくなり、半導体チ
ップサイズの増大を抑えることができる。
【００４４】しかも回路的補強に応じて分割を行ってい
るので、電源幹線における容量あるいは配線におけるス
ピ―ドが強化されることになる。
るので、電源幹線における容量あるいは配線におけるス
ピ―ドが強化されることになる。
【図１】従来のスタンダ―ドセル方式による集積回路素
子のレイアウトを示す上面図である。
子のレイアウトを示す上面図である。
【図２】図１に示した集積素子に電源幹線及び特殊セル
を配置した状態を示す上面図である。
を配置した状態を示す上面図である。
【図３】本発明によりスタンダ―ドセル方式による集積
回路素子のレイアウトを示す上面図である。
回路素子のレイアウトを示す上面図である。
【図４】図２に示した集積回路素子に電源幹線及び特殊
セルを配置した状態を示す上面図である。
セルを配置した状態を示す上面図である。
【図５】ＣＭＯＳインバ―タ概略を示す断面図である。
【図６】図５に示したＣＭＯＳインバ―タをＶＤＤ及び
Ｖｓｓに接続する状態を示す結線図である。
Ｖｓｓに接続する状態を示す結線図である。
【図７】回路的補強をクロック配線に行った状態を示す
上面図である。
上面図である。
【図８】本発明により配置領域を形成するのに均等にセ
ル群を分割した状態を示す上面図である。
ル群を分割した状態を示す上面図である。
【図９】本発明により配置領域を形成するのにセル群を
３分割した状態を示す上面図である。
３分割した状態を示す上面図である。
１０…半導体基板
１１…列状のセル群
１２…配置領域
１３…インタ―フェ―ス領域
１４…特殊セル
１５…電源用幹線
２６…配線
２７…クロック配線
Claims (2)
- 【請求項１】 半導体基板の一定方向に互いに平行に
かつ電気的に接続するセル群を形成する工程と、前記セ
ル群と電気的に接続するインタ―フェ―スを前記半導体
基板の周辺に設置する工程と、前記セル群毎に分割して
端の揃った配置領域を指定する工程と、前記配置領域に
特殊セルを配置する工程を具備することを特徴とする集
積回路素子の配置方法 - 【請求項２】 半導体基板の一定方向に互いに平行に
かつ電気的に接続するセル群を形成する工程と、前記セ
ル群と電気的に接続するインタ―フェ―スを前記半導体
基板の周辺に設置する工程と、前記セル群毎に分割して
ダミ―セルもしくはスル―セルを配置して端の揃った配
置領域を指定する工程と、前記配置領域に特殊セルを配
置する工程を具備することを特徴とする集積回路素子の
配置方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300091A JPH04262556A (ja) | 1991-02-15 | 1991-02-15 | 集積回路素子の配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300091A JPH04262556A (ja) | 1991-02-15 | 1991-02-15 | 集積回路素子の配置方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04262556A true JPH04262556A (ja) | 1992-09-17 |
Family
ID=12651742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4300091A Withdrawn JPH04262556A (ja) | 1991-02-15 | 1991-02-15 | 集積回路素子の配置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04262556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153435A (ja) * | 2006-12-18 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
1991
- 1991-02-15 JP JP4300091A patent/JPH04262556A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153435A (ja) * | 2006-12-18 | 2008-07-03 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |