KR101984109B1 - 내방사선 mosfet으로 형성되는 로직 셀 - Google Patents
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Abstract
적어도 하나의 MOSFET(METAL OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR)으로 형성되는 로직 셀(Logic cell)에 있어서, N+ 레이어와, 상기 N+ 레이어의 양 측면 또는 상하 측면 주변에 형성되는 복수의 P+ 레이어를 포함하고, 각 P+ 레이어와 상기 N+ 레이어 사이를 물리적으로 격리시키는 복수의 I-게이트를 포함하며, 상기 P+ 레이어 상에 형성된 P 액티브 레이어가 상기 N+ 레이어의 일부까지 확장되고, 확장된 P 액티브 레이어에 인접하게 상기 N+ 레이어 상에 형성되는 N 액티브 레이어가 형성되는 I gate N형 MOSFET과, 상기 I gate N형 MOSFET 과 인접한 적어도 하나의 상용 P형 MOSFET을 포함하여 형성되며, 상기 로직 셀은, 상기 I gate N형 MOSFET의 상기 N 액티브 레이어 크기가 상용공정의 N형 MOSFET의 N 액티브 레이어의 크기와 동일하게 형성되어, 상용공정의 로직 셀(logic cell) 채널 사이즈와 동일한 채널 사이즈를 가지는 것을 특징으로 한다.
Description
본 발명은 내방사선 특성을 가지는 전계효과트랜지스터(MOSFET)로 형성되는 로직 셀에 대한 것으로, 보다 자세하게는 방사선에 의한 누설 전류가 발생하지 않는 로직 셀에 대한 것이다.
전자시스템의 대부분을 구성하는 실리콘 기반의 CMOS(Complementary metal oxide semiconductor) IC(Integrated circuit)에 방사선이 인가되면 이온화가 진행되어 전자, 전공 쌍(EHP:Electron/Hole Pair)이 생성된다. 이때 생성된 전자는 쉽게 사라지지만 정공의 경우 두꺼운 절연 실리콘 산화막(Isolation silicon oxide)부근에 축적된다. 이전 연구결과에 따르면 IC의 최소단위소자인 MOSFET 중 P형 MOSFET은 총이온화선량(TID:Total ionizing dose) 효과에 영향이 없지만 N형 MOSFET은 축적된 정공들로 인해 절연 산화막 경계면을 따라 드레인(Drain)과 소스(Source)사이의 전자는 원하지 않는 채널을 형성한다.
이 채널은 누설전류 경로로써 소자가 오프된 상태에서도 누설전류를 발생시켜, N형 MOSFET 뿐 아니라 IC 성능의 감소를 유발한다. 이처럼 총이온화선량 효과는 IC를 구성하는 N형 MOSFET 특성을 감쇄시켜 전자시스템 전체의 오동작 및 고장을 발생시킨다는 문제가 있다.
특히, 원전 내부의 제어/계측 시스템에서 사용되는 전자 시스템에서 방사선에 의한 총이온화선량 효과가 발생되면 시스템의 오동작으로 중대한 사고가 발생할 수 있다. 또한 상기 전자 시스템의 내부에 IC가 장착되므로 소자의 교체 또한 매우 어렵거나 불가능하다는 문제가 있다.
이에 따라 상기 방사선에 의한 총이온화선량 효과에 내성을 갖는 IC의 개발이 시급히 필요한 실정이다.
한편 내방사선 소자를 새롭게 개발하기 위한 공정은 막대한 비용과 시간을 필요로 하므로, 현재는 상용 CMOS 공정에서 MOSFET 소자의 레이아웃을 일부 변형하여 상기 총이온선량 효과에 의한 누설 전류 문제를 해결하는 방안들이 등장하였다. 이처럼 레이아웃을 일부 변형하여 높은 내방사선 특징을 가지도록 설계된 MOSFET 중 ELT(Enclosed Layout Transistor)와 DGA (Dummy Gate Assisted) n형 MOSFET이 있다.
이 중 ELT는 높은 내방사선 특성 때문에 널리 사용되지만 구조적인 특성 때문에 하기와 같은 한계를 갖는다.
1. 복잡한 단위소자 사이즈 W/L(Width/Length) 비율 모델링
2. 2.26 이하의 사이즈(W/L) 비율의 구현 불가능
3. 상대적으로 넓은 면적 소모
4. 게이트 면적 증가로 인한 큰 게이트 Capacitance
5. 기존 n-MOSFET에 비하여 소스와 드레인의 구조적 비대칭
한편 DGA N형 MOSFET의 경우 ELT의 단점을 개선하기 위해 대칭형으로 설계된 것으로, ELT의 비대칭형 구조로 인한 문제는 해결하였다. 그러나 복잡한 W/L 비율 모델링 및 최신공정에서 사용되는 실리사이드 레이어로 인하여 소스와 바디, 드레인과 바디가 도통된다는 문제점이 있다. 또한, 상기 DGA N형 MOSFET의 경우 형성되는 채널의 사이즈 가 일반적인 MOSFET와 다르게 형성되기 때문에, 회로 설계 단계에서 상기 DGA N형 MOSFET의 채널 사이즈 변화에 따라 다시 모델링해야 하는 어려움이 있다. 따라서 IC의 동작이 보장되지 않을 뿐만 아니라, 상기 모델링 및 설계된 회로의 검증에 필요한 추가적인 시간이 소요된다는 문제가 있다.
본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 하는 것으로, 내방사선 특성을 가지면서도 2.26 이하의 사이즈(W/L) 비율의 구현이 가능하며, 소스와 드레인이 대칭적인 구조를 가지는 로직 셀을 제공하는 것을 그 목적으로 한다.
또한 본 발명은 살리사이드 레이어로 인하여 형성되는 소스와 바디, 드레인과 바디의 도통으로 인한 소자의 오동작이 발생되지 않으며, 상용 MOSFET 로직 셀의 채널 길이와 동일한 길이의 채널을 가지는 내방사선 로직 셀을 제공하는 것을 그 목적으로 한다.
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 적어도 하나의 MOSFET(METAL OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR)으로 형성되는 로직 셀(Logic cell)에 있어서, N+ 레이어와, 상기 N+ 레이어의 양 측면 또는 상하 측면 주변에 형성되는 복수의 P+ 레이어를 포함하고, 각 P+ 레이어와 상기 N+ 레이어 사이를 물리적으로 격리시키는 복수의 I-게이트를 포함하며, 상기 P+ 레이어 상에 형성된 P 액티브 레이어가 상기 N+ 레이어의 일부까지 확장되고, 확장된 P 액티브 레이어에 인접하게 상기 N+ 레이어 상에 형성되는 N 액티브 레이어가 형성되는 I gate N형 MOSFET과, 상기 I gate N형 MOSFET 과 인접한 적어도 하나의 상용 P형 MOSFET을 포함하여 형성되며, 상기 로직 셀은, 상기 I gate N형 MOSFET의 상기 N 액티브 레이어 크기가 상용공정의 N형 MOSFET의 N 액티브 레이어의 크기와 동일하게 형성되어, 상용공정의 로직 셀(logic cell) 채널 사이즈와 동일한 채널 사이즈를 가지는 것을 특징으로 한다.
일 실시 예에 있어서, 상기 로직 셀은, 상기 I gate N형 MOSFET에 인접하여 배치되는 하나의 P형 MOSFET으로 형성되며, 인버터(inverter), NAND 게이트 또는 NOR 게이트 중 어느 하나 임을 특징으로 한다.
일 실시 예에 있어서, 상기 I gate N형 MOSFET은, 소스(source)와 드레인(drain)의 생성을 위하여 N-타입의 도핑 위치를 지정하는 N+ 레이어(layer)와, 절연 산화층이 형성되지 않도록 상기 N+ 레이어의 일 영역을 지정하여 상기 소스 영역과 상기 드레인 영역을 포함하는 액티브(active) 영역을 형성하는 N 액티브 레이어, 상기 N+ 레이어의 양 측면 또는 상하 측면 주변에 형성되며, 문턱 전압을 높여 트래핑(trapping)된 정공에 의해 발생하는 채널 반전을 억제하는 복수의 P+ 레이어, 상기 P+ 레이어의 적어도 일부와, 상기 P+ 레이어와 상기 N+ 레이어 사이를 포함하는 영역에 절연 산화층이 형성되지 않도록 지정하는 복수의 P 액티브 레이어, 상기 소스 영역과 상기 드레인 영역 사이에 형성되며, 인가되는 전압에 따라 전자 또는 정공을 통과시키는 게이트(gate), 및 상기 N+ 레이어와 상기 복수의 P+ 레이어 각각의 사이에 형성되며, 각 P+ 레이어와 상기 N+ 레이어 사이를 물리적으로 격리시키는 상기 복수의 I-게이트를 포함하는 것을 특징으로 한다.
일 실시 예에 있어서, 상기 I gate N형 MOSFET은, 상기 P+ 레이어와 상기 N+ 레이어 사이에 형성되는 각각의 상기 I-게이트가, 상기 N+ 레이어의 일부에까지 확장된 상기 P 액티브 레이어를 커버하도록 형성되는 것을 특징으로 한다.
일 실시 예에 있어서, 상기 I gate N형 MOSFET은, 상기 소스 영역과 상기 드레인 영역 사이에 형성되는 게이트와, 상기 P+ 레이어와 N+ 레이어 사이에 형성되는 복수의 I-게이트는 서로 직교하도록 형성되는 것을 특징으로 한다.
일 실시 예에 있어서, 상기 게이트와 상기 복수의 I-게이트는, 폴리 실리콘(Poly silicon)을 이용하여 트랜지스터의 게이트 영역을 형성하는 폴리 게이트 레이어임을 특징으로 한다.
일 실시 예에 있어서, 상기 로직 셀은, 상기 폭(Width)과 길이(Length)의 비율(W/L 비율)이 2.26 이하임을 특징으로 한다.
본 발명에 따른 N형 MOSFET의 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 본 발명은 내방사선 특성을 가지면서도 2.26 이하의 폭(Width)과 길이(Length)의 비율(W/L) 비율을 가지므로 회로 설계 시의 유연성을 확보할 수 있으며, 게이트의 면적 확장에 따른 게이트 커패시턴스의 증가에 따른 문제를 해결할 수 있다는 효과가 있다.
또한 본 발명의 실시 예들 중 적어도 하나에 의하면, 본 발명의 로직 셀은 소스 영역과 드레인 영역이 구조적으로 대칭을 이루도록 형성되므로, 소스 영역과 드레인 영역 중 어느 영역이 선택되더라도 출력 저항(Output resistance)이 동일하다는 효과가 있다.
또한 본 발명의 실시 예들 중 적어도 하나에 의하면, 본 발명은 내방사선 특성을 가지면서도 형성되는 채널 사이즈가 상용 공정의 N형 MOSFET와 동일하게 형성될 수 있으므로, 내방사선 회로 설계 시 채널 사이즈 비율(W/L)을 다시 모델링할 필요가 없다는 효과가 있다.
도 1a는 상용의 N형 MOSFET의 레이아웃(Layout)을 도시한 도면이다.
도 1b는 내방사선 특성을 가지는 ELT(Enclosed Layout Transistor)의 레이아웃을 도시한 도면이다.
도 1c는 내방사선 특성을 가지는 DGA N형 MOSFET의 레이아웃을 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 N형 MOSFET의 레이아웃을 도시한 도면이다.
도 3a 및 도 3b는 통상적인 N형 MOSFET 과 P형 MOSFET으로 형성되는 인버터(Inverter) 로직 셀(logic Cell)과, 그 인버터에서 도핑 농도로 인해 형성되는 N+ 영역과 P+ 영역의 예를 도시한 예시도이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 I gate N형 MOSFET 과 P형 MOSFET으로 형성되는 인버터 로직 셀과, 그 인버터에서 도핑 농도로 인해 형성되는 N+ 영역과 P+ 영역의 예를 도시한 예시도이다.
도 5a 및 도 5b는 통상적인 N형 MOSFET 과 P형 MOSFET으로 형성되는 NAND & NOR게이트 로직 셀과, 그 NAND & NOR게이트에서 도핑 농도로 인해 형성되는 N+ 영역과 P+ 영역의 예를 도시한 예시도이다.
도 5c는 통상적인 N형 MOSFET 과 P형 MOSFET으로 형성되는 NAND & NOR게이트 로직 셀의 단면의 예를 도시한 것이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 I gate N형 MOSFET 과 P형 MOSFET으로 형성되는 NAND & NOR게이트 로직 셀과, 그 NAND & NOR게이트에서 도핑 농도로 인해 형성되는 N+ 영역과 P+ 영역의 예를 도시한 예시도이다.
도 6c는 본 발명의 실시 예에 따른 I gate N형 MOSFET 과 P형 MOSFET으로 형성되는 NAND & NOR게이트 로직 셀의 단면을 보이고 있는 예시도이다.
도 7은 상용 공정의 N형 MOSFET로 형성된 인버터와 본 발명의 실시 예에 따른 N형 MOSFET로 형성된 인버터에 고정 전하를 인가시, 누적 방사선에 의한 누설전류를 모의 실험한 결과를 도시한 예시도이다.
도 8은 상용의 N형 MOSFET로 형성된 NAND 게이트와 본 발명의 실시 예에 따른 N형 MOSFET로 형성된 NAND 게이트에 고정 전하를 인가시, 누적 방사선에 의한 누설전류를 모의 실험한 결과를 도시한 예시도이다.
도 9는 상용의 N형 MOSFET로 형성된 NOR 개이트와 본 발명의 실시 예에 따른 N형 MOSFET로 형성된 NOR 게이트에 고정 전하를 인가시, 누적 방사선에 의한 누설전류를 모의 실험한 결과를 도시한 예시도이다.
도 1b는 내방사선 특성을 가지는 ELT(Enclosed Layout Transistor)의 레이아웃을 도시한 도면이다.
도 1c는 내방사선 특성을 가지는 DGA N형 MOSFET의 레이아웃을 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 N형 MOSFET의 레이아웃을 도시한 도면이다.
도 3a 및 도 3b는 통상적인 N형 MOSFET 과 P형 MOSFET으로 형성되는 인버터(Inverter) 로직 셀(logic Cell)과, 그 인버터에서 도핑 농도로 인해 형성되는 N+ 영역과 P+ 영역의 예를 도시한 예시도이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 I gate N형 MOSFET 과 P형 MOSFET으로 형성되는 인버터 로직 셀과, 그 인버터에서 도핑 농도로 인해 형성되는 N+ 영역과 P+ 영역의 예를 도시한 예시도이다.
도 5a 및 도 5b는 통상적인 N형 MOSFET 과 P형 MOSFET으로 형성되는 NAND & NOR게이트 로직 셀과, 그 NAND & NOR게이트에서 도핑 농도로 인해 형성되는 N+ 영역과 P+ 영역의 예를 도시한 예시도이다.
도 5c는 통상적인 N형 MOSFET 과 P형 MOSFET으로 형성되는 NAND & NOR게이트 로직 셀의 단면의 예를 도시한 것이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 I gate N형 MOSFET 과 P형 MOSFET으로 형성되는 NAND & NOR게이트 로직 셀과, 그 NAND & NOR게이트에서 도핑 농도로 인해 형성되는 N+ 영역과 P+ 영역의 예를 도시한 예시도이다.
도 6c는 본 발명의 실시 예에 따른 I gate N형 MOSFET 과 P형 MOSFET으로 형성되는 NAND & NOR게이트 로직 셀의 단면을 보이고 있는 예시도이다.
도 7은 상용 공정의 N형 MOSFET로 형성된 인버터와 본 발명의 실시 예에 따른 N형 MOSFET로 형성된 인버터에 고정 전하를 인가시, 누적 방사선에 의한 누설전류를 모의 실험한 결과를 도시한 예시도이다.
도 8은 상용의 N형 MOSFET로 형성된 NAND 게이트와 본 발명의 실시 예에 따른 N형 MOSFET로 형성된 NAND 게이트에 고정 전하를 인가시, 누적 방사선에 의한 누설전류를 모의 실험한 결과를 도시한 예시도이다.
도 9는 상용의 N형 MOSFET로 형성된 NOR 개이트와 본 발명의 실시 예에 따른 N형 MOSFET로 형성된 NOR 게이트에 고정 전하를 인가시, 누적 방사선에 의한 누설전류를 모의 실험한 결과를 도시한 예시도이다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다." 또는 "포함한다." 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계를 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에 개시된 기술을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 기술의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예들을 상세히 설명하도록 한다.
먼저 도 1a는 상용의 N형 MOSFET의 레이아웃(Layout)을 도시한 도면이다.
도 1을 참조하여 살펴보면, 상용의 N형 MOSFET 소자(100)는 N 액티브 레이어(N active layer)(142), 게이트(gate)(110), N+ 레이어(N+ layer)(140)를 포함하는 레이아웃에 따라 형성될 수 있다.
먼저 N+ 레이어(140)는 소스(source) 영역(120)과 드레인(drain) 영역(130)의 형성을 위해 n-type의 높은 도핑 위치를 지정할 수 있다. 그리고 N 액티브 레이어(N active layer)(142)는 트랜지스터(Transistor)의 액티브(active) 영역을 지정함으로써 공정상에서 절연 산화층(isolation field oxide)이 해당 위치에 발생하지 않도록 함으로써, 상기 N+ 레이어(140) 상의 일 영역을 액티브 영역, 즉 N 액티브 영역으로 지정할 수 있다.
그리고 게이트(110) 또는 게이트 레이어(gate layer)는 트랜지스터의 게이트(gate) 영역을 지정할 수 있으며, 상기 N 액티브 레이어(142)를 복수의 구간으로 구분하도록 N+ 레이어(140) 상에 형성될 수 있다. 그리고 상기 게이트(110)에 의해 구분되는 N 액티브 레이어(142)의 각 영역은 각각 상기 소스(source) 영역(120)과 드레인(drain) 영역(130)으로 이용될 수 있다. 여기서 상기 게이트(110)는 폴리 실리콘(poly silicon)을 이용하여 생성될 수 있다.
한편 이러한 상용의 N형 MOSFET의 경우 전술한 바와 같이 방사선이 인가되면 이온화가 진행되어 절연 산화막에 축적되는 정공으로 인하여 소스와 드레인 사이에 원하지 않는 채널을 형성하므로 누설 전류가 발생하게 된다.
한편 도 1b는 이처럼 방사선에 취약한 상용의 N형 MOSFET 소자와 달리, 내방사선 특성을 가지는 ELT(Enclosed Layout Transistor)의 레이아웃을 도시한 도면이다.
도 1b를 참조하여 살펴보면, ELT는 소스(source) 영역과 드레인(drain) 영역의 사이를 게이트(gate)로 완전히 격리시키고 있음을 알 수 있다. 이에 따라 방사선이 인가되는 경우에도 상기 소스 영역과 드레인 영역이 서로 격리됨으로써 누설 전류 경로가 발생하는 것을 차단할 수 있다.
그러나 ELT는 도 1b에서 보이고 있는 바와 같이, 소스(또는 드레인) 영역을 게이트로 둘러싸서 드레인(또는 소스) 영역을 격리시키는 구조를 가지므로 상용의 N형 MOSFET와 상이한 구조를 가진다. 그리고 이러한 구조적인 특성에 따른 단점을 가진다.
먼저 MOSFET의 폭(Width)과 길이(Length)의 비율(이하 W/L 비율이라 칭하기로 한다) 모델링이 필요한데, ELT는 도 1b에서 보이고 있는 바와 같은 독특한 구조로 인하여, W/L 비율의 모델링이 하기 수학식 1과 같이 복잡하다는 문제가 있다. 이에 따라 다양한 사이즈 비율의 트랜지스터를 포함하는 ASICs(Application Specific Integrated Circuits) 설계 시 어려움이 있다.
또한 2.26 이하의 W/L 사이즈 비율 구현이 불가능하기 때문에, 2.26 이하의 사이즈 비율을 많이 사용하는 아날로그 회로 설계에 있어서 한계를 갖는다. 또한 게이트 면적의 증가로 상대적으로 큰 입력 커패시턴스(Capacitance) 때문에 디지털 회로에서 스위칭 속도를 저하 시키는 단점이 있으며, 소스와 드레인의 구조적 비대칭 특성은 소스를 안쪽이나 바깥쪽으로 선택하는 경우에 따라 출력 저항(Output resistance)의 차이를 유발할 수 있다.
한편 내방사선 특성을 가지는 다른 트랜지스터의 예로 DGA(Dummy Gate Assisted) N형 MOSFET가 있다. 상기 DGA N형 MOSFET은 ELT의 비대칭형 구조를 개선한 구조로 W/L 비율의 제약이 사라지고 입력 커패시턴스를 감소시켜 특성을 개선한 구조이다. 도 1c는 상기 DGA N형 MOSFET의 레이아웃 예를 보이고 있는 것이다.
도 1c를 참조하여 살펴보면, DGA N형 MOSFET은 상용의 N형 MOSFET 소자(100)와 유사하게 N 액티브 레이어(N active layer), 게이트(gate)(110), N+ 레이어(N+ layer)를 포함하는 레이아웃에 따라 형성될 수 있다.
그리고 DGA N형 MOSFET은 내방사선 특성 구현을 위하여 모조 폴리 게이트 레이어(Dummy poly gate layer, 112, 114)를 포함하며, P 액티브 레이어(152)와 P+ 레이어(150)를 포함하는 구조를 가진다. 여기서 P 액티브 레이어(152)와 P+ 레이어(150)는 문턱 전압을 상승시킴으로써 트래핑(trapping)된 정공에 의해 발생하는 채널 반전을 억제시키고 누설 전류의 발생을 차단하기 위한 것이다.
한편 MSOFET 제조 공정에서 각 레이어 간에 형성된 공간에는 절연 산화막이 형성되므로, P+ 레이어(150)와 N+ 레이어(160)가 서로 이격되어 있는 경우, 이격된 공간에 절연 산화막이 형성될 수 있다. 그리고 절연 산화막이 형성되는 경우 상기 절연 산화막으로 인해 누설 전류가 발생할 수 있다. 이를 방지하기 위해 DGA N형 MOSFET은, 도 1c에서 보이고 있는 바와 같이, P+ 레이어(150)와 N+ 레이어(160) 사이를 P 액티브 레이어(152)로 지정하여 절연 산화막이 형성되지 않도록 한다.
한편 N 액티브 레이어(162)는 상기 P 액티브 레이어(152)와 인접하게 형성되므로, 도 1c에서 보이고 있는 바와 같이 DGA N형 MOSFET의 N 액티브 레이어(162)는, 도 1a에서 보이고 있는 상용 공정의 N형 MSOFET(100)의 N 액티브 레이어(142)보다 그 크기가 확장된다.
즉, 상용의 N형 MSOFET(100)은 N 액티브 레이어(142)가 N+ 레이어(140)보다 조금 작게 형성되므로, 도 1a에서 보이고 있는 바와 같이, N 액티브 레이어(142)의 좌우 가장자리로부터 N+ 레이어(140)의 좌우 가장자리까지는 각각 일정 간격(170) 만큼의 간격이 형성된다(게이트(110)를 기준으로, 도 1a에서 보이고 있는 바와 같이 게이트(110)가 가로 방향으로 형성된 경우).
이에 반해 DGA N형 MOSFET은 상술한 바와 같이, P+ 레이어(150)와 N+ 레이어(160) 사이를 P 액티브 레이어(152)로 지정하고, 상기 P 액티브 레이어(152)와 인접하게 N 액티브 레이어(162)가 형성되므로, 도 1c에서 보이고 있는 바와 같이, DGA N형 MOSFET의 N 액티브 레이어(162)는 N+ 레이어(160)의 좌우 가장자리까지 확장될 수 있다. 한편 MOSFET에서 N 액티브 레이어의 크기에 따라 채널의 길이가 결정되므로, DGA N형 MOSFET의 채널 길이는 상용 N형 MOSFET(100)의 채널 길이보다 길게 형성된다는 문제가 있다. 이처럼 채널이 확장되면 동작전류가 증가하므로 W/L에 따른 전류 모델링을 다시 진행하여야 하는 문제로 내방사선 로직회로를 셀 기반으로 설계하기에 어려움이 있다.
한편 도 1c에서 보이고 있는 바와 같이 N+ 레이어(160)와 P+ 레이어(150) 사이에는 비어있는 공간이 존재하게 된다. 그런데 반도체 소자의 고직접화 되는 최신에 반도체 공정에서는 개별 소자와 개별 소자 또는 배선과 배선간을 전기적으로 연결하기 위한 금속배선(metal line)의 길이는 상대적으로 증가된 반면 선폭(line width) 및 두께는 대폭 감소되므로, 금속배선의 면저항(sheet resistance) 및 접촉저항(contact resistance)이 대폭 증가하는 문제점을 해결하기 위하여 저항을 낮추기 위한 살리사이드막(salicide layer)을 형성한다. 그런데 도 1c에서 보이고 있는 바와 같이, DGA N형 MOSFET는 P+ 레이어(150)와 N+ 레이어(160)가 이격되어 형성되어, P+ 레이어(150)와 N+ 레이어(160) 각각에 상기 살리사이드 막이 형성되므로, 상기 살리사이드 막을 통해 소스(120)와 드레인(130)이 서로 도통될 수 있으므로 소자의 정상적인 동작을 보장할 수 없다는 문제가 있다.
한편 이러한 기존의 내방사선 N형 MSOFET들을 포함하여 형성되는 로직 셀의 경우 로직 회로의 내방사선화가 가능하다는 장점은 있다. 그러나 상술한 바와 같이 기존의 내방사선 N형 MSOFET의 경우 W/L 비율 또는 채널 사이즈의 차이로 인하여 채널 사이즈의 리모델링이 요구된다는 문제가 있으며, 이에 따라 각 로직 회로의 공정제작 도면을 변경하거나 다시 작성해야 하는 번거로움이 따른다. 그에 따라 IC를 설계하는데 많은 시간이 필요할 뿐만 아니라 회로의 정상동작을 보장하기 어렵다는 단점이 있다.
한편 도 2는 본 발명의 실시 예에 따른 N형 MOSFET의 레이아웃을 도시한 도면이다.
도 2를 참조하여 살펴보면, 본 발명의 실시 예에 따른 N형 MOSFET는 N 액티브 레이어(242), 게이트(gate)(210), N+ 레이어(N+ layer)(240), P 액티브 레이어(252)와 P+ 레이어(250)를 포함하는 구조를 가질 수 있다. 여기서 N+ 레이어(240)는 소스 영역(220)과 드레인 영역(230)의 형성을 위해 n-type의 도핑 위치를 지정할 수 있다. 그리고 N 액티브 레이어(N active layer)(242)는 절연 산화층이 발생하지 않도록 하는 영역을 지정하여, 트랜지스터의 액티브 영역을 형성할 수 있다.
그리고 게이트(210) 또는 게이트 레이어(gate layer)는 트랜지스터의 게이트(gate) 영역을 지정할 수 있으며, 상기 N 액티브 레이어(242)를 복수의 구간으로 구분하도록 N+ 레이어(240) 상에 형성될 수 있다. 그리고 상기 게이트(210)에 의해 구분되는 N 액티브 레이어(242)의 각 영역은 각각 상기 소스 영역(220)과 드레인 영역(230)으로 이용될 수 있다. 여기서 상기 게이트(110)는 폴리 실리콘(poly silicon)을 이용하여 생성될 수 있다.
한편 본 발명의 실시 예에 따른 N형 MOSFET은 N+ 레이어(240)의 양 측면의 주변에 P 액티브 레이어(252)와 P+ 레이어(250)를 포함하는 구조를 가질 수 있다. 여기서 P 액티브 레이어(252)와 P+ 레이어(250)는 문턱 전압을 상승시킴으로써 트래핑된 정공에 의해 발생하는 채널 반전을 억제시키고 누설 전류의 발생을 차단하기 위한 것이다.
한편 도 2에서 도시하고 있는 N형 MOSFET은 게이트(210)가 가로 방향으로 형성되어 게이트(210)로 인해 구분되는 N 액티브 레이어(242)의 상부 또는 하부에, 드레인 영역(230) 또는 소스 영역(220)이 형성되는 예를 보이고 있는 것이다. 만약 게이트(210)가 세로 방향으로 형성되어 게이트(210)로 인해 구분되는 N 액티브 레이어(242)의 좌측 또는 우측에, 드레인 영역(230) 또는 소스 영역(220)이 형성되는 경우라면, 상기 P+ 레이어(250) 및 P 액티브 레이어(252)는 본 발명의 실시 예에 따른 N형 MOSFET의 N+ 레이어(240) 상측면 및 하측면 주변에 형성될 수 있음은 물론이다.
한편 본 발명의 실시 예에 따른 N형 MOSFET는 도 2에서 보이고 있는 바와 같이 N+ 레이어(240)와 각 P+ 레이어(250)를 서로 물리적으로 격리시키는 I-게이트(Isolation gate)들(212, 214)을 더 포함할 수 있다. 한편 상기 I-게이트들(212, 214)은 상기 게이트(210)와 서로 직교하도록 형성될 수 있으며, 상기 게이트(gate)와 상기 I-게이트들(212, 214)은 폴리 실리콘(Poly silicon)을 이용하여 트랜지스터의 게이트 영역을 형성하는 폴리 게이트 레이어로 형성될 수 있다.
한편 도 2에서 보이고 있는 바와 같이, 상기 I- 게이트(212, 214)들과 게이트(212)는 서로 직교하여 I 자 형태를 형성할 수 있으며, 이에 따라 이하의 설명에서 본 발명의 실시 예에 따른 N형 MOSFET를 I-gate N형 MOSFET이라고 칭하기로 한다.
상술한 바와 같이 I-gate N형 MOSFET은 I-게이트들(212, 214)에 의하여 N+ 레이어(240)와 P+ 레이어(250)가 서로 물리적으로 분리될 수 있다. 이에 따라 상기 I-gate N형 MOSFET은 N+ 레이어(240)와 P+ 레이어(250)의 측면에 살리사이드 레이어가 형성되는 경우에도, 소스 영역(220)과 드레인 영역(230)이 서로 도통되지 않는다는 효과를 가질 수 있다.
뿐만 아니라 복잡한 사이즈 모델링이 필요했던 ELT 구조와 달리, 상용의 N형 MOSFET 소자의 레이아웃을 이용하였기에, 상용의 N형 MOSFET 소자와 동일한 사이즈(W/L) 비율을 가질 수 있다. 따라서 상기 사이즈 비율을 따로 모델링할 필요가 없으므로, 회로 설계에 있어 사이즈 조절이 간편하다는 장점을 갖는다.
한편, 도 2에서 보이고 있는 바와 같이, I-gate N형 MOSFET은 P 액티브 레이어(252)가 N+ 레이어(240)의 일부에까지 확장되도록 형성될 수 있다. 그리고 I-gate N형 MOSFET의 N 액티브 레이어(242)는 상기 N+ 레이어(240)의 일부에까지 확장되도록 형성된 P 액티브 레이어(252)에 인접하도록 형성될 수 있다. 그리고 P+ 레이어(250)와 상기 N+ 레이어(240) 사이에 형성되는 각각의 상기 I-게이트(212, 214)가, 상기 N+ 레이어(240)의 일부에까지 확장된 상기 P 액티브 레이어(252)를 커버하도록 형성될 수 있다. 즉, I-gate N형 MOSFET은의 I 게이트(212, 214)는 P+ 레이어(250)와 N+ 레이어(240)를 서로 분리시킬 뿐만 아니라, N+ 레이어(240)의 일부를 커버함으로써, 상기 N 액티브 레이어(242)가 N+ 레이어(240)의 가장자리 끝까지 확장되지 않도록 할 수 있다. 따라서 I-gate N형 MOSFET은, 도 2에서 보이고 있는 바와 같이, N+ 레이어(240)의 가장자리와 N 액티브 레이어(242)의 가장자리 사이에 일정 간격(270)이 생성될 수 있다.
한편 I-gate N형 MOSFET에서 N+ 레이어(240)의 좌우 가장자리와 N 액티브 레이어(242)의 좌우 가장자리 각각의 사이에 형성된 일정 간격들(270)은, 상용 N형 MOSFET 소자(100)에서 N 액티브 레이어(142)의 좌우 가장자리로부터 N+ 레이어(140)의 좌우 가장자리까지 각각 형성된 일정 간격(170 - 도 1a 참조)과 동일한 간격일 수 있다. 따라서 I-gate N형 MOSFET에서 형성되는 채널의 길이는 상용 N형 MOSFET 소자(100)에서 형성되는 채널의 길이와 동일할 수 있다. 이에 따라 I-gate N형 MOSFET은, 이미 검증된 상용 N형 MOSFET의 채널 사이즈 비율(W/L)을 그대로 사용할 수 있다는 장점이 있다.
따라서 I-gate N형 MOSFET은 일반 상용공정에서 제작이 가능하므로
비교적 저비용으로 제작이 가능하다. 또한 IC 용도에 따른 채널 사이즈를 변경하더라도 그에 따라 일정하게 채널이 형성되기 때문에 단위 셀로 개발이 용이하다. 따라서 I-gate N형 MOSFET으로 형성된 내방사선 로직회로 단위 셀은 상용의 로직 셀과 채널 사이즈 및 W/L비율이 동일하게 형성되므로, 용도에 따른 채널 사이즈 값만 입력하면 그에 상응하는 공정도면이 그대로 작성되는 것이 가능하기 때문에, 기존 로직회로 내방사선화 방법에 비하여 효율적으로 사용될 수 있다는 장점이 있다.
한편 이하의 설명에서는 통상적인 N형 MOSFET으로 구성되는 로직 셀과 본 발명의 실시 예에 따른 I gate N형 MOSFET 으로 구성되는 로직 셀들을 비교하여 살펴보기로 한다.
먼저 도 3a는 통상적인 N형 MOSFET 과 P형 MOSFET으로 형성되는 인버터(Inverter) 로직 셀(logic Cell)의 구성을 보이고 있다. 그리고 도 3b는 상기 통상적인 N형 MOSFET 으로 형성된 인버터에서 도핑 농도로 인해 형성되는 N+ 영역과 P+ 영역의 예를 도시한 예시도이다.
도 3b를 참조하여 살펴보면, 게이트를 중심으로 형성된 N형 MOSFET의 드레인(300)과 소스(302)과 형성되고, 상기 드레인(300)과 소스(302) 주변의 도핑 농도의 변화로 각각 N+ 영역이 형성되는 것을 보이고 있다.
한편 도 3a에서 보이고 있는 인버터의 경우, 방사선에 의해 축적된 정공들로 인하여 상기 드레인(300) 및 소스(302)가 바디(310)와 도통될 수 있다는 문제점이 있다. 이에 따라 전류가 누설된다는 문제가 있다.
한편 도 4a는 본 발명의 실시 예에 따른 I gate N형 MOSFET 과 P형 MOSFET으로 형성되는 인버터 로직 셀의 구성을 보이고 있는 도면이다. 그리고 도 4b는 본 발명의 실시 예에 따른 I gate N형 MOSFET을 포함하여 형성되는 인버터(이하 본 발명의 실시 예에 따른 인버터)에서 도핑 농도로 인해 형성되는 N+ 영역과 P+ 영역의 예를 도시한 예시도이다.
도 4b를 참조하여 살펴보면, 본 발명의 실시 예에 따른 인버터는 N+ 레이어와 상기 N+ 레이어 주변에 형성되는 P+ 레이어들(410, 412)를 구비하고, 상기 N+ 레이어와 각 P+ 레이어들(410, 412) 사이를 물리적으로 격리시키는 폴리 게이트, 즉 폴리 실리콘 레이어를 포함한다. 이에 따라 본 발명의 실시 예에 따른 인버터는 방사선에 의해 정공들이 축적되는 경우라고 할지라도 상기 드레인(400) 및 소스(402)로부터 전류가 누설되는 것을 방지할 수 있다. 이에 따라 본 발명의 실시 예에 따른 인버터는 방사선에 노출되는 경우에도 전류 누설이 되지 않음으로써 로직 셀의 오작동 또는 오류 등이 발생하지 않는다는 장점이 있다.
한편 도 5a는 통상적인 N형 MOSFET 과 P형 MOSFET으로 형성되는 NAND & NOR게이트 로직 셀(이하 통상적인 NAND & NOR게이트)의 구성을 보이고 있으며, 도 5b상기 통상적인 NAND & NOR게이트에서 도핑 농도로 인해 형성되는 N+ 영역과 P+ 영역의 예를 도시한 예시도이다. 그리고 도 5c는 상기 통상적인 NAND & NOR게이트 로직 셀의 단면을 보이고 있는 예시도이다.
도 5b를 참조하여 살펴보면, 2개의 게이트를 중심으로 각각 드레인(500)과 소스(502)과 형성되고, 상기 드레인(300)과 소스(302) 주변의 도핑 농도의 변화로 N+ 영역들이 형성되는 것을 보이고 있다. 또한 도 5c를 참조하여 상기 도핑 농도로 인해 NAND & NOR게이트 로직 셀의 단면을 살펴보면, 드레인 영역(500)과 소스 영역(502)의 주변에 정공(Trapped hole)이 형성되는 것을 보이고 있으며, 상기 정공으로 인해 드레인 영역(500)과 소스 영역(502)으로부터 전류가 누설될 위험이 있음을 알 수 있다.
이에 반해 도 6a 및 도 6b는 본 발명의 실시 예에 따른 I gate N형 MOSFET 과 P형 MOSFET으로 형성되는 NAND & NOR게이트 로직 셀(이하 본 발명의 실시 예에 따른 NAND & NOR게이트)과, 본 발명의 실시 예에 따른 NAND & NOR게이트에서 도핑 농도로 인해 형성되는 N+ 영역과 P+ 영역의 예를 도시한 예시도이다.
도 6b를 참조하여 살펴보면, 본 발명의 실시 예에 따른 NAND & NOR게이트는 드레인(600)과 소스(602) 영역에 형성된 N+ 영역을 포함하는 N+ 레이어 주변에, P+ 레이어들(610, 612)를 구비한다. 그리고 상기 N+ 레이어와 각 P+ 레이어들(610, 612) 사이를 물리적으로 격리시키는 폴리 게이트, 즉 폴리 실리콘 레이어를 포함한다. 이에 따라 본 발명의 실시 예에 따른 NAND & NOR게이트는 방사선에 의해 정공들이 축적되는 경우라고 할지라도 상기 N+ 레이어에 형성되는 드레인(600) 및 소스(602)로부터 전류가 누설되는 것을 방지할 수 있다.
이러한 본 발명의 실시 예에 따른 NAND & NOR게이트의 단면을 도 6c를 참조하여 살펴보면, 본 발명의 실시 예에 따른 NAND & NOR게이트에서는 드레인(600) 및 소스(602)와 정공(Trapped hole) 사이를 상기 N+ 레이어와 P+ 레이어들(610, 612) 사이에 형성되는 게이트들(630, 640)이 차단하고 있음을 알 수 있다. 이에 따라 본 발명의 실시 예에 따른 NAND & NOR게이트에서는 상기 정공으로 인해 드레인 영역(500)과 소스 영역(502)으로부터 전류가 누설되는 것을 방지할 수 있음을 알 수 있다. 이에 따라 본 발명의 실시 예에 따른 따른 NAND & NOR게이트는 방사선에 노출되는 경우에도 전류 누설이 되지 않음으로써 로직 셀의 오작동 또는 오류 등이 발생하지 않는다는 장점이 있다.
이하의 설명에서는 상기 I-gate N형 MOSFET와 상용의 MOSFET 소자를 각각 이용한 로직회로에서 방사선에 의해 발생하는 누설 전류를 모의실험한 결과를 살펴보기로 한다.
이하의 모의실험은 N형 1㎛/1㎛(W/L 사이즈), P형 2㎛/1㎛(W/L 사이즈)이며, 게이트의 두께를 10nm로 설정한 것이다. 그리고 드레인과 소스 사이의 절연 산화막 경계면에, 누설전류 경로를 모델링하기 위한 방사선 유발 고정전하(방사선에 의해 축적되는 정공 모사)를 주입한 결과들을 예로 보이고 있는 것이다. 또한 고정 전하 도핑농도는 1E22/㎤에서 공급전압 3.3V, 주기 2배 차이인 입력 펄스신호 IN1(20㎱)과 IN2(40㎱)를 인가하는 것을 가정하기로 한다.
먼저 도 7은 상용의 N형 MOSFET으로 형성된 인버터(INVERTER)와 I-gate N형 MOSFET으로 형성된 인버터에 고정 전하를 인가시, 누적 방사선에 의한 누설전류를 모의 실험한 결과를 도시한 예시도이다.
도 7을 살펴보면, 도 7의 (a)는 상용의 N형 MOSFET으로 형성된 인버터(INVERTER)의 예를 보이고 있는 것이다. 상용의 N형 MOSFET으로 형성된 인버터의 경우 방사선으로 인한 누설 전류가 발생하는 경우에 로직회로의 논리연산 기능을 수행하는데 있어 high 상태로 구분되는 전압 수준이 3.3V에서 2.15V로 하강하는 것을 확인할 수 있다.
이에 반해 도 7의 (b)는 I-gate N형 MOSFET으로 형성된 인버터의 예를 보이고 있는 것이다. 도 7의 (b)에서 보이고 있는 바와 같이 I-gate N형 MOSFET으로 형성된 인버터의 경우, 방사선으로 인해 축적되는 정공이 발생하는 경우에도 high 상태의 전압 수준이 3.3V 그대로 유지되는 내방사선 특성을 확인할 수 있다.
한편 도 8은 상용의 N형 MOSFET으로 형성된 NAND 게이트와 I-gate N형 MOSFET으로 형성된 NAND 게이트에 고정 전하를 인가시, 누적 방사선에 의한 누설전류를 모의 실험한 결과를 도시한 예시도이다.
도 8을 살펴보면, 도 8의 (a)는 상용의 N형 MOSFET으로 형성된 NAND 게이트 로직 셀의 예를 보이고 있는 것이다. 상용의 N형 MOSFET으로 구성된 NAND 게이트의 경우 방사선으로 인한 누설 전류가 발생하는 경우에 로직 회로의 논리연산 기능을 수행하는데 있어 high 상태로 구분되는 전압 수준이 3.28V에서 2.07V로 하강하는 것을 확인할 수 있다.
이에 반해 도 8의 (b)는 I-gate N형 MOSFET으로 형성된 NAND 게이트 로직 셀의 예를 보이고 있는 것이다. 도 8의 (b)에서 보이고 있는 바와 같이 I-gate N형 MOSFET으로 형성된 NAND 게이트의 경우, 방사선으로 인해 축적되는 정공이 발생하는 경우에도 high 상태의 전압 수준이 그대로 유지되는 내방사선 특성을 확인할 수 있다.
도 9는 상용의 N형 MOSFET으로 형성된 NOR 게이트와 I-gate N형 MOSFET으로 형성된 NOR 게이트에 고정 전하를 인가 시, 누적 방사선에 의한 누설전류를 모의 실험한 결과를 도시한 예시도이다.
도 9를 살펴보면, 도 9의 (a)는 상용의 N형 MOSFET으로 형성된 NOR 게이트의 예를 보이고 있는 것이다. 상용의 N형 MOSFET의 경우 방사선으로 인한 누설 전류가 발생하는 경우에 로직회로의 논리연산 기능을 수행하는데 있어 high 상태로 구분되는 전압 수준이 3.21V에서 1,92V로 하강하는 것을 확인할 수 있다.
이에 반해 도 9의 (b)는 I-gate N형 MOSFET으로 형성된 NOR 게이트의 예를 보이고 있는 것이다. 도 9의 (b)에서 보이고 있는 바와 같이 I-gate N형 MOSFET으로 형성된 NOR 게이트의 경우, 방사선으로 인해 축적되는 정공이 발생하는 경우에도 high 상태의 전압 수준이 그대로 유지되는 내방사선 특성을 확인할 수 있다.
이와 같이 시뮬레이션을 진행한 결과 상용의 N형 MOSFET으로 형성된 로직 회로의 경우 누설 전류의 발생이 심할수록 논리연산 기능을 수행하는데 있어 high 상태로 구분되는 전압이 더욱 하강하고, 결국 unknown(high와 low가 구분이 어려운 상태) 상태가 되는 것을 확인하였다. 이는 상용의 N형 MOSFET으로 형성된 일반 로직 셀의 방사선 손상을 보여주며, 이를 포함하는 IC가 방사선 환경에 노출 시 누적 방사선 증가에 따른 오동작이나 데이터 오류 등과 같은 피해의 원인이 된다.
그러나 I-gate N형 MOSFET으로 형성된 로직 셀(Inverter, NAND, NOR)는 상기 도 7내지 도 9에서 보이고 있는 바와 같이 방사선으로 인해 축적되는 정공(누설전류 경로를 모델링하기 위한 방사선 유발 고정전하로 모사)이 발생하는 경우에도, 상기 정공이 발생하기 전과 동일한 입출력 특성을 가지며, high 상태의 전압 수준을 유지할 수 있으므로, 상기 방사선에 의해 오동작 및 데이터 오류를 발생시키지 않는다는 내방사선 특성을 가지는 효과가 있다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시할 수 있다.
전술한 본 발명의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.
210 : 게이트 212, 214 : I-게이트
220 : 소스 영역 230 : 드레인 영역
240 : N+ 레이어 242 : N 액티브 레이어
250 : P+ 레이어 252 : P 액티브 레이어
220 : 소스 영역 230 : 드레인 영역
240 : N+ 레이어 242 : N 액티브 레이어
250 : P+ 레이어 252 : P 액티브 레이어
Claims (7)
- 적어도 하나의 MOSFET(METAL OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR)으로 형성되는 로직 셀에 있어서,
N+ 레이어와, 상기 N+ 레이어의 양 측면 또는 상하 측면 주변에 형성되는 복수의 P+ 레이어를 포함하고, 각 P+ 레이어와 상기 N+ 레이어 사이를 물리적으로 격리시키는 복수의 I-게이트를 포함하며, 상기 P+ 레이어 상에 형성된 P 액티브 레이어가 상기 N+ 레이어의 일부까지 확장되고, 확장된 P 액티브 레이어에 인접하게 상기 N+ 레이어 상에 형성되는 N 액티브 레이어가 형성되는 I gate N형 MOSFET과,
상기 I gate N형 MOSFET 과 인접한 적어도 하나의 상용 P형 MOSFET을 포함하여 형성되며,
상기 N 액티브 레이어는,
상기 N+ 레이어의 일부까지 확장되도록 형성된 상기 P 액티브 레이어에 의해, 상기 N+ 레이어의 가장자리로부터 상용공정의 N형 MOSFET의 N+ 레이어의 가장자리와 N 액티브 레이어 사이의 간격과 동일한 간격을 형성하여 상기 N+ 레이어의 내측에 형성되며,
상기 로직 셀은,
상기 I gate N형 MOSFET의 상기 N 액티브 레이어 크기가 상용공정의 N형 MOSFET의 N 액티브 레이어의 크기와 동일하게 형성 및, N+ 레이어 영역과 N 액티브 레이어 영역 사이의 간격이 동일하게 형성되어, 상용공정의 로직 셀(logic cell) 채널 사이즈와 동일한 채널 사이즈를 가지는 것을 특징으로 하는 로직 셀. - 제1항에 있어서, 상기 로직 셀은,
상기 I gate N형 MOSFET에 인접하여 배치되는 하나의 P형 MOSFET으로 형성되며,
인버터(inverter), NAND 게이트 또는 NOR 게이트 중 어느 하나 임을 특징으로 하는 로직 셀. - 제1항에 있어서, 상기 I gate N형 MOSFET은,
소스(source)와 드레인(drain)의 생성을 위하여 N-타입의 도핑 위치를 지정하는 N+ 레이어(layer);
절연 산화층이 형성되지 않도록 상기 N+ 레이어의 일 영역을 지정하여 상기 소스 영역과 상기 드레인 영역을 포함하는 액티브(active) 영역을 형성하는 N 액티브 레이어;
상기 N+ 레이어의 양 측면 또는 상하 측면 주변에 형성되며, 문턱 전압을 높여 트래핑(trapping)된 정공에 의해 발생하는 채널 반전을 억제하는 복수의 P+ 레이어;
상기 P+ 레이어의 적어도 일부와, 상기 P+ 레이어와 상기 N+ 레이어 사이를 포함하는 영역에 절연 산화층이 형성되지 않도록 지정하는 복수의 P 액티브 레이어;
상기 소스 영역과 상기 드레인 영역 사이에 형성되며, 인가되는 전압에 따라 전자 또는 정공을 통과시키는 게이트(gate); 및,
상기 N+ 레이어와 상기 복수의 P+ 레이어 각각의 사이에 형성되며, 각 P+ 레이어와 상기 N+ 레이어 사이를 물리적으로 격리시키는 상기 복수의 I-게이트를 포함하는 것을 특징으로 하는 로직 셀. - 제3항에 있어서, 상기 I gate N형 MOSFET은,
상기 P+ 레이어와 상기 N+ 레이어 사이에 형성되는 각각의 상기 I-게이트가, 상기 N+ 레이어의 일부에까지 확장된 상기 P 액티브 레이어를 커버하도록 형성되는 것을 특징으로 하는 로직 셀. - 제3항에 있어서, 상기 I gate N형 MOSFET은,
상기 소스 영역과 상기 드레인 영역 사이에 형성되는 게이트와, 상기 P+ 레이어와 N+ 레이어 사이에 형성되는 복수의 I-게이트는 서로 직교하도록 형성되는 것을 특징으로 하는 로직 셀. - 제3항에 있어서, 상기 게이트와 상기 복수의 I-게이트는,
폴리 실리콘(Poly silicon)을 이용하여 트랜지스터의 게이트 영역을 형성하는 폴리 게이트 레이어임을 특징으로 하는 로직 셀. - 제1항에 있어서, 상기 로직 셀은,
폭(Width)과 길이(Length)의 비율(W/L 비율)이 2.26 이하임을 특징으로 하는 로직 셀.
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| KR1020170156604A KR101984109B1 (ko) | 2017-11-22 | 2017-11-22 | 내방사선 mosfet으로 형성되는 로직 셀 |
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| KR1020170156604A KR101984109B1 (ko) | 2017-11-22 | 2017-11-22 | 내방사선 mosfet으로 형성되는 로직 셀 |
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| KR20190059052A KR20190059052A (ko) | 2019-05-30 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102116486B1 (ko) | 2019-11-25 | 2020-05-28 | 고려대학교 산학협력단 | 외부 간섭에 견고한 디지털 로직 회로 및 이를 포함하는 장치 |
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| KR102238765B1 (ko) * | 2019-10-17 | 2021-04-09 | 한국원자력연구원 | 가변형 게이트 구조의 내방사선 모스펫 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011512026A (ja) * | 2008-01-17 | 2011-04-14 | リルジャ，クラス，オロフ | ソフト−エラー・ハード・エレクトロニクス及び耐放射線論理セルのためのレイアウト方法 |
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