KR20040084983A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 과제는 패키징시에 발생하는 충격에 대해 높은 내성을 갖는 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
패드부(A) 및 회로부(B)의 기판(1) 전체면에 저유전율막(11)을 형성한다. 저유전율막(11) 상에 레지스트 패턴(13)을 형성하고, 이 레지스트 패턴(13)을 마스크로 하여 패드부(A)의 저유전율막(11) 내에 개구(14)를 형성한다. 이 개구(14) 내에 저유전율막(11)보다도 높은 강도를 갖는 실리콘 산화막(15)을 액상 성막법을 이용하여 형성한다. 다마신법을 이용하여 실리콘 산화막(15) 내에 패드 비어(17)를 형성하는 동시에, 회로부(B)의 저유전율막(11) 내에 Cu 다마신 배선(16)을 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 저유전율막을 이용한 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 패드부의 충격에 대한 내성의 향상에 관한 것이다.
최근, 반도체 집적 회로에 있어서의 배선의 미세화에 수반하여 배선의 신호 지연이 문제가 되고 있다. 이 신호 지연의 문제를 해결하기 위해, 배선 재료에 구리를 이용하여 배선 저항을 저감시키는 방법이나, 층간 절연막에 저유전율막(Low-k 막)을 이용하여 정전 용량을 저감시키는 방법이 제안되어 있다.
도4는 종래의 반도체 장치를 설명하기 위한 개략 단면도이다.
상기 신호 지연의 문제를 해결하기 위해, 도4에 도시한 바와 같이 패드부(A)와 회로부(디바이스부)(B)를 갖는 반도체 장치에 있어서, 층간 절연막(11, 21, 31, 41)으로서 저유전율막이 기판(1) 전체면에 적용되어 있다.
상술한 기판 전체면에 저유전율막이 이용된 반도체 장치를 패키징할 때, 패드부(A)에 형성된 저유전율막(11, 21, 31, 41)에 물리적인 충격이 가해진다.
그러나, 저유전율막이 갖는 강도 등의 물리적 특성은 실리콘 산화막(SiO2막)이 갖는 물리적 특성의 1/10(10분의 1) 이하이므로, 패키징시에 가해지는 충격에 대해 마진이 적어지는 문제가 있었다.
본 발명은, 상기 종래의 과제를 해결하기 위해 이루어진 것으로, 패키징시에 발생하는 충격에 대해 높은 내성을 갖는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도1은 본 발명의 실시 형태에 의한 반도체 장치를 설명하기 위한 개략 단면도.
도2는 본 발명의 실시 형태에 있어서 패키징시의 반도체 장치를 설명하기 위한 개략 단면도.
도3은 본 발명의 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도4는 종래의 반도체 장치를 설명하기 위한 개략 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
11, 21, 31, 41 : 저유전율막
12 : 제2 절연막(하드 마스크막)
12a : 하드 마스크
13 : 레지스트 패턴
14 : 개구
15 : 제1 절연막(실리콘 산화막)
16, 26, 36, 46 : 배선(Cu 다마신 배선)
17, 27, 37, 47 : 배선(패드 비어)
51 : 커버막
52 : 본딩 패드
61 : 와이어
이하, 도면을 참조하여 본 발명의 실시 형태에 대해 설명한다. 도면 중, 동일 또는 상당하는 부분에는 동일한 부호를 붙여 그 설명을 간략화 내지 생략하는 것이 있다.
우선, 본 발명의 실시 형태에 의한 반도체 장치에 대해 설명한다.
도1은 본 실시 형태에 의한 반도체 장치를 설명하기 위한 개략 단면도이다.
도1에 도시한 바와 같이, 본 실시 형태의 반도체 장치는 패드부(A)와 회로부(디바이스부)(B)를 갖고, 이 패드부(A) 및 회로부(B)에 복수의 배선층을 갖고 있다. 도2에 도시한 바와 같이, 반도체 장치를 패키징할 때(예를 들어, 와이어 본딩시)에 패드부(A)에는 강한 충격이 가해진다. 또한, 회로부(B)에는 트랜지스터나 캐패시터 같은 각종 반도체 소자가 형성된다(도시하지 않음).
본 실시 형태의 반도체 장치는 복수의 배선층을 갖고 있지만, 각 배선층은개략 동일하므로, 이하 제1(최하층) 배선층에 대해 설명한다.
패드부(A) 및 회로부(B)의 기판(1) 상, 즉 기판(1) 전체면에 저유전율막(11)이 형성되어 있다. 저유전율막(11)은 비유전율이 3 이하인 무기계 또는 유기계의 층간 절연막으로, 예를 들어 실리콘, 탄소, 산소 및 수소를 포함하는 절연막이나, 수소와 탄소를 함유하는 폴리머(하이드로겐 카본 폴리머) 등이다.
패드부(A)의 저유전율막(11) 내에는 저유전율막(11)보다도 높은 강도(물리적 특성)를 갖는 절연막(15)이 형성되어 있다. 절연막(15)으로서는 실리콘 산화막이 적합하다. 또한, 실리콘 산화막 이외에, BPSG, PSG 또는 TEOS막을 절연막(15)으로 하여 적용할 수 있다.
패드부(A)에 형성된 실리콘 산화막(15) 내에는 배선으로서의 패드 비어(pad via)(17)가 형성되어 있다. 즉, 패드부(A)에 있어서, 패드 비어(17)의 측벽이 실리콘 산화막(15)에 의해 둘러싸여 있다.
회로부(B)의 저유전율막(11) 내에는 비어(16a)와 트렌치 배선(16b)으로 이루어지는 듀얼 다마신 구조를 갖는 배선(16)이 형성되어 있다. 배선(16)의 재료로서는, Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속이나, 그 합금이 이용된다.
제1 배선층과 마찬가지로 제2 배선층에 있어서, 패드부(A)의 저유전율막(21) 내에 절연막(25)이 형성되고, 상기 절연막(25) 내에 배선(27)이 형성되어 있다. 제3 배선층에 있어서는 패드부(A)의 저유전율막(31) 내에 절연막(35)이 형성되고, 상기 절연막(35) 내에 패드 비어(37)가 형성되어 있다. 또한, 제4 배선층에 있어서는, 패드부(A)의 저유전율막(41) 내에 절연막(45)이 형성되고, 상기 절연막(45)내에 배선(47)이 형성되어 있다.
패드부(A)의 최상층 배선(47) 상에 본딩 패드(52)가 형성되어 있다. 본딩 패드(52), 저유전율막(41), 배선(46) 및 절연막(45) 상에 커버막(51)이 형성되어 있다. 커버막(51) 내에 형성된 개구를 거쳐서 본딩 패드(52)가 노출되어 있다. 도2에 도시한 바와 같이 패키징시에는 본딩 패드(52)와 와이어(61)가 접속된다.
다음에, 상술한 반도체 장치의 제조 방법에 대해 설명한다.
도3은 본 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다. 상세하게는, 도3의 (a)는 하드 마스크막을 형성한 후의 상태를 도시하는 도면이고, 도3의 (b)는 패드부에 개구를 형성한 후의 상태를 도시하는 도면이고, 도3의 (c)는 개구 내에 실리콘 산화막을 형성한 후의 상태를 도시하는 도면이다. 또한, 도3의 (d)는 레지스트 패턴을 제거한 후의 상태를 도시하는 도면이고, 도3의 (e)는 다마신 배선과 패드 비어를 형성한 후의 상태를 도시하는 도면이고, 도3의 (f)는 제2 배선층을 형성한 후의 상태를 도시하는 도면이다.
우선, 도3의 (a)에 도시한 바와 같이, 기판(1) 상에 저유전율막(11)을 CVD(Chemical Vapor Deposition)법 또는 SOD(Spin On Dielectric)법에 의해 형성한다. 그리고, 저유전율막(11) 상에, 후에 하드 마스크가 되는 제2 절연막(12)으로서의 하드 마스크막을 예를 들어 10 ㎚ 내지 150 ㎚ 정도의 막 두께로 형성한다. 여기서, 하드 마스크막(12)은, 예를 들어 탄소와 질소를 함유하는 실리콘계의 절연막이다.
다음에, 도3의 (b)에 도시한 바와 같이, 리소그래피 기술을 이용하여 하드마스크막(12) 상에 레지스트 패턴(13)을 형성한다. 그리고, 이 레지스트 패턴(13)을 마스크로 한 드라이 에칭에 의해 하드 마스크막(12) 및 저유전율막(11)을 차례로 패터닝한다. 이에 의해, 하드 마스크(12a)가 형성되고, 저유전율막(11) 내에 상기 저유전율막(11)을 관통하는 개구(14)가 형성된다.
다음에, 도3의 (c)에 도시한 바와 같이, 레지스트 패턴(13)을 제거하지 않고 개구(14) 내에 실리콘 산화막(15)을 액상 성막(LPD : liquid phase deposition)법을 이용하여 형성한다. 도시는 생략하지만, 개구(14)가 형성된 기판(1)을 처리 용액(예를 들어, 규불화수소산 용액)으로 채워진 처리조 내에 침지시키고, H3BO3(붕산) 등을 첨가함으로써 평형 상태를 시프트시켜 실리콘 산화막(15)을 원하는 막 두께로 형성한다. 여기서, 실리콘 산화막(15)의 표면이 저유전율막(11)의 표면보다도 높으면서 또한 레지스트 패턴(13)의 표면보다도 낮아지도록 실리콘 산화막(15)이 형성된다. 액상 성막법을 이용함으로써, 실리콘 산화막(15)의 막 두께 제어가 용이하다. 실리콘 산화막(15)의 형성은 하기 반응식 1, 2에 나타낸다.
H2SiF6＋ 2H2O → SiO2＋ 6HF
H3BO3＋ 4HF → BF4 -＋ H3O+＋ 2H2O
다음에, 도3의 (d)에 도시한 바와 같이, 애싱에 의해 레지스트 패턴(13)을 제거한다. 이 때, 저유전율막(11)은 하드 마스크(12a)로 덮여 있으므로, 플라즈마에 의한 손상을 받지 않는다. 또한, 상기 액상 성막법에 의해 실리콘 산화막(15)을 형성함으로써, 상기 실리콘 산화막(15)은 레지스트 패턴(13) 상에 형성되지 않으므로, 애싱 전에 실리콘 산화막(15)을 제거하는 공정을 별도로 행할 필요가 없다.
다음에, 도3의 (e)에 도시한 바와 같이, 듀얼 다마신법을 이용하여 회로부(B)의 저유전율막(11) 내에 비어와 트렌치 배선으로 이루어지는 배선(16)을 형성하는 동시에, 패드부(A)의 실리콘 산화막(15) 내에 패드 비어(17)를 형성한다. 이 때, 저유전율막(11) 상의 하드 마스크(12a)도 CMP에 의해 제거된다.
그 후, 상기 도3의 (a) 내지 도3의 (e)에 나타내는 공정을 반복함으로써, 도3의 (f)에 도시한 바와 같은 제2 배선층이 형성된다. 또한, 같은 공정을 반복함으로써, 제3 배선층 및 제4 배선층이 형성된다. 그리고, 최상층(제4 배선층)의 배선(47) 상에 본딩 패드(52)를 형성한다. 계속해서, 커버막(51)으로서 예를 들어 SiN막을 본딩 패드(52), 저유전율막(41), 배선(46) 및 절연막(45) 상에 형성한다. 커버막(51) 내에 개구를 형성하여 상기 개구를 거쳐서 본딩 패드(52)를 노출시킨다. 이에 의해, 도1에 도시한 바와 같은 다층의 배선층을 갖는 반도체 장치가 형성된다.
이상 설명한 바와 같이, 본 실시 형태에서는 패드부(A)의 저유전율막(11) 내에 개구(14)를 형성하고, 이 개구(14)에 저유전율막(11)보다도 높은 강도를 갖는 실리콘 산화막(15)을 형성하고, 이 실리콘 산화막(15) 내에 패드 비어(17)를 형성하였다. 반도체 장치의 패드부(A)에 있어서, 패드 비어(17)의 측벽은저유전율막(11)은 아니고, 상기 저유전율막(11)보다도 높은 강도를 갖는 실리콘 산화막(15)으로 둘러싸여 있다. 따라서, 반도체 장치의 패드부(A)의 강도가 비약적으로 향상된다. 따라서, 패키징시에 발생하는 충격에 대해 높은 내성을 갖는 반도체 장치 및 그 제조 방법을 얻을 수 있다.
본 발명에 따르면, 패키징시에 발생하는 충격에 대해 높은 내성을 갖는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (9)

  1. 패드부와 회로부를 갖는 반도체 장치이며,
    기판 상에 형성되어 비유전율이 3 이하인 저유전율막과,
    상기 패드부의 상기 저유전율막 내에 형성되어 상기 저유전율막보다도 높은 강도를 갖는 절연막과,
    상기 패드부의 상기 절연막 내 및 상기 회로부의 상기 저유전율막 내에 형성된 다층 배선과,
    상기 패드부의 상기 다층 배선의 최상층 배선 상에 형성된 본딩 패드를 구비한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 패드부에 형성된 상기 배선의 측벽이 상기 절연막으로 둘러싸여 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 저유전율막이 실리콘, 탄소, 산소 및 수소를 함유하는 절연막, 또는 수소와 탄소를 함유하는 폴리머인 것을 특징으로 하는 반도체 장치.
  4. 패드부와 회로부를 갖는 반도체 장치이며,
    기판 상에 형성되어 비유전율이 3 이하인 다층의 저유전율막과,
    상기 패드부의 각 저유전율막 내에 형성되어 상기 저유전율막보다도 높은 강도를 갖는 절연막과,
    상기 패드부의 상기 절연막 내 및 상기 회로부의 상기 저유전율막 내에 형성된 배선과,
    상기 패드부의 최상층의 배선 상에 형성된 본딩 패드를 구비한 것을 특징으로 하는 반도체 장치.
  5. 제5항에 있어서, 상기 패드부에 형성된 상기 배선의 측벽이 상기 절연막으로 둘러싸여 있는 것을 특징으로 하는 반도체 장치.
  6. 패드부와 회로부를 갖는 반도체 장치의 제조 방법이며,
    기판 전체면에 비유전율이 3 이하인 저유전율막을 형성하는 공정과,
    상기 패드부의 상기 저유전율막 내에 개구를 형성하는 공정과,
    상기 개구 내에 상기 저유전율막보다도 높은 강도를 갖는 제1 절연막을 형성하는 공정과,
    상기 패드부의 상기 제1 절연막 내 및 상기 회로부의 상기 저유전율막 내에 다마신법을 이용하여 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 개구를 형성하는 공정은,
    상기 저유전율막 상에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 상에 레지스트 패턴을 형성하는 공정과,
    상기 레지스트 패턴을 마스크로 하여 상기 제2 절연막 및 상기 저유전율막을 패터닝하는 공정을 포함하고,
    상기 제1 절연막의 표면이 상기 저유전율막의 표면보다도 높으면서 또한 상기 레지스트 패턴의 표면보다도 낮아지도록 상기 제1 절연막이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서, 상기 제1 절연막은 액상 성막법을 이용하여 형성된 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서, 저유전율막을 형성하는 공정, 개구를 형성하는 공정, 제1 절연막을 형성하는 공정 및 배선을 형성하는 공정을 반복하여 다층 배선을 형성하고, 상기 패드부의 상기 다층 배선의 최상층 배선 상에 본딩 패드를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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