KR101665784B1 - 금속의 접촉 저항을 감소시키기 위한 장치 및 방법 - Google Patents

금속의 접촉 저항을 감소시키기 위한 장치 및 방법 Download PDF

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Abstract

접촉 저항이 감소된 집적 회로를 위한 구조물이 개시된다. 상기 구조물은 기판, 상기 기판 상에 적층된 캡층, 상기 캡층 상에 적층된 유전체층, 및 상기 유전체층 내에 매립된 트렌치를 포함한다. 상기 트렌치는, 상기 트렌치의 측벽 상에 적층되며, 질소의 농도가 탄탈륨보다 더 높은 TaN층과, 상기 TaN층 위에 적층된 Ta층, 및 상기 Ta층 위에 적층된 Cu를 갖는다. 상기 구조물은 충전된 트렌치의 하단부에서 상기 트렌치 내에 통합된 비아를 더 포함한다. 실시예에서, TaN층 및 Ta층 모두가 물리적 기상 증착(PVD)으로 형성되고, 상기 TaN층은 적어도 20 sccm의 N2 유플로우로 Ta 타겟을 플라즈마 스퍼터링함으로써 형성된다. 상기 구조물은 낮은 접촉 저항(Rc) 및 타이트한(tight) Rc 분포를 제공한다.

Description

금속의 접촉 저항을 감소시키기 위한 장치 및 방법{DEVICE AND METHOD FOR REDUCING CONTACT RESISTANCE OF A METAL}
본원은 2012년 7월 31일자로 출원되고 명칭이 "A Method of Reducing Contact Resistance of a Metal"인 미국 가특허출원 61/677,862에 대한 우선권을 주장하고, 그 출원의 전체 개시 내용이 여기에서 참조로서 포함된다. 본원은 또한, 개시 내용의 전체가 여기에서 또 참조로서 포함되는, 2012년 8월 31일자로 출원된 U.S. 13/601,223의 부분 계속 출원이다.
반도체 집적 회로(IC) 산업은 기하급수적인 성장을 경험하고 있다. IC 재료 및 디자인의 기술적 진보가 세대별 IC를 만들어 냈고, 그러한 각각의 세대는 이전 세대보다 더 작고 보다 복잡한 회로들을 가진다. IC 진화의 과정 중에, 기능적 밀도(functional density)(즉, 칩 면적당 상호연결된 장치의 수)는 일반적으로 증가하는 한편, 기하형태의 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 구성요소(또는 라인))는 축소되고 있다. 일반적으로, 이러한 크기 축소(scaling down) 공정은, 생산 효율을 높이고 연관된 비용을 감소시킴으로써, 혜택을 제공한다. 이러한 크기 감소가 또한 IC 처리 및 제조의 복잡성을 증가시켰고, 이러한 진보를 실현하기 위해서는 IC 처리 및 제조에서도 유사한 발전이 요구된다.
예를 들어, 장치의 임계 치수(CD)가 축소함에 따라, IC 장치 내의 금속 구조물의 접촉 저항(Rc)의 결과적인 변동을 포함하여, CD의 임의 변동들이 보다 더 문제가 될 수 있을 것이다. 따라서, IC 장치의 추가적인 축소를 위한 방법이 요구되고 있다.
첨부 도면들을 참조할 때 이하의 상세한 설명으로부터 본원 개시 내용을 가장 잘 이해할 수 있을 것이다. 산업계의 표준 실무에 따라서, 여러 가지 피쳐들을 실척으로(scale) 도시하지 않았고, 단지 설명의 목적을 위해서 이용되었다는 것을 강조한다. 사실상, 여러 가지 피쳐들(features)의 치수가, 설명의 명료함을 위해서, 임의적으로 증대되거나 축소될 수 있을 것이다.
도 1은 본 개시 내용의 하나 이상의 실시예에 따른 장치의 횡단면도이다.
도 2는 본 개시 내용의 하나 이상의 실시예를 구현하기 위한 장치의 제조 방법의 흐름도이다.
도 3 내지 도 14는 본 개시 내용의 하나 이상의 실시예를 구현하기 위한 장치의 형성의 횡단면도이다.
도 15는 도 1 및 도 3 내지 도 14의 장치에 대한 접촉 저항 개선의 예를 도시한다.
도 16은 도 1 및 도 3 내지 도 14의 장치에 대한 상이한 요소 비율들의 그래프를 제공한다.
도 17은 도 1 및 도 3 내지 도 14의 장치에 대한 2개의 TaN 화합물의 X-선 회절(XRD) 분석을 도시한다.
도 18은 본 개시 내용의 하나 이상의 실시예에 따른 장치의 횡단면도이다.
도 19는 일부 실시예에 따른, 도 18의 장치에 대한 TaN/Ta 화합물들의 X-선 회절(XRD) 분석을 도시한다.
도 20은 일부 실시예에 따른, 도 14 및 도 18의 장치의 시트 저항의 그래프들을 도시한다.
도 21 및 도 22는 일부 실시예에 따른, 도 14 및 도 18의 장치의 접촉 저항의 그래프들을 도시한다.
이하의 개시 내용은, 청구 대상의 상이한 피쳐들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 본원 개시 내용을 단순화하기 위해서, 구성요소 및 구성(arrangement)의 구체적인 예들이 이하에서 설명된다. 물론, 이들은 단지 예들이고 그리고 제한적인 것으로 의도된 것이 아니다. 예를 들어, 이하의 설명에서 제2 피쳐 상에 또는 그 위에 제1 피쳐를 형성하는 것이, 제1 및 제2 피쳐들이 직접적으로 접촉되어 형성되는 실시예들을 포함할 수 있고, 또한 부가적인 피쳐들이 상기 제1 및 제2 피쳐들 사이에 형성되어 제1 및 제2 피쳐들이 직접적으로 접촉하지 않을 수 있는 실시예들을 포함할 수 있다. 또한, 본원 개시 내용은 여러 가지 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있을 것이다. 이러한 반복은 단순함 및 명료함을 위한 것이고 그리고 그것 자체가 개시된 여러 가지 실시예들 및/또는 구성들 사이의 관계를 나타내는 것은 아니다.
또한, 도면들에 도시된 바와 같이, 하나의 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 대한 관계를 기술하기 위한 설명의 용이성을 위해서, "아래쪽", "아래", "하부, "위쪽", "상부" 등과 같은 공간적으로 상대적인 용어들을 여기에서 사용할 수 있다. 그러한 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 더하여, 사용 또는 동작 중에 장치의 상이한 배향들을 포함하도록 의도된 것이다. 장치가 달리(90도 회전된 또는 다른 배향들로) 배향될 수 있고 그리고 여기에서 사용된 공간적으로 상대적인 설명들이 그에 따라 유사하게 해석될 수 있다.
비교를 위해서, 이하의 개시 내용은 3개의 상이한 장치를 설명한다. 제1 장치(100)는 도 1을 참조하여 설명되고, 하나 이상의 트렌치 내부에 배리어층을 적층하기 위해서 탄탈륨(Ta) 및 탄탈륨 질화물(TaN)과 같은 재료들의 물리적 기상 증착(PVD)을 이용하는 방법 및 장치를 나타낸다. 제2 장치(300)는 도 2 내지 도 14를 참조하여 설명되고, 하나 이상의 트렌치 내부에 배리어층을 적층하기 위해서 PVD, 원자층 적층(ALD), 및/또는 화학적 기상 증착(CVD)과 같은 상이한 적층 기술들을 이용하는 방법 및 장치를 나타낸다. 제3 장치(600)는 도 18을 참조하여 설명되고, 하나 이상의 트렌치 내부에 배리어층을 적층하기 위해서 탄탈륨(Ta) 및 탄탈륨 질화물(TaN)과 같은 재료들의 물리적 기상 증착(PVD)을 이용하는 방법 및 장치를 나타낸다.
도 1을 참조하면, 장치(100)는 기판(102), 상기 기판(102) 상에 적층된 제1 캡층(104), 상기 제1 캡층(104) 위에 적층된 제1 유전체층(106), 상기 제1 유전체층(106) 내에 매립된 제1 트렌치(108), 상기 제1 트렌치(108) 및 상기 제1 유전체층(106) 위에 적층된 제2 캡층(114), 상기 제2 캡층(114) 상에 적층된 제2 유전체층(116), 상기 제1 트렌치(108) 상에 형성되고 상기 제2 유전체층(116) 내에 매립되는 비아(118), 상기 비아(118) 상에 형성되고 상기 제2 유전체층(116) 내에 매립되는 제2 트렌치(124)를 포함한다.
상기 제1 트렌치(108)는 상기 제1 유전체층(106) 내에 매립된다. 제1 트렌치(108)는 상기 제1 트렌치(108)의 하단부 및 측벽 상에 적층된 제1 트렌치 금속 배리어층(110) 및 상기 제1 트렌치 금속 배리어층(110) 위에서 상기 제1 트렌치(108) 내에 충전된 제1 트렌치 금속(112)을 포함한다. 참조를 위해서, 트렌치 금속은 또한 금속으로서 지칭되고, 트렌치 금속 배리어층은 또한 금속 배리어층으로서 지칭된다.
제1 트렌치 금속 배리어층(110), 비아 금속 배리어층(120), 및 제2 트렌치 배리어 금속층(126)은 PVD TaN층 및 PVD Ta층을 포함한다. 금속 배리어층으로서 PVD TaN 및 PVD Ta를 이용하는 제1 트렌치 금속(112) 또는 제2 트렌치 금속(128)의 접촉 저항은, 제1 트렌치 금속(112) 및/또는 제2 트렌치 금속(128)의 임계 치수(CD)에 의존한다. 접촉 저항(Rc)은 상응하는 트렌치 금속의 CD의 증가와 함께 증가한다. 따라서, IC 내의 트렌치 금속의 접촉 저항(Rc)의 변동은 IC의 성능에 상당한 영향을 미칠 수 있다.
도 2 내지 도 14는, 금속 라인 저항 및 BEOL(back end of line) 신뢰성에 영향을 미치지 않거나 거의 영향을 미치지 않는, 도 1의 제1 장치(100)보다 낮은 Rc를 제공하는 제2 장치(300)를 도시한다.
도 2를 참조하면, 본 개시 내용의 하나 이상의 실시예를 구현하기 위한, 장치(300)를 형성하는 방법(200)이 도시되어 있다. 도 3 내지 도 14는 방법(200)을 이용하여 형성된 제2 장치(300)의 횡단면도들이다.
방법(200)은 도 3에 도시된 바와 같이 기판(302) 상에 층스택(stack of layers)을 형성하는 단계 202에서 시작된다. 단계 202는 기판(302) 상에 제1 캡층(304)을 적층하는 단계, 상기 캡층(304) 상에 제1 유전체층(306)을 적층하는 단계, 및 상기 제1 유전체층(306) 상에 하드 마스크층(308)을 적층하는 단계를 포함한다.
본 실시예들에서, 기판(302)은 하나 이상의 전도성 또는 비전도성 박막을 가지거나 가지지 않는 웨이퍼를 포함한다. 웨이퍼는 실리콘을 포함하는 반도체 기판이다(다시 말해, 실리콘 웨이퍼이다). 대안적으로 또는 부가적으로, 웨이퍼는 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함하는 합금 반도체를 포함할 수 있다. 또 다른 대안에서, 웨이퍼가 절연체 상의 반도체(semiconductor-on-insulator; SOI)일 수 있다. 전도성 및 비전도성 박막은 절연체 또는 전도성 재료를 포함할 수 있다. 예를 들어, 전도성 재료는 알루미늄(Al), 구리(Cu), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 금(Au), 및 백금(Pt)과 같은 금속, 그리고 그 금속들의 합금을 포함한다. 절연체 재료는 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다.
기판(302)은, 이온 주입 또는 확산에 의해서 형성된, n-타입 소스/드레인, p-타입 소스/드레인, n-타입 웰(well), 및/또는 p-타입 웰과 같은 여러 가지 도핑된 피쳐(feature)를 포함할 수 있다. 기판(302)은 또한, 여러 가지 트렌치들을 형성하기 위한 에칭 및 이어서 유전체 재료로 트렌치를 충전하기 위한 적층을 포함하는 공정과 같은 공정에 의해서 형성된, 얕은 트렌치 아이솔레이션(STI)과 같은, 여러 가지 격리 피쳐를 포함할 수 있다. 기판(302)은 반도체 IC 장치를 제조하기 위한 FEOL(front end of line)에서 형성되는 게이트 및 접촉 홀을 더 포함한다.
일부 실시예에서, 제1 캡층(304)은 실리콘 질화물(SixNy)을 포함한다. 제1 캡층(304)은 금속(예를 들어, 구리) 확산을 방지하기 위해서 이용된다. 제1 유전체층(306)은, 유기질 또는 무기질일 수 있는 유전체 재료를 포함한다. 본 실시예에서, 유전체 재료는, 약 2.6 내지 약 2.65 범위의 유전 상수(k)를 가진 유기 실리콘 겔(OSG)을 포함한다. 저 k(low k)의 유전체 재료 OSG는, 산소(O2) 플라즈마 하에서, 디에톡시 메틸 실란(DEMS)과 같은 전구체들과 α-테르피넨(ATRP)과 같은 포로겐(porogen) 사이의 화학적 반응, 및 후속되는 자외선(UV) 경화에 의해서 형성된다. 제1 유전체층(306)은 실리콘(Si), 탄소(C), 산소(O2), 및 수소(H)를 포함할 수 있다. 제1 하드 마스크층(308)은 실리콘 질화물(SixNy)과 같은 재료, 또는 Ti 또는 TiN과 같은 금속 하드 마스크를 포함한다. 다른 적합한 재료들을 제1 캡층(304), 제1 유전체층(306), 및 제1 하드 마스크층(308)에 사용할 수도 있다.
방법(200)은 제1 포토 레지스트 패턴(310)을 형성하는 단계 206으로 진행한다. 도 4에 도시된 바와 같이, 제1 포토 레지스트 패턴(310)이 제1 유전체층(306) 상에 적층된 제1 하드 마스크층(308)의 상단부 상에 형성된다. 단계 206은, 예를 들어, 스핀-온 코팅 공정에 의해서, 제1 하드 마스크층(308) 상에 제1 포토 레지스트막을 적층하는 단계를 포함한다. 본 개시 내용에서, 포토 레지스트막은 또한 레지스트막으로서 지칭된다. 제1 포토 레지스트막은 포지티브 톤(positive tone) 레지스트 또는 네거티브 톤(negative tone) 레지스트를 포함할 수 있다. 제1 포토 레지스트막은 또한 단일 포토 레지스트막 또는 복수 층 포토 레지스트막을 포함할 수 있다. 단계 206은, 하드 마스크층(308) 상에 제1 포토 레지스트막을 적층하기에 앞서서 탈수 공정을 실시하는 단계를 포함할 수 있고, 이에 하드 마스크층(308)에 대한 포토 레지스트막의 접착을 향상시킬 수 있다. 탈수 공정은 소정 지속 시간 동안 고온 베이킹하는 것, 또는 헥사메틸디실라잔(hexamethyldisilizane; HMDS)과 같은 화학물질을 하드 마스크층(308)에 도포하는 것을 포함할 수 있다. 단계 206은 또한 포토 레지스트 패턴의 프로파일을 개선하기 위해서 하부 반사 방지 코팅(BARC)을 도포하는 공정을 포함한다. 단계 206은 포토 레지스트막의 기계적 강도를 높이기 위해서 약한 베이크(soft bake; SB) 공정을 이용하는 단계를 포함한다.
단계 206은 리소그래피 노광 툴을 이용하여 마스크층(308) 상에 적층된 제1 포토 레지스트막을 노광하는 단계를 더 포함한다. 리소그래피 노광 툴은 자외선(UV) 광, 심자외선(DUV) 광, 극자외선(EUV), X-레이 광 툴을 포함한다. 리소그래피 노광 툴은 또한 전자빔 라이터와 같은 대전 입자 툴을 포함한다. 단계 206은 또한, 바이너리(binary) 마스크 또는 위상 천이 마스크(phase shift mask; PSM)와 같은 마스크를 이용하는 단계를 포함할 수 있다. 위상 천이 마스크는 선택적인(alternative) 위상 천이 마스크(alt. PSM) 또는 감쇠형(attenuated) 위상 천이 마스크(att. PSM)일 수 있다. 본 개시 내용에서, 마스크는 또한 포토마스크 또는 레티클로서 지칭된다.
단계 206은 또한, 테트라메틸암모늄 수산화물(TMAH)과 같은 현상제를 이용하여, 노광된 제1 포토 레지스트막을 현상하는 단계를 포함한다. 현상제로서 유기 솔벤트를 이용할 수 있을 것이다. 단계 206은 또한 노광 후 베이크(post exposure bake; PEB), 현상 후 베이크(PDB), 또는 양자 모두를 포함한다. 단계 206은 또한 임의의 현상 잔류물을 제거하기 위한 린스 공정을 포함한다.
방법(200)은 도 5에 도시된 바와 같이 제1 트렌치(312)를 형성하는 단계 208로 진행한다. 단계 208은 에칭 공정을 이용하여, 제1 포토 레지스트 패턴(310)으로 커버되지 않은 하드 마스크층(308)의 부분을 박리하는 단계를 포함한다. 단계 208은 또한 제1 포토 레지스트 패턴(310)을 박리하고 임의의 에칭 잔류물을 제거하기 위한 세정 공정을 이용하는 단계를 포함한다. 단계 208은 에칭 공정을 이용하여 제1 트렌치(312)를 형성하는 단계를 더 포함한다. 제1 트렌치(312)는 제1 유전체층(306) 및 제1 캡층(304)을 관통하여, 기판(302) 내에 매립된 게이트, 소스, 드레인, 또는 커패시터와 같은, 기판(302)의 접촉 영역에 도달한다.
방법(200)은 전도성 재료를 이용하여 제1 트렌치(312)를 충전하는 단계 210으로 진행한다. 단계 210은 제1 트렌치(312)의 하단부 및 측벽 상에 금속 배리어를 적층하는 단계를 포함한다. 본 실시예들에서, 금속 배리어는, 복수의 적층 공정을 이용하여 형성된, 다층을 포함한다. 단계 210은, 원자 층 적층(ALD) 공정 또는 화학적 기상 증착(CVD)을 이용하여, 도 6에 도시된 바와 같이, 제1 트렌치(312)의 하단부 및 측벽 상에 제1 배리어층(314)을 적층하는 단계를 포함한다. 단계 210은 또한, PVD 공정과 같은 적층 공정을 이용하여, 제1 배리어층(314) 상에 제2 배리어층(316)을 적층하는 단계를 포함한다. 일 실시예에서, 제2 배리어층(316)은 PVD TaN층 없이, PVD Ta층만을 포함한다. 다른 실시예에서, 제2 배리어층(316)은 PVD TaN층과 함께 PVD Ta층을 포함한다. 이러한 실시예들 양자 모두는 PVD Ta를 포함하나, PVD TaN은 선택적이다. 보다 많은 배리어층을 부가할 수 있다는 것을 이해할 수 있을 것이다. ALD 공정에 의해서 형성된 TaN층이 ALD TaN로서 지칭되고, CVD 공정에 의해서 형성된 TaN층이 CVD TaN로서 지칭되며, PVD 공정에 의해서 형성된 Ta층이 PVD Ta로서 지칭되고, 기타 등등의 경우에도 마찬가지라는 것을 주목하여야 한다. 또한, 이하에서 설명되는 바와 같이, PVD TaN이 ALD TaN 또는 CVD TaN과는 상이하다는 것을 주목하여야 한다.
단계 210은, 전기도금 공정과 같은 적층 공정을 이용하여, 도 6에 도시된 바와 같이, 구리(Cu)와 같은 제1 트렌치 금속(318)으로 제1 트렌치(312)를 충전하는 단계를 더 포함한다. 일 실시예에서, 단계 210은 또한 시드층을 적층하는 단계를 포함할 수 있다.
방법(200)은 화학적 기계 연마(CMP) 공정을 실시하는 단계 212로 진행한다. 단계 212는, 도 6과 도 7에 도시된 바와 같이, 제1 트렌치 금속(318), 제2 배리어층(316), 및 제1 트렌치(312) 외부의 제1 배리어층(314)을 제거하는 단계를 포함한다. 단계 212는 또한 에칭 공정을 이용하여 제1 하드 마스크층(308)을 제거하는 단계를 포함한다. 단계 212는 폴리싱을 위해서 패드 및 슬러리를 이용하는 단계를 더 포함한다. 단계 212는 또한 스크럽(scrub) 세정 공정을 이용하는 단계를 포함한다. 도 7에 도시된 바와 같이, 제1 트렌치 금속(318)은 제1 유전체층(306) 내에 매립된다.
방법(200)은, 도 8에 도시된 바와 같이, 제1 유전체층(306) 내에 매립된 제1 트렌치 금속(318) 상에 제2 층스택을 적층하는 단계 214로 진행한다. 단계 214는 제1 유전체층(306) 내에 매립된 제1 트렌치 금속(318) 상에 제2 캡층(320)을 적층하는 단계, 제1 트렌치 금속(318) 상에 적층된 제2 캡층(320) 상에 제2 유전체층(322)을 적층하는 단계, 그리고 제2 캡층(320) 상에 적층된 제2 유전체층(322) 상에 제2 하드 마스크층(324)을 적층하는 단계를 포함한다.
도 8에 도시된 바와 같이, 본 실시예에서, 제2 캡층(320)은 실리콘 질화물(SixNy)을 포함한다. 제2 캡층(320)을 이용하여, 금속층들 사이의 금속(예를 들어, 구리)의 확산을 방지한다. 제2 유전체층(322)은 유기질 또는 무기질 유전체 재료를 포함할 수 있다. 본 실시예에서, 재료는, 약 2.6 내지 약 2.65 범위의 유전 상수(k)를 가지는 유기 실리콘 겔(OSG)을 포함한다. 저 k의 유전체 OSG 재료는, 산소(O2) 플라즈마 하에서, 디에톡시 메틸 실란(DEMS)과 같은 전구체와 α-테르피넨(ATRP)과 같은 포로겐 사이의 화학적 반응, 및 후속되는 자외선(UV) 경화에 의해서 형성된다. 제2 유전체층(322)이 실리콘(Si), 탄소(C), 산소(O2), 및/또는 수소(H)를 포함할 수 있다. 제2 유전체층(322)은 제1 유전체층(306)과 동일하거나 유사할 수 있다. 제2 하드 마스크층(324)은 실리콘 질화물(SixNy)과 같은 재료들, 또는 Ti 또는 TiN과 같은 금속 하드 마스크를 포함한다. 다른 적합한 재료들을 제2 캡층(320), 제2 유전체층(322), 및 제2 하드 마스크층(324에 사용할 수도 있다.
방법(200)은, 도 9에 도시된 바와 같이, 제2 포토 레지스트 패턴(326)을 형성하는 단계 216으로 진행한다. 제2 포토 레지스트 패턴(326)이 제2 유전체층(322) 상에 적층된 제2 하드 마스크층(324)의 상단부 상에 형성된다. 도 4를 참조하면, 단계 216은 제1 포토 레지스트 패턴(310)을 형성할 때의 단계 206과 유사 또는 동일하다.
방법(200)은 도 10에 도시된 바와 같이 트렌치(328)를 형성하는 단계 218로 진행한다. 단계 218은 에칭 공정을 이용하여 제2 포토 레지스트 패턴(326)에 의해서 커버되지 않은 제2 하드 마스크층(324)의 부분을 제거하는 단계를 포함한다. 단계 218은 또한 도 10에 도시된 바와 같이 제2 유전체층(322) 내에 에칭하는 단계를 포함한다. 단계 218은 제2 포토 레지스트 패턴(326)을 박리하고 에칭 잔류물을 제거하기 위해서 세정 공정을 이용하는 단계를 더 포함한다.
방법(200)은 도 11에 도시된 바와 같이 제3 포토 레지스트 패턴(330)을 형성하는 단계 220으로 진행한다. 제3 포토 레지스트 패턴(330)은 트렌치(328) 및 제2 하드 마스크층(324)의 상단부에 형성된다. 도 4를 참조하면 단계 220은 제1 포토 레지스트 패턴(310)을 형성할 때의 단계 206과 유사하거나 동일하다.
방법(200)은 도 12에 도시된 바와 같이 비아(332) 및 제2 트렌치(334)를 형성하는 단계 222로 진행한다. 단계 222는, 제2 포토 레지스트 패턴(330) 및 에칭 공정을 이용하여, 제1 트렌치 금속(318)에 도달하도록, 제2 유전체층(322) 및 제2 캡층(320)을 통해서 에칭하는 단계를 포함한다. 단계 222는 또한 세정 공정을 이용하여 제2 포토 레지스트 패턴(330)을 박리하는 단계를 포함한다. 단계 222는 에칭 공정을 이용해 하드 마스크층(324)을 사용함으로써 제2 유전체층(322)을 에칭하는 단계를 더 포함한다.
방법(200)은 도 13에 도시된 바와 같이 비아(332) 및 제2 트렌치(334)를 충전하는 단계 224로 진행한다. 단계 224는 ALD 및 CVD를 이용하여 비아(332) 및 제3 트렌치(334)의 하단부 및 측벽 상에 제3 배리어층(336)을 적층하는 단계를 포함한다. 본 실시예에서, 제3 배리어층(336)은 제1 트렌치 금속(318)과 접촉한다. 단계 224는 또한, PVD와 같은 적층 공정을 이용하여, 제3 배리어층(336) 상에 제4 배리어층(338)을 적층하는 단계를 포함한다. 단계 224는, 전기도금 공정과 같은 적층 공정을 이용하여, 제4 트렌치 배리어층(338) 상에 제2 트렌치 금속(340)을 적층하는 단계, 및 비아(332) 및 제2 트렌치(334)를 충전하는 단계를 더 포함한다. 하나의 실시예에서, 단계 224는 또한 제2 트렌치 금속의 시드층을 적층하는 단계를 포함할 수 있다.
본 실시예에서, 제3 배리어층(336)은, ALD 공정 또는 CVD 공정을 이용하여, 비아(332) 및 제2 트렌치(334)의 하단부 및 측벽 상에 적층된 TaN층을 포함한다(ALD TaN 또는 CVD TaN). 일 실시예에서, 제4 배리어층(338)은 PVD TaN 없이, PVD Ta만을 포함한다. 다른 실시예에서, 제4 배리어층(338)은 PVD TaN과 함께 PVD Ta를 포함한다. 계속해서 본 실시예들에서, 제2 트렌치 금속(340)은 전기도금 공정을 이용하여 형성된 구리(Cu)를 포함한다. 제2 트렌치 금속(340)은 다른 금속 또는 금속 합금을 포함할 수 있다.
방법(200)은, 화학적 기계 연마(CMP) 공정을 실시하는 단계 226으로 진행한다. 단계 226는, 도 13 내지 도 14에 도시된 바와 같이, 제3 배리어층(336), 제4 배리어층(338), 및 제2 트렌치(332) 외부의 제2 트렌치 금속(340)을 제거하는 단계를 포함한다. 단계 226은 폴리싱을 위해서 패드 및 슬러리를 이용하는 단계를 포함한다. 단계 226은 또한 스크럽 세정 공정을 이용하는 단계를 포함한다. 단계 226은 에칭 공정을 이용하여 제2 하드 마스크층(324)을 제거하는 단계를 포함한다. 방법(200)의 부가적인 실시예들을 위해서, 부가적인 단계들이, 방법(200) 이전에, 도중에, 그리고 이후에 제공될 수 있고, 설명된 일부 단계들이 대체되고, 배제되고, 또는 이동할 수도 있다. 바람직한 실시예들에서, 방법(200)을 이용하여, 보다 많은 트렌치 금속층들이 형성될 수 있다.
도 14에 도시된 바와 같이, 방법(200)에 의해서 제조된 장치(300)는, 기판(302), 상기 기판(302) 상에 적층된 제1 캡층(304), 상기 제1 캡층(304) 상에 적층된 제1 유전체층(306), 상기 제1 캡층(304) 및 제1 유전체층(306) 내에 매립된 제1 트렌치(312), 상기 제1 유전체층(306) 상에 적층된 제2 캡층(320), 상기 제2 캡층(320) 상에 적층된 제2 유전체층(322), 상기 제1 트렌치(312)의 상단부 상에 통합되고 상기 제2 캡층(320) 및 상기 제2 유전체층(322) 내에 매립된 비아(332), 및 상기 비아(332)의 상단부 상에 통합되고 상기 제2 유전체층(322) 내에 매립된 제2 트렌치(334)를 포함한다. 그러나, 다른 구성의 장치도 가능하다.
도 14에 도시된 바와 같이, 제1 트렌치(312)는 상기 제1 트렌치(312)의 하단부 및 측벽 상에 적층된 제1 배리어층(314), 상기 제1 배리어층(314) 상에 적층된 제2 배리어층(316), 및 상기 제1 트렌치(312)를 충전하면서 상기 제2 배리어층(316) 상에 적층된 제1 트렌치 금속(318)을 포함한다. 비아(332)는 상기 제1 트렌치 금속(318)의 상단부 및 상기 비아(332)의 측벽 상에 적층된 제3 배리어층(336), 상기 제3 배리어층(336) 상에 적층된 제4 배리어층(338), 및 상기 비아(332)를 충전하면서 상기 제4 배리어층(338) 상에 적층된 제2 트렌치 금속(340)을 포함한다. 제2 트렌치(334)는 상기 제2 트렌치(334)의 측벽 상에 적층된 제3 배리어층(336), 상기 제3 배리어층(336) 상에 적층된 제4 배리어층(338), 및 상기 제2 트렌치(334)를 충전하면서 상기 제4 배리어층(338) 상에 적층된 제2 트렌치 금속(318)을 포함한다. 비아(332)는 제2 트렌치(334)와 통합된다. 제3 배리어층(336) 및 제4 배리어층(338)은 비아(332) 및 제2 트렌치(334) 모두에 의해서 공유된다. 비아(332) 및 제2 트렌치(334) 모두가 제2 트렌치 금속(340)으로 충전된다.
도 15는 그룹(402)으로 식별되는 장치(100)(도 1)의 Rc를 그룹(404)으로 식별되는 장치(300)(도 2 내지 도 14)의 Rc와 비교하는 그래프(400)이다. 그룹(402)은 제1 트렌치 금속(M1)과 제2 트렌치 금속(M2) 사이의 Rc 데이터를 포함하는데, M1과 M2의 임계 치수(CD)는 변화하고, M1과 M2는 PVD Ta/TaN 상에 적층되는 것이다. 그룹(404)은 제1 트렌치 금속(M1)과 제2 트렌치 금속(M2) 사이의 Rc 데이터를 포함하는데, M1과 M2의 CD는 변화하고, M1과 M2는 ALD TaN/PVD Ta 상에 적층되는 것이다.
상이한 M1/M2 CD에서, 그룹(404) 내의 Rc 데이터는 그룹(402) 내의 Rc 데이터보다 낮은데, 단 하나의 예외는 0.05 ㎛에서의 M1/M2으로서, 여기에서는 데이터가 대략 같다. 도면에 도시된 바와 같이, 그룹(402) 내의 Rc는 약 6 Ω에서 약 14 Ω으로 변화하는 한편, 그룹(404) 내의 Rc는 약 6 Ω에서 약 11 Ω으로 변화한다. 상이한 M1/M2 CD 위치들에서 그룹(404) 내의 Rc 데이터의 변동은 그룹(402) 내의 Rc의 변동보다 작다는 것을 주목하여야 한다. 또한, 그룹(404) 내의 Rc 변화의 기울기가 그룹(402) 내의 Rc 변화의 기울기보다 작다는 것을 주목하여야 한다. 그에 따라, 장치(100)와 비교해, 장치(300)를 이용함으로써 IC 장치의 성능이 개선된다.
도 16 및 도 17을 참조하면, PVD TaN와 비교해, ALD TaN 또는 CVD TaN 사이의 차이들이 상이한 방식으로 확인될 수 있다. 도 16은 장치(100)(도 1)에 상응하는 그래프(500), 및 장치(300)(도 2 내지 도 14)에 상응하는 그래프(510)를 제공한다. 그래프(510)는 약 2.3 내지 2.6이 되는 ALD TaN의 N/Ta 비율, 약 0.3 내지 0.6이 되는 PVD TaN의 N/Ta 비율, 및 약 0.6 내지 1.0이 되는 ALD TaN/PVD Ta 또는 ALD Ta/PVD TaN/Ta의 N/Ta 비율을 보여준다. PVD TaN/Ta(그래프(500)) 내의 탄소(C) 함량은 약 0.2%보다 낮고, ALD TaN/PVD Ta 또는 ALD TaN/PVD TaN/Ta(그래프(510)) 내의 C 함량은 약 0.2 내지 1%이다.
도 17을 참조하면, 장치(100 및 300)을 비교하는 x-레이 회절(XRD) 분석이 도시되어 있다. 라인(520)은 장치(300)에 상응하고, 라인(530)은 장치(100)에 상응한다. 도면에서 구체적으로 지정된 영역을 제외하고, 라인(520, 530)은 유사하다. 도면은 PVD TaN/Ta(장치(100)) 내의 β-Ta 및 ALD TaN/PVD Ta 또는 ALD TaN/PVD TaN/Ta(장치(300)) 내의 α-Ta을 도시한다.
도 18을 참조하면, 본 개시 내용의 여러 양태들에 따라서 제조된 장치(600)가 도시되어 있다. 장치(600)의 다수 층 및 조성은 장치(300)(도 14)의 것과 유사하다. 그에 따라, 간결함을 위해서, 동일한 참조 번호로 표시한다. 그러나, 장치(600)는, TaN층 위의 Ta층인 금속 배리어층 쌍을 포함하고, 이는 장치(300)와 다르다. 실시예에서, 배리어층(636)은 약 10 Å 내지 20 Å 범위의 두께를 가진 PVD TaN층이고, 배리어층(638)은 약 50 Å 내지 100 Å 범위의 두께를 가진 PVD Ta층이고, 배리어층(638)은 배리어층(636) 위에 위치한다. 다른 실시예에서, 배리어층(614)은 약 10 Å 내지 20 Å 범위의 두께를 가진 PVD TaN층이고, 배리어층(616)은 약 50 Å 내지 100 Å 범위의 두께를 가진 PVD Ta층이고, 배리어층(616)은 배리어층(614) 위에 위치한다. 여러 실시예들에서, 배리어층 쌍(636/638)이 배리어층 쌍(614/616)과 동일한 조성 또는 상이한 조성을 가질 수 있다. 예를 들어, 실시예에서, 배리어층(614/616)은 PVD TaN/PVD Ta층인 한편, 배리어층(636 및 638)은 배리어층(336, 338)(도 14) 각각과 실질적으로 동일하다. 다른 실시예에서, 배리어층(636/638)은 PVD TaN/PVD Ta층인 한편, 배리어층(614 및 616)은 배리어층(314 및 316)(도 14) 각각과 실질적으로 동일하다. 또 다른 실시예에서, 배리어층(614/616)은 PVD TaN/PVD Ta층이고 배리어층(636/638)은 또한 PVD TaN/PVD Ta층이다. 여러 실시예들에서, 그래프(510)(도 16)에 도시된 바와 같이, 장치(600)의 PVD TaN/PVD Ta층, 예를 들어 배리어층 쌍(614/616) 또는 배리어층 쌍(636/638)이 장치(300)와 유사한 N/Ta 농도 비율을 가진다. 예를 들어, 장치(600)에 대해서, PVD TaN층의 N/Ta 비율은 약 2.3 내지 2.6이고, PVD TaN/PVD Ta층의 N/Ta 비율은 약 0.6 내지 1.0이다. 그러나, 장치(600)의 PVD TaN/PVD Ta층 쌍의 탄소(C) 함량은 장치(300)의 배리어층의 탄소 함량보다 적다. 실시예에서, 장치(600)의 PVD TaN/Ta층의 탄소(C) 함량은 약 0.2%보다 적다.
여러 실시예들에서, 장치(600)는 또한 장치(100)(도 1)와 상이하다. 예를 들어, 장치(600)의 PVD TaN층(예를 들어, 배리어층(614) 및/또는 배리어층(636))은 장치(100)의 PVD TaN층(예를 들어, 도 1의 배리어층(110, 120 및/또는 126)보다 얇다. 여러 실시예들에서, 장치(600)의 PVD TaN층은 30 Å보다 얇은 한편, 장치(100)의 PVD TaN층은 30 Å보다 두껍다. 장치(600)와 장치(100) 사이의 다른 차이는 각각의 PVD TaN/PVD Ta 배리어층에서의 N/Ta 비율이다. 여러 실시예들에서, 장치(600)의 PVD TaN층은 약 2.3 내지 2.6의 N/Ta 비율을 갖는 한편(도 16의 그래프(510)), 장치(100)의 PVD TaN층은 약 0.3 내지 0.6의 N/Ta 비율을 갖는다(도 16의 그래프(500)).
도 18을 여전히 참조하면, 장치(600)의 실시예에서, 제1 트렌치(312) 및 제2 트렌치(334) 각각은 약 0.036 미크론(㎛) 내지 약 1.0 ㎛ 범위의 CD(예를 들어, 폭)를 가지는 한편, 비아(332)는 약 0.025 ㎛ 내지 약 0.040 ㎛ 범위의 CD(예를 들어, 직경)를 가진다. 장치(600)의 다른 실시예에서, 제1 트렌치(312) 및 제2 트렌치(334) 각각은 약 0.045 ㎛ 내지 약 1.0 ㎛ 범위의 CD(예를 들어, 폭)를 가지는 한편, 비아(332)는 약 0.040 ㎛ 내지 약 0.055 ㎛ 범위의 CD(예를 들어, 직경) 가진다. 장치(600)의 또 다른 실시예에서, 제1 트렌치(312) 및 제2 트렌치(334) 각각은 약 0.064 ㎛ 내지 약 1.0 ㎛ 범위의 CD(예를 들어, 폭)를 가지는 한편, 비아(332)는 약 0.055 ㎛ 내지 약 0.070 ㎛ 범위의 CD(예를 들어, 직경)를 가진다.
일부 실시예에 따라서, 장치(600)가 방법(200)(도 2)으로 제조될 수 있다. 실시예에서, 방법(200)은 단계 210에서 배리어층(614 및 616)을 PVD TaN 및 PVD Ta층 쌍으로서 형성한다. 이러한 실시예에 더하여, 단계 210은, 제어된 N2 플로우로 Ta 타겟을 플라즈마 스퍼터링하는 단계를 포함하는 제1 PVD 공정을 이용하여, 도 6에 도시된 바와 같이, 제1 트렌치(312)의 하단부 및 측벽 상에 배리어층(614)을 적층한다. 제1 PVD 공정에서, N2 플로우는 약 20 sccm 내지 약 40 sccm이 되도록 제어된다. 일 실시예에서, N2 플로우는 약 30 sccm이다. 다른 실시예에서, N2 플로우는 약 36 sccm이다. 또 다른 실시예에서, N2 플로우는 약 30 sccm 내지 약 40 sccm이다. 여러 실시예들에서, 제1 PVD 공정은 약 4 sccm 내지 약 50 sccm 범위의 Ar 플로우, 약 3 KW 내지 약 15 KW 범위의 DC 전력, 및 약 75 W 내지 약 250 W 범위의 AC 전력을 더 포함한다. 여러 실시예들에서, PVD TaN층(614)의 두께는 약 10 Å 내지 20 Å이 되도록 제어된다. 다른 동작 조건들(예를 들어, Ar 플로우, DC 전력, 및 AC 전력)과 조합된 높은 N2 플로우에 의해, PVD TaN층(614)은 약 2.3 내지 약 2.6 범위의 높은 N 대 Ta 비율을 달성한다. 단계 210은, 제2 PVD 공정을 이용하여, 배리어층(614) 상에 배리어층(616)을 적층하는 단계를 더 포함한다. 제2 PVD 공정은 N2 플로우 없이 Ta 타겟을 플라즈마 스퍼터링하는 단계를 포함한다. 여러 실시예들에서, PVD Ta층(616)의 두께는 약 50 Å 내지 100 Å이 되도록 제어된다. 일 실시예에서, 방법(200)은, 전술한 유사한 PVD 공정들을 이용하여, 단계 224에서 배리어층(636 및 638)을 PVD TaN 및 PVD Ta층 쌍으로서 형성한다. PVD TaN층(636 또는 614) 내의 높은 N/Ta 비율에 의해, PVD Ta층(638 또는 616)은 장치(100)(도 1) 내의 PVD Ta층보다 높은 Ta 순도를 달성한다. 따라서, 장치(600)는 장치(100)보다 작은 Rc를 달성한다. 또한, 이하에서 설명하는 바와 같이, 장치(600)의 소정의 특성들은 장치(300)와 비슷하거나 심지어 그보다 우수하다.
도 19는 장치(600)의 여러 실시예들의 XRD 분석을 도시한다. 도 19를 참조하면, 그래프(712)는 PVD TaN/PVD Ta층의 쌍 내의 Ta 조성을 보여주며, PVD TaN층은 약 27 sccm의 N2 플로우로 형성된다. 유사하게, 그래프들(714 및 716)은 N2 플로우가 상이한 상기 쌍 내의 Ta 조성들을 보여준다. 구체적으로, 그래프(714)의 실시예는 약 30 sccm의 N2 플로우를 이용하고, 그래프(716)의 실시예는 약 36 sccm의 N2 플로우를 이용한다. 도 19에 도시된 바와 같이, 그래프(712)의 실시예는 β-Ta 및 α-Ta 모두를 포함하는 한편, 그래프들(714 및 716)은 증가된 α-Ta 성분 및 감소된 β-Ta 성분을 포함한다. 구체적으로, 그래프(716)의 실시예는 α-Ta를 포함하나 실질적으로 β-Ta는 포함하지 않는다. β-Ta가 일반적으로 α-Ta보다 더 저항적이기 때문에, 도 19는 높은 N2 플로우 형성된 PVD TaN층이 장치(600)의 여러 실시예들의 낮은 Rc에 어떻게 기여하는지를 적어도 부분적으로 설명한다.
장치(100, 300, 및 600)과 같은 집적 회로 인터커넥트를 디자인할 때, 인터커넥트의 저항은 중요한 관심사가 된다. 예를 들어, 인터커넥트를 통한 전파 지연(propagation delay)(t)이 일반적으로 t = RC로서 표현되고, 여기에서 R은 인터커넥트의 저항이고 C는 인터커넥트의 용량성 부하(capacitive load)이다. 그에 따라, 저항이 낮을수록 일반적으로 전파 지연도 낮아지고, 이에 스위칭 속도는 빨라진다. 인터커넥트의 저항은 시트 저항(Rs) 성분 및 접촉 저항(Rc) 성분을 포함한다. 장치(300 및 600)의 저항을 비교하기 위해서, Rs 및 Rc 성분 모두를 각각 비교하였다. 이러한 목적에 더하여, 장치(300)의 실시예 및 장치(600)의 2개의 실시예들을 시뮬레이션 및 실험을 통해서 비교하였고, 3개의 실시예들 모두는 폭이 0.045 ㎛인 층-5 Cu-함유 금속 라인을 이용한다. 장치(300)의 실시예는, 비아(332) 내의 금속 배리어층으로서, ALD TaN층(예를 들어, 배리어층(336)) 위의 PVD Ta층(예를 들어, 배리어층(338))을 이용한다. 장치(600)의 제1 실시예는, 비아(332) 내의 금속 배리어층으로서, PVD TaN층(예를 들어, 배리어층(636)) 위의 PVD Ta층(예를 들어, 배리어층(638))을 이용하고, PVD TaN층은 약 30 sccm의 N2 플로우로 형성된다. 장치(600)의 제2 실시예는, 비아(332) 내의 금속 배리어층으로서, PVD TaN층(예를 들어, 배리어층(636)) 위의 PVD Ta층(예를 들어, 배리어층(638))을 이용하고, PVD TaN층은 약 36 sccm의 N2 플로우로 형성된다. 도 20은 3개의 실시예들의 상응하는 금속 라인들의 Rs를 비교한다. 도 21 및 도 22는 3개의 실시예들의 Rc를 비교한다.
도 20을 참조하면, 그래프(722)는 장치(300)의 실시예의 Rs에 대한 통계치들(statistics)을 보여준다. 그래프(724)는 장치(600)의 제1 실시예의 Rs에 대한 통계치들을 보여준다. 그래프(724)는 장치(600)의 제2 실시예의 Rs에 대한 통계치들을 보여주는 그래프(726)와 실질적으로 중첩한다. 도 20으로부터 확인할 수 있는 바와 같이, 3개의 실시예들의 Rs는 대략적으로 동일하다.
도 21 및 도 22를 참조하면, 그래프들(732 및 742)은 장치(300)의 실시예의 Rc에 대한 통계치들을 보여주고, 그래프들(734 및 744)은 장치(600)의 제1 실시예에 대한 Rc의 통계치들을 보여주며, 그래프들(736 및 746)은 장치(600)의 제2 실시예에 대한 Rc의 통계치들을 보여준다. 그래프들의 각각에서, 약 484개의 샘플들을 이용하였다. 도 21을 참조하면, 그래프(732)의 평균 및 중앙값(average and median) Rc는 그래프들(734 및 736)에서의 평균 및 중앙값보다 작다. 그러나, 그래프들(734 및 736) 내의 Rc 표준 편차(σ)는 그래프(732) 내의 표준 편차보다 작고, 이는 장치(600) 내의 보다 예측가능한 인터커넥트 저항에 기여한다. 그래프들(734 및 736) 내에 도시된 장치(600)의 2개의 실시예들과 관련하여, Rc 표준 편차(σ)는 약 0.4 옴(Ω) 미만이다. 도 22는 도 21에서와 같은 정보를 상이한 관점에서 보여준다. 또한, 장치(100)의 일부 실시예(도 15의 그룹(402))과 비교하여, 장치(600)의 2개의 실시예들은, 도 15의 그룹(404)과 유사하게, 일반적으로 낮은 Rc를 나타내고, 트렌치(334)에 대한 트렌치(312)의 접촉 저항(Rc)은 약 6 내지 약 11 Ω 범위인 한편, 트렌치의 임계 치수(CD)는 약 0.05 내지 약 0.5 마이크로미터(㎛) 범위이다.
앞서서 제시된 측정치들 및 데이터는 단지 예시적인 목적을 위한 것이고, 본 개시 내용의 실시예들의, 전부가 아닌, 일부에 대해서 도출된 것이다. 따라서, 본원 발명은 청구범위에서 명시적으로 개시되는 것과 별개로, 이러한 측정치들 및 데이터에 의해서 제한되지 않아야 한다.
따라서, 본 개시 내용은 집적 회로를 위한 구조를 설명한다. 그러한 구조는, 기판, 상기 기판 상에 적층된 캡층, 상기 캡층 상에 적층된 유전체층, 및 상기 유전체층 내에 매립된 트렌치를 포함한다. 상기 트렌치는, ALD TaN 또는 CVD TaN의 N/Ta 비율이 약 2.3-2.6 범위인, 트렌치의 측벽 상에 적층된 원자층 적층(ALD) TaN 또는 화학적 기상 증착(CVD) TaN, PVD TaN의 N/Ta 비율이 약 0.3 내지 0.6 범위이고 PVD Ta의 N/Ta 비율이 거의 영(zero)인, ALD TaN 또는 CVD TaN 상에 적층된 물리적 기상 증착(PVD) Ta 또는 PVD Ta와 PVD TaN의 조합, 그리고 PVD Ta 또는 PVD Ta와 PVD TaN의 조합, 그리고 ALD TaN 또는 CVD TaN의 N/Ta 비율이 약 0.6 내지 1.0 범위인, ALD TaN 또는 CVD TaN 상에 적층된 PVD Ta와 PVD TaN의 조합 또는 PVD Ta 상에 적층된 Cu를 포함한다. 구조는 충전된 트렌치의 하단부에서 트렌치 내에 통합된 비아를 더 포함한다. 비아는 캡층에 도달한다. ALD TaN의 두께는 약 5 내지 10 옹스트롬(Å) 범위이다. PVD Ta 또는 PVD TaN의 Ta는 β-Ta로부터 α-Ta로 변화한다. 유전체층은 유전 상수(k)는 약 2.6 내지 2.65인 저 k 재료를 포함한다. 유전체층은 Si, C, O 및 H를 더 포함한다. ALD TaN 상에 적층된 ALD TaN 및 PVD Ta 또는 PVD Ta 및 PVD TaN의 탄소(C) 농도는 약 0.2 내지 1 퍼센트(%) 범위이다. PVD Ta 또는 PVD TaN 내의 탄소(C) 농도는 약 0.2% 미만이다.
일부 실시예에서, 집적 회로에 대한 구조가 설명된다. 그러한 구조는 기판, 상기 기판 상에 적층된 제1 캡층, 상기 캡층 상에 적층된 제1 유전체층, 및 상기 제1 유전체층 내에 매립된 제1 트렌치, 상기 제1 유전체층 상에 적층된 제2 캡층, 상기 제1 유전체층 상에 적층된 제2 유전체층, 상기 제2 유전체층 내에 매립된 제2 트렌치, 상기 제1 트렌치와 상기 제2 트렌치 사이에 위치하고 충전된 제1 트렌치의 상단부에서 제1 트렌치 내에 그리고 상기 제2 트렌치의 하단부에서 상기 제2 트렌치 내에 통합되는 비아를 포함한다. 상기 제1 트렌치 또는 제2 트렌치는, ALD TaN 또는 CVD TaN의 N/Ta 비율이 약 2.3-2.6 범위인, 상기 제1 트렌치의 하단부 및 측벽에 적층된 원자층 적층(ALD) TaN 또는 화학적 기상 증착(CVD) TaN, PVD TaN의 N/Ta 비율이 약 0.3 내지 0.6 범위이고 PVD Ta의 N/Ta 비율이 거의 영인, 상기 ALD TaN 또는 CVD TaN 상에 적층된, 물리적 기상 증착(PVD) Ta 또는 PVD Ta와 PVD TaN의 조합, 그리고 상기 PVD Ta 또는 상기 PVD Ta와 PVD TaN의 조합, 그리고 ALD TaN 또는 CVD TaN의 N/Ta 비율이 약 0.6 내지 1.0 범위인, 상기 ALD TaN 또는 CVD TaN 상에 적층된 PVD Ta와 PVD TaN의 조합 또는 PVD Ta 상에 적층된 Cu를 포함한다.
본 개시 내용은 또한 집적 회로를 제조하기 위한 방법을 설명한다. 방법은 기판 상에 캡층을 적층하는 단계, 상기 캡층 상에 유전체층을 적층하는 단계, 상기 유전체층 상에 하드 마스크층을 적층하는 단계, 상기 제1 유전체층 내에 트렌치를 형성하는 단계, 및 상기 트렌치를 충전하는 단계를 포함한다. 상기 트렌치를 충전하는 단계는, 상기 트렌치의 하단부 및 측벽 상에 제1 배리어층을 적층하는 단계, 상기 제1 배리어층 상에 제2 배리어층을 적층하는 단계, 및 상기 제2 배리어층 상에 금속을 적층하는 단계를 포함한다. 상기 방법은 하드 마스크층을 제거하기 위해서 화학적 기계 연마(CMP)를 이용하는 단계를 더 포함한다. 상기 제1 배리어층을 적층하는 단계는, 원자층 적층(ALD) 또는 화학적 기상 증착(CVD)을 이용하여, 약 5 내지 10 옹스트롬(Å) 범위의 두께로 탄탈륨 질화물(TaN) 층을 적층하는 단계를 포함한다. 상기 제2 배리어층을 적층하는 단계는, 물리적 기상 증착(PVD) 공정을 이용하여, 상기 제1 배리어층 상에 약 50 내지 100 Å 범위의 두께로 Ta층을 적층하는 단계를 포함한다. 상기 제2 배리어층을 적층하는 단계는 PVD 공정을 이용하여 TaN층을 적층하는 단계를 더 포함한다. 금속을 적층하는 단계는 구리(Cu)를 적층하는 단계를 포함한다. 금속을 적층하는 단계는 Cu 시드층을 적층하는 단계를 더 포함한다.
일 예시적인 양태에서, 본 개시 내용은 집적 회로를 위한 구조물에 관한 것이다. 그러한 구조물은 기판; 상기 기판 상에 적층된 캡층; 상기 캡층 상에 적층된 유전체층; 및 상기 유전체층 내에 매립된 트렌치를 포함한다. 상기 트렌치는, 상기 트렌치의 측벽 상에 형성되며, 질소의 농도가 탄탈륨보다 더 높은 TaN층; 상기 TaN층 위에 형성된 Ta층; 및 상기 Ta층 위에 형성된 Cu 함유층을 가진다. TaN층 및 Ta층의 전체 탄소(C) 농도는 약 0.2 퍼센트(%)보다 낮다.
다른 예시적인 양태에서, 본 개시 내용은 집적 회로를 위한 구조물에 관한 것이다. 그러한 구조물은 기판; 상기 기판 위에 형성된 제1 캡층; 상기 제1 캡층 위에 형성된 제1 유전체층; 상기 제1 유전체층 내에 매립된 제1 트렌치를 포함한다. 상기 제1 트렌치는, 상기 제1 트렌치의 하단부 및 측벽 상에 적층되며, 질소의 농도가 탄탈륨보다 더 높은 제1 TaN층; 상기 제1 TaN층 위에 적층된 제1 Ta층; 및 상기 제1 Ta층 위에 형성된 제1 Cu 함유층을 포함한다. 상기 구조물은 상기 제1 유전체층 위에 형성된 제2 캡층; 상기 제1 유전체층 위에 형성된 제2 유전체층; 상기 제2 유전체층 내에 매립된 제2 트렌치를 더 포함한다. 상기 제2 트렌치는, 상기 제2 트렌치의 하단부 및 측벽 상에 적층되며, 질소의 농도가 탄탈륨보다 더 높은 제2 TaN층; 상기 제2 TaN층 위에 적층된 제2 Ta층; 및 상기 제2 Ta층 위에 형성된 제2 Cu 함유층을 포함한다. 상기 구조물은 상기 제1 트렌치와 상기 제2 트렌치 사이에 위치한 비아를 더 포함하고, 상기 비아는 상기 제1 트렌치의 상단부에서 상기 제1 트렌치 내에 통합되고 상기 제2 트렌치의 하단부에서 상기 제2 트렌치 내에 통합된다.
또 다른 예시적인 양태에서, 본 개시 내용은 집적 회로를 제조하는 방법에 관한 것이다. 그러한 방법은 기판 상에 캡층을 적층하는 단계; 상기 캡층 상에 유전체층을 적층하는 단계; 상기 유전체층 내에 트렌치를 형성하는 단계; 및 상기 트렌치를 충전하는 단계를 포함한다. 상기 트렌치를 충전하는 단계는 적어도 20 sccm의 N2 플로우로 TaN의 물리적 기상 증착(PVD)을 이용하여 상기 트렌치의 하단부 및 측벽 상에 제1 배리어층을 적층하는 단계; Ta의 PVD를 이용하여 상기 제1 배리어층 상에 제2 배리어층을 적층하는 단계; 및 상기 제2 배리어층 위에 금속층을 적층하는 단계를 포함한다.
상기 내용은, 당업자가 본 개시 내용의 양태들을 보다 잘 이해할 수 있도록, 몇몇 실시예들의 특징들을 개략적으로 설명한다. 당업자는, 여기에서 도입된 실시예들의 동일한 목적들을 실시하기 위해서 및/또는 동일한 장점들을 달성하기 위해서, 다른 공정들 및 구조들을 디자인 또는 수정하기 위한 기본으로서 본원 개시 내용을 용이하게 이해할 수 있다는 것을 이해할 수 있을 것이다. 당업자는 또한, 그러한 동류의 구성들이 본원 개시 내용의 사상 및 범위로부터 벗어나는 것이 아니고, 그러한 구성이, 본원 개시 내용의 사상 및 범위로부터 벗어나지 않고도, 여러 가지 변화들, 치환들, 및 변경들을 만들 수 있다는 것을 이해하여야 할 것이다.

Claims (10)

  1. 집적 회로를 위한 구조물에 있어서,
    기판과,
    상기 기판 상에 적층된 캡층과,
    상기 캡층 상에 적층된 유전체층과,
    상기 유전체층 내에 매립된 트렌치
    를 포함하고,
    상기 트렌치는,
    상기 트렌치의 측벽 상에 형성되고, 질소의 농도가 탄탈륨보다 더 높은 TaN층과,
    상기 TaN층 위에 형성된 Ta층과,
    상기 Ta층 위에 형성된 Cu 함유층을 포함하고,
    상기 TaN층 및 상기 Ta층 내의 탄소(C)의 전체 원자 퍼센트(atomic percent)는 0.2보다 낮은 것인 구조물.
  2. 제1항에 있어서, 상기 TaN층 및 상기 Ta층의 전체 N/Ta 비율은 0.6 내지 1.0 범위인 것인 구조물.
  3. 제1항에 있어서, 상기 TaN층의 N/Ta 비율은 2.3 내지 2.6 범위인 것인 구조물.
  4. 제1항에 있어서, 상기 트렌치의 하단부에서 상기 트렌치 내에 통합된 비아를 더 포함하고, 상기 비아는 상기 캡층에 도달하는 것인 구조물.
  5. 제4항에 있어서, 상기 트렌치는 0.045 ㎛의 CD(critical dimension; 임계 치수)를 갖고, 상기 구조물의 접촉 저항(Rc)은 0.4 옴(Ω) 미만의 표준 편차(σ)를 갖는 것인 구조물.
  6. 제1항에 있어서, 상기 TaN층의 두께는 10 내지 20 옹스트롬(Å) 범위인 것인 구조물.
  7. 제1항에 있어서, 상기 Ta층의 두께는 50 내지 100 옹스트롬(Å) 범위인 것인 구조물.
  8. 제1항에 있어서, 상기 TaN층 및 상기 Ta층은, i) β-Ta 없이 α-Ta를, 또는 ii) α-Ta 및 β-Ta 모두를 포함하는 것인 구조물.
  9. 집적 회로를 위한 구조물에 있어서,
    기판과,
    상기 기판 위에 형성된 제1 캡층과,
    상기 제1 캡층 위에 형성된 제1 유전체층과,
    상기 제1 유전체층 내에 매립된 제1 트렌치로서, 상기 제1 트렌치는,
    상기 제1 트렌치의 하단부 및 측벽 상에 적층되며, 질소의 농도가 탄탈륨보다 더 높은 제1 TaN층과,
    상기 제1 TaN층 위에 적층된 제1 Ta층과,
    상기 제1 Ta층 위에 형성된 제1 Cu 함유층을 포함하는 것인 제1 트렌치와,
    상기 제1 유전체층 위에 형성된 제2 캡층과,
    상기 제1 유전체층 위에 형성된 제2 유전체층과,
    상기 제2 유전체층 내에 매립된 제2 트렌치로서, 상기 제2 트렌치는,
    상기 제2 트렌치의 하단부 및 측벽 상에 적층되며, 질소의 농도가 탄탈륨보다 더 높은 제2 TaN층과,
    상기 제2 TaN층 위에 적층된 제2 Ta층과,
    상기 제2 Ta층 위에 형성된 제2 Cu 함유층을 포함하는 것인 제2 트렌치와,
    상기 제1 트렌치와 상기 제2 트렌치 사이에 위치하는 비아
    를 포함하고, 상기 비아는 상기 제1 트렌치의 상단부에서 상기 제1 트렌치 내에 통합되고 상기 제2 트렌치의 하단부에서 상기 제2 트렌치 내에 통합되는 것인 구조물.
  10. 집적 회로를 제조하는 방법에 있어서,
    기판 상에 캡층을 적층하는 단계와,
    상기 캡층 상에 유전체층을 적층하는 단계와,
    상기 유전체층 내에 트렌치를 형성하는 단계와,
    상기 트렌치를 충전하는 단계
    를 포함하고,
    상기 트렌치를 충전하는 단계는,
    적어도 20 sccm(standard cubic centimeter per minute)의 N2 플로우로 TaN의 물리적 기상 증착(PVD)을 이용하여 상기 트렌치의 하단부 및 측벽 상에 제1 배리어층을 적층하는 단계와,
    Ta의 PVD를 이용하여 상기 제1 배리어층 상에 제2 배리어층을 적층하는 단계와,
    상기 제2 배리어층 위에 금속층을 적층하는 단계
    를 포함하는 것인 집적 회로 제조 방법.
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