CN105335536A - 用于集成电路设计优化和良率改进的方法 - Google Patents

Abstract

本发明公开用于集成电路设计优化和良率改进的方法。根据本发明的一种对集成电路设计进行优化的方法，包括：对集成电路设计进行关键区域分析；以及基于关键区域分析结果对集成电路设计进行布局优化。布局优化可包括：连线展开和/或连线加宽。

Description

用于集成电路设计优化和良率改进的方法

技术领域

本发明涉及集成电路(IC)设计领域，更具体地，本发明涉IC设计优化，尤其是布局设计的优化，以此达到改进良率的目的。

背景技术

在IC制造过程中，通常有三种类型的良率损失(yieldloss)，即随机良率损失、系统性良率损失、和参数性良率损失。特别是在半导体工艺进入先进技术节点后，随机缺陷有限良率(randomdefectlimitedyield，缩写为RDLY)损失已成为一种首要的良率损失。

在IC制造过程中，随机颗粒缺陷会导致IC设计产生短路或开路的问题。就IC设计中的连线而言，当连线间具有极小的间距时，易遭遇短路问题，而当连线自身具有极小的线宽时，易遭遇开路问题。

在半导体工艺进入先进技术节点后，为了减少良率损失，不仅要依赖于设计规则，还需依赖于设计布局。即使一项IC设计通过了设计规则检查(DRC)并且没有遇到工艺条件变动的问题，该IC设计依然可能遭受源自于晶片随机缺陷的良率损失。由于随机缺陷的随机特性，难以在制造工艺环节对其进行进一步改进，而是需要在设计阶段着手。换句话说，改进良率不仅仅是加工厂(foundry)的责任，也是设计人员需要关注的问题。

当前，在布局级设计中，以设计规则来检查IC设计(IC设计通常采取IC版图的形式)，从而确保对于制造工艺中的变量有充分的容限。这种设计规则检查主要关注的是布局的几何形状。随后，实施分辨率增强技术/光学邻近校正(RET/OPC)以确保IC设计的可复制性(printability)。图1是根据现有技术的一种IC设计的布局级验证过程100的示例流程图。首先在步骤101提供IC设计方案。然后，在步骤102进行DRC，即根据设计规则110来检查IC设计。如果IC设计方案未通过DRC，则返回步骤101作进一步修改。如果IC设计方案通过了DRC，则进行下一步骤103，实施分辨率增强技术/光学邻近校正(RET/OPC)。通常，基于一项或多项RET/OPC模型120(可以是光刻设备专用模型、光刻工艺专用模型、经验模型等)来实施RET/OPC。步骤103完成后，即可将IC设计方案送交制造(业界也称为tapeout)。

上述布局级验证过程的缺陷在于，其尚不足于确保IC设计方案的可靠性和可制造性，尤其是和RDLY损失有关的可制造性。基于该原因，业界提出可制造性设计(DFM)的概念。DFM在IC设计阶段就会去考虑工艺条件，即在IC设计方案送交制造厂前，工艺和设计两个角度均会被考虑和优化。

发明内容

本发明给出一种可制造性设计(DFM)方案。具体的，本发明在传统的布局级验证过程中加入CAA方案，这是一种除DRC和RET/OPC以外的增强布局检查方案。本发明通过设计测试结构来获得表征工艺环节随机缺陷的数据DSD，并利用DSD来标识关键区域CA，作为IC设计人员调整连线间距/宽度的参照。

根据本发明的一个方面，提出一种对集成电路设计进行优化的方法，包括：a)对初始集成电路设计进行关键区域分析，从初始集成电路设计的布局中标识出关键区域CA；以及b)基于关键区域分析结果对初始集成电路设计进行布局优化，其中，所述布局优化包括以下的至少一项：展开连线，以增加相邻连线的间距；以及加宽连线，以增加连线自身的宽度。

根据本发明的一个方面，前述方法中，所述布局优化在不违反集成电路设计规则的前提下进行。

根据本发明的一个方面，前述方法中，所述标识出关键区域CA的步骤包括：标识短路CA，其在布局中标识为在相邻连线间引起短路失效的多个导电性缺陷的位点所占的区域；以及标识开路CA，其在布局中标识为在连线自身中引起开路失效的多个非导电性缺陷的位点所占的区域。

根据本发明的一个方面，前述方法中，所述标识出关键区域CA的步骤包括：基于缺陷尺寸分布DSD分别标识出同各个缺陷尺寸对应的CA。

根据本发明的一个方面，前述方法中，所述缺陷尺寸分布DSD关联于制造工艺，其中通过以下方式确定DSD：设计用于所述初始集成电路设计的测试结构；制造所述测试结构；基于制得的测试结构获得DSD。

根据本发明的一个方面，前述方法中，所述测试结构具有和所述初始集成电路设计相同或近似的连线间距和连线宽度。

根据本发明的一个方面，前述方法中，所述基于所制造的测试结构获得DSD的步骤包括：对所制造的测试结构进行电气测试以获得初始DSD；基于产品良率和光学缺陷图对初始DSD进行优化；以及使用经优化的DSD作为关键区域分析中的DSD。

根据本发明的一个方面，前述方法还包括：在布局优化前，预测良率。

根据本发明的一个方面，前述方法还包括：在布局优化后，预测良率；当预测的良率未达预期时，修改工艺条件和/或修改集成电路设计；基于修改的工艺条件和/或修改的集成电路设计重复步骤a)和步骤b)，直至预测的良率达到预期。

根据本发明的一个方面，前述方法中，预测良率的步骤包括：计算平均失效数ANF，

$\mathrm{ANF}=\underset{\min \left(x\right)}{\overset{\max \left(x\right)}{\∫}}\mathrm{CA}\left(x\right)\mathrm{DSD}\left(x\right)\mathrm{dx}$

其中min(x)和max(x)是在缺陷尺寸范围内的最小和最大缺陷尺寸，CA(x)和DSD(x)分别是缺陷尺寸x下的CA和DSD函数；以及基于ANF，利用良率模型预测良率。

根据本发明的一个方面，前述方法中，所述良率模型包括泊松(Poisson)模型，良率Y计算为：

Y＝e^-ANF。

根据本发明的一个方面，前述方法中，

根据本发明的一个方面，前述方法还包括：在进行关键区域分析前，对所述初始集成电路设计进行设计规则检查。

根据本发明的一个方面，前述方法还包括：在布局优化后，对所述优化的集成电路设计施加以下处理的至少一项：分辨率增强技术；以及光学邻近校正。

根据本发明的一个方面，提出一种对集成电路设计进行布局级物理验证的方法，其包括根据前述任一项所述方法对集成电路设计进行优化的步骤。

本发明的技术效果至少包括：本发明的CAA方案可在设计阶段即消除制造环节的随机缺陷导致IC产品故障的概率，并由此改进良率。

附图说明

为了进一步阐明本发明的各实施例的以上和其他优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。在附图中，相同的附图标记用于指代若干视图中的相同或类似的元件或功能，并且附图中元件并不一定彼此按比例绘制，个别元件可被放大或缩小以便在本描述的上下文中更容易理解这些元件。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。

图1示出根据现有技术的一种IC设计的布局级验证过程的示例流程图。

图2示出根据本发明的实施例的IC设计的示例优化过程的流程图。

图3示出根据本发明的实施例的确定DSD的示例方法的流程图。

图4示出根据本发明的实施例的预测良率的示例方法的流程图。

图5示出缺陷密度DSD(x)、关键区域CA(x)、以及平均失效数ANF的示例函数图形。

图6A－6D示出根据本发明的实施例的示例性测试结构的示意图。

图7A和图7B分别示出在布局中标识出的短路CA和开路CA的示意图。

具体实施方式

下面的详细描述参照附图，附图以例示方式示出可实践所要求保护的主题的特定实施例。充分详细地描述这些实施例，以使本领域技术人员将该主题投入实践。要理解，各实施例尽管是不同的，但不一定是相互排斥的。例如，这里结合一个实施例描述的特定特征、结构或特性可在其它实施例中实现而不脱离所要求保护的主题的精神和范围。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。另外应理解，可修改各公开实施例中的各个要素的位置或配置而不脱离所要求。

本说明书中的技术术语缩写：

RDLY：随机缺陷有限良率

DRC：设计规则检查

RET：分辨率增强技术

OPC：光学邻近校正

CA：关键区域

CAA：关键区域分析

DSD：缺陷尺寸分布

ANF：平均失效数

本申请的发明人通过对IC布局设计和IC的深入研究发现，由于连线的短路/开路失效而引起的良率损失受两项因素的直接影响：1)连线自身的布局设计，包括连线的间距和连线宽度；2)制造环节的随机缺陷，包括缺陷尺寸和密度。发明人由此提出一种用于IC设计布局验证的CAA方案，该方案利用测试结构获得表征制造环节随机缺陷的DSD，并基于DSD从IC设计布局中标识出关键区域CA。随后，基于该分析结果进行连线优化，即调整连线的间距和/或连线自身的宽度，达到减少/消除CA的目的。

图2示出根据本发明的实施例的IC设计的示例优化过程的流程图。流程200的步骤201－202、205－206与图1所示的流程100的步骤101－104相对应，流程200中使用的设计规则210和RET/OPC模型240和流程100中的设计规则110和RET/OPC模型120相对应，此处不再对其予以阐述。

流程200和流程100的区别在于加入了关键区域分析CAA(步骤203)并基于CAA分析的结果进行布局优化(步骤204)。具体来说，步骤203可包括使用适当的CAA模型从IC设计中标识出关键区域CA。关键区域CA的标识和缺陷尺寸有关。对于给定的缺陷尺寸x，函数CA(x)表示尺寸x的缺陷(例如，微粒)存在时会导致短路/开路的区域，例如，关键区域CA可位于间隔很小的连线之间，或位于自身宽度较窄的连线上。一个示例性的CA函数例如为图5中的函数CA(x)。

作为示例，图7A和图7B分别示出在布局中标识出的短路CA和开路CA的示意图。图7A中示出两条相邻的连线，以及落在两条连线间的尺寸为x₀的导电性缺陷(微粒)。可以看出，左边4个导电性缺陷会导致相邻连线的短路。因此，可以根据引起短路的各个缺陷的位点来标识出一个区域，即短路CA701。该短路CA701表明当有尺寸为x₀的缺陷落入时，会引起短路。图7B中示出单条连线，以及至少部分地和该连线重叠的尺寸为x₀的非导电性缺陷(微粒)。可以看出，左边4个非导电性缺陷会导致相邻连线的开路。因此，可以根据引起开路的各个缺陷的位点来标识出一个区域，即开路CA702。该开路CA702表明当有尺寸为x₀的缺陷落入时，会引起开路。以上示例是针对特定的缺陷尺寸x₀的。可以理解，制造工艺会引入不同尺寸的缺陷，对于不同的缺陷尺寸，所标识出的CA也将不同。考虑极端的情况，非常小的缺陷尺寸x_min几乎不造成任何短路/开路影响。而非常大的缺陷尺寸x_max会对整个布局的几乎每处都造成影响。在实际操作中，通常只针对一定范围内的缺陷尺寸进行CAA分析。适当的缺陷尺寸范围可根据缺陷尺寸分布DSD函数来选取。有关获取DSD的细节将在下文中予以描述。另外，CA的标识方式是取决于CAA模型220的。因此本文结合图7A和图7B给出的CA标识方式仅为示例。

回到图2，在步骤203利用CAA标识出CA后，可在步骤204基于标识出的CA进行布局优化。布局优化优选地包括连线优化，更优选地，包括连线展开和/或连线加宽。连线展开即增大相邻连线间的间距，这可减小甚至消除图7A所示的CA701。连线加宽即增大单个连线的宽度，这可减小甚至消除图7B所示的CA702。

图3示出根据本发明的实施例的确定DSD的示例方法的流程图。如前所述，DSD表征制造工艺中引入的缺陷。本发明利用和IC设计对应的测试结构来获得DSD。示例性的测试结构被示出于图6A－6D。这些测试结构，例如，可采取和IC设计一致和近似的连线间隔和连线宽度。需指出，图6A－6D所给出的测试结构是示例性的。本领域技术人员根据现有的设计规则/技巧而设计的任何适当的测试结构均是适用于本方面的实施例的。

回到图3，流程300开始于步骤301，提供例如图6A－6D所示的适当测试结构。接下来，在步骤302，将测试结构送交制造以获得样品。在步骤303，对样品进行电气测试。作为示例，可通过电气测试将样品的阻抗测出，并分类出短路和开路故障。接下来，在步骤304，分析测试结果以获得初始DSD函数。一个示例性的DSD函数例如为图5中的函数DSD(x)，其表征不同尺寸的缺陷的密度。可选地，在步骤305，可对初始DSD进行优化。优化可基于样品的实际产品良率310以及光学扫描缺陷图320来进行。完成上述处理后，在步骤306获得经优化的DSD。此经优化的DSD即可被用于图2所示流程中的CAA分析。

根据本发明的实施例，CAA不仅用于标识CA，还可以进一步给出良率的量化预测。图4示出根据本发明的实施例的预测良率的示例方法的流程图。示例流程400开始于步骤401，根据设计布局和优化的DSD，进行CAA分析以标识出可优化的区域，并在步骤402进行必要的连线优化(例如，连线展开和/或连线加宽)。在步骤403，CAA工具可以从经过布局优化的设计布局中标识CA(x)。CA(x)随后在步骤404用于进行平均失效数ANF的计算。

平均失效数ANF是不同缺陷尺寸下CA和DSD的积分。计算方式如下：

$\mathrm{ANF}=\underset{\min \left(x\right)}{\overset{\max \left(x\right)}{\∫}}\mathrm{CA}\left(x\right)\mathrm{DSD}\left(x\right)\mathrm{dx}---\left(1\right)$

其中min(x)和max(x)是在缺陷尺寸范围内的最小和最大缺陷尺寸，CA(x)和DSD(x)分别是缺陷尺寸x下的CA和DSD函数。一个示例性的平均失效数ANF被示于图5，其为“平均失效数ANF”函数曲线和横坐标所围区域的面积。

继续流程400，在步骤405，基于ANF，采用适当的良率模型来预测良率。一种示例性的良率模型是泊松(Poisson)模型，如下表示：

Y＝e^-ANF(2)

至此已经预测出了布局优化后的良率。可选地，可在步骤406判定预测良率是否达到技术要求。如果达到要求，流程结束。也有可能在布局优化后的良率依然不搭要求。因为连线展开/连线加宽的优化是在原有的工艺和设计条件下的有限优化。例如，可能受电路版图的限制，连线不能充分地展开或加宽。如果未达到要求，后续可采取至少两种处理方式。一种处理是在步骤409修改工艺参数。不同的工艺参数会影响随机缺陷的尺寸/密度等情况。可基于修改后的工艺参数获取新的DSD，开始新的CAA分析。另一种处理是在步骤410修改IC设计，对设计版图进行重新调整。修改IC设计的方式例如为：在易发生失效的位置增加冗余电路、降低元件的密度、等等。修改IC设计后，通常需重新进行DRC。

图4所示例的内容可以各种方式结合到图2的流程中。例如，可在附图2的步骤204(布局优化)后实施附图4的步骤403－405以给出良率预测，从而在开展RET/OPC之前验证布局优化的结果。如果验证结果显示，布局优化204不足以充分改善良率，则需进一步修改工艺参数(步骤409)和/或修改IC设计(步骤410)，重新开始DFM验证过程。另一方面，也可将良率预测作为图2的CAA分析步骤203的一部分，从而在布局优化步骤204之前给出预测良率供设计人员参考。

尽管在这里已使用各种方法和系统描述和示出了某些示例性技术，然而本领域技术人员应当理解，可作出多种其它的修改并可替换以等效物而不脱离所要求的主题或其精神。另外，可作出许多修改以适应所要求主题的教导的特殊情况而不脱离本文描述的核心理念。因此，旨在使所要求保护的主题不仅限于所公开的特定示例，但这些要求保护的主题也可包括落在所附权利要求书及其等效物范围内的所有实现。

Claims (13)

1.一种对集成电路设计进行优化的方法，包括：

a)对初始集成电路设计进行关键区域分析，从初始集成电路设计的布局中标识出关键区域CA；以及

b)基于关键区域分析结果对初始集成电路设计进行布局优化，其中，所述布局优化包括以下的至少一项：

展开连线，以增加相邻连线的间距；以及

加宽连线，以增加连线自身的宽度。

2.如权利要求1所述的方法，其特征在于，所述标识出关键区域CA的步骤包括：

标识短路CA，其在布局中标识为在相邻连线间引起短路失效的多个导电性缺陷的位点所占的区域；以及

标识开路CA，其在布局中标识为在连线自身中引起开路失效的多个非导电性缺陷的位点所占的区域。

3.如权利要求1所述的方法，其特征在于，所述标识出关键区域CA的步骤包括：基于缺陷尺寸分布DSD分别标识出同各个缺陷尺寸对应的CA。

4.如权利要求3所述的方法，其特征在于，所述缺陷尺寸分布DSD关联于制造工艺，其中通过以下方式确定DSD：

设计用于所述初始集成电路设计的测试结构；

制造所述测试结构；以及

基于所制造的测试结构获得DSD。

5.如权利要求4所述的方法，其特征在于，所述测试结构具有和所述初始集成电路设计相同或近似的连线间距和连线宽度。

6.如权利要求4所述的方法，其特征在于，所述基于所制造的测试结构获得DSD的步骤包括：

对所制造的测试结构进行电气测试以获得初始DSD；

基于产品良率和光学缺陷图对初始DSD进行优化；以及

使用经优化的DSD作为关键区域分析中的DSD。

7.如权利要求1所述的方法，其特征在于，还包括：

在所述布局优化前，预测良率。

8.如权利要求1所述的方法，其特征在于，还包括：

在所述布局优化后，预测良率；

当预测的良率未达预期时，修改工艺条件和/或修改集成电路设计；以及

基于修改的工艺条件和/或修改的集成电路设计重复步骤a)和步骤b)，直至预测的良率达到预期。

9.如权利要求7或8所述的方法，其特征在于，所述预测良率的步骤包括：

计算平均失效数ANF，

$\mathrm{ANF}=\underset{\min \left(x\right)}{\overset{\max \left(x\right)}{\∫}}\mathrm{CA}\left(x\right)\mathrm{DSD}\left(x\right)\mathrm{dx}$

其中min(x)和max(x)是在缺陷尺寸范围内的最小和最大缺陷尺寸，CA(x)和DSD(x)分别是缺陷尺寸x下的CA和DSD函数；以及

基于ANF，利用良率模型预测良率。

10.如权利要求9所述的方法，其特征在于，所述良率模型包括泊松(Poisson)模型，良率Y计算为：

Y＝e^-ANF。

11.如权利要求1所述的方法，其特征在于，还包括：

在进行所述关键区域分析前，对所述初始集成电路设计进行设计规则检查。

12.如权利要求1所述的方法，其特征在于，还包括：在所述布局优化后，对所述优化的集成电路设计施加以下处理的至少一项：

分辨率增强技术；以及

光学邻近校正。

13.一种对集成电路设计进行布局级物理验证的方法，其包括根据权利要求1－12中任一项所述方法对集成电路设计进行优化的步骤。