JP4545798B2 - 集積回路の製造容易性を改善するための方法及びシステム - Google Patents

Description

本発明は、半導体集積回路の設計分野、より具体的にはこのような回路を設計する場合のいわゆる「製造容易化設計」原理の応用に関する。

集積回路製造技術の発達と共に、ＶＬＳＩ技術によりウェーハ上の特徴部密度が増大してきたことで、回路設計がより複雑になってきた。半導体集積回路の設計は、次第にコンピュータ支援設計（ＣＡＤ）システムを使用し、とりわけ電子設計自動化（ＥＤＡ）技術を利用して処理されるようになっている。

図１は、ＶＬＳＩ半導体集積回路の設計において現行のＥＤＡ技術に一般的に含まれるメインプロセスを概説するフロー図である。

図１で分かるように、集積回路がＥＤＡ技術を使用して設計される場合、最初に設計パラメータが通常は高水準記述言語（ＨＤＬ）を使用して入力される。論理合成ステップは、基本設計情報を、設計において実装を要する相互接続論理関数の記述に変換する。適切な場合、設計は、設計中のシステム全体を実施するために協働するモジュールに区分する必要のある全体的なシステムとして処理される。一般に、回路の論理設計の欠陥をチェックするためにこの段階でシミュレーションが行われる。欠陥が見つかった場合、進行中の設計が修正される。

設計フローにおける上記のステップは、ネットリスト、論理関数のリスティング、及び入力設計を実装するのに必要な論理関数間の入力／出力関係を生じることになる。次に、ネットリストからウェーハ上に形成されることになる導電性及び非導電性の領域及びトラックの詳細な定義を作成する必要がある。設計フローのこの部分は、物理設計と呼ばれる。設計フローの物理設計部分の間に、ネットリストで指定された関数を実行するのに必要な回路要素が選択され、基板上のその物理的な位置が求められる。多くの場合、設計は概念的に種々の関数ブロックに分けられ、各ブロックは、適切に設計されたセルを選択し相互接続することにより形成されることになる。

設計を完成させるのに必要な時間を短縮し、回路構成要素の信頼性を保証するために、標準セル又は専用セルのライブラリ、集中的に再利用される拡張機能（ＰＬＬ及び拡張型ＩＯＳなど）の集合から成るＩＰライブラリなどを利用するのが一般的である。従って、集積回路の物理設計の間、特定の所要の論理関数を実行するのに適したセルは、セルライブラリにアクセスすることによって簡単に取得できる。

近年、集積回路を製造するのに使用されるプロセスの特殊性を設計段階で考慮することが重要であることが分かってきた。より詳細には、低コスト、許容可能な生産信頼性及び安全性などを保証すると同時に、製品歩留まり及び製造に伴う種々のプロセスが最適化されるように集積回路を設計することが望ましい。これは、「製造容易化設計」（ＤＦＭ）技術又は原理の適用と呼ばれる。

ＤＦＭは、例えば、光学近接効果補正（定められる形状サイズが定義するのに使用される波長よりも小さい場合、フォトリソグラフィで生じる問題を考慮するためのもの）、早期の設計で試用され試験されたシリコン構築ブロックの再使用などの態様を含む。

新しい製造技術が採用され、特に、リソグラフィ波長が９０ｎｍを下回るにつれて、ＤＦＭ原理を適用することがますます重要であることが分かってきた。通常、ＤＦＭ原理は、回路設計の種々の態様（例えば、アーキテクチャ、レイアウトなど）を決定する場合、及び進行中の設計の種々の検証を実施する場合の両方で考慮される。

設計フローの種々の段階で、ＤＦＭ改良を適用する種々の機会が存在する。例えば、トランジスタを含むセルを設計する場合、１つの利用可能なＤＦＭ改良は、トランジスタにダブルコンタクトを設ける段階で存することができる。しかしながら、所与のＤＦＭ改良は、他の設計要件と競合する可能性がある。例えば、トランジスタにダブルコンタクトを設けると、接続トラックを同じセル内の当該トランジスタ又は他の構成要素に配線するのが困難になる。従って、従来のＩＣ設計プロセスでは、設計フローにおいて後で考慮される他の設計要件と競合するのを懸念して、多くのＤＦＭ改良が行われていない。

水平Ｍ２配線（Ｍ２は回路に使用される第２金属）の主体となるセルの場合を考える。この関連では、垂直ビアダブリングの特定のＤＦＭ改良を行うことは、次の配線プロセスと干渉する可能性があることにより安全ではないと判断される場合がある。従って垂直ビアダブリングは行われない。しかしながら、ブロック合成及び配線後、垂直ビアダブリングによって影響を受けるように使用された配線オプションは、全時間の５％に過ぎないことが分かった。従って、全時間の９５％は、潜在的なＤＦＭ改良が実施できたはずであり、全体設計にどのような悪影響も与えていなかったことになる。設計を改良する（及び完成製品の収量を改善する）ための有用な機会が無駄にされている。

同様に、図面上で動作させる場合、回路の１つ又はそれ以上の構成要素の電気的特性を最適化するように適用することができるＤＦＭ改良を識別することが可能である。しかしながら、これらの改良は一般的には実施されず、その理由は、次のレイアウトステップにおいて他の設計要件（ウェーハ上を占有するエリアを最小にする要件など）と競合することが判明する場合があることによる。実際には、レイアウトステップが完了した後に、断念されていた潜在的なＤＦＭ最適化が否定的な結果を生じることなく結局は実施することができた場合が多いことが分かる。

この場合もまた、配線中のＤＦＭ検討は、より大きな距離を互いに離間して幾らかの電線を配置することが望ましいことを示すことができる。しかしながら、従来からこのような改良は、ブロック間の接合部で過度に大きな金属密度勾配の問題を生じ得る懸念があることから実施されていない。実際には、ブロック当接が行われた後で、電線のスペーシングを増大させることは勾配密度に全く悪影響を及ぼさない場合が多いことが分かる。

従って、設計フローにおいて後で考慮される他の設計要件とＤＦＭ改良が競合し得る懸念がある理由からＤＦＭ改良が行われないＩＣの設計中に多くの段階が存在する。従って、全体的な設計は、真にＤＦＭ最適化であるとは考えられない。

本発明の好ましい実施形態によれば、設計フローにおける次の段階中に適用される設計要件と競合する可能性があるが競合しない場合もあるＤＦＭ改良が識別され、潜在的に競合する設計要件が既に考慮されているポイントまで設計フローが進行した後で、実際に競合するかどうかが判定される。設計要件と特定のＤＦＭ改良との間に実際の競合が存在しない場合、そのＤＦＭ改良を適用することができる。

言い換えると、本発明の好ましい実施形態では、集積回路の設計中に製造容易性の観点から設計を改良する特定の機会が設計の一部（例えばセル内）で識別されるが、これらの改良が、設計フローにおいて後で考慮される他の設計要件と競合する可能性があるリスクが存在する場合には、これらはすぐには実施されない。代わりに、これらの潜在的に競合するＤＦＭ改良は、他の設計要件と実際に競合するかどうかを評価できる設計フローの後の時点で行うために保留される。

従って、本発明の好ましい実施形態は、過去において達成されていたＤＦＭ最適化のより大きな程度を実質的にコストアップなしで実施することを可能にする。これによって、より製品製造容易性を達成する設計をもたらすことが可能となることで、歩留まりが向上し、各チップのコストが低下することになる。

場合によっては、ＤＦＭ改良のこの「遡及的」適用が問題を引き起こすことがある。例えば、セル内のトランジスタに対してダブルコンタクトにすることからかるＤＦＭ改良の場合、これは、セルの電気的動作を変え、結果として、セルの電気モデルがもはや有効ではなくなる場合がある。これは、全ブロックを機能不全にする可能性がある。従って、本発明の好ましい実施形態では、特定のＤＥＭ改良が保留される時点で、保留された改良によって修正される設計を特徴付ける情報が抽出される。

本発明の特定の好ましい実施形態によれば、１つ又はそれ以上の保留ＤＦＭ改良を組み込んだ設計の特定部分（例えば、セル、トラックの特定のセット、特定のトランジスタなど）のインスタンスが生成されて特徴付けられ、保留ＤＦＭ改良が他の設計要件と競合しないことが既知である後の時点で、設計の対応する「非最適化」部分と交換することができるようにされる。

本発明は、添付の請求項に記載される集積回路を設計する方法を提供する。

本発明は、添付の請求項に記載される集積回路設計システムを提供する。

次に図面を参照しながら本発明の実施形態を例証として説明する。

上述のように、ＩＣの設計中、設計フローにおいて後段階で考慮される他の何らかの設計要件と競合することになるのを懸念して、これまで潜在的ＤＦＭ改良（又は最適化）が実装されていない多くの種々の状況がある。本発明は、このような状況のほぼ全てに適用可能である。しかしながら、例証として、本発明の好ましい実施形態の以下の説明は、配線を妨げる可能性のあるＤＦＭ最適化、言い換えるとセルの配線可能性に対して悪影響を及ぼすＤＦＭ改良の場合を考える。

セルの配線可能性とは、セルへの配線を行い得る容易さを意味する。セルへの配線に対して実質的にほとんど障害物が存在しない場合にはセルの配線可能性は高い。セル配線可能性は、金属レベルで起こる変化の全てにより影響を受ける可能性がある。

２つの金属層（Ｍ１とＭ２）を含むセルに対して設定されたセルライブラリを利用する設計プロセスのケースを考える場合、ＤＦＭ原理により、多くの場合に設計を改良することになる種々の異なる手段が教示される。例えば、
−単一コンタクトではなくダブルコンタクトの使用
−単一ビアではなくダブルビアの使用
−Ｍ１（又はＭ２）電線を互いに離間させること
−Ｍ１（又はＭ２）電線を サイズアップ（すなわち幅を大きくする）
−特定のコンタクト又はビアの周りのＭ１（又はＭ２）のエンクロージャ幅の増大
−小さなＭ１エリア（又は小さなＭ２エリア）のサイズ増大
などである。

上記手段の全ては、場合によっては、セルへの配線に対する障壁を生成する結果、これらの手段の全てがセルの配線可能性を低下させる可能性がある。しかしながら、簡単にするために、本発明の好ましい実施形態の以下の説明では、単一コンタクトをダブルコンタクトに置き換えることからなるＤＦＭ改良のケースについてだけ考察する。

図２は、セル設計中のダブルコンタクトの使用がセルの後の配線可能性に及ぼす悪影響を示す。設計中のセルの実施例が図２Ａに示されている。完成製品の歩留まりは、このセル内のコンタクトの幾つかが、図２Ａに示される単一コンタクトではなくダブルコンタクトにされた場合に改良されることになる。図２Ｂは、ダブルコンタクトを設けることができる３つのロケーションを示す（ＴＣで表記された環状エリアを参照）。残念ながら、ダブルコンタクトの使用は、図２Ｃに示されるようにこのセルの配線可能性を低下させる。

詳細には、図２Ｃに示されたロケーションに配線トラックを位置付けるのが望ましいとすることができる。図２ＣのＴＣ３で表記された位置にダブルコンタクトを設けることは、この配線選択肢と競合することになる。図２のセルが設計されている時点では、このセルへの最終的な配線に使用される経路がまだ既知ではない。従って、ＩＣ設計の従来のプロセスでは、図２のセルのコンタクトは、単一コンタクトのままにされる。

本発明の好ましい実施形態によれば、図２Ｂのダブルコンタクトで示されるＤＦＭ最適化の可能性は、これが他の設計要件と競合せずに行うことができる場合、後の段階で実装されるよう識別され保留される。

図３は、本発明の好ましい実施形態によるＩＣ設計方法のＤＦＭ改良プロセスにおけるメインステップを示すフロー図である。ＤＦＭ改良プロセスは、設計フローのセル設計段階の間に適用される関連において説明され、この段階でのＤＦＭ改良は、後のブロック設計段階の間、とりわけ配線段階（例えば、ブロック合成及び配線）の間に適用可能な設計要件と競合する可能性がある。しかしながら、本発明は、ＤＦＭ最適化が可能であるが設計フローにおける後の段階の間に適用可能な設計要件とは競合する可能性がある設計フローの実質的にあらゆる段階に対してより一般的に適用可能であることを理解すべきである。

より詳細には、図３に関する以下の説明では、ＤＦＭ改良プロセスが図２に示されるセルの設計の改良に適用されていると仮定する。更に、セル設計は、より大きな機能ブロック（例えば、論理合成用、メモリコンパイラにおいて、フルカスタムブロックにおいて、など）を形成するためにアセンブルされるセルのライブラリを利用する関連で行われると仮定する。

図３のステップＡ１に示されるように、ＤＦＭ改良プロセスの第１メインステップは、このセルに対してＤＦＭ改良が実施可能なものを識別することからなる。他の設計要件（設計フローでの後の段階の間にのみ適用可能なものを含む）と競合するリスクなしにセルに適用可能な幾つかのＤＦＭ改良が存在する可能性はある。従って、このように競合しない改良のいずれもが図３のステップＡ２で示されるように実施される。詳細には、セルの配線可能性に影響を与えないＤＦＭ改良が実施される。

次に、従来のＩＣ設計方法とは異なり、本発明のＩＣ設計方法では、ＤＦＭ改良プロセスは、設計フローの後の段階の間に適用可能な設計要件と競合する可能性のあるＤＦＭ最適化、言い換えると設計フロー中の後の段階で行われる決定にその適合性が左右されるＤＦＭ改良の考察に進む。（特定のＤＦＭ改良が、実際に或いは必然的に他の設計要件と競合することが既に分かっている場合、これは勿論この段階で却下されることになる。）

潜在的に競合するＤＦＭ改良は保留され、すなわち、これらは、設計フローの次の段階に進む設計途中のセルでは行われない。しかしながら、本発明の好ましい実施形態によれば、セルの１つ又はそれ以上の代替インスタンスが生成されセルライブラリに記憶される。セルの各代替インスタンスでは、潜在的に競合するＤＦＭ改良の一部又は全てが行われる（図３のステップＡ３を参照されたい）。以下の説明では、セルのこれらの代替インスタンスは、当該セルの「保留インスタンス」又は「ＤＦＭ改良インスタンス」と呼ばれる。セルの各保留インスタンスは、セルライブラリでのそのエントリが、セルプロパティを記述する一般情報、例えば物理レイアウト、動作モデル、詳細タイミングモデル、回路図、配線容量モデルなどを含むように特徴付けられる（図３のステップＡ４を参照）。

ここでは、保留ＤＦＭ改良がセルに対して識別され、場合によっては後で進行中の設計に交換するために、セルの保留インスタンスが生成される場合には、セルの保留インスタンスにどの保留ＤＦＭ改良を含むべきかが問われる場合がある。例えば、それぞれＡ、Ｂ、及びＣと呼ばれる３つの保留ＤＦＭ改良が存在する場合、理論的には、生成できるこのセルの７つの異なる可能な保留インスタンスが存在し、すなわち、３つの保留ＤＦＭ改良全てが行われるもの（ＡＢＣ）、保留改良のＡ及びＢだけが行われるもの（ＡＢ）、及びこのセルに対する実施可能な保留ＤＦＭ改良の他のそれぞれの異なる組合せを取り入れた残りのもの（ＢＣ）、（ＡＣ）、（Ａ）、（Ｂ）、及び（Ｃ）がある。

保留セルインスタンスのセットを生成し記憶することが可能であり、各保留インスタンスは、このセルに対して識別された保留ＤＦＭ改良の可能な組合せの異なるものに対応する。しかしながら、これは、処理に必要な時間及びデータを記憶するのに必要なスペースが増大することになる。従って、種々の利用可能な組合せの理論上の最大数を満たすのに必要な数よりも小さい保留セルインスタンスのセットを記憶するのが好ましい。

実際には、所与のセルＱに対して、単一の保留セルインスタンスが生成され記憶された、すなわちこの単一の保留セルインスタンスはセルＱについて識別された保留ＤＦＭ改良の全てを組み入れた設計手法を採用することができる。設計フローの次の段階で、保留ＤＦＭ改良が競合を生じるか否かといった方法で、設計規則が実施されているかどうかが検証される。保留ＤＦＭ改良が競合を生じないことが分かった場合、保留セルインスタンスは、進行中の設計の対応するセルインスタンスと交換することができる。他方、このセルに対する保留ＤＦＭ改良のいずれかが競合を生じることが分かった場合、この保留セルインスタンスは使用されない。これは、一種の「オール・オア・ナッシング」手法である。

上記の「オール・オア・ナッシング」手法は、設計のＤＦＭ最適化の程度を改善する粗い方法であると考えられるが、実際には、設計のＤＦＭ最適化の程度において価値のある改良をもたらすと同時に処理時間及びデータ記憶要件を許容可能なレベルに維持することが分かってきた。これは、保留ＤＦＭ改良が場合によっては配線選択と競合する場合に、大半のケースでは競合を引き起こさないと明らかになったことを考えると、理解することができる。

図４Ａは、チェックされた長方形が図２Ｂに示された３つのダブルコンタクトに対応する保留ＤＦＭ改良によって影響を受けたセル内の領域を示している図２のセルを示す。所与のＤＦＭ改良によって影響を受ける物理領域の範囲は、潜在的には競合することになる当該改良の性質及び設計規則の性質よって決まる。しかしながら、潜在的に競合する設計規則及びＤＦＭ改良の性質が、ＤＦＭ改良の識別段階で既知であるとすると、場合によっては保留ＤＦＭ改良によって影響を受けることになる領域を計算することができる。

本発明の好ましい実施形態によれば、保留ＤＦＭ改良が設計中の回路の所与の要素に対して識別されると、保留ＤＦＭ改良に関するメタ情報が生成され、その要素に関連付けられる。本明細書では、このメタデータは、「タグ」又は「タグデータ」と呼ばれる。タグの性質、シンタックス、及び処理は、競合する可能性のある保留ＤＦＭ改良及び設計規則の性質によって決まる。

タグは、当該のＤＦＭ改良によって影響を受けることになる全物理エリア（例えば、図４Ａのチェック領域の全て）を指定することができる。しかしながら、これは、多数の異なる可能性の１つに過ぎない。例えば、現在検討中の潜在的なＤＦＭ改良がセルの配線可能性に干渉する可能性があるなどの場合、設計者は、セルのどこで配線トラックが位置付けられ易いかを予め知ることができる。言い換えると、設計者は、セルのどこに配線トラックの候補経路があるかを前もって知ることができる。図２のセルへの配線用のこのような候補経路のセットは、図４Ｂに点線でマーク付けされている。従って、このような場合、保留ＤＦＭ改良によって影響を受けるロケーションに対応するこれらの候補経路の領域をタグ付けするだけで十分である。

本発明の好ましい実施形態によれば、図２に示されるセルの設計を改良するのに使用される場合、コンタクトダブリングが実施される場合に第２コンタクトが設けられる物理ロケーションと重なるか、或いはその物理ロケーションの一定の近接度の範囲内にある経路（又はトラック）セグメントにタグ付けされる。図２のセルの設計を改良する際のこれらのタグの使用は、図５Ａ及び５Ｂに関して以下に更に詳しく説明される。

配線トラックの候補経路のセグメントが、配線に利用可能（「配線可能」）か又は配線に利用不能（「配線不能」）かを示すように、配線トラックの候補経路にラベル付けることは既に公知である。従って、設計フローでの配線段階の始めに、種々のセグメントに「配線可能」又は「配線不能」としてそれぞれマーク付けされた配線トラックの候補経路のプロットを定義する情報が既に利用可能である。特に、被覆が禁じられている導体を候補経路が横切るロケーションが存在することができる。候補経路が導体を横切るロケーションは、「配線不能」としてラベル付けされ、これによって配線段階中に、最終設計での配線トラック用の経路として選択されない。

本発明の好ましい実施形態によれば、タグ付けされたトラックセグメント、或いは保留ＤＦＭ改良に対応する設計での他の領域は、設計フローの次の段階で使用可能である。言い換えると、本実施例では、配線トラック用の候補経路のタグ付けされたセグメントは、設計フローの次の配線段階において配線に使用できるように識別される。

セルのあらゆる保留インスタンスが生成されて特徴付けられ、タグがこれらの保留ＤＦＭ改良に応じて生成されると、図３のＤＦＭ改良プロセスの残りは、設計フローの後段階を待機する。詳細には、図３のＤＦＭ改良プロセスの次のステップは、設計フローのある次の段階の完了を待機し、この間、保留ＤＦＭ改良と競合する可能性があるか、競合しない可能性がある１つ又はそれ以上の設計要件を適用可能である。

図２のセルの改良の本実施例では、図３のＤＦＭ改良プロセスの次のステップは、ブロック合成及び配線が実行される後まで遅延される。ブロック合成及び配線が実行されると、所与の保留ＤＦＭ改良と競合するロケーションに配線が配置されたかどうかを検出することができる。より詳細には、本発明の好ましい実施形態によれば、配線が行われた後で、配線に実際に使用されたトラックと特定の保留ＤＦＭ改良に対応する領域を識別するタグとの比較が行われる（図３のステップＢ１を参照。）

各配線されていないタグについて（すなわち、配線に使用されなかった領域を識別する各タグについて）、対応するＤＦＭ改良が起動される（図３のステップＢ２を参照。）これは、現行セルに対応し、且つこの保留ＤＦＭ改良が実施されている保留セルインスタンスを検索するためにセルライブラリにアクセスすることによって達成することができる。このセルの保留インスタンスが既に特徴付けられているので、交換セルの特徴（電気的特性、タイミング遅延など）が全体ブロックの適正な機能を確保するのに好適であることを保証することができる。セルの保留インスタンスに適切な特徴がない場合、進行中の設計に簡単には交換されない。その特徴を許容可能にするために保留インスタンスの設計を修正することを企図することができる。しかしながら、これは、時間がかかり、セル設計者による緊急の措置を伴うことになり、実現不能になりやすい。

本発明の好ましい実施形態のＤＦＭ改良プロセスは、図５Ａ及び５Ｂに示される実施例の考察からより理解されるであろう。これらの図の各々は、図の右側に示されたセルへの配線に使用できる配線トラックの候補経路のセットを図の左側に示している。実際には、候補経路は、図４のように対応するセルに重なるはずである。しかしながら、図５の候補経路は、理解し易いようにセルに対して左にオフセットされている。

図５Ａ及び５Ｂでは、配線トラックの候補経路は、「配線可能」（細い実線で示されている）、「配線不能」（点鎖線で示される）、及び「タグ付き」（太い実線で示されている）であるセグメントを示すようにマーク付けされている。タグ付けされたセグメントは、保留ＤＦＭ改良によって影響を受ける領域に重なるか、或いはその領域の予め決められた距離の範囲内にある候補経路のセグメントに対応する。

配線トラック用の候補経路のセットが３つのタグ付けセグメントを含み、これらは、ダブルのコンタクトを生成するように第２のコンタクトを設けることができる（図２Ｂを参照）３つのロケーションＴＣに対応することが図５Ａ及び５Ｂから分かるであろう。

図５Ａ及び５Ｂでは、配線トラック用の候補経路全体に灰色の長方形がマーク付けされ、配線を実施することが決定されたロケーションを示す。

図５Ａは、３つのロケーションで配線を使用するよう決定された第１の実施例を示しており、その２つはタグに影響を与えている。保留ＤＦＭ改良ＴＣ３に対応するタグは、配線によって影響を受けない。従って、セルは、改良ＴＣ３が実施された保留セルインスタンスによって交換することができる。言い換えると、第２コンタクトは、この領域でダブルのコンタクトを生成するようにロケーションＴＣ３のセルに使用される。

図５Ｂは、図５Ａとはわずかに異なる配線を使用する第２の実施例を示す。この第２の実施例では、このセルに対して選択された実際の配線が、外側の２つの保留ＤＦＭ改良に対応するタグに影響を与える。保留ＤＦＭ改良ＴＣ２に対応するタグは、配線によって影響を受けない。従って、セルは、改良ＴＣ２が実施された保留セルインスタンスによって交換することができる。言い換えると、第２コンタクトは、この領域でダブルのコンタクトを生成するようにロケーションＴＣ２のセルに使用される。

本発明の上述の好ましい実施形態では、セルの設計に影響を与え、セルへの次の配線選択と場合によっては競合する特定のＤＦＭ改良は、保留ＤＦＭ改良によって影響を受ける物理領域に重なるか、或いは物理領域に対して禁じられた近接度の範囲内にあるトラックセグメントを識別するタグデータと関連付けられた。しかしながら、上記に示されたように、タグデータの性質は特に限定されない。

より詳細には、タグの性質及びコンテンツは、保留されているＤＦＭ改良の性質に適合される。更にタグは、保留ＤＦＭ改良が所与の設計規則に実際に競合するか否かに関する後続のチェックで使用可能になるようにフォーマットされる。これについて、幾つかの実施例を検討することで実証する。

実施例１：図面設計中に識別されたＤＦＭ改良
保留ＤＦＭ改良が図面を扱う設計フローにおける段階の間に識別された場合、タグは、回路オブジェクトに関連付けられたメタ情報タグとすることができる。例えば、設計フローは、ＸＹＺで表記された特定のタイプのトランジスタを使用するよう指定することができる。トランジスタの電気的特性の一部は、特定の値に設定することができ、これは「オプションＡ」と呼ばれる。しかしながら、この同じ電気的特性に対して異なる値を使用するＤＦＭ改良を利用可能とすることができ−これをオプションＡ’と呼ぶことにする。このＤＦＭ改良は、設計フローにおいて後で適用される設計規則と競合することになる。従って、本発明に従ってＤＦＭ改良が保留される。

トランジスタＸＹＺについての情報は、一般にデータベースにログインされ、この実施例では、オプションＡがこのトランジスタに対して使用されることを示す。しかしながら、本発明の好ましい実施形態によれば、トランジスタＸＹＺについてのデータベースエントリは、物理的実装が許容する場合にオプションＡ’が使用されることを示すタグデータによって補足される。物理的実装がより大きな程度まで確定された場合（レイアウト段階後）の設計フローにおける次の段階では、物理的実装がトランジスタＸＹＺに対してオプションＡ’を使用可能かどうかに関してチェックされる。可能である場合、オプションＡ’が採用される（言い換えると、対応する保留ＤＦＭ改良が実装される）。

タグデータは、物理的実装がオプションＡ’の使用を許容するか否かを判定する条件を指定することができ、例えば、「ウェーハ上を占有するエリアを増大しない場合にはオプションＡ’を使用」し、又は「トランジスタＸＹＺの周りのスペース量ｐが存在する場合はオプションＡ’を使用」する。或いは、これらの条件は、チェックを実行するモジュールにプログラムすることができ、タグは、チェック実施に必要とされる情報、例えばオプションＡ’が採用される場合に占有されることになるウェーハ上のエリアを示すデータ、又はオプションＡ’を実施可能にするためにトランジスタＸＹＺの周りに必要なスペース量を示すデータなどを簡単に伝達することができる。

実施例２：ブロック配線中に識別されるＤＦＭ改良
保留ＤＦＭ改良がブロック間の配線を確定する段階中に識別された場合、タグは、特定のブロックに関連付けられるメタ情報になることができる。例えば、所与のブロックＢ１を配線する場合、２つのトラックＴＡ及びＴＢを位置付けるように決定することができ、これによってこれらは間隔Ｄだけ離間して配置される。潜在的なＤＦＭ改良は、これらの２つのトラック間のスペーシングをより大きな間隔Ｄ’まで増大する段階を伴うことになる。しかしながら、より大きなスペーシングを採用することで、後で設計規則との競合につながる可能性があり、本発明に従って、潜在的なＤＦＭ改良が保留される。

この場合、タグはブロックＢ１に関連付けられ、次に適用される設計規則が許容する場合にトラックＴＡとＴＢとの間にスペーシングＤ’を使用する必要があることを示すようにすることができる。しかしながら、ＤＦＭ改良の単一のタイプに対してもタグフォーマットは極めて柔軟性があり、トラックＴＡとＴＢとの間のＤＦＭ改良スペーシングＤ’を直接示す必要はない点に留意されたい。代わりに、タグは、ある他の関連情報、例えば、次に適用される設計規則が許容する場合に使用されることになるトラックＴＡ及びＴＢの「ＤＦＭ改良」ロケーションを示すことができる。

再度、タグデータは、「次に適用される設計規則」がスペーシングＤ’の使用を許容するか否か、例えば「ブロックＢ１と他のブロックとの間の接合部があるエリアの密度がスレショルド値を下回る場合、トラックＴＡ及びＴＢ間のスペーシングを間隔Ｄ’に設定する（或いはトラックＴＡ及びＴＢを新しいロケーションＴＡ’及びＴＢ’に設定する）」かどうかを確定する条件を指定することができる。或いは、「次に適用される設計規則」がトラックＴＡとＴＢ間のスペーシングＤ’の使用を許容するかどうかを確定する条件は、チェックを行うモジュールにプログラムすることができる。後者の場合、タグは、チェックの実施に必要とされる情報、例えば密度をチェックする必要がある物理エリアを示すデータを簡単に伝達することができる。

タグのフォーマット及び性質にかなりの柔軟性があることは、上記の説明から分かるであろう。一般に、タグは、保留ＤＦＭ改良が実装される場合にＤＦＭ改良を行うことができる回路設計の要素と関連付けられたメタ情報項目であると言える。このメタ情報は、保留ＤＦＭ最適化が識別されたステップの次に適用される設計規則と保留ＤＦＭ改良が実際に競合するか否かを調べるために行われる次の検証をトリガし、及び／又はこの検証で使用される。

本発明のＤＦＭ改良プロセスは、以前に可能であったよりもより高度にＩＣ設計の最適化を可能にし、ダイ当たりのコストが低下し、より速い歩留まり習熟曲線、及び実質的にコストアップすることなく歩留まりの統計的に有意な改良をもたらす。

上述のＤＦＭ改良プロセスは、どのような好都合なハードウェア／ソフトウェアを用いても実施することができる。通常、本プロセスは、ＣＡＤシステムを使用して実装されることになる。本システムは、公知のＣＡＤシステム／ソフトウェアの適用によって実装することができる。ＩＣ設計に使用される幾つかの公知のＣＡＤシステムは、ＤＦＭの可能性を識別するためのソフトウェアルーチン又はモジュールを既に含んでいる。保留ＤＦＭ改良のタグ付けは、手動で行うことができ、或いはＣａｄａｂｒａ（商標）（セルライブラリからセルの自動レイアウトを処理するＳｙｎｏｐｓｉｓ社製ＣＡＤソフトウェア）などのソフトウェアの適切な構成によって自動化することができる。設計フローの配置及び配線段階を実施するのに使用される既存のソフトウェアルーチン又はモジュールは、配線によってどのタグが影響を受けたかを識別するためのルーチン及び／又はモジュールを含むように容易に適合させることができる。既存のソフトウェアルーチン又はモジュールは、既にセル交換を許容している。このようなルーチン／モジュールは、配線されていないタグに対応する保留ＤＦＭ改良のための適切なセル交換を実施するように適合及び構成することができる。

本発明を幾つかの特定の好ましい実施形態を参照しながら上記で説明してきたが、本発明は、これらの好ましい実施形態の特定の詳細を参照することにより限定されないことを理解されたい。より詳細には、当業者であれば、添付の請求項に定義される本発明の範囲から逸脱することなく好ましい実施形態において修正及び開発が行われ得ることを容易に理解するであろう。

例えば、本発明の好ましい実施形態のＩＣ設計改良プロセスが特定のフロー図（図３）に関して上述されているが、プロセスのステップの順序はある程度まで変更することができることを理解されたい。例えばタグデータは、対応する保留インスタンス（又は複数のインスタンス）が生成され特徴付けられる前に保留ＤＦＭゾーンに対して生成することができる（言い換えると、図３のステップＡ５がステップＡ３の前に来ることができる）。別の実施例として、潜在的に競合するＤＦＭ改良がタグ付けされ、インスタンス生成され、更に特徴付けられる前に非競合ＤＦＭ改良を実施する必要はなく、これらはその後で実行することができる（言い換えると、図３のステップＡ２がステップＡ５の後に来ることができる）。

更に本発明は、セル設計中の潜在的なＤＦＭ改良の識別及び設計フローでの配線段階後の保留改良の実施の関連において上述されているが、本発明がより一般的に適用可能であることを理解されたい。特に、保留されるＤＦＭ改良のサーチは、設計フローでの実質的にどの段階でも実行することができる。同様に、保留ＤＦＭ改良の実施は、設計フローでの実質的にどの段階でも実行できるが、明確には、保留改良は、これらと設計要件との間の潜在的な競合が実際の競合になるかどうかを確定することができる時まで実施を待機することになる。

更に本発明は、複数のＤＦＭ改良プロセスが重なり合う方式で並行して実行する状況を対象とし、例えば、単一ＩＣ用の設計フローが、３つの重なり合うＤＦＭ改良プロセス、レイアウト段階後の実施のための回路図を設定する設計段階中のＤＦＭ改良を識別し保留する段階を伴う第１のＤＦＭ改良プロセス、配線後の実施のためのセル設計中にＤＦＭ改良を識別し保留する段階を伴う第２のＤＦＭ改良プロセス、及びブロック接合後の実施のための配線中のＤＦＭ改良を識別し保留する段階を伴う第３のＤＦＭ改良プロセスを含むことができる。

複数のＤＦＭ改良プロセスが上述のように並行して実行される場合、並行プロセスの各々を処理するために種々のモジュールを使用するのが好ましい。これは、保留ＤＦＭ改良に関連付けられたタグの性質及び利用が、ＤＦＭ改良の性質及び／又はＤＦＭ改良の「競合」又は「非競合」状態が検証される設計フローでの段階に応じて変わるためである。

更に、上述の好ましい実施形態は、複数の潜在的に競合するＤＦＭ改良が設計フローでの所与の段階で識別及び保留される実施例の観点で説明してきたが、本発明は、設計フロー中の所与の段階で識別され保留された改良の数に関しては限定されないことを理解されたい。回路設計によっては、設計フローの特定の段階で潜在的に競合するＤＦＭ改良は、恐らくは全く見つからないか、或いは１つだけ、又は２つ、もしくはそれよりも多い数が見つかることになる。

更に、本発明の好ましい実施形態は、セルライブラリが集積回路設計の精緻化で使用される関連において説明してきたが、本発明の保留されたＤＦＭ最適化技術がライブラリを使用することなく回路の要素が設計されている関連においても適用されることを理解されたい。例えば、メモリリーフセルが設計される場合、メモリ生成プロセス中に、他の設計要件と潜在的に競合するＤＦＭ改良は、後の段階で実施するために識別及び保留することができる。保留ＤＦＭ改良の詳細は、他の設計要件との実際の競合が存在するか否かを決定することができる時点まで記憶される。

半導体集積回路を設計するための設計フローにおける主要段階を概説するフロー図である。 ＩＣ回路設計におけるセルの実施例を例示する概略図である。セルのオリジナル設計を示す図である。 特定のＤＦＭ改良が行われた図２Ａのセルを示す図である。 図２ＢのＤＦＭ改良と特定の配線オプションとの間の競合を示す図である。 本発明の好ましい実施形態によるＩＣ設計プロセスの主要ステップを示すフロー図である。 図２のセルの保留されたＤＦＭゾーンを例示する概略図である。図２Ｂに示される改良に対応する保留されたＤＦＭゾーンが位置付けられる場所を示す図である。 保留されたＤＦＭゾーンが配線用の候補経路に対して位置付けられる場所を示す図である。 保留ＤＦＭ改良が実際に行われる選択に配線がどのように影響を与えるかを例示する概略図である。種々の配線を伴う実施例を示す図である。 種々の配線を伴う実施例を示す図である。

Claims (18)

1. 集積回路設計方法であって、
   一連の少なくとも１つの設計段階中に、進行中の設計の一部分において実施可能な１つ又はそれ以上のＤＦＭ改良のセットを識別するステップであって、前記ＤＦＭ改良が、一連の後の設計段階中に、適用可能な設計要件と潜在的に競合するセットにおける少なくとも１つのＤＦＭ改良であることを特徴とする識別ステップと、
   前記少なくとも１つの潜在的に競合するＤＦＭ改良を判定するステップであって、前記潜在的に競合するＤＦＭ改良が、最初に識別される設計段階中に改良されないことを特徴とする、判定するステップと、
   先の設計段階で識別され、遅延された少なくとも１つの潜在的に競合するＤＦＭ改良が、前記後の設計段階中に、適用可能な１つ又はそれ以上の設計要件と実際に競合するか否かを判定するステップと、
   前記指定された１つ又はそれ以上の設計要件との実際の競合がないことを前記後の設計段階中の前記判定ステップにおいて判定された場合にのみ、前記設計において前記遅延された少なくとも１つの潜在的に競合するＤＦＭ改良を実施し、
   前記指定された１つ又はそれ以上の設計要件との実際の競合があることを前記後の設計段階中の前記判定ステップにおいて判定された場合、前記遅延された少なくとも１つの潜在的に競合するＤＦＭ改良を実施しないステップと、
   によって前記集積回路の製造容易性を改善するプロセスを含むことを特徴とする集積回路設計方法。
2. 前記製造容易性を改善するプロセスが、前記セットのそれぞれのＤＦＭ改良に関連付けられたメタ情報を生成するステップを含み、
   前記判定ステップは、特定のＤＦＭ改良に関連付けられたメタ情報を処理することで前記特定のＤＦＭ改良が、前記１つ又はそれ以上の設計要件と実際と競合するかどうかを判定するように適合されている、
   ことを特徴とする請求項１に記載の集積回路設計方法。
3. 前記製造容易性を改善するプロセスが、前記進行中の設計の一部分において、前記セットの特定のＤＦＭ改良によって影響を受ける１つ又は複数の領域を識別するステップを含み、
   前記製造容易性を改善するプロセスの前記判定ステップが、前記１つ又はそれ以上の設計要件によって影響を受けない前記識別領域のいずれかが存在するかどうかを検証し、前記影響を受けない識別領域に対応するＤＦＭ改良が前記１つ又はそれ以上の設計要件と競合しないことを判定するステップを含む、
   ことを特徴とする請求項１又は２に記載の集積回路設計方法。
4. 前記１つ又はそれ以上の設計要件が、ＤＦＭ改良によって影響を受ける領域に対して接続トラックと重ならないか、又は該接続トラックの予め決められた距離の範囲内にない要件を含み、
   前記領域識別ステップが、接続トラックのための候補経路のセグメントをタグ付けするステップを含み、前記候補経路のタグ付けされたセグメントが、ＤＦＭ改良によって影響を受けた領域に重なるか、或いはその領域の予め決められた距離の範囲内にある前記候補経路のセグメントに対応し、
   前記検証ステップが、前記進行中の設計の前記部分への配線が実行された後、接続トラックのための候補経路のどのタグ付けされたセグメントが配線に使用されていないかを検証するステップを含む、
   ことを特徴とする請求項３に記載の集積回路設計方法。
5. 前記製造容易性を改善するプロセスが、前記少なくとも１つの設計段階中に、前記進行中の設計の一部分の保留インスタンスを生成し記憶するステップを含み、前記保留インスタンスは、前記セットのＤＦＭ改良の一部又は全てを含むように修正された前記進行中の設計の前記一部分に対応し、生成される設計段階中に、前記保留インスタンスが進行中の設計に組み込まれず、
   前記製造容易性を改善するプロセスの改良を実施するステップが、前記進行中の設計の前記一部分に対して、前記セットのうち、前記１つ又はそれ以上の設計要件と競合しないよう前記後の設計段階中に判定された１つ又はそれ以上のＤＦＭ改良を含む保留インスタンスを交換するステップを含む、
   ことを特徴とする請求項１、２、３、又は４に記載の集積回路設計方法。
6. 前記製造容易性を改善するプロセスが、前記保留インスタンスを特徴付けるデータを生成し記憶するステップを含み、
   前記製造容易性を改善するプロセスの前記改良を実施するステップが、保留インスタンスを特徴付ける前記データを分析して、前記保留インスタンスを前記進行中の設計の前記一部分と交換するステップが前記設計中の回路の機能に悪影響を確実に与えないようにするステップを含む、
   ことを特徴とする請求項５に記載の集積回路設計方法。
7. 前記進行中の設計の前記一部分が、設計中の前記集積回路のセルに対応する、
   ことを特徴とする請求項１乃至６のいずれか１項に記載の集積回路設計方法。
8. 製造容易性を改善するための前記プロセスが、前記回路全体の設計中に複数回適用され、前記製造容易性改良プロセスの各適用が、前記設計フローでのそれぞれの第１段階において、前記設計フローのそれぞれの第２段階中に適用可能な設計要件のそれぞれのセットと潜在的に競合する１つ又はそれ以上のＤＦＭ改良の１つのセットの識別と、前記それぞれの第２段階において、設計要件の前記それぞれのセットと競合しないように判定されたＤＦＭ改良の前記それぞれのセットの１つ又はそれ以上の実施とを含み、前記製造容易性改良プロセスの各適用の前記第２段階は、前記第１段階の後に続くことを特徴とする、
   請求項１乃至７のいずれか１項に記載の集積回路設計方法。
9. 一連の最終的な設計段階において、集積回路を画定する設計データを生成するための一連の設計段階を実施し、各設計段階が、進行中の設計に相当する設計データを処理する集積回路設計システムにおいて、
   前記一連の少なくとも１つの設計段階中に、進行中の設計の一部分において実施可能な１つ又はそれ以上のＤＦＭ改良のセットを識別する識別手段であって、一連の後の設計段階中に、前記セットの少なくとも１つのＤＦＭ改良が、適用可能な設計要件と潜在的に競合するとき、前記少なくとも１つのＤＦＭ改良が遅延されることを特徴とする、識別手段と、
   前記後の設計段階で、前記後の設計段階中に、より前の設計段階で前記識別手段により識別され、遅延された少なくとも１つの潜在的に競合するＤＦＭ改良が、適用可能な１又はそれ以上の設計要件と実際に競合するかどうかを判定する判定手段と、
   前記１つ又はそれ以上の設計要件との実際の競合がないことを、前記後の設計段階での前記判定手段によって判定された場合にのみ、前記設計において前記遅延された少なくとも１つの潜在的に競合するＤＦＭ改良を実施する実行手段と、
   を有することを特徴とする集積回路設計システム。
10. 前記少なくとも１つの設計段階中に、メタ情報を生成して前記セットのうちのそれぞれのＤＦＭ改良と関連付けるタグ付け手段を含み、
    前記判定手段が、特定のＤＦＭ改良と関連付けられたメタ情報を処理することにより前記特定のＤＦＭ改良が前記１つ又はそれ以上の設計要件と実際と競合するかどうかを判定するように適合されている、
    ことを特徴とする請求項９に記載の集積回路設計システム。
11. 前記タグ付け手段が、前記セットのうちの特定のＤＦＭ改良によって影響を受けることになる１つ又は複数の領域を示すメタ情報を生成するように適合されており、
    前記判定手段が、前記１つ又はそれ以上の設計要件によって影響を受けない前記識別領域のいずれかが存在するかどうかを検証し、前記影響を受けない識別領域に対応する前記ＤＦＭ改良が前記１つ又はそれ以上の設計要件と競合しないことを決定するように適合されている、
    ことを特徴とする請求項１０に記載の集積回路設計システム。
12. 前記１つ又はそれ以上の設計要件は、ＤＦＭ改良によって影響を受けた領域に対して接続トラックと重ならないか、又は該接続トラックの予め決められた距離の範囲内にない要件を含み、
    前記タグ付け手段が、接続トラックのための候補経路のセグメントをタグ付けするように適合されており、前記候補経路のタグ付けされたセグメントが、ＤＦＭ改良によって影響を受けた領域と重なるか、又は予め決められた距離の範囲内にある前記候補経路のセグメントに対応し、
    前記判定手段が、前記進行中の設計の前記部分への配線が実行された後、接続トラックのための候補経路のどのタグ付けされたセグメントが配線に使用されていないかどうかを検証するように適合されている、
    ことを特徴とする請求項１１に記載の集積回路設計システム。
13. 前記少なくとも１つの段階中に、前記進行中の設計の前記部分の保留インスタンスを生成し記憶する手段を含み、前記保留インスタンスが、前記セットのＤＦＭ改良の一部又は全てを含むように修正された前記進行中の設計の一部分に対応しており、
    前記実行手段は、前記進行中の設計の前記一部分に対して、前記セットのうち、前記１つ又はそれ以上の設計要件と競合しないように前記少なくとも１つの段階中に判定された１つ又はそれ以上のＤＦＭ改良を含む保留インスタンスを交換するように適合されている、
    ことを特徴とする請求項９、１０、１１、又は１２に記載の集積回路設計システム。
14. 前記保留インスタンスを特徴付けるデータを生成し記憶する手段を含み、
    前記実行手段が、保留インスタンスを特徴付ける前記データを分析して、前記保留インスタンスと前記進行中の設計の前記一部分との交換が、前記設計中の回路の機能に悪影響を確実に与えないようにする分析手段を含む、
    ことを特徴とする請求項１３に記載の集積回路設計システム。
15. 前記進行中の設計の前記一部分が、前記設計中の集積回路のセルに対応する、
    ことを特徴とする請求項９から１４のいずれか１項に記載の集積回路設計システム。
16. 識別手段、判定手段、及び実行手段の複数のセットを含み、各セットがそれぞれの製造容易性改良プロセスを実行する、
    ことを特徴とする請求項９から１５のいずれか１項に記載の集積回路設計システム。
17. 請求項１から８のいずれか１項の方法を実行するようにプログラムされたコンピュータ装置を含む集積回路設計システム。
18. コンピュータ装置上で使用するときに、請求項１から８のいずれか１項の方法を前記コンピュータに実行させる命令セットを有するコンピュータプログラム。

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