CN113161341A - 包括集成的标准单元结构的集成电路 - Google Patents

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梁箕容
俞炫圭
G.R.金
林辰永
金仁谦
郑学澈
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Abstract

本公开提供包括集成的标准单元结构的集成电路。一种集成电路包括：第一有源区和第二有源区，在第一方向上延伸并在与第一方向交叉的第二方向上彼此间隔开；电源轨和接地轨，在第一方向上延伸并在第二方向上与第一有源区和第二有源区间隔开且彼此间隔开；源极/漏极接触，在第二方向上延伸，在第一有源区或第二有源区的至少一部分上；栅极结构，在第二方向上延伸并在第一有源区和第二有源区的至少一部分上；电源轨，配置为通过源极/漏极接触通路供应电力；以及接地轨，配置为通过源极/漏极接触通路供应接地电压。

Description

包括集成的标准单元结构的集成电路
技术领域
本公开涉及包括集成的标准单元结构的集成电路。
背景技术
集成电路可以基于标准单元来设计。更详细地，集成电路的布局可以通过根据限定集成电路的数据布置标准单元并对所布置的标准单元进行布线来生成。这样的标准单元被预先设计并存储在单元库中。
随着半导体制造工艺的小型化，标准单元中的图案的尺寸可以减小，并且标准单元的尺寸也可以减小。
发明内容
本公开旨在提供集成电路，该集成电路通过经由源极/漏极接触对源极/漏极布线而允许布局的密度被提高、制造半导体器件的工艺的稳定性被提高以及设计的半导体器件的性能和可靠性被提高。
然而，本发明构思的各方面不限于这里阐述的方面。通过参照下面给出的本发明构思的详细描述，本发明构思的以上和其它的方面对于本发明构思所属的领域内的普通技术人员将变得更加明显。
根据一些示例实施方式，提供一种集成电路，该集成电路包括：第一有源区和第二有源区，在第一方向上延伸并在与第一方向交叉的第二方向上彼此间隔开；电源轨，在第一方向上延伸并在第二方向上与第一有源区间隔开；接地轨，在第一方向上延伸并在第二方向上与第二有源区和电源轨间隔开；第一源极/漏极接触，在第二方向上延伸，在第一有源区的至少一部分上，并配置为通过第一源极/漏极接触通路从电源轨接收电力；第二源极/漏极接触，在第二方向上延伸，在第二有源区的至少一部分上，在第二方向上与第一源极/漏极接触间隔开，并通过第二源极/漏极接触通路连接到接地轨以被接地；第一栅极结构，在第二方向上延伸并且在第一有源区的至少一部分和第二有源区的至少一部分上，在第一方向上与第一源极/漏极接触和第二源极/漏极接触间隔开；第三源极/漏极接触，在第二方向上延伸并且在第一有源区的至少一部分和第二有源区的至少一部分上，在第一方向上与第一栅极结构间隔开；第二栅极结构，在第二方向上延伸并且在第一有源区的至少一部分上，在第一方向上与第三源极/漏极接触间隔开；第三栅极结构，在第二方向上延伸并且在第二有源区的至少一部分上，在第一方向上与第三源极/漏极接触间隔开并在第二方向上与第二栅极结构间隔开；第四源极/漏极接触，在第一有源区的至少一部分和第二有源区的至少一部分上，在第一方向上与第二栅极结构和第三栅极结构间隔开；第四栅极结构，在第二方向上延伸并且在第一有源区的至少一部分上，在第一方向上与第四源极/漏极接触间隔开；第五栅极结构，在第二方向上延伸并且在第二有源区的至少一部分上，在第一方向上与第四源极/漏极接触间隔开并在第二方向上与第四栅极结构间隔开；第五源极/漏极接触，在第一有源区的至少一部分和第二有源区的至少一部分上，在第一方向上与第四栅极结构和第五栅极结构间隔开；第六栅极结构，在第二方向上延伸并且在第一有源区的至少一部分和第二有源区的至少一部分上，在第一方向上与第五源极/漏极接触间隔开；第六源极/漏极接触，在第二方向上延伸并且在第一有源区的至少一部分上，在第一方向上与第六栅极结构间隔开；以及第七源极/漏极接触，在第二方向上延伸并且在第二有源区的至少一部分上，在第一方向上与第六栅极结构间隔开并在第二方向上与第六源极/漏极接触间隔开。
根据一些示例实施方式，提供一种集成电路，该集成电路包括：第一反相器，包括第一p沟道金属氧化物半导体(PMOS)晶体管和第一n沟道金属氧化物半导体(NMOS)晶体管，第一PMOS晶体管和第一NMOS晶体管通过第一金属线被选通，第一输入电压配置为被施加到该第一金属线，并且第一反相器配置为通过将第一输入电压反相而输出第一反相电压，其中第一NMOS晶体管的漏极和第一PMOS晶体管的漏极通过第一源极/漏极接触连接，第一金属线在第一方向上延伸，并且第一源极/漏极接触在垂直于第一方向的第二方向上延伸；第一传输门，包括第二PMOS晶体管和第二NMOS晶体管，第二PMOS晶体管通过第二金属线被选通，第一有源电压配置为被施加到该第二金属线，第二NMOS晶体管通过第三金属线被选通，第二有源电压配置为被施加到该第三金属线，其中第二PMOS晶体管的源极和第二NMOS晶体管的漏极通过第一源极/漏极接触连接，并且第二PMOS晶体管的漏极和第二NMOS晶体管的源极通过第二源极/漏极接触连接；以及第一三态反相器，包括第三PMOS晶体管、第三NMOS晶体管以及第四PMOS晶体管和第四NMOS晶体管，第三PMOS晶体管通过第四金属线被选通，第二有源电压配置为被施加到该第四金属线，第三NMOS晶体管通过第五金属线被选通，第一有源电压配置为被施加到该第五金属线，第四PMOS晶体管和第四NMOS晶体管通过第六金属线被选通，第二输入电压配置为被施加到该第六金属线，并且第一三态反相器配置为使第二输入电压反相，其中第三PMOS晶体管的漏极和第三NMOS晶体管的漏极通过第二源极/漏极接触连接。
根据一些示例实施方式，提供一种集成电路，该集成电路包括：第一反相器，配置为将第一输入电压反相并输出第一反相电压；第一传输门，配置为接收第一反相电压；第二反相器，配置为将第二输入电压反相并输出第二反相电压；以及第二传输门，配置为接收第二反相电压，其中第一传输门包括在第一方向上彼此间隔开的第一n沟道金属氧化物半导体(NMOS)晶体管和第一p沟道金属氧化物半导体(PMOS)晶体管，其中第一NMOS晶体管的漏极和第一PMOS晶体管的源极通过在第一方向上延伸的第一源极/漏极接触连接，并且第一传输门通过第一源极/漏极接触接收第一反相电压，第二传输门包括在第一方向上彼此间隔开的第二NMOS晶体管和第二PMOS晶体管，其中第二NMOS晶体管的漏极和第二PMOS晶体管的源极通过在第一方向上延伸的第二源极/漏极接触连接，并且第二传输门通过第二源极/漏极接触接收第二反相电压，第一NMOS晶体管的源极、第一PMOS晶体管的漏极、第二NMOS晶体管的源极和第二PMOS晶体管的漏极通过在第一方向上延伸的第三源极/漏极接触而连接到彼此，第一NMOS晶体管和第二PMOS晶体管通过第一有源电压被选通，第一PMOS晶体管和第二NMOS晶体管通过第二有源电压被选通。
附图说明
通过参照附图详细描述本公开的示例实施方式，本公开的以上和其它的方面以及特征将变得更加明显，附图中：
图1是用于描述根据一些示例实施方式的三态反相器的电路图。
图2是用于描述根据一些示例实施方式的图1所示的三态反相器的区域R的透视图。
图3是用于描述根据一些示例实施方式的图1所示的三态反相器的区域R的布局图。
图4是用于描述根据一些示例实施方式的图1所示的三态反相器的区域R的透视图。
图5是用于描述根据一些示例实施方式的图1所示的三态反相器的区域R的布局图。
图6是包括根据一些示例实施方式的集成电路的布局图。
图7是示出根据一些示例实施方式的图6所示的第一单元C_1的框图。
图8是根据一些示例实施方式的图7的电路图。
图9是示出根据一些示例实施方式的图8所示的扫描电路S_C的电路图。
图10是根据一些示例实施方式的图9的布局图。
图11至图13是根据一些示例实施方式的图9的布局图。
图14是示出根据一些示例实施方式的图10的FEOL的布局图。
图15是示出根据一些示例实施方式的图10的FEOL的另一布局图。
图16是示出根据一些示例实施方式的图10的MOL的布局图。
图17是示出根据一些示例实施方式的图10的BEOL的布局图。
图18和图19是沿着图10的线A-A'截取的截面图。
图20和图21是沿着图10的线B-B'截取的截面图。
图22和图23是沿着图10的线C-C'截取的截面图。
图24和图25是用于描述根据一些示例实施方式的图10所示的区域SDTR的放大图。
图26和图27是用于描述根据一些示例实施方式的图10所示的区域GTR的放大图。
图28是示出根据一些示例实施方式的图8所示的扫描电路S_C的电路图。
图29至图31是根据一些示例实施方式的图28的布局图。
图32是示出图8所示的扫描电路S_C的电路图。
图33至图35是根据一些示例实施方式的图32的布局图。
图36是示出根据一些示例实施方式的图8所示的主锁存器M_L的电路图。
图37和图38是根据一些示例实施方式的图36的布局图。
图39是示出根据一些示例实施方式的图8所示的主锁存器M_L的电路图。
图40和图41是根据一些示例实施方式的图39的布局图。
图42是示出根据一些示例实施方式的图8所示的主锁存器M_L的电路图。
图43和图44是根据一些示例实施方式的图42的布局图。
具体实施方式
图1是用于描述根据一些示例实施方式的三态反相器的电路图。
参照图1，三态反相器1包括第一p沟道金属氧化物半导体(PMOS)晶体管P1、第二PMOS晶体管P2、第一n沟道金属氧化物半导体(NMOS)晶体管N1以及第二NMOS晶体管N2。
第一PMOS晶体管P1的源极连接到电源电压Vdd，第一PMOS晶体管P1的漏极连接到第二PMOS晶体管P2的源极。第二PMOS晶体管P2的漏极连接到第二NMOS晶体管N2的漏极，第二NMOS晶体管N2的源极连接到第一NMOS晶体管N1的漏极。第一NMOS晶体管N1的源极接地。
第一PMOS晶体管P1和第一NMOS晶体管N1通过输入电压Vin被选通，第二PMOS晶体管P2通过反相有源信号
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被选通。第二NMOS晶体管N2通过有源信号EN被选通。
也就是，当有源信号EN处于逻辑高电平时，三态反相器1将输入电压反相并将反相的输入电压输出作为输出电压Vout。相反，当有源信号EN处于逻辑低电平时，三态反相器1处于高阻抗作为输出电压Vout。
第二PMOS晶体管P2的漏极在三态反相器1输出输出电压Vout的节点处连接到第二NMOS晶体管N2的漏极，并且该区域被定义为区域R。参照图2和图3，将描述区域R的连接状态。
图2是用于描述根据一些示例实施方式的图1所示的三态反相器的区域R的透视图。
参照图2，用于区域R的区域R1可以在第三方向z上主要由三层组成。
在第三方向z上的最低层包括构成第二PMOS晶体管P2的第一PMOS晶体管栅极结构200和第一源极/漏极接触100。此外，该最低层包括构成第二NMOS晶体管N2的第一NMOS晶体管栅极结构210和第二源极/漏极接触110。
为了将第一源极/漏极接触100电连接到第二源极/漏极接触110，在第三方向z上延伸的第一_第一通路V1_1和第一_第二通路V1_2设置在区域R1中。第一_第一通路V1_1和第一_第二通路V1_2分别连接到第一源极/漏极接触100和第二源极/漏极接触110。
为了将第一源极/漏极接触100电连接到第二源极/漏极接触110，在第一方向x上延伸的第一_第一金属线M1_1和第一_第二金属线M1_2设置在区域R1中、在第三方向z上的中间高度层中。第一_第一金属线M1_1和第一_第二金属线M1_2分别连接到第一_第一通路V1_1和第一_第二通路V1_2。
为了将第一源极/漏极接触100电连接到第二源极/漏极接触110，在第三方向z上延伸的第二_第一通路V2_1和第二_第二通路V2_2设置在区域R1中。第二_第一通路V2_1和第二_第二通路V2_2分别连接到第一_第一金属线M1_1和第一_第二金属线M1_2。
为了将第一源极/漏极接触100电连接到第二源极/漏极接触110，在第二方向y上延伸的第二金属线M2设置在区域R1中、在第三方向z上的最高层中。第二金属线M2将第二_第一通路V2_1连接到第二_第二通路V2_2。
也就是，用于区域R的区域R1在第三方向z上由总共三层形成，以允许第二PMOS晶体管P2的漏极连接到第二NMOS晶体管N2的漏极。
将参照图3描述区域R1的布局图。
图3是用于描述图1所示的三态反相器的区域R的布局图。
参照图3，通过在第一方向x上延伸而限定的第一有源区ACT1设置在区域R1中。此外，通过在第一方向x上延伸而限定的第二有源区ACT2设置在区域R1中。第一有源区ACT1可以是p型晶体管形成在其中的区域。例如，第一有源区ACT1可以包括掺有n型杂质的阱区。第二有源区ACT2可以是n型晶体管形成在其中的区域。例如，第二有源区ACT2可以包括掺有p型杂质的阱区。第一有源区ACT1和第二有源区ACT2可以设置为在第二方向y上彼此间隔开。
第一PMOS晶体管栅极结构200可以在第三方向z上的最低高度处设置在第一有源区ACT1上。第一源极/漏极接触100可以设置为在第一方向x上与第一PMOS晶体管栅极结构200间隔开。在第三方向z上延伸的第一_第一通路V1_1可以设置在第一源极/漏极接触100上。在第一方向x上延伸的第一_第一金属线M1_1可以设置在第一_第一通路V1_1上。在第三方向z上延伸的第二_第一通路V2_1连接到第一_第一金属线M1_1。
第一NMOS晶体管栅极结构210可以在第三方向z上的最低高度处设置在第二有源区ACT2上。第二源极/漏极接触110可以设置为在第一方向x上与第一NMOS晶体管栅极结构210间隔开。在第三方向z上延伸的第一_第二通路V1_2可以设置在第二源极/漏极接触110上。在第一方向x上延伸的第一_第二金属线M1_2可以设置在第一_第二通路V1_2上。在第三方向z上延伸的第二_第二通路V2_2连接到第一_第二金属线M1_2。
接下来，通过设置在第二方向y上延伸并将第二_第一通路V2_1连接到第二_第二通路V2_2的第二金属线M2，第一源极/漏极接触100被电连接到第二源极/漏极接触110。
如以上参照区域R1所述，为了连接多个源极/漏极接触，需要与在第三方向z上主要为三层的高度连接的结构。也就是，随着层的高度增加，制造所设计的半导体集成电路的工艺的稳定性可能下降。此外，金属线的自由度可能降低，并且引脚拥塞可能增加。
因此，在用于如图1所示的区域R的一些示例实施方式中，可以在降低层的高度的同时连接多个源极/漏极接触，就像在下面将参照图4和图5描述的区域R2中一样。
图4是用于描述根据一些示例实施方式的图1所示的三态反相器的区域R的透视图。
参照图4，用于区域R的区域R2可以在第三方向z上主要由两层组成。
在第三方向z上的最低层包括构成第二PMOS晶体管P2的第一PMOS晶体管栅极结构200。此外，该最低层包括构成第二NMOS晶体管N2的第一NMOS晶体管栅极结构210。
与上述区域R1不同，根据一些示例实施方式的区域R2通过一个第一源极/漏极接触100将第二PMOS晶体管P2连接到第二NMOS晶体管N2。因此，在第三方向z上延伸的第一通路V1设置在区域R2中。在第一方向x上延伸的第一金属线M1设置在第一通路V1上。
也就是，用于区域R的区域R2在第三方向z上由总共两层形成以允许第二PMOS晶体管P2的漏极连接到第二NMOS晶体管N2的漏极。
将参照图5描述区域R2的布局图。
图5是用于描述图1所示的三态反相器的区域R的布局图。
参照图5，通过在第一方向x上延伸而限定的第一有源区ACT1设置在区域R2中。此外，通过在第一方向x上延伸而限定的第二有源区ACT2设置在区域R2中。第一有源区ACT1可以是p型晶体管形成在其中的区域。例如，第一有源区ACT1可以包括掺有n型杂质的阱区。第二有源区ACT2可以是n型晶体管形成在其中的区域。例如，第二有源区ACT2可以包括掺有p型杂质的阱区。第一有源区ACT1和第二有源区ACT2可以设置为在第二方向y上彼此间隔开。
第一PMOS晶体管栅极结构200可以在第三方向z上的最低高度处设置在第一有源区ACT1上。第一NMOS晶体管栅极结构210可以在第三方向z上的最低高度处设置在第二有源区ACT2上。随后，设置将第二PMOS晶体管P2连接到第二NMOS晶体管N2并在第二方向y上延伸的第一源极/漏极接触100。第一源极/漏极接触100可以设置为在第一方向x上与第一PMOS晶体管栅极结构200和第一NMOS晶体管栅极结构210间隔开。在第三方向z上延伸的第一通路V1连接到第一源极/漏极接触100。在第一方向x上延伸的第一金属线M1可以设置在第一通路V1上以电连接到第二PMOS晶体管P2和第二NMOS晶体管N2。
如以上参照区域R2所述，为了连接多个源极/漏极接触，需要与在第三方向z上主要为两层的高度连接的结构。也就是，由于层的高度降低，制造所设计的半导体集成电路的工艺的稳定性可以提高。此外，金属线的自由度可以增加，并且引脚拥塞可以减少。
当然，三态反相器的上述电路图、布局图和透视图不限于附图所示的那些，并可以以各种方式彼此连接。
在下文，将描述包括上述区域R2的连接方法的根据一些示例实施方式的集成电路。
图6是包括根据一些示例实施方式的集成电路的布局图。
参照图6，包括根据一些示例实施方式的集成电路的布局2包括配置为供应电源电压的电源轨10和连接到接地电源的接地轨20。
根据一些示例实施方式的布局2包括多个单元(例如第一单元C_1至第四单元C_4)。所述多个单元的数量和/或配置不限于此附图中示出的那些。
第一单元C_1和第二单元C_2彼此相邻并可以设置在电源轨10和接地轨20之间。第三单元C_3和第四单元C_4彼此相邻并可以设置在电源轨10和接地轨20之间。
第一单元C_1至第四单元C_4中的每个可以包括输入电路In、主锁存器电路M_L、从锁存器电路S_L、输出电路Out和时钟生成电路CLK_gen。也就是，尽管第一单元C_1至第四单元C_4中的每个被示出为主从触发器，但是构成第一单元C_1至第四单元C_4的电路不限于此。
每个单元可以通过电源轨10被供应电源电压，并通过接地轨20接地。
在下文，为了排除重复的描述，通过以第一单元C_1的主从触发器为例，将详细描述包括根据一些示例实施方式的集成电路的布局图。当然，第一单元C_1的描述也可以应用于其余单元(第二单元C_2至第四单元C_4)。
图7是示出图6所示的第一单元C_1的框图。图8是图7的电路图。作为参考，为便于描述，仅第一单元C_1的主从触发器中的输入电路In、主锁存器电路M_L和从锁存器电路S_L将作为示例被描述。
参照图7和图8，包括根据一些示例实施方式的集成电路的第一单元C_1的主从触发器可以包括扫描电路S_C、主锁存器M_L和从锁存器S_L。作为参考，扫描电路S_C可以表示图6所示的输入电路In。
扫描电路S_C可以包括扫描多路复用器SM。扫描多路复用器SM可以接收数据信号D、扫描有源信号Se和扫描输入信号Si，并可以根据控制信号输出数据信号D和扫描输入信号Si中的任何一个到信号节点SN。
更详细地，当扫描有源信号Se处于逻辑高(H)电平时，扫描多路复用器SM将扫描输入信号Si输出到信号节点SN。另一方面，当扫描有源信号Se处于逻辑低(L)电平时，扫描多路复用器SM可以输出数据信号D到信号节点SN。
更详细地，扫描多路复用器SM可以如下面在图9中所示包括多个传输门，或者如图28和图32所示包括三态反相器和传输门。
在下文，将参照图9至图35描述包括根据一些示例实施方式的集成电路的扫描多路复用器SM。
图9是示出图8所示的扫描电路S_C的电路图。
参照图9，扫描电路S_C(R3_1)包括配置为接收数据信号D并将数据信号D反相的第四反相器INV4以及配置为接收扫描输入信号Si并将扫描输入信号Si反相的第五反相器INV5。此外，扫描电路S_C(R3_1)包括配置为传输被反相的数据信号D的第一传输门TG1以及配置为传输被反相的扫描输入信号Si的第二传输门TG2。
第一传输门TG1的第三PMOS晶体管P3和第二传输门TG2的第四NMOS晶体管N4共用第一公共节点CN1并可以通过扫描有源信号Se被选通。此外，第一传输门TG1和第二传输门TG2可以通过信号节点SN输出数据信号D和扫描输入信号Si之一。
这里，构成第四反相器INV4的第一PMOS晶体管P1和第一NMOS晶体管N1中的每个的漏极、构成第一传输门TG1的第三NMOS晶体管N3的漏极、以及构成第一传输门TG1的第三PMOS晶体管P3的源极可以通过一个源极/漏极接触连接。
此外，构成第五反相器INV5的第二PMOS晶体管P2和第二NMOS晶体管N2中的每个的漏极、构成第二传输门TG2的第四NMOS晶体管N4的漏极、以及构成第二传输门TG2的第四PMOS晶体管P4的源极可以通过一个源极/漏极接触连接。
在下文，将参照图10的布局图描述其中多个晶体管通过一个源极/漏极接触连接的结构。
图10是图9的布局图。图11至图13是根据一些示例实施方式的图9的布局图。在下文，为了避免重复描述，将仅通过图10描述图10至图13的共同部分，并且将参照相应的附图仅简要描述差异。
参照图10，第一PMOS晶体管P1至第四PMOS晶体管P4可以形成于在第一方向x上延伸的第一有源区ACT1上。此外，第一NMOS晶体管N1至第四NMOS晶体管N4可以形成在第二有源区ACT2上，第二有源区ACT2在第一方向x上延伸并设置为在第二方向y上与第一有源区ACT1间隔开。
作为参考，如图11所示，在第三方向z上从第一有源区ACT1突出的第一有源鳍(例如第一鳍F1和第二鳍F2)可以形成在第一有源区ACT1上。此外，在第三方向z上从第二有源区ACT2突出的第二有源鳍(例如第三鳍F3和第四鳍F4)可以形成在第二有源区ACT2上。第一有源鳍(例如第一鳍F1和第二鳍F2)和第二有源鳍(例如第三鳍F3和第四鳍F4)可以设置为在第二方向y上彼此间隔开。第一有源鳍(例如第一鳍F1和第二鳍F2)和第二有源鳍(例如第三鳍F3和第四鳍F4)可以每个在第一方向x上延伸。
再次参照图10，电源轨10可以在第二方向y上设置在第一有源区ACT1的上部。此外，接地轨20可以在第二方向y上设置在第二有源区ACT2的下部。
第一有源区ACT1和第二有源区ACT2可以在与第一方向x交叉的第二方向y上彼此间隔开第五距离S5。第一有源区ACT1和电源轨10可以在第二方向y上彼此间隔开第一距离S1，第二有源区ACT2和接地轨20可以在第二方向y上彼此间隔开第四距离S4。
第一距离S1可以等于第四距离S4。第一距离S1和第四距离S4之和可以大于第五距离S5。第一距离S1和第四距离S4之和可以小于第五距离S5。包括根据一些示例实施方式的集成电路的扫描电路S_C(R3_1a)可以包括在第二方向y上延伸并设置为在第一方向x上彼此间隔开的多个栅极结构和多个源极/漏极接触。
例如，第一源极/漏极接触100和第二源极/漏极接触110可以分别设置在第一有源区ACT1和第二有源区ACT2上，以在第二方向y上彼此间隔开。也就是，第一源极/漏极接触100可以通过第一源极/漏极接触通路VSD1连接到电源轨10，以将电源电压供应到第一PMOS晶体管P1。此外，第二源极/漏极接触110可以通过第三源极/漏极接触通路VSD3连接到接地轨20，以将第一NMOS晶体管N1接地。
第一栅极结构200设置为在第一方向x上与第一源极/漏极接触100和第二源极/漏极接触110间隔开。第一栅极结构200可以设置在第一有源区ACT1和第二有源区ACT2上。
第三源极/漏极接触120可以设置为在第一方向x上与第一栅极结构200间隔开。第三源极/漏极接触120可以在第二方向y上延伸并可以设置在第一有源区ACT1和第二有源区ACT2上。也就是，第一PMOS晶体管P1的漏极和第一NMOS晶体管N1的漏极可以通过第三源极/漏极接触120连接到彼此。此外，第三PMOS晶体管P3的源极可以通过第三源极/漏极接触120连接到第三NMOS晶体管N3的漏极。也就是，第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三PMOS晶体管P3的源极和第三NMOS晶体管N3的漏极可以通过第三源极/漏极接触120连接到彼此。通过经由一个源极/漏极接触(例如第三源极/漏极接触120)连接多个晶体管，可以降低根据一些示例实施方式的集成电路的高度。
因此，可以提高用于制造所设计的包括根据一些示例实施方式的集成电路的半导体集成电路的工艺的稳定性。此外，可以增加金属线的自由度，并且可以减少引脚拥塞。
第二栅极结构210可以设置在第一有源区ACT1上以在第一方向x上与第三源极/漏极接触120间隔开。此外，第三栅极结构220可以设置在第二有源区ACT2上以在第一方向x上与第三源极/漏极接触120间隔开。
第四源极/漏极接触130可以设置为在第二方向y上延伸并在第一方向x上与第二栅极结构210和第三栅极结构220间隔开。第三PMOS晶体管P3的漏极可以通过第四源极/漏极接触130连接到第三NMOS晶体管N3的源极。此外，第四PMOS晶体管P4的漏极可以通过第四源极/漏极接触130连接到第四NMOS晶体管N4的源极。也就是，第三PMOS晶体管P3的漏极、第三NMOS晶体管N3的源极、第四PMOS晶体管P4的漏极和第四NMOS晶体管N4的源极可以通过第四源极/漏极接触130连接到彼此。通过经由一个源极/漏极接触(例如第四源极/漏极接触130)连接多个晶体管，可以降低根据一些示例实施方式的集成电路的高度。
因此，可以提高用于制造所设计的包括根据一些示例实施方式的集成电路的半导体集成电路的工艺的稳定性。此外，可以增加金属线的自由度，并且可以减少引脚拥塞。
第四栅极结构230可以设置在第一有源区ACT1上以在第一方向x上与第四源极/漏极接触130间隔开。此外，第五栅极结构240可以设置在第二有源区ACT2上以在第一方向x上与第四源极/漏极接触130间隔开。
第五源极/漏极接触140可以设置为在第一方向x上与第四栅极结构230和第五栅极结构240间隔开。第五源极/漏极接触140可以在第二方向y上延伸，并可以设置在第一有源区ACT1和第二有源区ACT2上。也就是，第四PMOS晶体管P4的源极和第四NMOS晶体管N4的漏极可以通过第五源极/漏极接触140连接到彼此。此外，第二PMOS晶体管P2的漏极可以通过第五源极/漏极接触140连接到第二NMOS晶体管N2的漏极。也就是，第四PMOS晶体管P4的源极、第四NMOS晶体管N4的漏极、第二PMOS晶体管P2的漏极和第二NMOS晶体管N2的漏极可以通过第五源极/漏极接触140连接到彼此。通过经由一个源极/漏极接触(例如第五源极/漏极接触140)连接多个晶体管，可以降低根据一些示例实施方式的集成电路的高度。
因此，可以提高用于制造所设计的包括根据一些示例实施方式的集成电路的半导体集成电路的工艺的稳定性。此外，可以增加金属线的自由度，并且可以减少引脚拥塞。
第六栅极结构250可以设置在第一有源区ACT1和第二有源区ACT2上以在第一方向x上与第五源极/漏极接触140间隔开。此外，第六源极/漏极接触150可以设置在第一有源区ACT1上以在第一方向x上与第六栅极结构250间隔开。第六源极/漏极接触150可以通过第二源极/漏极接触通路VSD2连接到电源轨10以将电源电压供应到第二PMOS晶体管P2。此外，第七源极/漏极接触160可以设置在第二有源区ACT2上以在第一方向x上与第六栅极结构250间隔开。第七源极/漏极接触160可以通过第四源极/漏极接触通路VSD4连接到接地轨20以将第二NMOS晶体管N2接地。
接下来，将描述信号在其中被施加的结构和操作以及在第三方向z上延伸的结构。
在第三方向z上延伸的第五栅极接触GC5可以设置在第一栅极结构200上。此外，在第三方向z上延伸的第一栅极接触通路VG1可以设置在第五栅极接触GC5上。第一栅极接触通路VG1可以连接到在第一方向x上延伸的第一_第一金属线M1_1。也就是，第一栅极结构200可以电连接到第一_第一金属线M1_1、第一栅极接触通路VG1和第五栅极接触GC5以接收数据信号D。因此，第一PMOS晶体管P1和第一NMOS晶体管N1可以通过数据信号D被选通。
电连接到第一栅极结构200的第五栅极接触GC5和第一栅极接触通路VG1在此附图中被示出为设置在第二有源区ACT2上，但是不限于此，并且可以如图12和图13所示设置在第一有源区ACT1上。
在第三方向z上延伸的第一栅极接触GC1可以设置在第二栅极结构210上。此外，在第三方向z上延伸的第二栅极接触通路VG2可以设置在第一栅极接触GC1上。第二栅极接触通路VG2可以连接到在第一方向x上延伸的第一_第二金属线M1_2。第一有源区ACT1的边缘与第一_第二金属线M1_2的边缘之间的穿过第二方向y的距离是第二距离S2。也就是，第二栅极结构210可以电连接到第一_第二金属线M1_2、第二栅极接触通路VG2和第一栅极接触GC1以接收扫描有源信号Se。因此，第三PMOS晶体管P3可以通过扫描有源信号Se被选通。
电连接到第二栅极结构210的第一栅极接触GC1和第二栅极接触通路VG2的位置不限于此。
在第三方向z上延伸的第三栅极接触GC3可以设置在第三栅极结构220上。此外，在第三方向z上延伸的第三栅极接触通路VG3可以设置在第三栅极接触GC3上。第三栅极接触通路VG3可以连接到在第一方向x上延伸的第一_第三金属线M1_3。第二有源区ACT2的边缘与第一_第三金属线M1_3的边缘之间的穿过第二方向y的距离是第三距离S3。也就是，第三栅极结构220可以电连接到第一_第三金属线M1_3、第三栅极接触通路VG3和第三栅极接触GC3以接收反相有源信号
Figure BDA0002845532710000141
因此，第三NMOS晶体管N3可以通过反相有源信号
Figure BDA0002845532710000142
被选通。
电连接到第三栅极结构220的第三栅极接触GC3和第三栅极接触通路VG3的位置不限于此。
在第三方向z上延伸的第二栅极接触GC2可以设置在第四栅极结构230上。此外，在第三方向z上延伸的第四栅极接触通路VG4可以设置在第二栅极接触GC2上。第四栅极接触通路VG4可以电连接到在第一方向x上延伸的第一_第五金属线M1_5。也就是，第四栅极结构230可以电连接到第一_第五金属线M1_5、第四栅极接触通路VG4和第二栅极接触GC2以接收反相有源信号
Figure BDA0002845532710000143
因此，第四PMOS晶体管P4可以通过反相有源信号
Figure BDA0002845532710000144
被选通。
电连接到第四栅极结构230的第二栅极接触GC2和第四栅极接触通路VG4的位置不限于此。
在第三方向z上延伸的第四栅极接触GC4可以设置在第五栅极结构240上。此外，在第三方向z上延伸的第五栅极接触通路VG5可以设置在第四栅极接触GC4上。第五栅极接触通路VG5可以连接到在第一方向x上延伸的第一_第六金属线M1_6。也就是，第五栅极结构240电连接到第一_第六金属线M1_6、第五栅极接触通路VG5和第四栅极接触GC4以接收扫描有源信号Se。因此，第四NMOS晶体管N4可以通过扫描有源信号Se被选通。
电连接到第五栅极结构240的第四栅极接触GC4和第五栅极接触通路VG5的位置不限于此。
在第三方向z上延伸的第六栅极接触GC6可以设置在第六栅极结构250上。此外，在第三方向z上延伸的第六栅极接触通路VG6可以设置在第六栅极接触GC6上。第六栅极接触通路VG6可以连接到在第一方向x上延伸的第一_第七金属线M1_7。也就是，第六栅极结构250可以电连接到第一_第七金属线M1_7、第六栅极接触通路VG6和第六栅极接触GC6以接收扫描输入信号Si。因此，第二PMOS晶体管P2和第二NMOS晶体管N2可以通过扫描输入信号Si被选通。
电连接到第六栅极结构250的第六栅极接触GC6和第六栅极接触通路VG6在此附图中被示出为设置在第一有源区ACT1上，但是不限于此，并可以如图12和图13所示设置在第二有源区ACT2上。
在第三方向z上延伸的第五源极/漏极接触通路VSD5可以设置在第四源极/漏极接触130上。此外，在第一方向x上延伸的第一_第四金属线M1_4可以设置在第五源极/漏极接触通路VSD5上并可以连接到外部。
电连接到第四源极/漏极接触130的第五源极/漏极接触通路VSD5在此附图中示出为设置在第一有源区ACT1上，但是不限于此，并可以如图13所示设置在第二有源区ACT2上。
设置为在第一方向x上彼此相邻的多个栅极结构(例如第一栅极结构200至第六栅极结构250)和多个源极/漏极接触(例如第一源极/漏极接触100至第七源极/漏极接触160)可以彼此间隔开1接触式多晶硅间距(CPP)。作为示例，彼此相邻的第一栅极结构200和第一源极/漏极接触100可以彼此间隔开1CPP。
例如，假设第一栅极结构200和第一源极/漏极接触100彼此相邻。当在第二方向y上延伸的第一栅极结构200的中心线与在第二方向y上延伸的第一源极/漏极接触100的中心线之间的距离为1CPP时，这意味着在第一栅极结构200和第一源极/漏极接触100之间没有设置其它栅极结构或源极/漏极接触。
此外，设置为在第二方向y上彼此相邻的金属线(例如第一_第一金属线M1_1至第一_第七金属线M1_7)可以彼此间隔开1CPP。作为示例，彼此相邻的第一_第一金属线M1_1和第一_第三金属线M1_3可以彼此间隔开1CPP。
例如，假设第一_第一金属线M1_1和第一_第三金属线M1_3彼此相邻。当在第一方向x上延伸的第一_第一金属线M1_1的中心线与在第一方向x上延伸的第一_第三金属线M1_3的中心线之间的距离为1CPP时，这意味着在第一_第一金属线M1_1和第一_第三金属线M1_3之间没有设置其它金属线。
作为参考，参照图11，第一栅极结构200和第六栅极结构250可以围绕第一有源鳍(例如第一鳍F1、第二鳍F2)和第二有源鳍(例如第三鳍F3和第四鳍F4)。此外，第二栅极结构210和第四栅极结构230可以围绕第一有源鳍(例如第一鳍F1和第二鳍F2)。此外，第三栅极结构220和第五栅极结构240可以围绕第二有源鳍(例如第三鳍F3和第四鳍F4)。
图10至图13的布局图中的每个被分为前道工序(FEOL)、中间工序(MOL)和后道工序(BEOL)并将参照图14至图17进行描述。为了避免重复的描述，将参照图10的布局图进行描述。
图14是示出图10的FEOL的布局图。图15是示出根据一些示例实施方式的图10的FEOL的另一布局图。图16是示出图10的MOL的布局图。图17是示出图10的BEOL的布局图。
参照图14，在第一方向x上延伸的第一有源区ACT1和第二有源区ACT2设置为在第二方向y上彼此间隔开。
第一有源区ACT1可以是p型晶体管形成在其中的区域。例如，第一有源区ACT1可以包括掺有n型杂质的阱区。第二有源区ACT2可以是n型晶体管形成在其中的区域。例如，第二有源区ACT2可以包括掺有p型杂质的阱区。
尽管没有在附图中示出，但是在第三方向z上从第一有源区ACT1突出的第一有源鳍可以形成在第一有源区ACT1上。此外，在第三方向z上从第二有源区ACT2突出的第二有源鳍可以形成在第二有源区ACT2上。第一有源鳍和第二有源鳍可以形成为在第二方向y上彼此间隔开。此外，第一有源鳍和第二有源鳍可以每个在第一方向x上延伸。
参照图15，多个单元(例如第1a单元C1a、第1b单元C1b和第1c单元C1c)中的有源区在第二方向y上的厚度可以不同。
例如，第1a单元C1a的第1a有源区ACT1a可以从第1a单元C1a的边界A1形成到第1a单元C1a的边界A4，其与第2a有源区ACT2a间隔开。类似地，第1a单元C1a的第2a有源区ACT2a可以从第1a单元C1a的边界B1形成到第1a单元C1a的边界B4，其与第1a有源区ACT1a间隔开。也就是，第1a有源区ACT1a和第2a有源区ACT2a可以设置为在第二方向y上彼此间隔开第一长度D1。
与第1a单元C1a相邻的第1b单元C1b的第1b有源区ACT1b可以从第1b单元C1b的边界A1形成到第1b单元C1b的边界A3，其与第2b有源区ACT2b间隔开。类似地，第1b单元C1b的第2b有源区ACT2b可以从第1b单元C1b的边界B1形成到第1b单元C1b的边界B3，其与第1b有源区ACT1b间隔开。也就是，第1b有源区ACT1b和第2b有源区ACT2b可以设置为在第二方向y上彼此间隔开第二长度D2。
与第1b单元C1b相邻的第1c单元C1c的第1c有源区ACT1c可以从第1c单元C1c的边界A1形成到第1c单元C1c的边界A2，其与第2c有源区ACT2c间隔开。类似地，第1c单元C1c的第2c有源区ACT2c可以从第1c单元C1c的边界B1形成到第1c单元C1c的边界B2，其与第1c有源区ACT1c间隔开。也就是，第1c有源区ACT1c和第2c有源区ACT2c可以设置为在第二方向y上彼此间隔开第三长度D3。
设置在连续单元中的有源区的形状和布置不限于此附图中示出的形状和布置。
参照图16，多个源极/漏极接触(例如第一源极/漏极接触100至第七源极/漏极接触160)和多个栅极结构(例如第一栅极结构200至第六栅极结构250)可以设置为在第一方向x上彼此间隔开。多个源极/漏极接触(例如第一源极/漏极接触100至第七源极/漏极接触160)和多个栅极结构(例如第一栅极结构200至第六栅极结构250)可以每个在第二方向y上延伸。
设置为在第一方向x上彼此相邻的多个栅极结构(例如第一栅极结构200至第六栅极结构250)和多个源极/漏极接触(例如第一源极/漏极接触100至第七源极/漏极接触160)可以彼此间隔开1CPP。作为示例，彼此相邻的第一栅极结构200和第一源极/漏极接触100可以彼此间隔开1CPP。
例如，假设第一栅极结构200和第一源极/漏极接触100彼此相邻。当在第二方向y上延伸的第一栅极结构200的中心线与在第二方向y上延伸的第一源极/漏极接触100的中心线之间的距离是1CPP时，这意味着在第一栅极结构200和第一源极/漏极接触100之间没有设置其它栅极结构或源极/漏极接触。
参照图17，多条金属线(例如第一_第一金属线M1_1至第一_第七金属线M1_7)、电源轨10和接地轨20可以设置为在第二方向y上彼此间隔开。多条金属线(例如第一_第一金属线M1_1至第一_第七金属线M1_7)、电源轨10和接地轨20可以每个在第一方向x上延伸。
用于将电源电压传输到源极/漏极接触的第一源极/漏极接触通路VSD1和第二源极/漏极接触通路VSD2可以设置在电源轨10上。此外，用于使源极/漏极接触接地的第三源极/漏极接触通路VSD3和第四源极/漏极接触通路VSD4可以设置在接地轨20上。
第一_第一金属线M1_1、第一_第二金属线M1_2、第一_第三金属线M1_3、第一_第五金属线M1_5、第一_第六金属线M1_6和第一_第七金属线M1_7可以分别连接到用于选通栅极结构的多个栅极接触(例如第一栅极接触GC1至第六栅极接触GC6)以及设置在所述多个栅极接触中的多个栅极接触通路(例如第一栅极接触通路VG1至第六栅极接触通路VG6)。所述多个栅极接触(例如第一栅极接触GC1至第六栅极接触GC6)和所述多个栅极接触通路(例如第一栅极接触通路VG1至第六栅极接触通路VG6)可以在第三方向z上延伸。
设置为在第二方向y上彼此相邻的金属线(例如第一_第一金属线M1_1至第一_第七金属线M1_7)可以彼此间隔开1CPP。作为示例，彼此相邻的第一_第一金属线M1_1和第一_第三金属线M1_3可以彼此间隔开1CPP。
例如，假设第一_第一金属线M1_1和第一_第三金属线M1_3彼此相邻。当在第一方向x上延伸的第一_第一金属线M1_1的中心线与在第一方向x上延伸的第一_第三金属线M1_3的中心线之间的距离为1CPP时，这意味着在第一_第一金属线M1_1和第一_第三金属线M1_3之间没有设置其它金属线。
将参照图18至图23描述图10至图13的布局图的截面图。为了避免重复描述，将参照图10的布局图进行描述。
图18和图19是沿着图10的线A-A'截取的截面图。图20和图21是沿着图10的线B-B'截取的截面图。图22和图23是沿着图10的线C-C'截取的截面图。
参照图18，包括根据一些示例实施方式的集成电路的半导体集成电路可以具有包括鳍型图案形状的沟道区的鳍型场效应晶体管(FinFET)结构。
根据一些示例实施方式的鳍型场效应晶体管可以形成在基板Sub之上以及在设置于基板Sub上的有源区(例如第一有源区ACT1)上。
基板Sub可以是硅基板或绝缘体上硅(SOI)。或者，基板Sub可以包括硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓和/或锑化镓，但是本公开不限于此。
第一有源区ACT1可以沿着第一方向x限定。第一有源区ACT1可以通过深沟槽限定。第一有源区ACT1可以是p型晶体管形成在其中的区域。例如，第一有源区ACT1可以包括掺有n型杂质的阱区。第一有源区ACT1可以从基板Sub突出。第一有源区ACT1可以包括从基板Sub生长的外延层。
根据一些示例实施方式的鳍型场效应晶体管包括多个栅极结构(例如第一栅极结构200、第二栅极结构210、第四栅极结构230和第六栅极结构250)、源极/漏极区300、硅化物层310、第一层间绝缘膜400和第二层间绝缘膜500。
多个栅极结构(例如第一栅极结构200、第二栅极结构210、第四栅极结构230和第六栅极结构250)中的每个可以包括栅极间隔物202、栅极绝缘膜204、栅电极206和盖图案208。
多个栅极结构中的每个的结构不限于此附图中示出的结构。
多个栅极结构(例如第一栅极结构200、第二栅极结构210、第四栅极结构230和第六栅极结构250)和源极/漏极区300可以在第一有源区ACT1上在第二方向y上延伸。
栅极间隔物202可以沿着栅极绝缘膜204的两个侧壁在第三方向z上延伸。栅极绝缘膜204可以设置在栅电极206和栅极间隔物202之间并且在盖图案208下面。盖图案208可以设置在栅电极206和栅极绝缘膜204中的每个上。栅极间隔物202、栅极绝缘膜204和盖图案208可以包括绝缘材料。
源极/漏极区300可以通过去除第一有源区ACT1的一部分以形成凹陷、然后通过外延工艺填充该凹陷来形成。源极/漏极区300可以形成在第一有源区ACT1上。源极/漏极区300可以掺有导电类型与形成第一有源区ACT1的半导体材料的导电类型不同的杂质。
根据一些示例实施方式的鳍型场效应晶体管还包括多个栅极接触(例如第一栅极接触GC1和第二栅极接触GC2)、多个栅极接触通路(例如第二栅极接触通路VG2和第四栅极接触通路VG4)、多个源极/漏极接触(例如第一源极/漏极接触100、第三源极/漏极接触120、第五源极/漏极接触140和第六源极/漏极接触150)、第三层间绝缘膜600、第四层间绝缘膜700和多条金属线(例如第一_第二金属线M1_2和第一_第五金属线M1_5)以接收电信号。
硅化物层310可以设置在源极/漏极区300与多个源极/漏极接触(例如第一源极/漏极接触100、第三源极/漏极接触120、第五源极/漏极接触140和第六源极/漏极接触150)中的每个之间。
多个源极/漏极接触(例如第一源极/漏极接触100、第三源极/漏极接触120、第五源极/漏极接触140和第六源极/漏极接触150)和源极/漏极区300可以通过硅化物层310彼此电连接。所述多个源极/漏极接触(例如第一源极/漏极接触100、第三源极/漏极接触120、第五源极/漏极接触140和第六源极/漏极接触150)中的每个可以形成在第三方向z上并可以在第二方向y上延伸。
多个栅极接触(例如第一栅极接触GC1和第二栅极接触GC2)可以分别电连接到栅极结构(例如第二栅极结构210和第四栅极结构230)。多个栅极接触通路(例如第二栅极接触通路VG2和第四栅极接触通路VG4)可以分别电连接到多个栅极接触(例如第一栅极接触GC1和第二栅极接触GC2)。多个栅极接触通路(例如第二栅极接触通路VG2和第四栅极接触通路VG4)可以分别电连接到金属线(例如第一_第二金属线M1_2和第一_第五金属线M1_5)。
第一层间绝缘膜400可以围绕多个栅极结构(例如第一栅极结构200、第二栅极结构210、第四栅极结构230和第六栅极结构250)以及多个源极/漏极接触(例如第一源极/漏极接触100、第三源极/漏极接触120、第五源极/漏极接触140和第六源极/漏极接触150)。
第二层间绝缘膜500可以形成在第一层间绝缘膜400上。第二层间绝缘膜500可以围绕多个源极/漏极接触(例如第一源极/漏极接触100、第三源极/漏极接触120、第五源极/漏极接触140和第六源极/漏极接触150)。
第三层间绝缘膜600可以形成在第二层间绝缘膜500上。第三层间绝缘膜600可以围绕多个栅极接触通路(例如第二栅极接触通路VG2和第四栅极接触通路VG4)。
第四层间绝缘膜700可以形成在第三层间绝缘膜600上。第四层间绝缘膜700可以围绕金属线(例如第一_第二金属线M1_2和第一_第五金属线M1_5)。
第一层间绝缘膜400至第四层间绝缘膜700可以包括绝缘材料。
参照图19，包括根据一些示例实施方式的集成电路的半导体集成电路可以具有包括多条纳米线的多桥沟道场效应晶体管(MBCFET)结构。将省略与图18重复的描述，并且描述将主要集中在差异上。
第一纳米线201、第二纳米线203和第三纳米线205可以顺序地设置为在第三方向z上在基板Sub或第一有源区ACT1上彼此间隔开。第一纳米线201至第三纳米线205可以在第一方向x上延伸。
栅电极206、围绕栅电极206的栅极绝缘膜204以及形成在栅极绝缘膜204的侧壁上的栅极间隔物202可以围绕第一纳米线201至第三纳米线205中的每条。
栅极间隔物202被示出为由单层形成，但是本公开不限于此。也就是，在一些示例实施方式中，栅极间隔物202可以由多个膜形成。
栅极绝缘膜204可以设置在栅电极206与栅极间隔物202之间、在栅电极206与第三纳米线205之间、在栅电极206与第二纳米线203之间、在栅电极206与第一纳米线201之间以及在栅电极206与第一有源区ACT1之间。
源极/漏极区300可以设置在第一纳米线201至第三纳米线205中的每条的至少一侧。此外，源极/漏极区300可以与第一纳米线201至第三纳米线205中的每条接触。
参照图20，多个源极/漏极区300和302可以分别形成在设置于基板Sub上的第一有源区ACT1和第二有源区ACT2上。与以上描述重复的描述将被省略。
多个源极/漏极区300和302中的至少一部分可以被包括在多个晶体管的源极/漏极区中。形成在第一有源区ACT1上的源极/漏极区300和形成在第二有源区ACT2上的源极/漏极区302可以被掺有不同导电类型的杂质。
单元隔离膜350可以形成在基板Sub上。单元隔离膜350可以填充将第一有源区ACT1与第二有源区ACT2分隔开的深沟槽。单元隔离膜350可以在第一方向x上延伸。单元隔离膜350可以包括绝缘材料。
源极/漏极接触切割图案410可以设置在单元隔离膜350上。源极/漏极接触切割图案410可以在第一方向x上延伸。源极/漏极接触切割图案410可以包括绝缘材料。
源极/漏极接触切割图案410可以在单元的边界处切割源极/漏极接触。源极/漏极接触切割图案410可以与源极/漏极接触(例如第一源极/漏极接触100和第二源极/漏极接触110)接触。
第一源极/漏极上接触102形成在第一源极/漏极接触100上，并且第一源极/漏极上接触102和第一源极/漏极接触100可以填充由硅化物层310限定的沟槽。
类似地，第二源极/漏极上接触112形成在第二源极/漏极接触110上，并且第二源极/漏极上接触112和第二源极/漏极接触110可以填充由硅化物层312限定的沟槽。
第二层间绝缘膜500设置在第一源极/漏极上接触102、第一源极/漏极接触100、第二源极/漏极上接触112和第二源极/漏极接触110之间。第二层间绝缘膜500可以设置在第一层间绝缘膜400上。
第一源极/漏极接触通路VSD1可以设置在第一源极/漏极上接触102上。此外，第三源极/漏极接触通路VSD3可以设置在第二源极/漏极上接触112上。
电源轨10可以设置在第一源极/漏极接触通路VSD1上，接地轨20可以设置在第三源极/漏极接触通路VSD3上。
第三层间绝缘膜600可以设置在第二层间绝缘膜500上，第四层间绝缘膜700可以设置在第三层间绝缘膜600上。
参照图21，将主要描述与图20的差异。在图21中，与图20中不同，可以仅在源极/漏极区300和302之间形成硅化物层310和312。也就是，硅化物层310可以不形成在第一源极/漏极接触100和第一源极/漏极上接触102的每个在第二方向y上的外侧壁上。此外，硅化物层312可以不形成在第二源极/漏极接触110和第二源极/漏极上接触112的每个在第二方向y上的外侧壁上。
参照图22，包括根据一些示例实施方式的集成电路的半导体集成电路可以具有包括鳍型图案形状的沟道区的鳍型场效应晶体管(FinFET)结构。在下文，将省略与图18重复的描述。
根据一些示例实施方式的鳍型场效应晶体管可以形成在基板Sub之上以及在设置于基板Sub上的有源区(例如第一有源区ACT1和第二有源区ACT2)上。
第一有源上部区域ACT1_U可以形成在第一有源区ACT1上。此外，第二有源上部区域ACT2_U可以形成在第二有源区ACT2上。栅极绝缘膜204可以沿着第一有源上部区域ACT1_U和第二有源上部区域ACT2_U形成。此外，栅极绝缘膜204也可以形成在栅电极206与单元隔离膜350相接的区域中。
栅电极206可以形成在栅极绝缘膜204上。栅电极206可以由栅极切割图案404和形成在栅极切割图案404的侧壁上的栅极切割图案间隔物402切割。此外，在栅电极206上的盖图案208也可以由栅极切割图案404和形成在栅极切割图案404的侧壁上的栅极切割图案间隔物402切割。栅极切割图案404和栅极切割图案间隔物402可以包括绝缘材料。
第二栅极接触GC2和第三栅极接触GC3可以穿过盖图案208电连接到栅电极206。第四栅极接触通路VG4和第五栅极接触通路VG5可以分别电连接到第二栅极接触GC2和第三栅极接触GC3。第一_第五金属线M1_5设置在第四栅极接触通路VG4上，使得被反相的扫描有源信号
Figure BDA0002845532710000231
可以被施加到设置在第一有源区ACT1上的栅电极206。此外，第一_第六金属线M1_6设置在第五栅极接触通路VG5上，使得扫描有源信号Se可以被施加到设置在第二有源区ACT2上的栅电极206。
第二层间绝缘膜500形成在盖图案208、栅极切割图案404和栅极切割图案间隔物402上，第三层间绝缘膜600形成在第二层间绝缘膜500上，第四层间绝缘膜700形成在第三层间绝缘膜600上。
参照图23，包括根据一些示例实施方式的集成电路的半导体集成电路可以具有包括多条纳米线的MBCFET结构。描述将主要集中在与图22的差异上。
在图23中，与图22中不同，第一纳米线201至第三纳米线205可以被包括在第一有源上部区域ACT1_U和第二有源上部区域ACT2_U中的每个上。每条纳米线被栅电极206和栅极绝缘膜204围绕。
将参照图24至图27描述当源极/漏极接触被切割时从顶部观看的放大俯视图以及当栅极结构被切割时从顶部观看的放大俯视图。
图24和图25是用于描述图10所示的区域SDTR的放大图。图26和图27是用于描述图10所示的区域GTR的放大图。
参照图24，示出区域SDTR的区域SDTRa，其中先前切割的第一源极/漏极接触100和第六源极/漏极接触150设置在布局图上。
第一源极/漏极接触100和第六源极/漏极接触150的被切割部分可以具有凸起形状。第一源极/漏极接触100和第六源极/漏极接触150中的每个的被切割部分可以是其在第二方向y上的端部。
另一方面，参照图25，示出了截面图，其中第一源极/漏极接触100和第六源极/漏极接触150在沿着y方向跨过第一有源区ACT1和第二有源区ACT2两者形成之后被切割。也就是，示出区域SDTR的区域SDTRb。
第一源极/漏极接触100和第六源极/漏极接触150的被切割部分可以具有凹入形状。第一源极/漏极接触100和第六源极/漏极接触150中的每个的被切割部分可以是其在第二方向y上的端部。
参照图26，示出区域GTR的区域GTRa，其中先前切割的第二栅极结构210和第三栅极结构220设置在布局图上。
第二栅极结构210和第三栅极结构220的彼此面对的被切割部分具有凸起形状。第二栅极结构210和第三栅极结构220的彼此面对的被切割部分可以分别是第二栅极结构210的端部和第三栅极结构220的端部。
另一方面，参照图27，示出截面图，其中第二栅极结构210和第三栅极结构220在沿着第二方向y连续地形成跨过第一有源区ACT1和第二有源区ACT2两者之后被切割。也就是，示出区域GTR的区域GTRb。
第二栅极结构210和第三栅极结构220的被切割部分可以具有凹入形状。第二栅极结构210和第三栅极结构220的彼此面对的被切割部分可以分别是第二栅极结构210的端部和第三栅极结构220的端部。在第二方向y上连续地形成跨过第一有源区ACT1和第二有源区ACT2两者的第二栅极结构210和第三栅极结构220可以通过切割而形成，像用冲压机冲压一样。
图28是示出图8所示的扫描电路S_C的电路图。
参照图28，与图9所示的扫描电路S_C(R3_1)不同，接收数据信号D的电路可以配置为第一三态反相器TRI1。
也就是，包括根据一些示例实施方式的集成电路的扫描电路S_C(R3_2)可以在扫描有源信号的控制下反相并输出数据信号D。三态反相器的描述与图1的描述重复，因此将省略其描述。
图29至图31是根据一些示例实施方式的布局图，示范性地示出图28。在下文，为了避免重复的描述，仅通过图29描述图29至图31的共同部分，并将参照相应的附图仅简要描述差异。
参照图29，第一PMOS晶体管P1至第四PMOS晶体管P4可以形成于在第一方向x上延伸的第一有源区ACT1上。此外，第一NMOS晶体管N1至第四NMOS晶体管N4可以形成于在第一方向x上延伸并设置为在第二方向y上与第一有源区ACT1间隔开的第二有源区ACT2上。
电源轨10可以在第二方向y上设置在第一有源区ACT1的上部。此外，接地轨20可以在第二方向y上设置在第二有源区ACT2的下部。
包括根据一些示例实施方式的集成电路的扫描电路S_C(R3_2a)可以包括在第二方向y上延伸并设置为在第一方向x上彼此间隔开的多个栅极结构和多个源极/漏极接触。
例如，第一源极/漏极接触100和第二源极/漏极接触110可以分别设置在第一有源区ACT1和第二有源区ACT2上以在第二方向y上彼此间隔开。也就是，第一源极/漏极接触100可以通过第一源极/漏极接触通路VSD1连接到电源轨10以将电源电压供应到第一PMOS晶体管P1。此外，第二源极/漏极接触110可以通过第三源极/漏极接触通路VSD3连接到接地轨20以将第一NMOS晶体管N1接地。
第一栅极结构200设置为在第一方向x上与第一源极/漏极接触100和第二源极/漏极接触110间隔开。第一栅极结构200可以设置在第一有源区ACT1和第二有源区ACT2上。
第三源极/漏极接触120和第四源极/漏极接触130可以分别设置在第一有源区ACT1和第二有源区ACT2上以在第二方向y上彼此间隔开并在第一方向x上与第一栅极结构200间隔开。
第二栅极结构210可以设置在第一有源区ACT1上以在第一方向x上与第三源极/漏极接触120和第四源极/漏极接触130间隔开。此外，第三栅极结构220可以设置在第二有源区ACT2上以在第一方向x上与第三源极/漏极接触120和第四源极/漏极接触130间隔开。
第五源极/漏极接触140可以设置为在第二方向y上延伸并在第一方向x上与第二栅极结构210和第三栅极结构220间隔开。第三PMOS晶体管P3的漏极可以通过第五源极/漏极接触140连接到第三NMOS晶体管N3的漏极。此外，第四PMOS晶体管P4的漏极可以通过第五源极/漏极接触140连接到第四NMOS晶体管N4的源极。也就是，第三PMOS晶体管P3的漏极、第三NMOS晶体管N3的漏极、第四PMOS晶体管P4的漏极和第四NMOS晶体管N4的源极可以通过第五源极/漏极接触140连接到彼此。通过经由一个源极/漏极接触(例如第五源极/漏极接触140)连接多个晶体管，可以降低根据一些示例实施方式的集成电路的高度。
因此，可以改善用于制造所设计的包括根据一些示例实施方式的集成电路的半导体集成电路的工艺的稳定性。此外，可以增加金属线的自由度，并且可以减少引脚拥塞。
第四栅极结构230可以设置在第一有源区ACT1上以在第一方向x上与第五源极/漏极接触140间隔开。此外，第五栅极结构240可以设置在第二有源区ACT2上以在第一方向x上与第五源极/漏极接触140间隔开。
第六源极/漏极接触150可以设置为在第一方向x上与第四栅极结构230和第五栅极结构240间隔开。第六源极/漏极接触150可以在第二方向y上延伸并可以设置在第一有源区ACT1和第二有源区ACT2上。也就是，第四PMOS晶体管P4的源极和第四NMOS晶体管N4的漏极可以通过第六源极/漏极接触150连接到彼此。此外，第二PMOS晶体管P2的漏极可以通过第六源极/漏极接触150连接到第二NMOS晶体管N2的漏极。也就是，第四PMOS晶体管P4的源极、第四NMOS晶体管N4的漏极、第二PMOS晶体管P2的漏极和第二NMOS晶体管N2的漏极可以通过第六源极/漏极接触150连接到彼此。通过经由一个源极/漏极接触(例如第六源极/漏极接触150)连接多个晶体管，可以降低根据一些示例实施方式的集成电路的高度。
因此，可以提高用于制造所设计的包括根据一些示例实施方式的集成电路的半导体集成电路的工艺的稳定性。此外，可以增加金属线的自由度，并且可以减少引脚拥塞。
第六栅极结构250可以设置在第一有源区ACT1和第二有源区ACT2上以在第一方向x上与第六源极/漏极接触150间隔开。此外，第七源极/漏极接触160可以设置在第一有源区ACT1上以在第一方向x上与第六栅极结构250间隔开。第七源极/漏极接触160可以通过第二源极/漏极接触通路VSD2连接到电源轨10以将电源电压供应到第二PMOS晶体管P2。此外，第八源极/漏极接触170可以设置在第二有源区ACT2上以在第一方向x上与第六栅极结构250间隔开。第八源极/漏极接触170可以通过第四源极/漏极接触通路VSD4连接到接地轨20以将第二NMOS晶体管N2接地。
接下来，将描述信号被施加到其的结构和操作以及在第三方向z上延伸的结构。
在第三方向z上延伸的第五栅极接触GC5可以设置在第一栅极结构200上。此外，在第三方向z上延伸的第一栅极接触通路VG1可以设置在第五栅极接触GC5上。第一栅极接触通路VG1可以连接到在第一方向x上延伸的第一_第一金属线M1_1。也就是，第一栅极结构200可以电连接到第一_第一金属线M1_1、第一栅极接触通路VG1和第五栅极接触GC5以接收数据信号D。因此，第一PMOS晶体管P1和第一NMOS晶体管N1可以通过数据信号D被选通。
电连接到第一栅极结构200的第五栅极接触GC5和第一栅极接触通路VG1在此附图中被示出为设置在第二有源区ACT2上，但是不限于此，并且可以如图30和图31所示设置在第一有源区ACT1上。
在第三方向z上延伸的第一栅极接触GC1可以设置在第二栅极结构210上。此外，在第三方向z上延伸的第二栅极接触通路VG2可以设置在第一栅极接触GC1上。第二栅极接触通路VG2可以连接到在第一方向x上延伸的第一_第二金属线M1_2。也就是，第二栅极结构210可以电连接到第一_第二金属线M1_2、第二栅极接触通路VG2和第一栅极接触GC1以接收扫描有源信号Se。因此，第三PMOS晶体管P3可以通过扫描有源信号Se被选通。
电连接到第二栅极结构210的第一栅极接触GC1和第二栅极接触通路VG2的位置不限于此。
在第三方向z上延伸的第三栅极接触GC3可以设置在第三栅极结构220上。此外，在第三方向z上延伸的第三栅极接触通路VG3可以设置在第三栅极接触GC3上。第三栅极接触通路VG3可以连接到在第一方向x上延伸的第一_第三金属线M1_3。也就是，第三栅极结构220可以电连接到第一_第三金属线M1_3、第三栅极接触通路VG3和第三栅极接触GC3以接收反相有源信号
Figure BDA0002845532710000271
因此，第三NMOS晶体管N3可以通过反相有源信号
Figure BDA0002845532710000272
被选通。
电连接到第三栅极结构220的第三栅极接触GC3和第三栅极接触通路VG3的位置不限于此。
在第三方向z上延伸的第二栅极接触GC2可以设置在第四栅极结构230上。此外，在第三方向z上延伸的第四栅极接触通路VG4可以设置在第二栅极接触GC2上。第四栅极接触通路VG4可以连接到在第一方向x上延伸的第一_第五金属线M1_5。也就是，第四栅极结构230可以电连接到第一_第五金属线M1_5、第四栅极接触通路VG4和第二栅极接触GC2以接收反相有源信号
Figure BDA0002845532710000281
因此，第四PMOS晶体管P4可以通过反相有源信号
Figure BDA0002845532710000282
被选通。
电连接到第四栅极结构230的第二栅极接触GC2和第四栅极接触通路VG4的位置不限于此。
在第三方向z上延伸的第四栅极接触GC4可以设置在第五栅极结构240上。此外，在第三方向z上延伸的第五栅极接触通路VG5可以设置在第四栅极接触GC4上。第五栅极接触通路VG5可以连接到在第一方向x上延伸的第一_第六金属线M1_6。也就是，第五栅极结构240电连接到第一_第六金属线M1_6、第五栅极接触通路VG5和第四栅极接触GC4以接收扫描有源信号Se。因此，第四NMOS晶体管N4可以通过扫描有源信号Se被选通。
电连接到第五栅极结构240的第四栅极接触GC4和第五栅极接触通路VG5的位置不限于此。
在第三方向z上延伸的第六栅极接触GC6可以设置在第六栅极结构250上。此外，在第三方向z上延伸的第六栅极接触通路VG6可以设置在第六栅极接触GC6上。第六栅极接触通路VG6可以连接到在第一方向x上延伸的第一_第七金属线M1_7。也就是，第六栅极结构250可以电连接到第一_第七金属线M1_7、第六栅极接触通路VG6和第六栅极接触GC6以接收扫描输入信号Si。因此，第二PMOS晶体管P2和第二NMOS晶体管N2可以通过扫描输入信号Si被选通。
电连接到第六栅极结构250的第六栅极接触GC6和第六栅极接触通路VG6在此附图中被示出为设置在第一有源区ACT1上，但是不限于此，并可以如图30和图31所示设置在第二有源区ACT2上。
在第三方向z上延伸的第五源极/漏极接触通路VSD5可以设置在第五源极/漏极接触140上。此外，在第一方向x上延伸的第一_第四金属线M1_4可以设置在第五源极/漏极接触通路VSD5上并可以连接到外部。
电连接到第五源极/漏极接触140的第五源极/漏极接触通路VSD5在此附图中被示出为设置在第一有源区ACT1上，但是不限于此，并可以如图31所示设置在第二有源区ACT2上。
设置为在第一方向x上彼此相邻的多个栅极结构(例如第一栅极结构200至第六栅极结构250)和多个源极/漏极接触(例如第一源极/漏极接触100至第八源极/漏极接触170)可以彼此间隔开1CPP。作为示例，彼此相邻的第一栅极结构200和第一源极/漏极接触100可以彼此间隔开1CPP。
例如，假设第一栅极结构200和第一源极/漏极接触100彼此相邻。当在第二方向y上延伸的第一栅极结构200的中心线与在第二方向y上延伸的第一源极/漏极接触100的中心线之间的距离为1CPP时，这意味着在第一栅极结构200和第一源极/漏极接触100之间没有设置其它栅极结构或源极/漏极接触。
此外，设置为在第二方向y上彼此相邻的金属线(例如第一_第一金属线M1_1至第一_第七金属线M1_7)可以彼此间隔开1CPP。作为示例，彼此相邻的第一_第一金属线M1_1和第一_第二金属线M1_2可以彼此间隔开1CPP。
例如，假设第一_第一金属线M1_1和第一_第二金属线M1_2彼此相邻。当在第一方向x上延伸的第一_第一金属线M1_1的中心线与在第一方向x上延伸的第一_第二金属线M1_2的中心线之间的距离为1CPP时，这意味着在第一_第一金属线M1_1与第一_第二金属线M1_2之间没有设置其它金属线。
图32是示出图8所示的扫描电路S_C的电路图。
参照图32，与图9所示的扫描电路S_C(R3_1)不同，接收扫描输入信号Si的电路可以配置为第二三态反相器TRI2。
也就是，包括根据一些示例实施方式的集成电路的扫描电路S_C(R3_3)可以在扫描有源信号的控制下反相并输出扫描输入信号Si。三态反相器的描述与图1的描述重复，因此将省略其描述。
图33至图35是根据一些示例实施方式的布局图，示范性地示出图32。在下文，为了避免重复的描述，仅通过图33来描述图33至图35的共同部分，并且将参照相应的附图仅简要描述差异。
参照图33，第一PMOS晶体管P1至第四PMOS晶体管P4可以形成于在第一方向x上延伸的第一有源区ACT1上。此外，第一NMOS晶体管N1至第四NMOS晶体管N4可以形成于在第一方向x上延伸并设置为在第二方向y上与第一有源区ACT1间隔开的第二有源区ACT2上。
电源轨10可以在第二方向y上设置在第一有源区ACT1的上部。此外，接地轨20可以在第二方向y上设置在第二有源区ACT2的下部。
包括根据一些示例实施方式的集成电路的扫描电路S_C(R3_3a)可以包括在第二方向y上延伸并设置为在第一方向x上彼此间隔开的多个栅极结构和多个源极/漏极接触。
例如，第一源极/漏极接触100和第二源极/漏极接触110可以分别设置在第一有源区ACT1和第二有源区ACT2上以在第二方向y上彼此间隔开。也就是，第一源极/漏极接触100可以通过第一源极/漏极接触通路VSD1连接到电源轨10以将电源电压供应到第一PMOS晶体管P1。此外，第二源极/漏极接触110可以通过第三源极/漏极接触通路VSD3连接到接地轨20以将第一NMOS晶体管N1接地。
第一栅极结构200设置为在第一方向x上与第一源极/漏极接触100和第二源极/漏极接触110间隔开。第一栅极结构200可以设置在第一有源区ACT1和第二有源区ACT2上。
第三源极/漏极接触120可以设置为在第一方向x上与第一栅极结构200间隔开。第三源极/漏极接触120可以在第二方向y上延伸并可以设置在第一有源区ACT1和第二有源区ACT2上。也就是，第一PMOS晶体管P1的漏极和第一NMOS晶体管N1的漏极可以通过第三源极/漏极接触120连接到彼此。此外，第三PMOS晶体管P3的源极可以通过第三源极/漏极接触120连接到第三NMOS晶体管N3的漏极。也就是，第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三PMOS晶体管P3的源极和第三NMOS晶体管N3的漏极可以通过第三源极/漏极接触120连接到彼此。通过经由一个源极/漏极接触(例如第三源极/漏极接触120)连接多个晶体管，可以降低根据一些示例实施方式的集成电路的高度。
因此，可以提高用于制造所设计的包括根据一些示例实施方式的集成电路的半导体集成电路的工艺的稳定性。此外，可以增加金属线的自由度，并且可以减少引脚拥塞。
第二栅极结构210可以设置在第一有源区ACT1上以在第一方向x上与第三源极/漏极接触120间隔开。此外，第三栅极结构220可以设置在第二有源区ACT2上以在第一方向x上与第三源极/漏极接触120间隔开。
第四源极/漏极接触130可以设置为在第二方向y上延伸并在第一方向x上与第二栅极结构210和第三栅极结构220间隔开。第三PMOS晶体管P3的漏极可以通过第四源极/漏极接触130连接到第三NMOS晶体管N3的源极。此外，第四PMOS晶体管P4的漏极可以通过第四源极/漏极接触130连接到第四NMOS晶体管N4的源极。也就是，第三PMOS晶体管P3的漏极、第三NMOS晶体管N3的源极、第四PMOS晶体管P4的漏极和第四NMOS晶体管N4的源极可以通过第四源极/漏极接触130连接到彼此。通过经由一个源极/漏极接触(例如第四源极/漏极接触130)连接多个晶体管，可以降低根据一些示例实施方式的集成电路的高度。
因此，可以提高用于制造所设计的包括根据一些示例实施方式的集成电路的半导体集成电路的工艺的稳定性。此外，可以增加金属线的自由度，并且可以减少引脚拥塞。
第四栅极结构230可以设置在第一有源区ACT1上以在第一方向x上与第四源极/漏极接触130间隔开。此外，第五栅极结构240可以设置在第二有源区ACT2上以在第一方向x上与第四源极/漏极接触130间隔开。
第五源极/漏极接触140和第六源极/漏极接触150可以设置为在第一方向x上与第四栅极结构230和第五栅极结构240间隔开。第五源极/漏极接触140可以在第二方向y上延伸并可以设置在第一有源区ACT1上。第六源极/漏极接触150可以在第二方向y上延伸并可以设置在第二有源区ACT2上。
第六栅极结构250可以设置在第一有源区ACT1和第二有源区ACT2上以在第一方向x上与第五源极/漏极接触140和第六源极/漏极接触150间隔开。此外，第七源极/漏极接触160可以设置在第一有源区ACT1上以在第一方向x上与第六栅极结构250间隔开。第七源极/漏极接触160可以通过第二源极/漏极接触通路VSD2连接到电源轨10以将电源电压供应到第二PMOS晶体管P2。此外，第八源极/漏极接触170可以设置在第二有源区ACT2上以在第一方向x上与第六栅极结构250间隔开。第八源极/漏极接触170可以通过第四源极/漏极接触通路VSD4连接到接地轨20以将第二NMOS晶体管N2接地。
接下来，将描述信号在其中被施加的结构和操作以及在第三方向z上延伸的结构。
在第三方向z上延伸的第五栅极接触GC5可以设置在第一栅极结构200上。此外，在第三方向z上延伸的第一栅极接触通路VG1可以设置在第五栅极接触GC5上。第一栅极接触通路VG1可以连接到在第一方向x上延伸的第一_第一金属线M1_1。也就是，第一栅极结构200可以电连接到第一_第一金属线M1_1、第一栅极接触通路VG1和第五栅极接触GC5以接收数据信号D。因此，第一PMOS晶体管P1和第一NMOS晶体管N1可以通过数据信号D被选通。
电连接到第一栅极结构200的第五栅极接触GC5和第一栅极接触通路VG1在此附图中被示出为设置在第二有源区ACT2上，但是不限于此，并可以如图34和图35所示设置在第一有源区ACT1上。
在第三方向z上延伸的第一栅极接触GC1可以设置在第二栅极结构210上。此外，在第三方向z上延伸的第二栅极接触通路VG2可以设置在第一栅极接触GC1上。第二栅极接触通路VG2可以连接到在第一方向x上延伸的第一_第二金属线M1_2。也就是，第二栅极结构210可以电连接到第一_第二金属线M1_2、第二栅极接触通路VG2和第一栅极接触GC1以接收扫描有源信号Se。因此，第三PMOS晶体管P3可以通过扫描有源信号Se被选通。
电连接到第二栅极结构210的第一栅极接触GC1和第二栅极接触通路VG2的位置不限于此。
在第三方向z上延伸的第三栅极接触GC3可以设置在第三栅极结构220上。此外，在第三方向z上延伸的第三栅极接触通路VG3可以设置在第三栅极接触GC3上。第三栅极接触通路VG3可以连接到在第一方向x上延伸的第一_第三金属线M1_3。也就是，第三栅极结构220可以电连接到第一_第三金属线M1_3、第三栅极接触通路VG3和第三栅极接触GC3以接收反相有源信号
Figure BDA0002845532710000321
因此，第三NMOS晶体管N3可以通过反相有源信号
Figure BDA0002845532710000322
被选通。
电连接到第三栅极结构220的第三栅极接触GC3和第三栅极接触通路VG3的位置不限于此。
在第三方向z上延伸的第二栅极接触GC2可以设置在第四栅极结构230上。此外，在第三方向z上延伸的第四栅极接触通路VG4可以设置在第二栅极接触GC2上。第四栅极接触通路VG4可以连接到在第一方向x上延伸的第一_第五金属线M1_5。也就是，第四栅极结构230可以电连接到第一_第五金属线M1_5、第四栅极接触通路VG4和第二栅极接触GC2以接收反相有源信号
Figure BDA0002845532710000324
因此，第四PMOS晶体管P4可以通过反相有源信号
Figure BDA0002845532710000323
被选通。
电连接到第四栅极结构230的第二栅极接触GC2和第四栅极接触通路VG4的位置不限于此。
在第三方向z上延伸的第四栅极接触GC4可以设置在第五栅极结构240上。此外，在第三方向z上延伸的第五栅极接触通路VG5可以设置在第四栅极接触GC4上。第五栅极接触通路VG5可以连接到在第一方向x上延伸的第一_第六金属线M1_6。也就是，第五栅极结构240电连接到第一_第六金属线M1_6、第五栅极接触通路VG5和第四栅极接触GC4以接收扫描有源信号Se。因此，第四NMOS晶体管N4可以通过扫描有源信号Se被选通。
电连接到第五栅极结构240的第四栅极接触GC4和第五栅极接触通路VG5的位置不限于此。
在第三方向z上延伸的第六栅极接触GC6可以设置在第六栅极结构250上。此外，在第三方向z上延伸的第六栅极接触通路VG6可以设置在第六栅极接触GC6上。第六栅极接触通路VG6可以连接到在第一方向x上延伸的第一_第七金属线M1_7。也就是，第六栅极结构250可以电连接到第一_第七金属线M1_7、第六栅极接触通路VG6和第六栅极接触GC6以接收扫描输入信号Si。因此，第二PMOS晶体管P2和第二NMOS晶体管N2可以通过扫描输入信号Si被选通。
电连接到第六栅极结构250的第六栅极接触GC6和第六栅极接触通路VG6在此附图中被示出为设置在第一有源区ACT1上，但是不限于此，并可以如图34和图35所示设置在第二有源区ACT2上。
在第三方向z上延伸的第五源极/漏极接触通路VSD5可以设置在第四源极/漏极接触130上。此外，在第一方向x上延伸的第一_第四金属线M1_4可以设置在第五源极/漏极接触通路VSD5上并可以连接到外部。
电连接到第四源极/漏极接触130的第五源极/漏极接触通路VSD5在此附图中被示出为设置在第一有源区ACT1上，但是不限于此，并可以如图34所示设置在第二有源区ACT2上。
设置为在第一方向x上彼此相邻的多个栅极结构(例如第一栅极结构200至第六栅极结构250)和多个源极/漏极接触(例如第一源极/漏极接触100至第八源极/漏极接触170)可以彼此间隔开1CPP。作为示例，彼此相邻的第一栅极结构200和第一源极/漏极接触100可以彼此间隔开1CPP。
例如，假设第一栅极结构200和第一源极/漏极接触100彼此相邻。当在第二方向y上延伸的第一栅极结构200的中心线与在第二方向y上延伸的第一源极/漏极接触100的中心线之间的距离为1CPP时，这意味着在第一栅极结构200和第一源极/漏极接触100之间没有设置其它栅极结构或源极/漏极接触。
此外，设置为在第二方向y上彼此相邻的金属线(例如第一_第一金属线M1_1至第一_第七金属线M1_7)可以彼此间隔开1CPP。作为示例，彼此相邻的第一_第一金属线M1_1和第一_第二金属线M1_2可以彼此间隔开1CPP(参照图34和图35)。
例如，假设第一_第一金属线M1_1和第一_第二金属线M1_2彼此相邻。当在第一方向x上延伸的第一_第一金属线M1_1的中心线与在第一方向x上延伸的第一_第二金属线M1_2的中心线之间的距离为1CPP时，这意味着在第一_第一金属线M1_1与第一_第二金属线M1_2之间没有设置其它金属线。
再次参照图8，主锁存器M_L可以包括第一传输单元TSU1、第一锁存器单元LU1和第一反相器INV1。
主锁存器M_L可以存储通过信号节点SN输入的数据信号D，并将数据信号D输出到第一主锁存器节点MLN1。更详细地，主锁存器M_L可以基于第一时钟信号En和第二时钟信号
Figure BDA0002845532710000342
输出该输入数据信号D，该第二时钟信号
Figure BDA0002845532710000341
是反相的第一时钟信号。
主锁存器M_L的第一传输单元TSU1可以配置为包括根据一些示例实施方式的集成电路的传输门，或者可以配置为三态反相器。主锁存器M_L的第一锁存器单元LU1可以配置为包括根据一些示例实施方式的集成电路的传输门，或者可以配置为三态反相器。
在下文，将参照图36至图44描述包括根据一些示例实施方式的集成电路的主锁存器M_L。
图36是示出用于图8所示的主锁存器M_L的主锁存器M_L1的电路图。例如，从锁存器S_L的描述与主锁存器M_L1的描述重复，因此主锁存器M_L1将作为示例被描述。此外，主锁存器M_L1的描述也可以应用于从锁存器S_L。
参照图36，第一传输单元TSU1包括第四反相器INV4和第一传输门TG1，第一锁存器单元LU1包括第三三态反相器TRI3。
包括根据一些示例实施方式的集成电路的第一传输单元TSU1通过信号节点SN接收数据信号D，并将数据信号D发送到第一主锁存器节点MLN1。更详细地，输入到信号节点SN的信号通过由第一PMOS晶体管P1和第一NMOS晶体管N1构成的第四反相器INV4反相。此外，输入到信号节点SN的信号的反相信号可以通过由第二PMOS晶体管P2和第二NMOS晶体管N2构成的第一传输门TG1输出到第一主锁存器节点MLN1。
由第三PMOS晶体管P3、第三NMOS晶体管N3、第四PMOS晶体管P4和第四NMOS晶体管N4构成的第三三态反相器TRI3可以在第一时钟信号En和第二时钟信号
Figure BDA0002845532710000351
的控制下锁存输入到第一主锁存器节点MLN1的数据。三态反相器的描述与图1的描述重复，因此将省略其描述。
图37和图38是示范性地示出图36的根据一些示例实施方式的布局图。在下文，为了避免重复的描述，仅通过图37来描述图37和图38的共同部分，并且将参照附图仅简要描述差异。此外，为了描述的简单，将主要描述主锁存器M_L1的区域R4_1的布局图。
当参照图37描述区域R4_1的区域R4_1a时，第一PMOS晶体管P1至第四PMOS晶体管P4可以设置于在第一方向x上延伸的第一有源区ACT1上。此外，第一NMOS晶体管N1至第四NMOS晶体管N4可以形成于在第一方向x上延伸并设置为在第二方向y上与第一有源区ACT1间隔开的第二有源区ACT2上。
电源轨10可以在第二方向y上设置在第一有源区ACT1的上部。此外，接地轨20可以在第二方向y上设置在第二有源区ACT2的下部。
包括根据一些示例实施方式的集成电路的主锁存器M_L1的区域R4_1a可以包括在第二方向y上延伸并设置为在第一方向x上彼此间隔开的多个栅极结构和多个源极/漏极接触。
例如，第一源极/漏极接触100和第二源极/漏极接触110可以分别设置在第一有源区ACT1和第二有源区ACT2上以在第二方向y上彼此间隔开。也就是，第一源极/漏极接触100可以通过第一源极/漏极接触通路VSD1连接到电源轨10以将电源电压供应到第一PMOS晶体管P1。此外，第二源极/漏极接触110可以通过第三源极/漏极接触通路VSD3连接到接地轨20以将第一NMOS晶体管N1接地。
第一栅极结构200设置为在第一方向x上与第一源极/漏极接触100和第二源极/漏极接触110间隔开。第一栅极结构200可以设置在第一有源区ACT1和第二有源区ACT2上。
第三源极/漏极接触120可以设置为在第一方向x上与第一栅极结构200间隔开。第三源极/漏极接触120可以在第二方向y上延伸并可以设置在第一有源区ACT1和第二有源区ACT2上。也就是，第一PMOS晶体管P1的漏极和第一NMOS晶体管N1的漏极可以通过第三源极/漏极接触120连接到彼此。此外，第二PMOS晶体管P2的源极可以通过第三源极/漏极接触120连接到第二NMOS晶体管N2的漏极。也就是，第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第二PMOS晶体管P2的源极和第二NMOS晶体管N2的漏极可以通过第三源极/漏极接触120连接到彼此。通过经由一个源极/漏极接触(例如第三源极/漏极接触120)连接多个晶体管，可以降低根据一些示例实施方式的集成电路的高度。
因此，可以提高用于制造所设计的包括根据一些示例实施方式的集成电路的半导体集成电路的工艺的稳定性。此外，可以增加金属线的自由度，并且可以减少引脚拥塞。
第二栅极结构210可以设置在第一有源区ACT1上以在第一方向x上与第三源极/漏极接触120间隔开。此外，第三栅极结构220可以设置在第二有源区ACT2上以在第一方向x上与第三源极/漏极接触120间隔开。
第四源极/漏极接触130可以设置为在第二方向y上延伸并在第一方向x上与第二栅极结构210和第三栅极结构220间隔开。第二PMOS晶体管P2的漏极可以通过第四源极/漏极接触130连接到第二NMOS晶体管N2的源极。第三PMOS晶体管P3的漏极可以通过第四源极/漏极接触130连接到第三NMOS晶体管N3的漏极。也就是，第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的源极、第三PMOS晶体管P3的漏极和第三NMOS晶体管N3的漏极可以通过第四源极/漏极接触130连接到彼此。通过经由一个源极/漏极接触(例如第四源极/漏极接触130)连接多个晶体管，可以降低根据一些示例实施方式的集成电路的高度。
因此，可以提高用于制造所设计的包括根据一些示例实施方式的集成电路的半导体集成电路的工艺的稳定性。此外，可以增加金属线的自由度，并且可以减少引脚拥塞。
第四栅极结构230可以设置在第一有源区ACT1上以在第一方向x上与第四源极/漏极接触130间隔开。此外，第五栅极结构240可以设置在第二有源区ACT2上以在第一方向x上与第四源极/漏极接触130间隔开。
第五源极/漏极接触140和第六源极/漏极接触150可以设置为在第一方向x上与第四栅极结构230和第五栅极结构240间隔开。第五源极/漏极接触140可以在第二方向y上延伸并可以设置在第一有源区ACT1上。第六源极/漏极接触150可以在第二方向y上延伸并可以设置在第二有源区ACT2上。
第六栅极结构250可以设置在第一有源区ACT1和第二有源区ACT2上以在第一方向x上与第五源极/漏极接触140和第六源极/漏极接触150间隔开。此外，第七源极/漏极接触160可以设置在第一有源区ACT1上以在第一方向x上与第六栅极结构250间隔开。第七源极/漏极接触160可以通过第二源极/漏极接触通路VSD2连接到电源轨10以将电源电压供应到第四PMOS晶体管P4。此外，第八源极/漏极接触170可以设置在第二有源区ACT2上以在第一方向x上与第六栅极结构250间隔开。第八源极/漏极接触170可以通过第四源极/漏极接触通路VSD4连接到接地轨20以将第四NMOS晶体管N4接地。
接下来，将描述信号在其中被施加的结构和操作以及在第三方向z上延伸的结构。
在第三方向z上延伸的第五栅极接触GC5可以设置在第一栅极结构200上。此外，在第三方向z上延伸的第一栅极接触通路VG1可以设置在第五栅极接触GC5上。第一栅极接触通路VG1可以连接到在第一方向x上延伸的第一_第一金属线M1_1。也就是，第一栅极结构200可以电连接到第一_第一金属线M1_1、第一栅极接触通路VG1和第五栅极接触GC5以接收数据信号D。因此，第一PMOS晶体管P1和第一NMOS晶体管N1可以通过数据信号D被选通。
电连接到第一栅极结构200的第五栅极接触GC5和第一栅极接触通路VG1在此附图中被示出为设置在第一有源区ACT1上，但是不限于此，并可以如图38所示设置在第二有源区ACT2上。
在第三方向z上延伸的第一栅极接触GC1可以设置在第二栅极结构210上。此外，在第三方向z上延伸的第二栅极接触通路VG2可以设置在第一栅极接触GC1上。第二栅极接触通路VG2可以连接到在第一方向x上延伸的第一_第二金属线M1_2。也就是，第二栅极结构210可以电连接到第一_第二金属线M1_2、第二栅极接触通路VG2和第一栅极接触GC1以接收第一时钟信号En。因此，第二PMOS晶体管P2可以通过第一时钟信号En被选通。
电连接到第二栅极结构210的第一栅极接触GC1和第二栅极接触通路VG2的位置不限于此。
在第三方向z上延伸的第三栅极接触GC3可以设置在第三栅极结构220上。此外，在第三方向z上延伸的第三栅极接触通路VG3可以设置在第三栅极接触GC3上。第三栅极接触通路VG3可以连接到在第一方向x上延伸的第一_第三金属线M1_3。也就是，第三栅极结构220可以电连接到第一_第三金属线M1_3、第三栅极接触通路VG3和第三栅极接触GC3以接收第二时钟信号
Figure BDA0002845532710000381
因此，第二NMOS晶体管N2可以通过第二时钟信号
Figure BDA0002845532710000382
被选通。
电连接到第三栅极结构220的第三栅极接触GC3和第三栅极接触通路VG3的位置不限于此。
在第三方向z上延伸的第二栅极接触GC2可以设置在第四栅极结构230上。此外，在第三方向z上延伸的第四栅极接触通路VG4可以设置在第二栅极接触GC2上。第四栅极接触通路VG4可以连接到在第一方向x上延伸的第一_第五金属线M1_5。也就是，第四栅极结构230可以电连接到第一_第五金属线M1_5、第四栅极接触通路VG4和第二栅极接触GC2以接收第二时钟信号
Figure BDA0002845532710000383
因此，第三PMOS晶体管P3可以通过第二时钟信号
Figure BDA0002845532710000384
被选通。
电连接到第四栅极结构230的第二栅极接触GC2和第四栅极接触通路VG4的位置不限于此。
在第三方向z上延伸的第四栅极接触GC4可以设置在第五栅极结构240上。此外，在第三方向z上延伸的第五栅极接触通路VG5可以设置在第四栅极接触GC4上。第五栅极接触通路VG5可以连接到在第一方向x上延伸的第一_第六金属线M1_6。也就是，第五栅极结构240电连接到第一_第六金属线M1_6、第五栅极接触通路VG5和第四栅极接触GC4以接收第一时钟信号En。因此，第三NMOS晶体管N3可以通过第一时钟信号En被选通。
电连接到第五栅极结构240的第四栅极接触GC4和第五栅极接触通路VG5的位置不限于此。
在第三方向z上延伸的第六栅极接触GC6可以设置在第六栅极结构250上。此外，在第三方向z上延伸的第六栅极接触通路VG6可以设置在第六栅极接触GC6上。第六栅极接触通路VG6可以连接到在第一方向x上延伸的第一_第七金属线M1_7。也就是，第六栅极结构250可以电连接到第一_第七金属线M1_7、第六栅极接触通路VG6和第六栅极接触GC6以接收在第二主锁存器节点处的信号。因此，第四PMOS晶体管P4和第四NMOS晶体管N4可以通过第二主锁存器节点处的信号被选通。
电连接到第六栅极结构250的第六栅极接触GC6和第六栅极接触通路VG6在此附图中被示出为设置在第二有源区ACT2上，但是不限于此，并可以如图38所示设置在第一有源区ACT1上。
在第三方向z上延伸的第五源极/漏极接触通路VSD5可以设置在第四源极/漏极接触130上。此外，在第一方向x上延伸的第一_第四金属线M1_4可以设置在第五源极/漏极接触通路VSD5上并可以连接到外部。
电连接到第四源极/漏极接触130的第五源极/漏极接触通路VSD5在此附图中被示出为设置在第一有源区ACT1上，但是不限于此，并可以如图38所示设置在第二有源区ACT2上。
设置为在第一方向x上彼此相邻的多个栅极结构(例如第一栅极结构200至第六栅极结构250)和多个源极/漏极接触(例如第一源极/漏极接触100至第八源极/漏极接触170)可以彼此间隔开1CPP。作为示例，彼此相邻的第一栅极结构200和第一源极/漏极接触100可以彼此间隔开1CPP。
例如，假设第一栅极结构200和第一源极/漏极接触100彼此相邻。当在第二方向y上延伸的第一栅极结构200的中心线与在第二方向y上延伸的第一源极/漏极接触100的中心线之间的距离为1CPP时，这意味着在第一栅极结构200和第一源极/漏极接触100之间没有设置其它栅极结构或源极/漏极接触。
此外，设置为在第二方向y上彼此相邻的金属线(例如第一_第一金属线M1_1至第一_第七金属线M1_7)可以彼此间隔开1CPP。作为示例，彼此相邻的第一_第六金属线M1_6和第一_第七金属线M1_7可以彼此间隔开1CPP。
例如，假设第一_第六金属线M1_6和第一_第七金属线M1_7彼此相邻。当在第一方向x上延伸的第一_第六金属线M1_6的中心线与在第一方向x上延伸的第一_第七金属线M1_7的中心线之间的距离为1CPP时，这意味着在第一_第六金属线M1_6和第一_第七金属线M1_7之间没有设置其它金属线。
图39是示出用于图8所示的主锁存器M_L的主锁存器M_L2的电路图。
当参照图39的主锁存器M_L2主要描述图39的主锁存器M_L2和图36的主锁存器M_L1之间的差异时，第一锁存器单元LU1包括第二传输门TG2和第五反相器INV5。
包括根据一些示例实施方式的集成电路的第一锁存器单元LU1可以锁存在第一主锁存器节点MLN1处的信号。更详细地，在第二主锁存器节点MLN2处的信号被由第四PMOS晶体管P4和第四NMOS晶体管N4构成的第五反相器INV5反相。此外，其中第二主锁存器节点MLN2处的信号被反相的信号可以通过由第三PMOS晶体管P3和第三NMOS晶体管N3构成的第二传输门TG2输出到第一主锁存器节点MLN1。
第一锁存器单元LU1可以在第一时钟信号En和第二时钟信号
Figure BDA0002845532710000401
的控制下锁存输入到第一主锁存器节点MLN1的数据信号D。
图40和图41是根据一些示例实施方式的布局图，示范性地示出图39。在下文，为了避免重复描述，仅通过图40描述图40和图41的共同部分，并将参照相应的附图仅简要描述差异。此外，为了描述的简单，将主要描述主锁存器M_L2的区域R4_2的布局图。
当参照图40描述区域R4_2的区域R4_2a时，第一PMOS晶体管P1至第四PMOS晶体管P4可以设置于在第一方向x上延伸的第一有源区ACT1上。此外，第一NMOS晶体管N1至第四NMOS晶体管N4可以形成于在第一方向x上延伸并设置为在第二方向y上与第一有源区ACT1间隔开的第二有源区ACT2上。
电源轨10可以在第二方向y上设置在第一有源区ACT1的上部。此外，接地轨20可以在第二方向y上设置在第二有源区ACT2的下部。
包括根据一些示例实施方式的集成电路的主锁存器M_L2的区域R4_2的区域R4_2a可以包括在第二方向y上延伸并设置为在第一方向x上彼此间隔开的多个栅极结构和多个源极/漏极接触。
例如，第一源极/漏极接触100和第二源极/漏极接触110可以分别设置在第一有源区ACT1和第二有源区ACT2上以在第二方向y上彼此间隔开。也就是，第一源极/漏极接触100可以通过第一源极/漏极接触通路VSD1连接到电源轨10以将电源电压供应到第一PMOS晶体管P1。此外，第二源极/漏极接触110可以通过第三源极/漏极接触通路VSD3连接到接地轨20以将第一NMOS晶体管N1接地。
第一栅极结构200设置为在第一方向x上与第一源极/漏极接触100和第二源极/漏极接触110间隔开。第一栅极结构200可以设置在第一有源区ACTl和第二有源区ACT2上。
第三源极/漏极接触120可以设置为在第一方向x上与第一栅极结构200间隔开。第三源极/漏极接触120可以在第二方向y上延伸并可以设置在第一有源区ACT1和第二有源区ACT2上。也就是，第一PMOS晶体管P1的漏极和第一NMOS晶体管N1的漏极可以通过第三源极/漏极接触120连接到彼此。此外，第二PMOS晶体管P2的源极可以通过第三源极/漏极接触120连接到第二NMOS晶体管N2的漏极。也就是，第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第二PMOS晶体管P2的源极和第二NMOS晶体管N2的漏极可以通过第三源极/漏极接触120连接到彼此。通过经由一个源极/漏极接触(例如第三源极/漏极接触120)连接多个晶体管，可以降低根据一些示例实施方式的集成电路的高度。
因此，可以改善用于制造所设计的包括根据一些示例实施方式的集成电路的半导体集成电路的工艺的稳定性。此外，可以增加金属线的自由度，并且可以减少引脚拥塞。
第二栅极结构210可以设置在第一有源区ACT1上以在第一方向x上与第三源极/漏极接触120间隔开。此外，第三栅极结构220可以设置在第二有源区ACT2上以在第一方向x上与第三源极/漏极接触120间隔开。
第四源极/漏极接触130可以设置为在第二方向y上延伸并在第一方向x上与第二栅极结构210和第三栅极结构220间隔开。第二PMOS晶体管P2的漏极可以通过第四源极/漏极接触130连接到第二NMOS晶体管N2的源极。此外，第三PMOS晶体管P3的漏极可以通过第四源极/漏极接触130连接到第三NMOS晶体管N3的源极。也就是，第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的源极、第三PMOS晶体管P3的漏极和第三NMOS晶体管N3的源极可以通过第四源极/漏极接触130连接到彼此。通过经由一个源极/漏极接触(例如第四源极/漏极接触130)连接多个晶体管，可以降低根据一些示例实施方式的集成电路的高度。
因此，可以提高用于制造所设计的包括根据一些示例实施方式的集成电路的半导体集成电路的工艺的稳定性。此外，可以增加金属线的自由度，并且可以减少引脚拥塞。
第四栅极结构230可以设置在第一有源区ACT1上以在第一方向x上与第四源极/漏极接触130间隔开。此外，第五栅极结构240可以设置在第二有源区ACT2上以在第一方向x上与第四源极/漏极接触130间隔开。
第五源极/漏极接触140可以设置为在第一方向x上与第四栅极结构230和第五栅极结构240间隔开。第五源极/漏极接触140可以在第二方向y上延伸并可以设置在第一有源区ACT1和第二有源区ACT2上。也就是，第三PMOS晶体管P3的源极和第三NMOS晶体管N3的漏极可以通过第五源极/漏极接触140连接到彼此。此外，第四PMOS晶体管P4的漏极可以通过第五源极/漏极接触140连接到第四NMOS晶体管N4的漏极。也就是，第三PMOS晶体管P3的源极、第三NMOS晶体管N3的漏极、第四PMOS晶体管P4的漏极和第四NMOS晶体管N4的漏极可以通过第五源极/漏极接触140连接到彼此。通过经由一个源极/漏极接触(例如第五源极/漏极接触140)连接多个晶体管，可以降低根据一些示例实施方式的集成电路的高度。
因此，可以提高用于制造所设计的包括根据一些示例实施方式的集成电路的半导体集成电路的工艺的稳定性。此外，可以增加金属线的自由度，并且可以减少引脚拥塞。
第六栅极结构250可以设置在第一有源区ACT1和第二有源区ACT2上以在第一方向x上与第五源极/漏极接触140间隔开。此外，第六源极/漏极接触150可以设置在第一有源区ACT1上以在第一方向x上与第六栅极结构250间隔开。第六源极/漏极接触150可以通过第二源极/漏极接触通路VSD2连接到电源轨10以将电源电压供应到第四PMOS晶体管P4。此外，第七源极/漏极接触160可以设置在第二有源区ACT2上以在第一方向x上与第六栅极结构250间隔开。第七源极/漏极接触160可以通过第四源极/漏极接触通路VSD4连接到接地轨20以将第四NMOS晶体管N4接地。
接下来，将描述信号在其中被施加的结构和操作以及在第三方向z上延伸的结构。
在第三方向z上延伸的第五栅极接触GC5可以设置在第一栅极结构200上。此外，在第三方向z上延伸的第一栅极接触通路VG1可以设置在第五栅极接触GC5上。第一栅极接触通路VG1可以连接到在第一方向x上延伸的第一_第一金属线M1_1。也就是，第一栅极结构200可以电连接到第一_第一金属线M1_1、第一栅极接触通路VG1和第五栅极接触GC5以接收数据信号D。因此，第一PMOS晶体管P1和第一NMOS晶体管N1可以通过数据信号D被选通。
电连接到第一栅极结构200的第五栅极接触GC5和第一栅极接触通路VG1在此附图中被示出为设置在第一有源区ACT1上，但是不限于此，并可以如图41所示设置在第二有源区ACT2上。
在第三方向z上延伸的第一栅极接触GC1可以设置在第二栅极结构210上。此外，在第三方向z上延伸的第二栅极接触通路VG2可以设置在第一栅极接触GC1上。第二栅极接触通路VG2可以连接到在第一方向x上延伸的第一_第二金属线M1_2。也就是，第二栅极结构210可以电连接到第一_第二金属线M1_2、第二栅极接触通路VG2和第一栅极接触GC1以接收第一时钟信号En。因此，第二PMOS晶体管P2可以通过第一时钟信号En被选通。
电连接到第二栅极结构210的第一栅极接触GC1和第二栅极接触通路VG2的位置不限于此。
在第三方向z上延伸的第三栅极接触GC3可以设置在第三栅极结构220上。此外，在第三方向z上延伸的第三栅极接触通路VG3可以设置在第三栅极接触GC3上。第三栅极接触通路VG3可以连接到在第一方向x上延伸的第一_第三金属线M1_3。也就是，第三栅极结构220可以电连接到第一_第三金属线M1_3、第三栅极接触通路VG3和第三栅极接触GC3以接收第二时钟信号
Figure BDA0002845532710000431
因此，第二NMOS晶体管N2可以通过第二时钟信号
Figure BDA0002845532710000432
被选通。
电连接到第三栅极结构220的第三栅极接触GC3和第三栅极接触通路VG3的位置不限于此。
在第三方向z上延伸的第二栅极接触GC2可以设置在第四栅极结构230上。此外，在第三方向z上延伸的第四栅极接触通路VG4可以设置在第二栅极接触GC2上。第四栅极接触通路VG4可以电连接到在第一方向x上延伸的第一_第五金属线M1_5。也就是，第四栅极结构230可以电连接到第一_第五金属线M1_5、第四栅极接触通路VG4和第二栅极接触GC2以接收第二时钟信号
Figure BDA0002845532710000441
因此，第三PMOS晶体管P3可以通过第二时钟信号
Figure BDA0002845532710000442
被选通。
电连接到第四栅极结构230的第二栅极接触GC2和第四栅极接触通路VG4的位置不限于此。
在第三方向z上延伸的第四栅极接触GC4可以设置在第五栅极结构240上。此外，在第三方向z上延伸的第五栅极接触通路VG5可以设置在第四栅极接触GC4上。第五栅极接触通路VG5可以连接到在第一方向x上延伸的第一_第六金属线M1_6。也就是，第五栅极结构240可以电连接到第一_第六金属线M1_6、第五栅极接触通路VG5和第四栅极接触GC4以接收第一时钟信号En。因此，第三NMOS晶体管N3可以通过第一时钟信号En被选通。
电连接到第五栅极结构240的第四栅极接触GC4和第五栅极接触通路VG5的位置不限于此。
在第三方向z上延伸的第六栅极接触GC6可以设置在第六栅极结构250上。此外，在第三方向z上延伸的第六栅极接触通路VG6可以设置在第六栅极接触GC6上。第六栅极接触通路VG6可以连接到在第一方向x上延伸的第一_第七金属线M1_7。也就是，第六栅极结构250可以电连接到第一_第七金属线M1_7、第六栅极接触通路VG6和第六栅极接触GC6以接收在第二主锁存器节点处的信号。因此，第四PMOS晶体管P4和第四NMOS晶体管N4可以通过在第二主锁存器节点处的信号被选通。
电连接到第六栅极结构250的第六栅极接触GC6和第六栅极接触通路VG6在此附图中被示出为设置在第二有源区ACT2上，但是不限于此，并可以如图41所示设置在第一有源区ACT1上。
在第三方向z上延伸的第五源极/漏极接触通路VSD5可以设置在第四源极/漏极接触130上。此外，在第一方向x上延伸的第一_第四金属线M1_4可以设置在第五源极/漏极接触通路VSD5上并可以连接到外部。
电连接到第四源极/漏极接触130的第五源极/漏极接触通路VSD5在此附图中被示出为设置在第一有源区ACT1上，但是不限于此，并可以如图41所示设置在第二有源区ACT2上。
设置为在第一方向x上彼此相邻的多个栅极结构(例如第一栅极结构200至第六栅极结构250)和多个源极/漏极接触(例如第一源极/漏极接触100至第七源极/漏极接触160)可以彼此间隔开1CPP。作为示例，彼此相邻的第一栅极结构200和第一源极/漏极接触100可以彼此间隔开1CPP。
例如，假设第一栅极结构200和第一源极/漏极接触100彼此相邻。当在第二方向y上延伸的第一栅极结构200的中心线与在第二方向y上延伸的第一源极/漏极接触100的中心线之间的距离为1CPP时，这意味着在第一栅极结构200和第一源极/漏极接触100之间没有设置其它栅极结构或源极/漏极接触。
此外，设置为在第二方向y上彼此相邻的金属线(例如第一_第一金属线M1_1至第一_第七金属线M1_7)可以彼此间隔开1CPP。作为示例，彼此相邻的第一_第一金属线M1_1和第一_第三金属线M1_3可以彼此间隔开1CPP(参照图41)。
例如，假设第一_第一金属线M1_1和第一_第三金属线M1_3彼此相邻。当在第一方向x上延伸的第一_第一金属线M1_1的中心线与在第一方向x上延伸的第一_第三金属线M1_3的中心线之间的距离为1CPP时，这意味着在第一_第一金属线M1_1和第一_第三金属线M1_3之间没有设置其它金属线。
图42是示出用于图8所示的主锁存器M_L的主锁存器M_L3的电路图。
当主要参照图42中的主锁存器M_L3来描述图42的主锁存器M_L3和图39的主锁存器M_L2之间的差异时，第一传输单元TSU1包括第三三态反相器TRI3。
包括第一PMOS晶体管P1、第一NMOS晶体管N1、第二PMOS晶体管P2和第二NMOS晶体管N2的第三三态反相器TRI3可以在第一时钟信号En和第二时钟信号
Figure BDA0002845532710000451
的控制下使从信号节点SN接收的数据信号D反相。
第一锁存器单元LU1与图40所示的第一锁存器单元相同，因此将省略其描述。
图43和图44是根据一些示例实施方式的图42的布局图。在下文，为了避免重复描述，仅通过图43描述图43和图44的共同部分，并将参照相应的附图仅简要描述差异。此外，为了描述的简单，将主要描述主锁存器M_L3的区域R4_3的布局图。
当参照图43描述区域R4_3的区域R4_3a时，第一PMOS晶体管P1至第四PMOS晶体管P4可以设置于在第一方向x上延伸的第一有源区ACT1上。此外，第一NMOS晶体管N1至第四NMOS晶体管N4可以形成于在第一方向x上延伸并设置为在第二方向y上与第一有源区ACT1间隔开的第二有源区ACT2上。
电源轨10可以在第二方向y上设置在第一有源区ACT1的上部。此外，接地轨20可以在第二方向y上设置在第二有源区ACT2的下部。
包括根据一些示例实施方式的集成电路的主锁存器M_L3的区域R4_3的区域R4_3a可以包括在第二方向y上延伸并设置为在第一方向x上彼此间隔开的多个栅极结构和多个源极/漏极接触。
例如，第一源极/漏极接触100和第二源极/漏极接触110可以分别设置在第一有源区ACT1和第二有源区ACT2上以在第二方向y上彼此间隔开。也就是，第一源极/漏极接触100可以通过第一源极/漏极接触通路VSD1连接到电源轨10以将电源电压供应到第二PMOS晶体管P2。此外，第二源极/漏极接触110可以通过第三源极/漏极接触通路VSD3连接到接地轨20以将第二NMOS晶体管N2接地。
第一栅极结构200设置为在第一方向x上与第一源极/漏极接触100和第二源极/漏极接触110间隔开。第一栅极结构200可以设置在第一有源区ACTl和第二有源区ACT2上。
第三源极/漏极接触120和第四源极/漏极接触130可以分别设置在第一有源区ACT1和第二有源区ACT2上以在第二方向y上彼此间隔开并在第一方向x上与第一栅极结构200间隔开。
第二栅极结构210可以设置在第一有源区ACT1上以在第一方向x上与第三源极/漏极接触120和第四源极/漏极接触130间隔开。此外，第三栅极结构220可以设置在第二有源区ACT2上以在第一方向x上与第三源极/漏极接触120和第四源极/漏极接触130间隔开。
第五源极/漏极接触140可以设置为在第二方向y上延伸并在第一方向x上与第二栅极结构210和第三栅极结构220间隔开。第一PMOS晶体管P1的漏极可以通过第五源极/漏极接触140连接到第一NMOS晶体管N1的漏极。此外，第三PMOS晶体管P3的漏极可以通过第五源极/漏极接触140连接到第三NMOS晶体管N3的源极。也就是，第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三PMOS晶体管P3的漏极和第三NMOS晶体管N3的源极可以通过第五源极/漏极接触140连接到彼此。通过经由一个源极/漏极接触(例如第五源极/漏极接触140)连接多个晶体管，可以降低根据一些示例实施方式的集成电路的高度。
因此，可以提高用于制造所设计的包括根据一些示例实施方式的集成电路的半导体集成电路的工艺的稳定性。此外，可以增加金属线的自由度，并且可以减少引脚拥塞。
第四栅极结构230可以设置在第一有源区ACT1上以在第一方向x上与第五源极/漏极接触140间隔开。此外，第五栅极结构240可以设置在第二有源区ACT2上以在第一方向x上与第五源极/漏极接触140间隔开。
第六源极/漏极接触150可以设置为在第一方向x上与第四栅极结构230和第五栅极结构240间隔开。第六源极/漏极接触150可以在第二方向y上延伸并可以设置在第一有源区ACT1和第二有源区ACT2上。也就是，第三PMOS晶体管P3的源极和第三NMOS晶体管N3的漏极可以通过第六源极/漏极接触150连接到彼此。此外，第四PMOS晶体管P4的漏极可以通过第六源极/漏极接触150连接到第四NMOS晶体管N4的漏极。也就是，第三PMOS晶体管P3的源极、第三NMOS晶体管N3的漏极、第四PMOS晶体管P4的漏极和第四NMOS晶体管N4的漏极可以通过第六源极/漏极接触150连接到彼此。通过经由一个源极/漏极接触(例如第六源极/漏极接触150)连接多个晶体管，可以降低根据一些示例实施方式的集成电路的高度。
因此，可以提高用于制造所设计的包括根据一些示例实施方式的集成电路的半导体集成电路的工艺的稳定性。此外，可以增加金属线的自由度，并且可以减少引脚拥塞。
第六栅极结构250可以设置在第一有源区ACT1和第二有源区ACT2上以在第一方向x上与第六源极/漏极接触150间隔开。此外，第七源极/漏极接触160可以设置在第一有源区ACT1上以在第一方向x上与第六栅极结构250间隔开。第七源极/漏极接触160可以通过第二源极/漏极接触通路VSD2连接到电源轨10以将电源电压供应到第四PMOS晶体管P4。此外，第八源极/漏极接触170可以设置在第二有源区ACT2上以在第一方向x上与第六栅极结构250间隔开。第八源极/漏极接触170可以通过第四源极/漏极接触通路VSD4连接到接地轨20以将第四NMOS晶体管N4接地。
接下来，将描述信号在其中被施加的结构和操作以及在第三方向z上延伸的结构。
在第三方向z上延伸的第五栅极接触GC5可以设置在第一栅极结构200上。此外，在第三方向z上延伸的第一栅极接触通路VG1可以设置在第五栅极接触GC5上。第一栅极接触通路VG1可以连接到在第一方向x上延伸的第一_第一金属线M1_1。也就是，第一栅极结构200可以电连接到第一_第一金属线M1_1、第一栅极接触通路VG1和第五栅极接触GC5以接收数据信号D。因此，第二PMOS晶体管P2和第二NMOS晶体管N2可以通过数据信号D被选通。
电连接到第一栅极结构200的第五栅极接触GC5和第一栅极接触通路VG1在此附图中被示出为设置在第一有源区ACT1上，但是不限于此，并可以如图44所示设置在第二有源区ACT2上。
在第三方向z上延伸的第一栅极接触GC1可以设置在第二栅极结构210上。此外，在第三方向z上延伸的第二栅极接触通路VG2可以设置在第一栅极接触GC1上。第二栅极接触通路VG2可以连接到在第一方向x上延伸的第一_第二金属线M1_2。也就是，第二栅极结构210可以电连接到第一_第二金属线M1_2、第二栅极接触通路VG2和第一栅极接触GC1以接收第一时钟信号En。因此，第一PMOS晶体管P1可以通过第一时钟信号En被选通。
电连接到第二栅极结构210的第一栅极接触GC1和第二栅极接触通路VG2的位置不限于此。
在第三方向z上延伸的第三栅极接触GC3可以设置在第三栅极结构220上。此外，在第三方向z上延伸的第三栅极接触通路VG3可以设置在第三栅极接触GC3上。第三栅极接触通路VG3可以连接到在第一方向x上延伸的第一_第三金属线M1_3。也就是，第三栅极结构220可以电连接到第一_第三金属线M1_3、第三栅极接触通路VG3和第三栅极接触GC3以接收第二时钟信号
Figure BDA0002845532710000481
因此，第一NMOS晶体管N1可以通过第二时钟信号
Figure BDA0002845532710000482
被选通。
电连接到第三栅极结构220的第三栅极接触GC3和第三栅极接触通路VG3的位置不限于此。
在第三方向z上延伸的第二栅极接触GC2可以设置在第四栅极结构230上。此外，在第三方向z上延伸的第四栅极接触通路VG4可以设置在第二栅极接触GC2上。第四栅极接触通路VG4可以连接到在第一方向x上延伸的第一_第五金属线M1_5。也就是，第四栅极结构230可以电连接到第一_第五金属线M1_5、第四栅极接触通路VG4和第二栅极接触GC2以接收第二时钟信号
Figure BDA0002845532710000491
因此，第三PMOS晶体管P3可以通过第二时钟信号
Figure BDA0002845532710000492
被选通。
电连接到第四栅极结构230的第二栅极接触GC2和第四栅极接触通路VG4的位置不限于此。
在第三方向z上延伸的第四栅极接触GC4可以设置在第五栅极结构240上。此外，在第三方向z上延伸的第五栅极接触通路VG5可以设置在第四栅极接触GC4上。第五栅极接触通路VG5可以连接到在第一方向x上延伸的第一_第六金属线M1_6。也就是，第五栅极结构240电连接到第一_第六金属线M1_6、第五栅极接触通路VG5和第四栅极接触GC4以接收第一时钟信号En。因此，第三NMOS晶体管N3可以通过第一时钟信号En被选通。
电连接到第五栅极结构240的第四栅极接触GC4和第五栅极接触通路VG5的位置不限于此。
在第三方向z上延伸的第六栅极接触GC6可以设置在第六栅极结构250上。此外，在第三方向z上延伸的第六栅极接触通路VG6可以设置在第六栅极接触GC6上。第六栅极接触通路VG6可以连接到在第一方向x上延伸的第一_第七金属线M1_7。也就是，第六栅极结构250可以电连接到第一_第七金属线M1_7、第六栅极接触通路VG6和第六栅极接触GC6以接收扫描输入信号Si。因此，第四PMOS晶体管P4和第四NMOS晶体管N4可以通过扫描输入信号Si被选通。
电连接到第六栅极结构250的第六栅极接触GC6和第六栅极接触通路VG6在此附图中被示出为设置在第二有源区ACT2上，但是不限于此，并可以如图44所示设置在第一有源区ACT1上。
在第三方向z上延伸的第五源极/漏极接触通路VSD5可以设置在第五源极/漏极接触140上。此外，在第一方向x上延伸的第一_第四金属线M1_4可以设置在第五源极/漏极接触通路VSD5上并可以连接到外部。
电连接到第五源极/漏极接触140的第五源极/漏极接触通路VSD5在此附图中被示出为设置在第一有源区ACT1上，但是不限于此，并可以如图44所示设置在第二有源区ACT2上。
设置为在第一方向x上彼此相邻的多个栅极结构(例如第一栅极结构200至第六栅极结构250)和多个源极/漏极接触(例如第一源极/漏极接触100至第八源极/漏极接触170)可以彼此间隔开1CPP。作为示例，彼此相邻的第一栅极结构200和第一源极/漏极接触100可以彼此间隔开1CPP。
例如，假设第一栅极结构200和第一源极/漏极接触100彼此相邻。当在第二方向y上延伸的第一栅极结构200的中心线与在第二方向y上延伸的第一源极/漏极接触100的中心线之间的距离为1CPP时，这意味着在第一栅极结构200和第一源极/漏极接触100之间没有设置其它栅极结构或源极/漏极接触。
此外，设置为在第二方向y上彼此相邻的金属线(例如第一_第一金属线M1_1至第一_第七金属线M1_7)可以彼此间隔开1CPP。作为示例，彼此相邻的第一_第一金属线M1_1和第一_第三金属线M1_3可以彼此间隔开1CPP(参照图44)。
例如，假设第一_第一金属线M1_1和第一_第三金属线M1_3彼此相邻。当在第一方向x上延伸的第一_第一金属线M1_1的中心线与在第一方向x上延伸的第一_第三金属线M1_3的中心线之间的距离为1CPP时，这意味着在第一_第一金属线M1_1与第一_第三金属线M1_3之间没有设置其它金属线。
在结束详细描述时，本领域技术人员将认识到，可以对示例实施方式进行许多变型和修改，而没有在实质上脱离本发明构思的原理。因此，所公开的示例实施方式仅以一般性和描述性的含义使用，而不是为了限制的目的。
本申请要求于2019年12月20日在韩国知识产权局提交的韩国专利申请第10-2019-0171535号以及于2020年6月8日在韩国知识产权局提交的韩国专利申请第10-2020-0069127号的优先权，它们的公开内容通过引用整体地结合于此。

Claims (19)

1.一种集成电路，包括：
第一有源区和第二有源区，在第一方向上延伸并在与所述第一方向交叉的第二方向上彼此间隔开；
电源轨，在所述第一方向上延伸并在所述第二方向上与所述第一有源区间隔开；
接地轨，在所述第一方向上延伸并在所述第二方向上与所述第二有源区和所述电源轨间隔开；
第一源极/漏极接触，在所述第二方向上延伸，在所述第一有源区的至少一部分上，并配置为通过第一源极/漏极接触通路从所述电源轨接收电力；
第二源极/漏极接触，在所述第二方向上延伸，在所述第二有源区的至少一部分上，在所述第二方向上与所述第一源极/漏极接触间隔开，并通过第二源极/漏极接触通路连接到所述接地轨以被接地；
第一栅极结构，在所述第二方向上延伸并在所述第一有源区的至少一部分和所述第二有源区的至少一部分上，在所述第一方向上与所述第一源极/漏极接触和所述第二源极/漏极接触间隔开；
第三源极/漏极接触，在所述第二方向上延伸并在所述第一有源区的至少一部分和所述第二有源区的至少一部分上，以在所述第一方向上与所述第一栅极结构间隔开；
第二栅极结构，在所述第二方向上延伸并在所述第一有源区的至少一部分上，以在所述第一方向上与所述第三源极/漏极接触间隔开；
第三栅极结构，在所述第二方向上延伸并在所述第二有源区的至少一部分上，在所述第一方向上与所述第三源极/漏极接触间隔开并在所述第二方向上与所述第二栅极结构间隔开；
第四源极/漏极接触，在所述第一有源区的至少一部分和所述第二有源区的至少一部分上，在所述第一方向上与所述第二栅极结构和所述第三栅极结构间隔开；
第四栅极结构，在所述第二方向上延伸并在所述第一有源区的至少一部分上，在所述第一方向上与所述第四源极/漏极接触间隔开；
第五栅极结构，在所述第二方向上延伸并在所述第二有源区的至少一部分上，在所述第一方向上与所述第四源极/漏极接触间隔开并在所述第二方向上与所述第四栅极结构间隔开；
第五源极/漏极接触，在所述第一有源区的至少一部分和所述第二有源区的至少一部分上，以在所述第一方向上与所述第四栅极结构和所述第五栅极结构间隔开；
第六栅极结构，在所述第二方向上延伸并在所述第一有源区的至少一部分和所述第二有源区的至少一部分上，以在所述第一方向上与所述第五源极/漏极接触间隔开；
第六源极/漏极接触，在所述第二方向上延伸并在所述第一有源区的至少一部分上，以在所述第一方向上与所述第六栅极结构间隔开；以及
第七源极/漏极接触，在所述第二方向上延伸并在所述第二有源区的至少一部分上，以在所述第一方向上与所述第六栅极结构间隔开并在所述第二方向上与所述第六源极/漏极接触间隔开。
2.根据权利要求1所述的集成电路，其中
所述第一有源区包括在第三方向上从所述第一有源区突出并在所述第一方向上延伸的第一有源鳍，
所述第二有源区包括第二有源鳍，所述第二有源鳍在所述第三方向上从所述第二有源区突出、在所述第一方向上延伸并在所述第二方向上与所述第一有源鳍间隔开，并且
所述第三方向与所述第一方向和所述第二方向交叉。
3.根据权利要求2所述的集成电路，其中
所述第一有源鳍包括第一鳍和第二鳍，所述第二鳍在所述第二方向上与所述第一鳍间隔开，并且
所述第二有源鳍包括第三鳍和第四鳍，所述第四鳍在所述第二方向上与所述第三鳍间隔开。
4.根据权利要求2所述的集成电路，其中
所述第一栅极结构和所述第六栅极结构围绕所述第一有源鳍和所述第二有源鳍，
所述第二栅极结构和所述第四栅极结构围绕所述第一有源鳍，并且
所述第三栅极结构和所述第五栅极结构围绕所述第二有源鳍。
5.根据权利要求1所述的集成电路，还包括：
第三源极/漏极接触通路，连接到所述第六源极/漏极接触，配置为将所述电力从所述电源轨传输到所述第六源极/漏极接触；以及
第四源极/漏极接触通路，连接到所述第七源极/漏极接触，配置为将所述第七源极/漏极接触接地到所述接地轨。
6.根据权利要求1所述的集成电路，还包括：
第一金属线，配置为通过连接到所述第一栅极结构的第一栅极接触传输第一信号；
第二金属线，配置为通过连接到所述第二栅极结构的第二栅极接触传输第二信号；
第三金属线，配置为通过连接到所述第三栅极结构的第三栅极接触传输第三信号；
第四金属线，配置为通过连接到所述第四栅极结构的第四栅极接触传输所述第三信号；
第五金属线，配置为通过连接到所述第五栅极结构的第五栅极接触传输所述第二信号；以及
第六金属线，配置为通过连接到所述第六栅极结构的第六栅极接触传输第四信号。
7.根据权利要求6所述的集成电路，其中所述第一栅极接触在所述第一有源区或所述第二有源区上。
8.根据权利要求6所述的集成电路，其中所述第六栅极接触在所述第一有源区或所述第二有源区上。
9.根据权利要求1所述的集成电路，其中所述第一源极/漏极接触和所述第六源极/漏极接触中的每个在所述第二方向上的端部具有凸起形状或凹入形状。
10.根据权利要求1所述的集成电路，其中所述第二栅极结构和所述第三栅极结构的彼此面对的端部以及所述第四栅极结构和所述第五栅极结构的彼此面对的端部具有凸起形状或凹入形状。
11.一种集成电路，包括：
第一反相器，包括第一p沟道金属氧化物半导体(PMOS)晶体管和第一n沟道金属氧化物半导体(NMOS)晶体管，所述第一PMOS晶体管和所述第一NMOS晶体管通过第一金属线被选通，第一输入电压配置为被施加到所述第一金属线，所述第一反相器配置为通过将所述第一输入电压反相而输出第一反相电压，其中所述第一NMOS晶体管的漏极和所述第一PMOS晶体管的漏极通过第一源极/漏极接触连接，所述第一金属线在第一方向上延伸，并且所述第一源极/漏极接触在垂直于所述第一方向的第二方向上延伸；
第一传输门，包括第二PMOS晶体管和第二NMOS晶体管，所述第二PMOS晶体管通过第二金属线被选通，第一有源电压配置为被施加到所述第二金属线，所述第二NMOS晶体管通过第三金属线被选通，第二有源电压配置为被施加到所述第三金属线，其中所述第二PMOS晶体管的源极和所述第二NMOS晶体管的漏极通过所述第一源极/漏极接触连接，并且所述第二PMOS晶体管的漏极和所述第二NMOS晶体管的源极通过第二源极/漏极接触连接；以及
第一三态反相器，包括第三PMOS晶体管、第三NMOS晶体管以及第四PMOS晶体管和第四NMOS晶体管，所述第三PMOS晶体管通过第四金属线被选通，所述第二有源电压配置为被施加到所述第四金属线，所述第三NMOS晶体管通过第五金属线被选通，所述第一有源电压配置为被施加到所述第五金属线，所述第四PMOS晶体管和所述第四NMOS晶体管通过第六金属线被选通，第二输入电压配置为被施加到所述第六金属线，所述第一三态反相器配置为使所述第二输入电压反相，其中所述第三PMOS晶体管的漏极和所述第三NMOS晶体管的漏极通过所述第二源极/漏极接触连接。
12.根据权利要求11所述的集成电路，还包括：
第一有源区，在所述第一方向上延伸并包括所述第一PMOS晶体管至所述第四PMOS晶体管；
第二有源区，在所述第一方向上延伸并包括所述第一NMOS晶体管至所述第四NMOS晶体管；
电源轨，在所述第一方向上延伸并配置为向所述第一PMOS晶体管和所述第四PMOS晶体管供应电源电压；以及
接地轨，在所述第一方向上延伸并配置为向所述第一NMOS晶体管和所述第四NMOS晶体管供应接地电压，
其中所述第一有源区和所述第二有源区在与所述第一方向交叉的第二方向上彼此间隔开第一距离，
所述第一有源区和所述电源轨在所述第二方向上彼此间隔开第二距离，并且
所述第二有源区和所述接地轨在所述第二方向上彼此间隔开第三距离。
13.根据权利要求12所述的集成电路，其中所述第二距离等于所述第三距离。
14.根据权利要求12所述的集成电路，其中所述第二距离和所述第三距离之和大于所述第一距离。
15.根据权利要求12所述的集成电路，其中所述第二距离和所述第三距离之和小于所述第一距离。
16.根据权利要求11所述的集成电路，还包括：
第一栅极接触，所述第一金属线通过其施加所述第一输入电压；
第二栅极接触，所述第二金属线通过其施加所述第一有源电压；
第三栅极接触，所述第三金属线通过其施加所述第二有源电压；
第四栅极接触，所述第四金属线通过其施加所述第二有源电压；
第五栅极接触，所述第五金属线通过其施加所述第一有源电压；以及
第六栅极接触，所述第六金属线通过其施加所述第二输入电压。
17.根据权利要求11所述的集成电路，还包括：
第一有源区，在所述第一方向上延伸并包括所述第一PMOS晶体管至所述第四PMOS晶体管，其中所述第一金属线通过其施加所述第一输入电压的第一栅极接触、所述第二金属线通过其施加所述第一有源电压的第二栅极接触、以及所述第四金属线通过其施加所述第二有源电压的第四栅极接触在所述第一有源区上；
第二有源区，在所述第一方向上延伸并包括所述第一NMOS晶体管至所述第四NMOS晶体管，其中所述第三金属线通过其施加所述第二有源电压的第三栅极接触、所述第五金属线通过其施加所述第一有源电压的第五栅极接触、以及所述第六金属线通过其施加所述第二输入电压的第六栅极接触在所述第二有源区上；
电源轨，在所述第一方向上延伸并配置为向所述第一PMOS晶体管和所述第四PMOS晶体管供应电源电压；以及
接地轨，在所述第一方向上延伸并配置为向所述第一NMOS晶体管和所述第四NMOS晶体管供应接地电压，
其中所述第一有源区和所述电源轨在所述第二方向上彼此间隔开第一距离，并且
所述第二有源区和所述接地轨在所述第二方向上彼此间隔开第二距离。
18.一种集成电路，包括：
第一反相器，配置为将第一输入电压反相并输出第一反相电压；
第一传输门，配置为接收所述第一反相电压；
第二反相器，配置为将第二输入电压反相并输出第二反相电压；以及
第二传输门，配置为接收所述第二反相电压，
其中所述第一传输门包括在第一方向上彼此间隔开的第一n沟道金属氧化物半导体(NMOS)晶体管和第一p沟道金属氧化物半导体(PMOS)晶体管，其中所述第一NMOS晶体管的漏极和所述第一PMOS晶体管的源极通过在所述第一方向上延伸的第一源极/漏极接触连接，并且所述第一传输门通过所述第一源极/漏极接触接收所述第一反相电压，
所述第二传输门包括在所述第一方向上彼此间隔开的第二NMOS晶体管和第二PMOS晶体管，其中所述第二NMOS晶体管的漏极和所述第二PMOS晶体管的源极通过在所述第一方向上延伸的第二源极/漏极接触连接，并且所述第二传输门通过所述第二源极/漏极接触接收所述第二反相电压，
所述第一NMOS晶体管的源极、所述第一PMOS晶体管的漏极、所述第二NMOS晶体管的源极和所述第二PMOS晶体管的漏极通过在所述第一方向上延伸的第三源极/漏极接触连接到彼此，
所述第一NMOS晶体管和所述第二PMOS晶体管通过第一有源电压被选通，并且
所述第一PMOS晶体管和所述第二NMOS晶体管通过第二有源电压被选通。
19.根据权利要求18所述的集成电路，还包括：
第一栅极接触，配置为向所述第一PMOS晶体管施加所述第二有源电压；
第二栅极接触，配置为向所述第二PMOS晶体管施加所述第一有源电压；
第三栅极接触，配置为向所述第一NMOS晶体管施加所述第一有源电压；以及
第四栅极接触，配置为向所述第二NMOS晶体管施加所述第二有源电压，
其中所述第一栅极接触和所述第二栅极接触在所述第一方向上的高度彼此相等。
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