CN116053231A - 包括单独源区的单元和包括该单元的集成电路 - Google Patents

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Abstract

一种包括单独源区的单元包括：有源区，在第一方向上延伸并且在不同于第一方向的第二方向上彼此间隔开；栅极线，在第二方向上跨有源区延伸并且在第一方向上彼此间隔开；第一接触部，布置在每条栅极线在第一方向上的两侧并且与有源区连接；金属线，布置在栅极线和第一接触部上方，该金属线在第一方向上延伸并且在第二方向上彼此间隔开；第二接触部，将栅极线连接到金属线；以及通孔，将第一接触部连接到金属线。

Description

包括单独源区的单元和包括该单元的集成电路
相关申请的交叉引用
本申请基于并要求于2021年10月28日向韩国知识产权局提交的韩国专利申请No.10-2021-0146061的优先权，其公开内容通过引用的方式整体并入本文。
技术领域
本公开总体上涉及一种集成电路，更具体地，涉及一种基于标准单元的集成电路。
背景技术
可以基于单元，例如标准单元来设计集成电路。详细地，可以通过根据限定集成电路的数据布置标准单元和布置在标准单元上的布线来生成集成电路的布局。最近，集成电路的配置变得复杂，并且半导体制造工艺正被极度小型化。随着半导体制造工艺的小型化，不仅标准单元在多个层中包括尺寸减小的图案，而且标准单元的尺寸也在减小。因此，集成电路制造工艺的难度增加，其性能提升受到限制。
发明内容
提供无需开发额外工艺即可提高单元性能的单元以及包括该单元的集成电路。
附加方面部分地将在以下描述中阐述，且部分地将通过以下描述而变得清楚明白，或者可以通过实践所呈现的实施例来获知。
根据本公开的示例实施例的一个方面，一种包括单独源区的单元可以包括：有源区，在第一方向上延伸并且在不同于第一方向的第二方向上彼此间隔开；栅极线，在第二方向上跨有源区延伸并且在第一方向上彼此间隔开；第一接触部，布置在第一方向上每条栅极线的两侧并且与有源区连接；金属线，布置在每条栅极线在第一方向上的两侧并且与有源区连接，该金属线在第一方向上延伸并且在第二方向上彼此间隔开；第二接触部，将栅极线连接到金属线；以及通孔，将第一接触部连接到金属线。栅极线中在第一方向上彼此相邻的两条栅极线之间可以包括第一间隔或大于第一间隔的第二间隔，可以在以第二间隔彼此相邻的两条栅极线之间设置在第二方向上延伸的源隔离结构，并且可以在有源区中设置通过源隔离结构分别与两条栅极线相对应的单独源区。
根据本公开的示例实施例的一个方面，一种集成电路可以包括：单元，布置在第一方向和不同于第一方向的第二方向上，其中每个单元包括在第一方向上延伸并且在第二方向上彼此间隔开的有源区；栅极线，在第二方向上跨有源区延伸并且在第一方向上彼此间隔开；第一接触部，布置在每条栅极线在第一方向上的两侧并且与有源区连接；金属线，布置在栅极线和第一接触部上方，该金属线在第一方向上延伸并且在第二方向上彼此间隔开；第二接触部，将栅极线连接到金属线；以及通孔，将第一接触部连接到金属线。栅极线中在第一方向上彼此相邻的两条栅极线之间可以包括第一间隔或大于第一间隔的第二间隔，可以在以第二间隔彼此相邻的两条栅极线之间设置在第二方向上延伸的源隔离结构，并且可以在有源区中设置通过源隔离结构分别与两条栅极线相对应的单独源区。
根据本公开的示例实施例的一个方面，一种集成电路可以包括：单元，布置在第一方向和不同于第一方向的第二方向上，其中单元在第一方向上通过单扩散中断(SDB)结构彼此分离，其中每个单元可以包括在第一方向上延伸并且在第二方向上彼此间隔开的第一有源区和第二有源区；栅极线，在第二方向上跨第一有源区延伸和第二有源区并且在第一方向上彼此间隔开；以及金属线，布置在栅极线上方，在第一方向上延伸并且在第二方向上彼此间隔开。在第一方向上彼此相邻的栅极线中的两条栅极线可以包括第一间隔或两倍于第一间隔的第二间隔。在第二方向上延伸的源隔离结构可以设置在以第二间隔彼此相邻的两条栅极线之间，并且可以在第一有源区和第二有源区中形成通过源隔离结构分别与两条栅极线相对应的单独源区。
附图说明
根据结合附图的以下描述，本公开的某些实施例的上述和其他方面、特征以及优点将更清楚，在附图中：
图1A和图1B是包括根据实施例的单独源区的单元和比较例的单元的示意图；
图2A是根据实施例的图1A的单元的部分I-I′的截面图。
图2B是图1B的单元的部分II-II′的截面图；
图3A、图3B和图3C是根据实施例的图1A的单元中的有源区的各种结构的截面图；
图4A和图4B是示出用于描述根据实施例的双扩散中断(DDB)结构和单扩散中断(SDB)结构之间的差异的单元布局的图；
图5A是根据实施例的包括单独源区的单元的电路图；
图5B是根据实施例的包括单独源区的单元的布局图；
图5C是根据实施例的包括单独源区的单元的截面图；
图6A是根据实施例的包括单独源区的单元的电路图；
图6B是根据实施例的包括单独源区的单元的布局图；
图7A是根据实施例的包括单独源区的单元的电路图；以及
图7B是根据实施例的包括单独源区的单元的布局图。
具体实施方式
在下文中，将参照附图描述本发明的实施例。这里描述的实施例是示例实施例，因此，本公开不限于此并且可以以各种其他形式来实现。如本文所使用的，诸如“......中的至少一个”的表述在元素列表之后修饰整个元素列表而不是修饰列表中的单独元素。例如，表述“a、b和c中的至少一个”应该被理解为仅包括a、仅包括b、仅包括c、包括a和b两者、包括a和c两者、包括b和c两者或包括a、b和c全部。
图1A和图1B是表示包括根据实施例的单独源区的单元和比较例的单元的布局的示意图。图2A是根据实施例的图1A的单元的部分I-I′的截面图。图2B是图1B的单元的部分II-II′的截面图。
参照图1A至图2B，根据实施例的包括单独源区的单元100(在下文中，简称为“单元”)可以包括半导体衬底101、有源区110、栅极线120、第一接触部130、金属线140、第二接触部150、通孔160和源隔离结构170。
半导体衬底101可以包括硅(Si)，例如单晶硅、多晶硅或非晶硅。然而，构成半导体衬底101的材料不限于硅。例如，在一些实施例中，半导体衬底101可以包括IV族半导体诸如锗(Ge)、IV-IV族化合物半导体诸如硅锗(SiGe)或碳化硅(SiC)、或III-V族化合物半导体诸如砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)。
有源区110可以形成在半导体衬底101上。有源区110可以在第一方向(x方向)上延伸并且可以在第二方向(y方向)上彼此间隔开。在第二方向(y方向)上相邻的有源区110可以通过类似于深沟槽隔离(DTI)那样的器件隔离层115彼此分离。器件隔离层115可以包括例如氧化物、氮化物或氮氧化物。在本实施例的单元100中，在第二方向(y方向)上的上侧的有源区110可以是p型金属氧化物半导体(PMOS)区，并且下侧的有源区110可以是n型金属氧化物半导体(NMOS)区。换句话说，上侧的有源区110可以与栅极线120一起构成PMOS晶体管，而下侧的有源区110可以与栅极线120一起构成NMOS晶体管。
有源区110可以各自包括：源区112和漏区114，它们分别为在第一方向(x方向)上的栅极线120的两侧的密集掺杂区；以及沟道区116，位于源区112与漏区114之间。有源区110可以具有各种结构并且可以构成具有各种结构的晶体管。例如，有源区110可以构成平面场效应晶体管(FET)、鳍式FET或多桥沟道(MBC)FET(MBC-FET)。稍后将在图3A至图3C的描述中更详细地描述平面FET、鳍式FET和MBC-FET的结构。
栅极线120可以在第二方向(y方向)上跨有源区110和器件隔离层115延伸，并且可以在第一方向(x方向)上彼此间隔开。在第一方向(x方向)上，源区112可以设置在栅极线120的任一侧，漏区114可以设置在栅极线120的另一侧，并且沟道区116可以设置在源区112和漏区114之间的栅极线120的底表面的一部分上。例如，在栅极线120位于源隔离结构170的左侧的情况下，漏区114可以设置在的左侧，而源区112可以设置在右侧。此外，在栅极线120位于源隔离结构170右侧的情况下，源区112可以设置在的左侧，而漏区114可以设置在右侧。
在本实施例的单元100中，栅极线120可以布置在第一方向(x方向)上，并且单独源区112可以分别与栅极线120相对应地布置。例如，在本实施例的单元100中，源区112可以与源隔离结构170的左侧的栅极线120相对应地设置在源隔离结构170的左侧，并且源区112可以与源隔离结构170右侧的栅极线120相对应地设置在源隔离结构170的右侧。如图1A或图2A所示，栅极线120和源隔离结构170可以在第一方向(x方向)上以基本相同的间隔布置。这可以是由于源隔离结构170形成在SDB结构中。稍后将在图4A和图4B的描述中更详细地描述源隔离结构170的SDB结构。当对应部件的宽度彼此不同时，可以基于对应部件的中心线来定义彼此相邻的两个部件之间的间隔。
第一接触部130可以接触有源区110并且可以在第二方向(y方向)上延伸一定长度。例如，第一接触部130可以包括接触相应有源区110的单独接触部130i和共同接触有源区110的公共接触部130c。此外，第一接触部130可以包括各自接触源区112的源接触部132和各自接触漏区114的漏接触部134。如图1A所示，源接触部132可以对应于单独接触部130i，并且漏接触部134可以对应于公共接触部130c。然而，源接触部132和漏接触部134的类型不限于此。例如，在其他实施例中，漏接触部134也可以对应于单独接触部130i。
金属线140可以布置在栅极线120和第一接触部130上，可以在第一方向(x方向)上延伸，并且可以在第二方向(y方向)上彼此间隔开。在本实施例的单元100中，金属线140可以包括作为在第二方向(y方向)上的最顶部线的电源线、作为在第二方向(y方向)上的最底部线的接地线、以及电源线与接地线之间的中间线。如图1A所示，电源线和接地线中的每一个在第二方向(y方向)上的宽度可以大于中间线的宽度。例如，电源线和接地线中的每一个在第二方向(y方向)上的宽度可以是中间线宽度的约三倍。在其他实施例中，电源线和接地线的位置可以颠倒。例如，当假设多个单元被布置在第二方向(y方向)上时，电源线和接地线可以交替地布置在第二方向(y方向)上。
第二接触部150可以布置在栅极线120上。第二接触部150可以将栅极线120连接到金属线140，例如中间线。
通孔160可以布置在第一接触部130上。通孔160可以将第一接触部130连接到金属线140。例如，通孔160可以将第一接触部130连接到电源线或接地线。此外，通孔160可以将第一接触部130连接到中间线。由于第一接触部130通过通孔160连接到金属线140，对应的有源区110可以与金属线140电连接。
源隔离结构170可以设置在第一方向(x方向)上彼此相邻的两个源区112之间，并且可以在第二方向(y方向)上延伸。源隔离结构170可以具有SDB结构，并且上部和下部的有源区110可以各自被源隔离结构170在第一方向(x方向)上划分为两个区域。由于源区112被源隔离结构170划分为两个区域，因此可以布置分别与栅极线120相对应的单独源区112。
本实施例的单元100可以对应于例如标准单元，因此可在设计集成电路时将单元100用作基本布局。为了更详细地描述标准单元，随着最近半导体器件的集成度增加，需要大量时间和成本来设计集成电路，尤其是器件区域的布局。因此，作为减少时间和成本的技术，可以使用基于标准单元设计布局的技术。通过将重复使用的逻辑器件(如OR门或AND门)设计为标准单元并预先存储在计算机系统中、并且在设计布局时将标准单元放置和布线到需要的地方，基于标准单元设计布局的技术可以减少设计布局所需的时间。
例如，标准单元可以包括基本单元(诸如AND、OR、NOR、逆变器和NAND)、复杂的单元(诸OAI(OR/AND/逆变器)和AOI(AND/OR/逆变器))、以及存储元件(诸如简单的主从触发器和锁存器)。
标准单元方法是指通过预先准备具有各种功能的逻辑电路块即单元并将这些单元任意组合，来设计根据客户或用户的需求定制的专用大规模集成电路(LSI)的方法。单元可以在预先设计和验证后提前注册在计算机中，并且可以通过计算机辅助设计(CAD)组合注册的单元来进行逻辑设计、布置和布线。
具体地，在设计/制造大规模集成电路的情况下，当一定大小的标准化逻辑电路块(即标准单元)已经存储在库中时，通过从库中选择适合当前设计目的的标准单元，将所选的逻辑电路块布置为芯片上的多个单元，并且在单元之间的布线空间中形成具有最短长度的最佳布线，由此可以设计整个电路。存储在库中的单元类型越多，设计灵活性和优化芯片设计的可能性就越大。
在本实施例的单元100中，源隔离结构170设置为隔离两个源区112的结构，因此可以设置分别与栅极线120相对应的单独源区112。如上所述，通过与各条栅极线120相对应地布置相应源区112，可以显著提高单元100的性能。
详细地，在图1B的比较例的单元COM(“COM”表示比较例)中，当没有源隔离结构时，公共源区Sc可以设置在彼此相邻的两条栅极线G之间，并且公共源接触部C1sc可以与公共源区Sc连接。因此，如箭头所示，来自公共源接触部C1sc的电流被分开并且通过两侧的栅极线G下方的沟道区流向两个漏区D，从而可以降低单元的运行速度。相反，在本实施例的单元100的情况下，由于源隔离结构170而布置了分别与两侧的栅极线120相对应的单独源区112，并且单独源接触部132也可以分别与单独源区112连接。因此，如箭头所示，来自每个单独源接触部132的电流通过对应的栅极线120下方的沟道区流向漏区D，因此可以提高单元的运行速度。例如，可以确认，本实施方式的单元100的运行速度与比较例的单元COM相比提高了。在本实施例的单元100中，源隔离结构170可以具有SDB结构。因此，单元100的总面积可以不显著增加。顺便提及，在比较例的单元COM中，Sub可以表示半导体衬底，C1d可以表示漏接触部，M可以表示金属线，C1和C2可以分别表示第一接触部和第二接触部，并且V可以表示通孔。
作为参考，为了提高单元的性能，需要降低电容和/或电阻。为此，通常会进行工艺修改，例如结构、材料和方案的改变或改进。然而，由于最近的扩展，工艺难度逐渐增加，通过工艺改变来提高性能非常困难，而且工艺改变可能需要大量的时间、成本和精力。
然而，根据本实施例的单元100的性能可以通过简单的布局改变来提高，而无需额外的工艺改变。因此，不需要额外的成本或时间来进行工艺改变或改进。详细而言，在本实施例的单元100的情况下，通过引入源隔离结构170以将公共源区分割成单独源区112，可以大大降低电阻。换句话说，由于公共源区被分割，源区的面积增加一倍，因此电阻大大降低，从而可以提高单元100的运行速度。例如，模拟评估结果表明，与包括公共源区的单元相比，包括单独源区的本实施例的单元100的运行速度提高了约5％或更多。此外，在本实施例的单元100中，由于源隔离结构170形成为具有SDB结构，可以最小化可能由栅极线引起的寄生电容。
图3A和图3C是根据实施例的图1A的单元中的有源区的各种结构的截面图。下面将参考图1A到图2B给出对图3A到图3C的描述，并且将简要给出或省略与上面已经参考图1A到图2B给出的描述相同的描述。
参照图3A，在本实施例的单元100中，有源区110p可以具有平面结构并构成平面FET。例如，平面FET可以包括具有平面结构的有源区110p和栅极线120。有源区110p可以包括：源区112p和漏区114p，它们是布置在半导体衬底101的上部的密集掺杂区；以及在源区112p和漏区114p之间的沟道区116p。具有平面结构的有源区110p可以在第一方向(x方向)上延伸，其顶表面的层级可以与半导体衬底101的顶表面的层级基本相同。
栅极线120可以经由介于其间的栅绝缘层122设置在沟道区116p上并且可以在第二方向(y方向)上延伸。栅极线120和栅绝缘层122可以通过金属替换工艺或后栅极工艺形成。因此，栅极线120可以形成为金属层并且可以具有单层结构或多层结构。例如，栅极线120可以包括下金属层和上金属层。下金属层可以包括例如TiN、AND、TiAln、TiAlN、TiN、TiC、TaC、TiCN、TaSiN及其组合中的至少一种。此外，上金属层可以包括例如W、Al、Co、Ti、Ta、多晶硅、SiGe或金属合金中的至少一种。栅绝缘层122可以包括介电常数高于氧化硅的高k材料。例如，栅绝缘层122可以包括HfO2、ZrO2、LaO、Al2O3、Ta2O5等。
参照图3B，在本实施例的单元100中，有源区110f可以具有包括鳍片116f的结构并且构成鳍式FET。例如，鳍式FET可以包括有源区110f，该有源区110f包括鳍片116f和栅极线120。有源区110f可以包括鳍片116f，鳍片116f在与半导体衬底101的顶表面垂直的第三方向(z方向)上突出，在第一方向上延伸，并且在第二方向上彼此间隔开，例如第一鳍片F1和第二鳍片F2这里，第一方向可以是x方向，并且第二方向可以是垂直于x方向的y方向。尽管在图3B中示出了两个鳍片116f，但是有源区110f可以包括一个鳍片116f或者在第二方向(y方向)上彼此间隔开的三个或更多个鳍片116f。鳍片116f可以是半导体衬底101的一部分。此外，鳍片116f可以包括从半导体衬底101生长的外延层。在一些实施例中，鳍片116f可以包括Si、SiGe等。
类似于浅沟槽隔离(STI)的器件隔离层105可以设置在鳍片116f之间。例如，器件隔离层105可以覆盖鳍片116f的下侧壁并且可以不覆盖鳍片116f的上侧壁。器件隔离层105可以包括例如氧化物、氮化物或氮氧化物。作为参考，与在图1A中的第二方向(y方向)上分离上侧的有源区110和下侧的有源区110的器件隔离层115相比，分离鳍片116f的器件隔离层105可以具有相对低的底表面层级。
有源区110f可以包括：源区和漏区，它们是在第一方向(x方向)上布置在栅极线120两侧的密集掺杂区；以及在三个侧面上被栅极线120包围的沟道区。沟道区可以由鳍片116f的上部分构成。源区和漏区可以通过外延层生长形成或者可以通过使用鳍片116f形成。
栅极线120可以经由介于其间的栅绝缘层122覆盖鳍片116f的上部分并且可以在第二方向(y方向)上延伸。栅极线120和栅绝缘层122可以通过金属替换工艺形成。构成栅极线120和栅绝缘层122的材料与上述相同。
参照图3C，在本实施例的单元100中，有源区110M可以具有包括纳米片116ns的结构并构成MBC-FET。例如，MBC-FET可以包括有源区110M，该有源区110M包括鳍片116f和栅极线120上方的纳米片116ns。有源区110M可以包括源区和漏区，它们是在第一方向(x方向)上布置在栅极线120两侧的密集掺杂区，以及在四个侧表面上被栅极线120包围的沟道区。沟道区可以包括鳍片116f上的纳米片116ns。
与fin-FET相比，鳍片的上部分构成鳍式FET中的沟道区，因此栅极线120可以具有三栅极结构，其中栅极覆盖鳍片的顶表面和两个侧表面的上部。相反，在MBC-FET的情况下，纳米片116ns构成沟道区，因此，栅极线120可以具有环栅(GAA)结构，其中栅极围绕纳米片116ns的四个侧表面。尽管在图3C中示出了两个鳍片116f，但是有源区110f可以包括一个鳍片116f或者在第二方向(y方向)上彼此间隔开的三个或更多个鳍片116f。此外，虽然在每个鳍片116f上布置了两个纳米片116ns，但是可以在每个鳍片116f上布置一个纳米片116ns，或者可以在每个鳍片116f上布置三个或更多个纳米片116ns。
栅极线120可以在第二方向(y方向)上延伸，同时经由栅绝缘层122覆盖鳍片116f的顶表面和纳米片116ns的侧表面。栅极线120和栅绝缘层122可以通过金属替换工艺形成。
图4A和图4B是示出用于描述根据实施例的双扩散中断(DDB)结构和SDB结构之间的差异的单元布局的图。
参照图4A，DDB结构可以跨两条栅极线形成。例如，可以通过在第一方向(x方向)上彼此相邻的两条栅极线下方设置绝缘层作为掩埋结构来形成DDB结构。因此，如虚线所示，DDB结构具有与在第一方向(x方向)上的栅极线之间的第一间距p1相对应的宽度，并且在DDB结构中，两条上栅极线可以对应于虚设栅极。
参照图4B，SDB结构可以具有与栅极线在第一方向(x方向)上的宽度基本相同的宽度。例如，SDB结构可以具有这样的结构，其中具有与栅极线的宽度基本相同的宽度的绝缘层延伸到半导体衬底中并且分离有源区。因此，SDB结构可以具有与栅极线在第一方向(x方向)上的宽度相对应的宽度，如虚线所示。此外，在SDB结构中，与DDB结构不同，没有分离的虚设栅极，并且构成SDB结构的绝缘层的上部分可以与栅极线的结构相对应地从半导体衬底突出。
考虑到单元的面积，在第一方向(x方向)上，包括DDB结构的两个单元可以比包括SDB结构的两个单元大第一间距p1。因此，包括SDB结构的单元在面积方面可以有利的。构成DDB结构和SDB结构的绝缘层可以包括压应力材料和/或拉应力材料。这里，压应力材料是能够对有源区施加压应力的材料，而张应力材料是能够对有源区施加张应力的材料。例如，具有SDB结构的绝缘层可以包括氮化硅，并且具有DDB结构的绝缘层可以包括如原硅酸四乙酯(TEOS)的材料。然而，构成具有DDB结构和SDB结构的绝缘层的材料不限于上述材料。
图5A是根据实施例的包括单独源区的单元的电路图。图5B是根据实施例的包括单独源区的单元的布局图。图5C是根据实施例的包括单独源区的单元的截面图。图5A是单独逆变器的电路图。图5B是逆变器标准单元的布局图，图5C是沿图5B的线III-III′截取的截面图。上面已经参考图1A到图4B给出的描述将被简要地给出或省略。
参照图5A至图5C，本实施例的单元100Iv是包括单独源区的逆变器标准单元并且可以具有其中四个逆变器并联连接的结构。如图5A所示，单独逆变器Iv可以包括串联连接的PMOS和NMOS，其中PMOS和NMOS的公共栅极可以是输入部In，公共漏区可以是输出部Out。此外，可以将电源电压施加到PMOS的源区，并且可以将接地电压施加到NMOS的源区。
下面将更详细地描述包括本实施例的单元100Iv的逆变器标准单元的结构。逆变器标准单元可以包括有源区110、栅极线120、第一接触部130、金属线140、第二接触部150、通孔160和源隔离结构170。
有源区110可以包括第一有源区ACT1和第二有源区ACT2。第一有源区ACT1和第二有源区ACT2可以各自在第一方向(x方向)上延伸并且可以在第二方向(y方向)上彼此间隔开。类似于DTI的器件隔离层115可以设置在第一有源区ACT1和第二有源区ACT2之间。此外，第一有源区ACT1可以构成PMOS，并且第二有源区ACT2可以构成NMOS。第一有源区ACT1和第二有源区ACT2可以各自构成平面FET、鳍式FET或MBC-FET。
如图5C所示，有源区110可以各自包括与一条栅极线120相对应的源区112、漏区114和沟道区116。在包括本实施例的单元100Iv的逆变器标准单元中，如图5A的电路图和图5B的布局图所示，PMOS和NMOS的漏区114可以通过第一接触部130彼此连接。此外，第一有源区ACT1和第二有源区ACT2中的每一个的漏区114可以由两条栅极线120共享。换句话说，在第一方向(x方向)上布置在漏区114两侧的栅极线120可以共用漏区114。在源区112的情况下，由于源隔离结构170，单独源区112可以设置在每条栅极线120上。
栅极线120可以在第二方向(y方向)上跨有源区110延伸并且可以在第一方向(x方向)上彼此间隔开。由于一条栅极线120形成第一有源区ACT1中的PMOS和第二有源区ACT2中的NMOS，所以针对每条栅极线120可以形成一个逆变器Iv。包括本实施例的单元100Iv的逆变器标准单元可以包括四条栅极线120，因此可以具有四个逆变器Iv并联连接的结构。
第一接触部130可以包括源接触部132和漏接触部134。四个源接触部132可以与四条栅极线120相对应地布置在第一有源区ACT1和第二有源区ACT2中的每一个中。详细地，源接触部132可以分别布置在第一栅极线120的左侧、第二栅极线120的右侧、第三栅极线120的左侧和第四栅极线120的右侧的第一有源区ACT1和第二有源区ACT2中，其中第一栅极线120、第二栅极线120、第三栅极线120和第四栅极线120在第一方向(x方向)上从左开始依次布置。此外，两个漏接触部134可以被设置并将第一有源区ACT1的漏区114连接到对应的第二有源区ACT2的漏区114。详细地，漏接触部134可以共同布置在第一栅极线120和第二栅极线120之间以及第三栅极线120和第四栅极线120之间的第一有源区ACT1和第二有源区ACT2中。
金属线140可以在第一方向(x方向)上延伸并且可以在第二方向(y方向)上彼此间隔开。金属线140可以布置在栅极线120和第一接触部130上方。金属线140可以包括在第二方向(y方向)上设置在顶部的电源线142、设置在底部的接地线144、以及布置在电源线142和接地线144之间的中间线146。电源线142和接地线144中的每一个在第二方向(y方向)上的宽度可以大于中间线146的宽度。电源线142和接地线144中的每一个在第二方向(y方向)上的宽度可以是中间线146的宽度的约3倍。
第二接触部150可以将栅极线120连接到金属线140(例如中间线146)。如图5B所示，第二接触部150可以布置在栅极线120在第二方向(y方向)上的中心处。然而，第二接触部150的位置不限于此。
通孔160可以将第一接触部130连接到金属线140。详细地，布置在第一有源区ACT1中的源接触部132可以通过通孔160与电源线142连接。此外，布置在第二有源区ACT2中的源接触部132可以通过通孔160与接地线144连接。共同布置在第一有源区ACT1和第二有源区ACT2中的漏接触部134可以通过通孔160与中间线146连接。
源隔离结构170可以设置在第二栅极线120和第三栅极线120之间。源隔离结构170可以形成为具有SDB结构并且可以在第二方向(y方向)上延伸。第一有源区ACT1和第二有源区ACT2可以各自被源隔离结构170在第一方向(x方向)上划分为两个区域。此外，基于源隔离结构170，单独源区112可以与相应栅极线120相对应地布置。
在包括本实施例的单元100Iv的逆变器标准单元中，栅极线120、第一接触部130、第二接触部150和通孔160可以具有围绕源隔离结构170的线对称结构。此外，本实施方式的单元100Iv可以通过单元分离结构175与在第一方向(x方向)上相邻的单元分离。单元分离结构175可以具有SDB结构。本实施例的单元100Iv可以布置在第二方向(y方向)上。在这种情况下，金属线140可以以电源线142和接地线144在第二方向(y方向)上交替布置的方式布置。
图6A是根据实施例的包括单独源区的单元的电路图。图6B是根据实施例的包括单独源区的单元的布局图。图6A是单独NAND的电路图，并且图6B是NAND标准单元的布局图。上面已经参考图1A到图4B给出的描述将被简要地给出或省略。
参照图6A和图6B，本实施例的单元100Na是包括单独源区的NAND标准单元，并且可以具有其中四个NAND并联连接的结构。如图6A所示，每个NAND Na可以包括两个相互并联连接的PMOS和两个相互串联连接的NMOS，并且NMOS可以与PMOS串联连接。此外，两个PMOS和一个NMOS的公共栅极可以成为输入部A和B，而PMOS和NMOS之间的公共漏区可以成为输出部C。电源电压可以施加到两个PMOS的源区，并且接地电压可以施加到下NMOS的源区。
下面将更详细地描述包括本实施例的单元100Na的NAND标准单元的结构。NAND标准单元可以包括有源区110、栅极线120a、第一接触部130a、金属线140、第二接触部150a、通孔160a和源隔离结构170a。
有源区110可以包括第一有源区ACT1和第二有源区。第一有源区ACT1和第二有源区ACT2可以各自在第一方向(x方向)上延伸并且可以在第二方向(y方向)上彼此间隔开。类似于DTI的器件隔离层115可以设置在第一有源区ACT1和第二有源区ACT2之间。此外，第一有源区ACT1可以构成PMOS，并且第二有源区ACT2可以构成NMOS。第一有源区ACT1和第二有源区ACT2可以各自构成平面FET、鳍式FET或MBC-FET。
有源区110可以各自包括与一条栅极线120a对应的源区、漏区和沟道区。在包括本实施例的单元100Na的NAND标准单元中，PMOS的漏区可以通过第一接触部130a、金属线140和通孔160a与NMOS的源区连接。详细地，在第一方向(x方向)上从左开始的第一栅极线120a的左侧的第二有源区ACT2的源接触部132a可以通过通孔160a和金属线140——例如中间线146——与第一栅极线120a右侧的第一有源区ACT1的漏接触部134a连接。
此外，第一有源区ACT1和第二有源区ACT2中的每一个的漏区可以由两条栅极线120a共享。换句话说，在第一方向(x方向)上布置在漏区两侧的栅极线120a可以共同使用漏区。在源区的情况下，由于源隔离结构170a，单独源区可以设置在每条栅极线120a上。
栅极线120a可以在第二方向(y方向)上跨有源区110延伸并且可以在第一方向(x方向)上彼此间隔开。一条栅极线120a可以构成第一有源区ACT1中的PMOS和第二有源区ACT2中的NMOS。此外，由于两条相邻的栅极线120a构成在第一有源区ACT1中并联连接的两个PMOS和在第二有源区ACT2中串联连接的两个NMOS，所以每两条栅极线120a可以配置一个NAND Na。包括本实施例的单元100Na的NAND标准单元可以包括八条栅极线120a，因此可以具有其中四个NAND Na并联连接的结构。
第一接触部130a可以包括源接触部132a和漏接触部134a。七个源接触部132a可以与八条栅极线120a相对应地布置在第一有源区ACT1和第二有源区ACT2中的每一个中。详细地，源接触部132a可以分别布置在第一栅极线120a的左侧、第二栅极线120a的右侧、第三栅极线120a的左侧、第四栅极线120a的右侧、第六栅极线120a的右侧、第七栅极线120a的左侧和第八栅极线120a的右侧的第一有源区ACT1和第二有源区ACT2中，其中第一栅极线120a、第二栅极线120a、第三栅极线120a、第四栅极线120a、第六栅极线120a、第七栅极线120a和第八栅极线120a在第一方向(x方向)上从左开始依次布置。此外，漏接触部134a可以分别布置在第一栅极线120a的右侧、第三栅极线120a的左侧、第五栅极线120a的右侧和第七栅极线120a的右侧的第一有源区ACT1和第二有源区ACT2中，其中第一栅极线120a、第三栅极线120a、第五栅极线120a和第七栅极线120a在第一方向(x方向)上从左开始依次布置。
作为参考，布置在第四栅极线120a和第五栅极线120a之间的第一有源区ACT1和第二有源区ACT2中的每一个中的源接触部132a可以对应于两条栅极线120a。换句话说，源区可以不被源隔离结构分离开。在这种情况下，由于第一有源区ACT1的源接触部132a与电源线142连接，因此由于分离结构而导致的性能改进是显著的。然而，由于第二有源区ACT2的源接触部132a与源接触部132a两侧的漏接触部134a连接而不与接地线144连接，因此由于分离结构而导致的性能改进并不显著。因此，考虑到单元面积的减小，第四栅极线120a和第五栅极线120a之间的源区不被源隔离结构分离开，因此可以设置一个源接触部132a。因此，在包括本实施例的单元100Na的NAND标准单元中，可以在第一有源区ACT1和第二有源区ACT2中的每一个中与八条栅极线120a相对应地布置七个源接触部132a。然而，在其他实施例中，考虑到单元的性能改进，通过引入额外的源隔离结构，可以在第一有源区ACT1和第二有源区ACT2中的每一个中与八条栅极线120a相对应地布置九个源接触部132a。
金属线140可以在第一方向(x方向)上延伸并且可以在第二方向(y方向)上彼此间隔开。金属线140可以布置在栅极线120a和第一接触部130a上方。金属线140可以包括在第二方向(y方向)上设置在顶部的电源线142、设置在底部的接地线144、以及布置在电源线142和接地线144之间的中间线146。电源线142和接地线144中的每一个在第二方向(y方向)上的宽度可以大于中间线146的宽度。电源线142和接地线144中的每一个在第二方向(y方向)上的宽度可以是中间线146的宽度的约3倍。
第二接触部150a可以将栅极线120a连接到金属线140(例如中间线146)。如图6B所示，第二接触部150a可以包括在第二方向(y方向)上布置在栅极线120a的中心处的第二接触部150a和在第二方向(y方向)上布置在较高位置处的第二接触部150a。
通孔160a可以将第一接触部130a连接到金属线140。详细地，布置在第一有源区ACT1中的源接触部132a可以通过通孔160a与电源线142连接。此外，布置在第二有源区ACT2中的源接触部132a可以通过通孔160a与接地线144和中间线146连接。布置在第一有源区ACT1中的漏接触部134a可以通过通孔160a与中间线146连接。如上所述，布置在第一有源区ACT1中的漏接触部134a可以通过通孔160a和中间线146与布置在第二有源区ACT2中的源接触部132a连接。
源隔离结构170a可以包括设置在第二栅极线120a和第三栅极线120a之间的第一源隔离结构170-1、和设置在第六栅极线120a和第七栅极线120a之间的第二源隔离结构170-2。第一源隔离结构170-1和第二源隔离结构170-2可以各自形成为具有SDB结构并且在第二方向(y方向)上延伸。第一有源区ACT1和第二有源区ACT2可以各自被第一源隔离结构170-1和第二源隔离结构170-2在第一方向(x方向)上划分为三个区域。此外，基于源隔离结构170a，单独源区可以与相应栅极线120a相对应地布置。然而，公共源区可以设置在第四栅极线120a和第五栅极线120a之间。
在包括本实施例的单元100Na的NAND标准单元中，栅极线120a、第一接触部130a、第二接触部150a和通孔160a可以具有围绕布置在第四栅极线120a和第五栅极线120a之间的第一有源区ACT1和第二有源区ACT2中的第一接触130a的线对称结构。此外，本实施方式的单元100Na可以通过单元分离结构175与在第一方向(x方向)上相邻的单元分离。单元分离结构175可以具有SDB结构。本实施例的单元10Na可以布置在第二方向(y方向)上。在这种情况下，电源线142和接地线144可以在第二方向(y方向)上交替布置。
图7A是根据实施例的包括单独源区的单元的电路图。图7B是根据实施例的包括单独源区的单元的布局图。图7A是单个NOR的电路图，并且图7B是NOR标准单元的布局图。上面已经参考图6A和图6B给出的描述将被简要地给出或省略。
参照图7A和图7B，本实施例的单元100No是包括单独源区的NOR标准单元，并且可以具有其中四个NOR并联连接的结构。如图7A所示，每个NOR No可以包括两个相互串联连接的PMOS和两个相互并联连接的NMOS，并且NMOS可以与PMOS串联连接。此外，两个PMOS和一个NMOS的公共栅极可以成为输入部A和B，而PMOS和NMOS之间的公共漏区域可以成为输出部C。电源电压可以施加到上PMOS的源区域，并且接地电压可以施加到两个NMOS的源区。
如电路图所示，NAND和NOR在两个PMOS之间的连接和两个NMOS之间的连接之间可具有相反的关系。换句话说，在NAND中，两个PMOS并联连接，并且两个NMOS串联连接。然而，在NOR中，两个PMOS串联连接，并且两个NMOS并联连接。基于NAND和NOR的电路连接的相反关系，包括本实施例的单元100No的NOR标准单元的结构可以具有相对于图6B的NAND标准单元的结构在第二方向(y方向)上的镜像对称结构。换句话说，在图6B的NAND标准单元和图7B的NOR标准单元之间，包括本实施例的单元100No和图6B的标准NAND单元的NOR标准单元可以具有围绕在第一方向(x方向)上延伸的线的线对称结构。
然而，镜像对称结构或线对称结构可以仅相对于栅极线120a和120b、第一接触部130a和130b、第二接触部150a和150b以及通孔160a和160b建立，并且可以不相对于有源区110和金属线140建立。换句话说，在有源区110的情况下，在图6B的NAND标准单元和包括本实施例的单元100No的NOR标准单元中的每一个中，构成PMOS的第一有源区ACT1可以设置在第二方向(y方向)的上位置，并且构成NMOS的第二有源区ACT2可以设置在第二方向(y方向)的下位置。此外，在金属线140的情况下，在图6B的NAND标准单元和包括本实施例的单元100No的NOR标准单元中的每一个中，电源线142可以设置在第二方向(y方向)的顶部，并且接地线144可以设置在第二方向(y方向)的底部。
由于包括本实施例的单元100No的NOR标准单元相对于图6B的NAND标准单元具有镜像对称结构或线对称结构，所以将省略对NOR标准单元的结构的详细描述。
参照图5A到图7B，已经描述了包括单独源区的逆变器标准单元、NAND标准单元和NOR标准单元。然而，包括本实施例的单独源区的单元不限于上述标准单元。例如，可以将根据本实施例的包括单独源区的单元应用于上述各种类型的标准单元。
在包括单独源区的单元中，由于设置源隔离结构作为将两个源区分离的结构，所以可以设置与每条栅极线相对应的单独源区。这样，通过设置分别与栅极线相对应的单独源区，可以显著提高单元性能，并且由于源隔离结构形成为具有SDB结构，所以可以最小化寄生电容的产生。此外，可以通过简单的布局改变而不需要额外的工艺改变来提高性能，因此不需要额外的时间成本来改变或改进工艺。
尽管已经参考所公开的实施例的示例具体示出和描述了所公开的实施例，但是应当理解，在不背离所附权利要求的精神和范围的情况下，可以对其中的形式和细节进行各种改变。

Claims (20)

1.一种包括单独源区的单元，所述单元包括：
有源区，在第一方向上延伸并且在不同于所述第一方向的第二方向上彼此间隔开；
栅极线，在所述第二方向上跨所述有源区延伸并且在所述第一方向上彼此间隔开；
第一接触部，布置在所述栅极线中的每一条在所述第一方向上的两侧并且与所述有源区连接；
金属线，布置在所述栅极线和所述第一接触部上方，所述金属线在所述第一方向上延伸并且在所述第二方向上彼此间隔开；
第二接触部，将所述栅极线连接到所述金属线；以及
通孔，将所述第一接触部连接到所述金属线，
其中，所述栅极线中在所述第一方向上彼此相邻的两条栅极线包括在所述两条栅极线之间的第一间隔或大于所述第一间隔的第二间隔，以及
其中，在所述第二方向上延伸的源隔离结构设置在以所述第二间隔彼此相邻的两条栅极线之间，并且在所述源区中设置有通过所述源隔离结构分别与该两条栅极线相对应的单独源区。
2.根据权利要求1所述的单元，
其中，所述单元包括第一外部和第二外部；
其中，所述单元通过单扩散中断SDB结构与其他相邻单元分离，所述单扩散中断SDB结构在所述第一方向上设置在所述单元的所述第一外部和所述第二外部两者上，
其中，所述源隔离结构与所述两条栅极线中的每一条间隔开与所述第一间隔相同的距离，以及
其中，所述源隔离结构包括所述SDB结构。
3.根据权利要求1所述的单元，其中，所述单独源区通过对应的第一接触部和对应的通孔与所述金属线中的电源线或接地线连接。
4.根据权利要求1所述的单元，其中，所述单元是标准单元，在所述标准单元中四个逆变器、四个NAND或四个NOR中的任一项以并联结构彼此连接。
5.根据权利要求4所述的单元，
其中，所述有源区包括设置在所述第二方向上的高位置处的第一有源区、和设置在所述第二方向上的低位置处的第二有源区，
其中，所述金属线包括设置在所述第二方向上的顶部位置处的电源线、设置在所述第二方向上的底部位置处的接地线、以及所述电源线与所述接地线之间的中间线，
其中，所述第一有源区包括p型金属氧化物半导体PMOS晶体管，并且通过所述第一接触部和所述通孔与所述电源线和所述中间线连接，以及
其中，所述第二有源区包括n型金属氧化物半导体NMOS晶体管，并且通过所述第一接触部和所述通孔与所述接地线和所述中间线连接。
6.根据权利要求1所述的单元，
其中，所述单元是包括逆变器的标准单元，
其中，所述有源区包括设置在所述第二方向上的高位置处的第一有源区、和设置在所述第二方向上的低位置处的第二有源区，
其中，四条栅极线中的每条栅极线跨所述第一有源区和所述第二有源区延伸，
其中，所述源隔离结构设置在所述第一方向上从左开始的第二栅极线与第三栅极线之间，并且将所述第一有源区和所述第二有源区中的每一个划分为两个区域，
其中，所述单元包括围绕所述源隔离结构的线对称结构，
其中，所述第一接触部分别布置在所述第一方向上从左开始的第一栅极线的左侧上和在所述第二栅极线与所述源隔离结构之间的所述第一有源区和所述第二有源区中，以及
其中，所述第一接触部在所述第一方向上从左开始的所述第一栅极线与所述第二栅极线之间布置在所述第一有源区和所述第二有源区中。
7.根据权利要求6所述的单元，
其中，所述金属线包括：
电源线，设置在所述第二方向上的顶部位置处，
接地线，设置在所述第二方向上的底部位置处，以及
中间线，设置在所述电源线与所述接地线之间，
其中，所述第一接触部中仅布置在所述第一有源区中的接触部通过所述通孔与所述电源线连接，
其中，所述第一接触部中仅布置在所述第二有源区中的接触部通过所述通孔与所述接地线连接，
其中，所述第一接触部中布置在所述第一有源区和所述第二有源区中的接触部通过所述通孔与所述中间线连接，以及
其中，所述第一有源区包括p型金属氧化物半导体PMOS晶体管，并且所述第二有源区包括n型金属氧化物半导体NMOS晶体管。
8.根据权利要求1所述的单元，
其中，所述单元是包括NAND的标准单元，
其中，所述有源区包括设置在所述第二方向上的高位置处的第一有源区、和设置在所述第二方向上的低位置处的第二有源区，
其中，八条栅极线中的每条栅极线跨所述第一有源区和所述第二有源区延伸，
其中，所述源隔离结构设置在所述第一方向上从左开始的第二栅极线与第三栅极线之间以及第六栅极线与第七栅极线之间，所述源隔离结构将所述第一有源区和所述第二有源区中的每一个分成三个区域，
其中，所述单元包括线对称结构，所述线对称结构围绕所述第一接触部中的在所述第一方向上从左开始的第四栅极线与第五栅极线之间布置在所述第一有源区和所述第二有源区中的接触部中，
其中，所述第一接触部分别布置在所述第一方向上从左开始的第一栅极线的左侧上、在所述第一栅极线与所述第二栅极线之间和在所述第二栅极线与所述源隔离结构之间的所述第一有源区的所述第二有源区中，
其中，在所述第一方向上从左开始的所述第一栅极线的左侧上设置在所述第二有源区中的接触部通过所述通孔和所述金属线与在右侧上设置在所述第一有源区中的接触部连接，以及
其中，在所述第一方向上从左开始的所述第四栅极线的左侧上设置在所述第一有源区中的接触部通过所述通孔和所述金属线与右侧上设置在所述第二有源区中的接触部连接。
9.根据权利要求8所述的单元，
其中，所述金属线包括：
电源线，设置在所述第二方向的顶部位置处，
接地线，设置在所述第二方向的底部位置处，以及
中间线，设置在所述电源线与所述接地线之间，
其中，在所述第一方向上从左开始的所述第一栅极线的左侧和所述源隔离结构的两侧上布置在所述第一有源区中的所述第一接触部通过所述通孔与所述电源线连接，
其中，在所述第一方向上从左开始的所述源隔离结构的两侧上布置在所述第二有源区中的所述第一接触部通过所述通孔与所述接地线连接，以及
其中，所述第一有源区包括p型金属氧化物半导体PMOS晶体管，并且所述第二有源区包括n型金属氧化物半导体NMOS晶体管。
10.根据权利要求1所述的单元，
其中，所述单元是包括NOR的标准单元，
其中，所述金属线包括：
电源线，设置在所述第二方向上的顶部位置处，
接地线，设置在所述第二方向上的底部位置处，以及
中间线，设置在所述电源线与所述接地线之间，以及
其中，所述单元的所述有源区、所述栅极线、所述第一接触部、所述第二接触部和所述通孔包括关于NAND单元在所述第二方向上的所述有源区、栅极线、第一接触部、第二接触部和通孔的镜像对称结构。
11.根据权利要求1所述的单元，其中，所述有源区包括平面场效应晶体管FET、鳍式FET和多桥沟道MBC FET中的任一种。
12.一种集成电路，包括：
单元，布置在第一方向和不同于所述第一方向的第二方向上，
其中，所述单元中的每一个包括：
有源区，在所述第一方向上延伸并且在所述第二方向上彼此间隔开；
栅极线，在所述第二方向上跨所述有源区延伸并且在所述第一方向上彼此间隔开；
第一接触部，布置在所述栅极线中的每一条在所述第一方向上的两侧并且与所述有源区连接；
金属线，布置在所述栅极线和所述第一接触部上方，所述金属线在所述第一方向上延伸并且在所述第二方向上彼此间隔开；
第二接触部，将所述栅极线连接到所述金属线；以及
通孔，将所述第一接触部连接到所述金属线，
其中，所述栅极线中在所述第一方向上彼此相邻的两条栅极线包括在所述两条栅极线之间的第一间隔或大于所述第一间隔的第二间隔，以及
其中，在所述第二方向上延伸的源隔离结构设置在以所述第二间隔彼此相邻的两条栅极线之间，并且在所述有源区中设置有通过所述源隔离结构分别与该两条栅极线相对应的单独源区。
13.根据权利要求12所述的集成电路，
其中，所述单元中的每个单元包括第一外部和第二外部；
其中，所述单元中的每个单元通过在所述第一方向上设置在所述第一外部和所述第二外部两者上的单个扩散中断SDB结构与其他相邻单元分离，
其中，所述源隔离结构与所述两条栅极线中的每一条间隔开与所述第一间隔相同的距离，以及
其中，所述源隔离结构包括所述SDB结构。
14.根据权利要求12所述的集成电路，其中，所述单独源区通过对应的第一接触部和对应的通孔与所述金属线中的电源线或接地线连接。
15.根据权利要求12所述的集成电路，其中，每个单元是标准单元，在所述标准单元中四个逆变器、四个NAND或四个NOR中的任一项以并联结构彼此连接。
16.根据权利要求15所述的集成电路，
其中，所述有源区包括设置在所述第二方向上的高位置处的第一有源区、和设置在所述第二方向上的低位置处的第二有源区，
其中，所述金属线包括设置在所述第二方向上的顶部位置处的电源线、设置在所述第二方向上的底部位置处的接地线、以及设置在所述电源线与所述接地线之间的中间线，
其中，所述第一有源区包括p型金属氧化物半导体PMOS晶体管，并且通过所述第一接触部和所述通孔与所述电源线和所述中间线连接，并且
所述第二有源区包括n型金属氧化物半导体NMOS晶体管，并且通过所述第一接触部和所述通孔与所述接地线和所述中间线连接。
17.一种集成电路，包括：
单元，布置在第一方向和不同于所述第一方向的第二方向上，其中，所述单元在所述第一方向上通过单扩散中断SDB结构彼此分离开，
其中，所述单元中的每一个包括：
第一有源区和第二有源区，在所述第一方向上延伸并且在所述第二方向上彼此间隔开；
栅极线，在所述第二方向上跨所述第一有源区和所述第二有源区延伸并且在所述第一方向上彼此间隔开；以及
金属线，布置在所述栅极线上方，在所述第一方向上延伸并且在所述第二方向上彼此间隔开，
其中，所述栅极线中在所述第一方向上彼此相邻的所述两条栅极线包括在两条栅极线之间的第一间隔或两倍于所述第一间隔的第二间隔，以及
其中，在所述第二方向上延伸的源隔离结构设置在以所述第二间隔彼此相邻的所述两条栅极线之间，并且在所述第一有源区和所述第二有源区中形成通过所述源隔离结构分别与所述两条栅极线相对应的单独源区。
18.根据权利要求17所述的集成电路，
其中，所述源隔离结构与所述两条栅极线中的每一条间隔开与所述第一间隔相同的距离，以及
其中，所述源隔离结构包括所述SDB结构。
19.根据权利要求17所述的集成电路，
其中，所述单独源区包括设置在所述第一有源区中的第一单独源区、和设置在所述第二有源区中的第二单独源区，
其中，所述第一单独源区通过第一接触部和通孔与所述金属线中的电源线连接，以及
其中，所述第二单独源区通过所述第一接触部和所述通孔与所述金属线中的接地线连接。
20.根据权利要求17所述的集成电路，
其中，所述第一有源区和所述第二有源区包括平面场效应晶体管FET、鳍式FET和多桥沟道MBC FET中的任一种，以及
其中，所述单元中的每个单元是标准单元，在所述标准单元中四个逆变器、四个NAND或四个NOR中的任一项以并联结构相互连接。
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