JP2574774B2 - 半導体素子のレイアウト方式 - Google Patents
半導体素子のレイアウト方式Info
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- JP2574774B2 JP2574774B2 JP61239011A JP23901186A JP2574774B2 JP 2574774 B2 JP2574774 B2 JP 2574774B2 JP 61239011 A JP61239011 A JP 61239011A JP 23901186 A JP23901186 A JP 23901186A JP 2574774 B2 JP2574774 B2 JP 2574774B2
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- 238000000034 method Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000000605 extraction Methods 0.000 claims description 16
- 239000002184 metal Substances 0.000 description 22
- 238000009792 diffusion process Methods 0.000 description 7
- 239000000284 extract Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体素子のレイアウト方式に係り、特に
NMOS引抜き型BiCMOS論理回路のレイアウトに好適なレイ
アウト方式に関する。
NMOS引抜き型BiCMOS論理回路のレイアウトに好適なレイ
アウト方式に関する。
従来のNMOS引抜き型BiCMOS論理回路のレイアウト方式
では、同一の入力信号が任意の位置にある３個のMOSFET
のゲートに入力するため、これらをつなぐ配線の占める
面積が大きくセルレイアウト面積を小さくすることがな
かつた。
では、同一の入力信号が任意の位置にある３個のMOSFET
のゲートに入力するため、これらをつなぐ配線の占める
面積が大きくセルレイアウト面積を小さくすることがな
かつた。
上記従来技術は、入力信号の配線で占める面積につい
て配慮がされておらず、セルレイアウト面積を小さくす
ることができなかつた。
て配慮がされておらず、セルレイアウト面積を小さくす
ることができなかつた。
本発明の目的は、NMOS引抜き型BiCMOS論理回路のセル
レイアウト面積を小さくすることにある。
レイアウト面積を小さくすることにある。
上記目的は、NMOS引抜き型BiCMOS論理回路の、論理を
構成するPMOSFETとNMOSFET、及びPMOSFETが接続するバ
イポーラトランジスタのベース電荷を引抜くNMOSFETを
３段に積み重ね、これらのゲートを直線で貫くように配
置することにより、達成される。
構成するPMOSFETとNMOSFET、及びPMOSFETが接続するバ
イポーラトランジスタのベース電荷を引抜くNMOSFETを
３段に積み重ね、これらのゲートを直線で貫くように配
置することにより、達成される。
すなわち、本発明の代表的実施形態は、 複数の入力信号（11,12,13,14）をゲートに受け論理
を構成する複数の論理ＰチャンネルMOSFET（１）と、上
記複数の入力信号（11,12,13,14）をゲートに受け論理
を構成する複数の論理ＮチャンネルMOSFET（２）と、コ
レクタ・エミッタ経路が第１動作電位点（20）と出力
（15）との間に接続され上記複数の論理ＰチャンネルMO
SFET（１）の論理出力によりベースが駆動される第１の
バイポーラ・トランジスタ（５）と、コレクタ・エミッ
タ経路が上記出力（15）と第２動作電位点（30）との間
に接続され上記複数の論理ＮチャンネルMOSFET（２）の
論理出力によりベースが駆動される第２のバイポーラ・
トランジスタ（６）と、上記複数の入力信号（11,12,1
3,14）をゲートに受けドレイン・ソース経路が上記第１
のバイポーラ・トランジスタ（５）のベースと上記第２
動作電位点（30）との間に接続された複数のベース電荷
引き抜きＮチャンネルMOSFET（３）と、上記出力（15）
の信号によりゲートが駆動されドレイン・ソース経路が
上記第２のバイポーラ・トランジスタ（６）のベースと
上記第２動作電位点（30）との間に接続されたひとつの
ベース電荷引き抜きＮチャンネルMOSFET（４）とを具備
してなるBi−CMOS論理回路（第２図参照）の各半導体素
子を所定の配置領域内に配置した半導体素子のレイアウ
ト方式であって、 上記第１のバイポーラ・トランジスタ（５）と上記第
２のバイポーラ・トランジスタ（６）とを上記所定の配
置領域内の上段と下段とにそれぞれ配置した２段の積み
重ね配置とし、上記複数の論理ＰチャンネルMOSFET
（１）と上記複数のベース電荷引き抜きＮチャンネルMO
SFET（３）の上記複数の論理ＮチャンネルMOSFET（２）
とを上記所定の配置領域内の上段と中段と下段とにそれ
ぞれ配置した３段の積み重ね配置とし、上記ひとつのベ
ース電荷引き抜きＮチャンネルMOSFET（４）を上記複数
の論理ＮチャンネルMOSFET（２）と上記第２のバイポー
ラ・トランジスタ（６）との間の上記所定の配置領域内
の下段に配置したことを特徴とする（第１図参照）。
を構成する複数の論理ＰチャンネルMOSFET（１）と、上
記複数の入力信号（11,12,13,14）をゲートに受け論理
を構成する複数の論理ＮチャンネルMOSFET（２）と、コ
レクタ・エミッタ経路が第１動作電位点（20）と出力
（15）との間に接続され上記複数の論理ＰチャンネルMO
SFET（１）の論理出力によりベースが駆動される第１の
バイポーラ・トランジスタ（５）と、コレクタ・エミッ
タ経路が上記出力（15）と第２動作電位点（30）との間
に接続され上記複数の論理ＮチャンネルMOSFET（２）の
論理出力によりベースが駆動される第２のバイポーラ・
トランジスタ（６）と、上記複数の入力信号（11,12,1
3,14）をゲートに受けドレイン・ソース経路が上記第１
のバイポーラ・トランジスタ（５）のベースと上記第２
動作電位点（30）との間に接続された複数のベース電荷
引き抜きＮチャンネルMOSFET（３）と、上記出力（15）
の信号によりゲートが駆動されドレイン・ソース経路が
上記第２のバイポーラ・トランジスタ（６）のベースと
上記第２動作電位点（30）との間に接続されたひとつの
ベース電荷引き抜きＮチャンネルMOSFET（４）とを具備
してなるBi−CMOS論理回路（第２図参照）の各半導体素
子を所定の配置領域内に配置した半導体素子のレイアウ
ト方式であって、 上記第１のバイポーラ・トランジスタ（５）と上記第
２のバイポーラ・トランジスタ（６）とを上記所定の配
置領域内の上段と下段とにそれぞれ配置した２段の積み
重ね配置とし、上記複数の論理ＰチャンネルMOSFET
（１）と上記複数のベース電荷引き抜きＮチャンネルMO
SFET（３）の上記複数の論理ＮチャンネルMOSFET（２）
とを上記所定の配置領域内の上段と中段と下段とにそれ
ぞれ配置した３段の積み重ね配置とし、上記ひとつのベ
ース電荷引き抜きＮチャンネルMOSFET（４）を上記複数
の論理ＮチャンネルMOSFET（２）と上記第２のバイポー
ラ・トランジスタ（６）との間の上記所定の配置領域内
の下段に配置したことを特徴とする（第１図参照）。
また、本発明のより具体的な実施形態は、 上記第１のバイポーラ・トランジスタ（５）と上記第
２とバイポーラ・トランジスタ（６）とは上記所定の配
置領域内の一辺に近接して上段と下段とにそれぞれ配置
され、上記複数の論理ＰチャンネルMOSFET（１）と上記
複数のベース電荷引き抜きＮチャンネルMOSFET（３）と
上記複数の論理ＮチャンネルMOSFET（２）とは上記所定
の配置領域内の上記一辺に対向する辺に近接して上段と
中段と下段とにそれぞれ配置され、上記複数の入力信号
を上記複数の論理ＰチャンネルMOSFETのゲートと上記複
数のベース電荷引き抜きＮチャンネルMOSFETのゲートと
上記複数の論理ＮチャンネルMOSFETのゲートとに供給す
る信号線（11,12,13,14）が上記３段の積み重ね配置
（1,3,2）の上を略直線で配置されたことを特徴とする
（第３図、第４図参照）。
２とバイポーラ・トランジスタ（６）とは上記所定の配
置領域内の一辺に近接して上段と下段とにそれぞれ配置
され、上記複数の論理ＰチャンネルMOSFET（１）と上記
複数のベース電荷引き抜きＮチャンネルMOSFET（３）と
上記複数の論理ＮチャンネルMOSFET（２）とは上記所定
の配置領域内の上記一辺に対向する辺に近接して上段と
中段と下段とにそれぞれ配置され、上記複数の入力信号
を上記複数の論理ＰチャンネルMOSFETのゲートと上記複
数のベース電荷引き抜きＮチャンネルMOSFETのゲートと
上記複数の論理ＮチャンネルMOSFETのゲートとに供給す
る信号線（11,12,13,14）が上記３段の積み重ね配置
（1,3,2）の上を略直線で配置されたことを特徴とする
（第３図、第４図参照）。
NMOS引抜き型BiCMOS論理回路では、１つないしは複数
個の入力信号は、それぞれ論理を構成するPMOSFETとNMO
SFET、及びPMOSFETが接続するバイポーラトランジスタ
のベース電荷を引抜くNMOSFETのゲートに接続する。そ
こで、この３個のFETを３段に積み重ね、各ゲートを直
線で貫くように配置すれば、ゲートをつなぐ配線が占め
る面積が小さくなるので、小さいセルレイアウト面積で
この回路をレイアウトすることができる。
個の入力信号は、それぞれ論理を構成するPMOSFETとNMO
SFET、及びPMOSFETが接続するバイポーラトランジスタ
のベース電荷を引抜くNMOSFETのゲートに接続する。そ
こで、この３個のFETを３段に積み重ね、各ゲートを直
線で貫くように配置すれば、ゲートをつなぐ配線が占め
る面積が小さくなるので、小さいセルレイアウト面積で
この回路をレイアウトすることができる。
以下、本発明の一実施例を第１図，第２図，第３図，
第４図により説明する。
第４図により説明する。
第１図には、本発明によるNMOS引抜き型BiCMOS論理回
路のトランジスタ配置モデルが示されている。第２図に
は、NMOS引抜き型BiCMOS論理回路の一例として４入力NO
R論理の回路図が示されている。第３図及び第４図に
は、本発明の一実施例として、第２図のNMOS引抜き型Bi
CMOS論理回路（４入力NOR論理）のセルレイアウト図が
示されている。
路のトランジスタ配置モデルが示されている。第２図に
は、NMOS引抜き型BiCMOS論理回路の一例として４入力NO
R論理の回路図が示されている。第３図及び第４図に
は、本発明の一実施例として、第２図のNMOS引抜き型Bi
CMOS論理回路（４入力NOR論理）のセルレイアウト図が
示されている。
NMOS引抜き型BiCMOS論理回路は、第２図に示す様に、
論理を構成するPMOSFET…１と NMOSFET…２、及びトーテムポール接続したバイポーラ
トランジスタ…５と６、及びバイポーラトランジスタの
ベース電荷を引抜くNMOSFET…３と４より成る。４入力N
OR論理の場合、外部と接続するノードは、入力信号…1
1,12,13,14と、出力信号…15と、電源…20と、接地…30
である。第２図において、入力信号…11,12,13,14に注
目して見ると、各入力信号は、論理を構成するPMOSFET
…１とNMOSFET…２、及びPMOSFETが接続しているバイポ
ーラトランジスタ…５のベース電荷を引抜くNMOSFET…
３の各ゲートに接続していることが分かる。尚、入力信
号11、12、13、14に応答して論理構成のPMOSFET1がオ
ン、ベース電荷引き抜きのNMOSFE3がオフとなり、バイ
ポーラ・トランジスタ５がオンとなって出力15はハイレ
ベルへ上昇する。この時、入力信号11、12、13、14に応
答して論理構成のNMOFET2がオフとなり、出力15のハイ
レベルに応答してひとつのベース電荷引き抜きNMOSFET4
がオンとなってバイポーラ・トランジスタ６のベース電
荷を引き抜くので、バイポーラ・トランジスタ６は確実
にオフすることができる。このように、バイポーラ・ト
ランジスタ６のベース電荷の引き抜きを出力15に応答す
るひとつのベース電荷引き抜きNMOSFET4で実行するよう
にしたので、論理構成のNMOSFET2とベース電荷引き抜き
NMOSFET4とを第１図に示すように所定の配置領域内の下
段に配置することが可能となる。これらのMOSFET…1,2,
3のゲート間を最適に接続するには、特にその配置順
は、第１図で示す様に上から論理を構成するPMOSFET…
1, PMOSFETが接続するバイポーラトランジスタ…５のベー
ス電荷を引抜くNMOSFET…３、論理を構成するNMOSFET…
２の順に各MOSFETを配置し、各MOSFET列…1,2,3内のFET
配置順をゲートのノードが等しくなる様に、入力信号…
11,12,13,14がMOSFET列間で交差しない様にすればよ
い。
論理を構成するPMOSFET…１と NMOSFET…２、及びトーテムポール接続したバイポーラ
トランジスタ…５と６、及びバイポーラトランジスタの
ベース電荷を引抜くNMOSFET…３と４より成る。４入力N
OR論理の場合、外部と接続するノードは、入力信号…1
1,12,13,14と、出力信号…15と、電源…20と、接地…30
である。第２図において、入力信号…11,12,13,14に注
目して見ると、各入力信号は、論理を構成するPMOSFET
…１とNMOSFET…２、及びPMOSFETが接続しているバイポ
ーラトランジスタ…５のベース電荷を引抜くNMOSFET…
３の各ゲートに接続していることが分かる。尚、入力信
号11、12、13、14に応答して論理構成のPMOSFET1がオ
ン、ベース電荷引き抜きのNMOSFE3がオフとなり、バイ
ポーラ・トランジスタ５がオンとなって出力15はハイレ
ベルへ上昇する。この時、入力信号11、12、13、14に応
答して論理構成のNMOFET2がオフとなり、出力15のハイ
レベルに応答してひとつのベース電荷引き抜きNMOSFET4
がオンとなってバイポーラ・トランジスタ６のベース電
荷を引き抜くので、バイポーラ・トランジスタ６は確実
にオフすることができる。このように、バイポーラ・ト
ランジスタ６のベース電荷の引き抜きを出力15に応答す
るひとつのベース電荷引き抜きNMOSFET4で実行するよう
にしたので、論理構成のNMOSFET2とベース電荷引き抜き
NMOSFET4とを第１図に示すように所定の配置領域内の下
段に配置することが可能となる。これらのMOSFET…1,2,
3のゲート間を最適に接続するには、特にその配置順
は、第１図で示す様に上から論理を構成するPMOSFET…
1, PMOSFETが接続するバイポーラトランジスタ…５のベー
ス電荷を引抜くNMOSFET…３、論理を構成するNMOSFET…
２の順に各MOSFETを配置し、各MOSFET列…1,2,3内のFET
配置順をゲートのノードが等しくなる様に、入力信号…
11,12,13,14がMOSFET列間で交差しない様にすればよ
い。
第１図のトランジスタ配置モデルに従つて作画したセ
ルレイアウトの１例が第３図である。第３図に示す一実
施例は、PolySi層が１層、メタル層が１層と制限してい
る。このセルレイアウト例は、拡散層…101、PolySi層
…102、メタル第１層…103、PolySi層または拡散層とメ
タル第１層をつなぐコンタクトホール…105より成る。
また、バイポーラトランジスタは、コレクタ端子の拡散
層およびメタル第１層とのコンタクトホール…107、ベ
ース端子のコンタクトホール…108、エミッタ端子のコ
ンタクトホール…109より成る。
ルレイアウトの１例が第３図である。第３図に示す一実
施例は、PolySi層が１層、メタル層が１層と制限してい
る。このセルレイアウト例は、拡散層…101、PolySi層
…102、メタル第１層…103、PolySi層または拡散層とメ
タル第１層をつなぐコンタクトホール…105より成る。
また、バイポーラトランジスタは、コレクタ端子の拡散
層およびメタル第１層とのコンタクトホール…107、ベ
ース端子のコンタクトホール…108、エミッタ端子のコ
ンタクトホール…109より成る。
第３図に示すNMOS引抜き型BiCMOS論理回路の１レイア
ウト例では、トランジスタの配置は第１図に示すとおり
である。各入力信号…11,12,13,14は、MOSFET列…1,2,3
を一直線で通過している。またNMOSFETが接続するバイ
ポーラトランジスタ…６のベース電荷を引抜くNMOSFET
…４は、論理を構成するNMOSFET…２と拡散層を共有
し、隣接して配置してある。バイポーラトランジスタ…
５と６は、MOSFETの右側に配置してある。電源…20及び
接地…30は、メタル第１層でそれぞれセルの上下辺を横
方向に通過している。出力端子…15は、メタル第１層の
セル内端子である。
ウト例では、トランジスタの配置は第１図に示すとおり
である。各入力信号…11,12,13,14は、MOSFET列…1,2,3
を一直線で通過している。またNMOSFETが接続するバイ
ポーラトランジスタ…６のベース電荷を引抜くNMOSFET
…４は、論理を構成するNMOSFET…２と拡散層を共有
し、隣接して配置してある。バイポーラトランジスタ…
５と６は、MOSFETの右側に配置してある。電源…20及び
接地…30は、メタル第１層でそれぞれセルの上下辺を横
方向に通過している。出力端子…15は、メタル第１層の
セル内端子である。
第３図の実施例では、メタル層を１層に制限していた
が、メタル第２層をセルレイアウトで使用可能にすれ
ば、セルレイアウト面積を更に小さくすることができ
る。第４図は、メタル第２層を使用したセルレイアウト
の１例である。このレイアウト例では、メタル第２層…
104とメタル第１層とメタル第２層をつなぐコンタクト
ホール…106の各層が、第３図のレイアウト例で使用し
た層に追加される。
が、メタル第２層をセルレイアウトで使用可能にすれ
ば、セルレイアウト面積を更に小さくすることができ
る。第４図は、メタル第２層を使用したセルレイアウト
の１例である。このレイアウト例では、メタル第２層…
104とメタル第１層とメタル第２層をつなぐコンタクト
ホール…106の各層が、第３図のレイアウト例で使用し
た層に追加される。
第４図のレイアウト例のトランジスタ配置も、第１図
に従つている。このレイアウト例は、第３図のレイアウ
ト例に対して、論理を構成する NMOSFET…２と、NMOSFETが接続するバイポーラトランジ
スタ…６、及びこのバイポーラトランジスタのベース電
荷を引抜くNMOSFET…４が縦方向に反転しており、接地
…30がセル内を通過していることが異なっている。ま
た、接地…30がメタル第１層であるため、出力信号…15
がメタル第２層となり、出力端子がメタル第２層のセル
内端子となる。
に従つている。このレイアウト例は、第３図のレイアウ
ト例に対して、論理を構成する NMOSFET…２と、NMOSFETが接続するバイポーラトランジ
スタ…６、及びこのバイポーラトランジスタのベース電
荷を引抜くNMOSFET…４が縦方向に反転しており、接地
…30がセル内を通過していることが異なっている。ま
た、接地…30がメタル第１層であるため、出力信号…15
がメタル第２層となり、出力端子がメタル第２層のセル
内端子となる。
以上本発明を実施例に基づき具体的に説明したが、こ
の発明は上記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。例えば、本発明は１本ないしは複数本の入力
信号が、３種類のMOSFETのゲートに入力する回路のセル
レイアウトの方式であるので、これを１本ないしは複数
本の入力信号が、ｎ種類のMOSFETのゲートに入力する回
路のセルレイアウトの方式に変更することが可能であ
る。
の発明は上記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。例えば、本発明は１本ないしは複数本の入力
信号が、３種類のMOSFETのゲートに入力する回路のセル
レイアウトの方式であるので、これを１本ないしは複数
本の入力信号が、ｎ種類のMOSFETのゲートに入力する回
路のセルレイアウトの方式に変更することが可能であ
る。
本発明によれば、NMOS引抜き型BiCMOS論理回路のセル
レイアウト面積を小さくするとこができるので、NMOS引
抜き型BiCMOS論理回路を内蔵するLSiの実装密度が高く
なる効果がある。また、セル内の配線長が短くなるため
配線抵抗を小さくすることができるので、１ゲート当り
のNMOS抜引き型BiCMOS論理回路の遅延時間を短かくする
効果がある。
レイアウト面積を小さくするとこができるので、NMOS引
抜き型BiCMOS論理回路を内蔵するLSiの実装密度が高く
なる効果がある。また、セル内の配線長が短くなるため
配線抵抗を小さくすることができるので、１ゲート当り
のNMOS抜引き型BiCMOS論理回路の遅延時間を短かくする
効果がある。
第１図は、本発明によるNMOS引抜き型BiCMOS論理回路の
トランジスタ配置モデルである。第２図は、NMOS引抜き
型BiCMOS論理回路例である。第３図は、本発明の一実施
例である。第４図は、メタル第２層を用いた本発明の一
実施例である。 １……論理を構成するPMOSFET、２……論理を構成するN
MOSFET、３……PMOSFETが接続するバイポーラトランジ
スタのベース電荷を引抜くNMOSFET、４……NMOSFETが接
続するバイポーラトランジスタのベース電荷を引抜くNM
OSFET、５……PMOSFETが接続するバイポーラトランジス
タ、６……NMOSFETが接続するバイポーラトランジス
タ、11,12,13,14……入力信号、15……出力信号、20…
…電源、30……接地、101……拡散層、102……PolySi
層、103……メタル第１層、104……メタル第２層、15…
…PolySi層または拡散層とメタル第１層をつなぐコンタ
クトホール、106……メタル第１層とメタル第２層をつ
なぐコンタクトホール、107……バイポーラトランジス
タのコレクタ端子の拡散層およびメタル第１層とのコン
タクトホール、108……バイポーラトランジスタのベー
ス端子のコンタクトホール、109……バイポーラトラン
ジスタのエミツタ端子のコンタクトホール、1001,1002
……入力信号、1003……出力信号（NAND）、1004……出
力信号（NOR）、1011……PMOSFET（NAND）、1012……NM
OSFET（NAND）、1013……PMOSFET（NOR）、1014……NMO
SFET（NOR）。
トランジスタ配置モデルである。第２図は、NMOS引抜き
型BiCMOS論理回路例である。第３図は、本発明の一実施
例である。第４図は、メタル第２層を用いた本発明の一
実施例である。 １……論理を構成するPMOSFET、２……論理を構成するN
MOSFET、３……PMOSFETが接続するバイポーラトランジ
スタのベース電荷を引抜くNMOSFET、４……NMOSFETが接
続するバイポーラトランジスタのベース電荷を引抜くNM
OSFET、５……PMOSFETが接続するバイポーラトランジス
タ、６……NMOSFETが接続するバイポーラトランジス
タ、11,12,13,14……入力信号、15……出力信号、20…
…電源、30……接地、101……拡散層、102……PolySi
層、103……メタル第１層、104……メタル第２層、15…
…PolySi層または拡散層とメタル第１層をつなぐコンタ
クトホール、106……メタル第１層とメタル第２層をつ
なぐコンタクトホール、107……バイポーラトランジス
タのコレクタ端子の拡散層およびメタル第１層とのコン
タクトホール、108……バイポーラトランジスタのベー
ス端子のコンタクトホール、109……バイポーラトラン
ジスタのエミツタ端子のコンタクトホール、1001,1002
……入力信号、1003……出力信号（NAND）、1004……出
力信号（NOR）、1011……PMOSFET（NAND）、1012……NM
OSFET（NAND）、1013……PMOSFET（NOR）、1014……NMO
SFET（NOR）。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−39060（ＪＰ，Ａ) 特開 昭61−225924（ＪＰ，Ａ) 特開 昭61−224519（ＪＰ，Ａ)
Claims (2)
- 【請求項１】複数の入力信号をゲートに受け論理を構成
する複数の論理ＰチャンネルMOSFETと、上記複数の入力
信号をゲートに受け論理を構成する複数の論理Ｎチャン
ネルMOSFETと、コレクタ・エミッタ経路が第１動作電位
点と出力との間に接続された上記複数の論理Ｐチャンネ
ルMOSFETの論理出力によりベースが駆動される第１のバ
イポーラ・トランジスタと、コレクタ・エミッタ経路が
上記出力と第２動作電位点との間に接続された上記複数
の論理ＮチャンネルMOSFETの論理出力によりベースが駆
動される第２のバイポーラ・トランジスタと、上記複数
の入力信号をゲートに受けドレイン・ソース経路が上記
第１のバイポーラ・トランジスタのベースと上記第２動
作電位点との間に接続された複数のベース電荷引き抜き
ＮチャンネルMOSFETと、上記出力の信号によりゲートが
駆動されドレイン・ソース経路が上記第２のバイポーラ
・トランジスタのベースと上記第２動作電位点との間に
接続されたひとつのベース電荷引き抜きＮチャンネルMO
SFETとを具備してなるBi−CMOS論理回路の各半導体素子
を所定の配置領域内に配置した半導体素子のレイアウト
方式であって、 上記第１のバイポーラ・トランジスタと上記第２のバイ
ポーラ・トランジスタとを上記所定の配置領域内の上段
と下段とにそれぞれ配置した２段の積み重ね配置とし、
上記複数の論理ＰチャンネルMOSFETと上記複数のベース
電荷引き抜きＮチャンネルMOSFETと上記複数の論理Ｎチ
ャンネルMOSFETとを上記所定の配置領域内の上段と中段
と下段とにそれぞれ配置した３段の積み重ね配置とし、
上記ひとつのベース電荷引き抜きＮチャンネルMOSFETを
上記複数の論理ＮチャンネルMOSFETと上記第２のバイポ
ーラ・トランジスタとの間の上記所定の配置領域内の下
段に配置したことを特徴とする半導体素子のレイアウト
方式。 - 【請求項２】上記第１のバイポーラ・トランジスタと上
記第２のバイポーラ・トランジスタとは上記所定の配置
領域内の一辺に近接して上段と下段とにそれぞれ配置さ
れ、上記複数の論理ＰチャンネルMOSFETと上記複数のベ
ース電荷引き抜きＮチャンネルMOSFETと上記複数の論理
ＮチャンネルMOSFETとは上記所定の配置領域内の上記一
辺に対向する辺に近接して上段と中段と下段とにそれぞ
れ配置され、上記複数の入力信号を上記複数の論理Ｐチ
ャンネルMOSFETのゲートと上記複数のベース電荷引き抜
きＮチャンネルMOSFETのゲートと上記複数の論理Ｎチャ
ンネルMOSFETのゲートとに供給する信号線が上記３段の
積み重ね配置の上を略直線で配置されたことを特徴とす
る特許請求の範囲第１項に記載の半導体素子のレイアウ
ト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239011A JP2574774B2 (ja) | 1986-10-09 | 1986-10-09 | 半導体素子のレイアウト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239011A JP2574774B2 (ja) | 1986-10-09 | 1986-10-09 | 半導体素子のレイアウト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6394666A JPS6394666A (ja) | 1988-04-25 |
| JP2574774B2 true JP2574774B2 (ja) | 1997-01-22 |
Family
ID=17038566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61239011A Expired - Fee Related JP2574774B2 (ja) | 1986-10-09 | 1986-10-09 | 半導体素子のレイアウト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2574774B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939060A (ja) * | 1982-08-27 | 1984-03-03 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61224519A (ja) * | 1985-03-28 | 1986-10-06 | Toshiba Corp | 論理回路 |
| JPS61225924A (ja) * | 1985-03-30 | 1986-10-07 | Toshiba Corp | インバ−タ回路 |
-
1986
- 1986-10-09 JP JP61239011A patent/JP2574774B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6394666A (ja) | 1988-04-25 |
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| JPH0566737B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |