JPH02180066A - Ｂｉ―ＣＭＯＳ集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＢ　１−ＣＭＯＳインバータ回路が形成された
Ｂ　ｉ−ＣＭＯＳ集積回路装置に関する。

［従来の技術］ Ｂ　ｉ−ＣＭＯＳ集積回路装置は、バイポーラトランジ
スタと−ＣＭＯＳとを基本回路内て複合して使用するこ
とにより、高速動作及び低消費電力を同時に達成できる
ものであり、高速且つ高集積度のＬＳＩ（大規模集積回
路）を実現できる技術として注目されている（例えば、
Ｍ、ＫＵＢＯｅｔ　ａｌ”Ｐｅｒｓｐｅｃｔｉｖｅ、　
ｏｎ　Ｂｉ−ＣＭＯＳＶＬＳＩ’ｓ　”　ＩＥＥＥ　Ｊ
Ｓｏｌｉｄ−８ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　ｖｏｌ、
５ｃ−２３，Ｎｏ、Ｉ　Ｆｅｂ、１９８８ｐｐ５−１１
）。

第３図は従来のＢ　ｉ−−ＣＭＯＳ集積回路装置の一例
を示す平面図、第４図は同じくその断面図である。これ
らの図においては説明を簡単にするために基板上に形成
されている素子分離用の厚いフィールド酸化膜及びアル
ミニウム電極配線等の図示を省略する。

Ｐ型シリコン基板３１上にはＮ＋埋込層３２及びＰ＋埋
込層３３が各素子領域毎に分離して形成されており、こ
の各埋込層３２，３３上にＰチャネルＭｏ８ＦＥＴＰ１
、ＮチャネルＭｏ８ＦＥＴＮ１及びＮＰＮバイポーラト
ランジスタＢｌが形成されている。

ＰヂャネルＭＯＳＦＥＴＰ１領域においては、Ｎ′埋込
層３２」二にＮ型エピタキシャル層３４が形成されてい
る。このエピタキシャル層３４上にはゲート酸化膜３７
及びゲートポリシリコン配線３６か所定のパターンで形
成されている。そして、エピタキシャル層３４に表面に
は、このゲート酸化膜３７及びゲートポリシリコン配線
３６に対して自己整合的にＰ＋拡散層３８が形成されて
いる。

ＮＰＮバイポーラトランジスタＢ１領域においては、Ｎ
＋埋込層３２上にＮ型エピタキシャル層３４か形成され
ており、このエピタキシャル層３４の表面にベース４０
及びエミッタ４１並ひにグラフトベース拡散層であるＰ
＋拡散層３８が形成されている。また、コレクタ４３が
エピタキシャル層３４の表面からＮ＋埋込層３２に到達
する領域に形成されている。

ＮチャネルＭＯＳＦＥＴＮＩ領域においては、Ｐ＋埋込
層３３上にＰウェル３５が形成されており、このＰウェ
ル３５上にゲート酸化膜３７及びゲートポリシリコン配
線３６が所定のパターンて形成されている。そして、Ｐ
ウェル３５の表面には、このゲート酸化膜３７及びゲー
トポリシリコン配線３６に対して自己整合的にＮ＋拡散
層３９が形成されている。

各素子領域はＰＮ接合により素子分離されており、この
ために、ＰチャネルＭＯＳＦＥＴＰ　１領域とＮＰＮバ
イポーラトランジスタＢ１領域との間にはＰ＋埋込層３
３及びＰウェル３５が形成されている。従って、従来の
Ｂ　ｉ−ＣＭＯＳ集積回路装置においては、Ｐチャネル
ＭＯＳＦＥＴＰＩとＮＰＮバイポーラトランジスタＢ１
との間には素子分離幅Ｓ１の素子分離領域が設けられて
いる。

同様に、ＮチャネルＭＯＳＦＥＴＮＩとＮＰＮバイポー
ラトランジスタＢ１との間には素子分離幅Ｓ２の素子分
離領域が設けられている。そして、これらの素子分離領
域の素子分離幅ｓ１及びＢ２は主にＮ型エピタキシャル
層３４の厚さに依存して決定されている。通常、Ｎ型エ
ピタキシャル層３４の厚さは１．０乃至４．０μｍであ
り、素子間の耐圧及びラッチアップ耐量等の電気特性を
考慮して素子分離幅Ｓ１及びＢ２は夫々５乃至１０μｍ
に設定されている。

第５図はＢ　１−ＣＭＯＳインバータ回路の一例を示す
回路図である。このＢ　１−ＣＭＯＳインバータ回路は
ＰチャネルＭＯＳＦＥＴＰ　１、ＮチャネルＭＯＳＦＥ
ＴＮＩ、Ｎ２及びＮＰＮバイポーラトランジスタＢ１が
複合されて構成されている。

入力端子ＩＮはＰチャネルＭｏ５ＦＥＴＰ１及びＮチャ
ネルＭｏ５ＦＥＴＮ１．Ｎ２の各ゲートに接続されてい
る。ＰチャネルＭＯＳＦＥＴＰＩのソースは電源線■。

Ｄと接続されており、ドレインはＮチャネルＭＯＳＦＥ
ＴＮＩのドレインに接続されている。そして、このＮチ
ャネルＭＯＳＦＥＴＮＩのソースは接地線■ｓｓと接続
されている。

一方、ＮＰＮバイポーラトランジスタＢ１のコレクタは
電源線ＶＤＤと接続されており、エミッタは出力端子Ｏ
ＵＴ及びＮチャネルＭＯＳＦＥＴＮ２ドレインと接続さ
れている。また、ベースはＰチャネルＭＯＳＦＥＴＰＩ
及びＮチャネルＭｏ５ＦＥＴＮ１のドレインに接続され
ている。そして、ＮチャネルＭｏ８ＦＥＴＮ２のソース
は接地線Ｖ５ｓと接続されている。また、ＰチャネルＭ
ｏ３ＦＥＴＰ１の基板は電源線ｖＤＤと接続されており
、ＮチャネルＭｏ８ＦＥＴＮ１、Ｎ２の基板は接地線Ｖ
ｓｓと接続されている。

上述の如く構成されたＢ１−ＣＭＯＳインバータ回路に
おいて、例えば、入力端子ＩＮが高レベルから低レベル
に変化すると、ＮチャネルＭＯＳＦＥＴＮＩ及びＮ２が
オフになり、ＰチャネルＭＯＳＦＥＴＰＩはオンになる
。これにより、ＰチャネルＭＯＳＦＥＴＰＩのドレイン
に接続されているＮＰＮバイポーラトランジスタＢ１の
ベースに電流が供給されるため、このＮＰＮバイポーラ
トランジスタＢ１がオンになる。このため、出力端子Ｏ
ＵＴは高レベルになる。

一方、入力端子ＩＮが高レベルになると、Ｐチ一 ャネルＭＯＳＦＥＴＰＩはオフになり、ＮＰＮバイポー
ラトランジスタＢ１のベースに電流が供給されないため
、ＮＰＮバイポーラトランジスタＢ１もオフになる。ま
た、ＮチャネルＭＯＳＦＥＴＮ１及びＮ２はオンになる
ため、出力端子ＯＵＴは低レベルになる。

出力端子ＯＵＴが低レベルから高レベルになるときの立
上がり時間はＮＰＮバイポーラトランジスタＢ１の電流
駆動能力で決定されるため、このＢ１−ＣＭＯＳインバ
ータ回路は、Ｐチャネル間Ｏ３ＦＥＴの出力が直接出力
端子ＯＵＴに出力されるＣＭＯＳのみで構成されたイン
バータ回路に比して、高負荷時における応答速度が速い
という利点を有している。

出力端子ＯＵＴか高レベルから低レベルに変化するとき
の立下がり時間はＮチャネルＭＯＳＦＥＴＮ２の電流駆
動能力で決まる。しかし、ＮチャネルＭＯＳＦＥＴＮ２
は伝導キャリアである電子の移動速度が速いため、チャ
ネル長が１．０朋以下のＮチャネルＭＯＳＦＥＴであれ
ば、ＮＰＮバイポーラトランジスタと比較しても殆と変
わらない電流駆動能力を有している。このため、このＢ
１ＣＭＯＳインバータ回路は立下がり時間も速い。

通常の−ＣＭＯＳのみにより構成されたインバータ回路
の場合、ＰチャネルＭＯＳＦＥＴは伝導キャリアである
正孔の移動速度か遅いため、ＮチャネルＭＯＳＦＥＴと
比較すると電流駆動能力が小さい。、二のため、Ｎチャ
ネルＭＯＳ　Ｆ　ＥＴとＰチャネルＭＯＳ　Ｆ　Ｆｌ、
Ｔとの電流駆動能力のアンバランスに起因した伝般パル
スの立上がり時間と立下がり時間とが異なり、回路設計
上の大きな障害であった。第５図に示すＢ　１−ＣＭＯ
Ｓインバータ回路は上述の欠点を解決するものとして近
年注目されている。

第６図は、このＢ１−ＣＭＯＳインバータ回路が形成さ
れたＢ　ｉ−−ＣＭＯＳ集積回路装置の平面図である。

この図においては説明を簡単にするために１層のアルミ
ニウム配線により配線が行われている場合を示す。

ＰチャネルＭＯＳＦＥＴＰＩ領域においては、Ｐ型シリ
コン基板上にＮ型エピタキシャル層５１が形成されてお
り、このエピタキシャル層５１の表面には選択的にＰ＋
拡散層５７が形成されている。また、エピタキシャル層
５１上には、ゲートポリシリコン配線５５が所定のパタ
ーンで形成されている。

ＮチャネルＭＯＳＦＥＴＮＩ及びＮ２領域においては、
Ｐ型シリコン基板上に形成された同一のＰウェル５２の
領域内にＮチャネルＭＯＳＦＥＴＮ１及びＮ２が形成さ
れており、このＮチャネルＭＯＳＦＥＴＮ１及びＮ２は
、Ｐウェル５２上に所定のパターンで形成されたゲート
ポリシリコン配線５５と、Ｐウェル５２の表面に自己整
合的に形成されたＮ＋拡散層５８とから構成されている
。

ゲートポリシリコン配線５５はＭＯＳＦＥＴＰ］、Ｎ１
及びＮ２のケート電極であると共に、この各ゲート電極
を相互に接続する配線でもある。

そして、このケートポリシリコン配線は、このＢ１−Ｃ
ＭＯＳインバータ回路の入力端子ＩＮに接続されている
。

電源線ＶＤＤのアルミニウム配線５６はバイポーラトラ
ンジスタＢ１のコレクタ６１及びＰチャネルＭＯＳＦＥ
ＴＰＩのソースであるＰ＋拡散層５７と接続されている
と共に、Ｎ＋■ＤＤサブコンタクト５２を介してＮ型エ
ピタキシャル層５１とも接続されている。

一方、接地線■ｓｓのアルミニウム配線５６はＮチャネ
ルＭＯＳＦＥＴＮＩ及びＮ２のソースであるＮ十拡散層
５８に接続されていると共に、Ｖｓｓサブコンタクト５
４を介してＰウェル５２に接続されている。

また、バイポーラトランジスタＢ１のベースとＰチャネ
ルＭＯＳＦＥＴＰＩのドレイン及びＮヂャネルＭＯＳＦ
ＥＴＮＩのドレインとはアルミニウム配線５６により接
続されており、更にバイポーラトランジスタＢ１のエミ
ッタ６０とＮヂャネルＭＯＳ　Ｆ　ＥＴＮ　２のトレイ
ンとは出力端子ＯＵＴに接続されたアルミニウム配線５
６により相互に接続されている。

このようにして、シリコン基板上に第５図に示−つ ずインバータ回路が構成されている。

［発明が解決しようとする課題］ しかしながら、従来のＢｉ−ＣＭＯＳ集積回路装置にお
いては、前述のように、ＰチャネルＭ○Ｓトランジスタ
Ｐ１領域とＮＰＮバイポーラトランジスタＢ１領域との
間に、素子を分離する目的でＰ＋埋込層及びＰウェルが
形成されている。このため、バイポーラトランジスタＢ
１領域とＰチャネルＭＯＳＦＥＴＰＩ領域との間には、
通常、素子分離幅Ｓが５乃至１０μｍである素子分離領
域が介在している。

このように、従来のＢｉ−ＣＭＯＳ集積回路装置では素
子分離のために極めて大きな面積が必要であるため、数
１０万乃至数１００万ゲートを有する大規模Ｂ　ｉ−Ｃ
ＭＯＳ集積回路を実際的なチップザイズ（１５ｍｍ　Ｘ
　１５ｍｍ以下）で実現することは極めて困難であると
いう問題点を有している。

本発明はかかる問題点に鑑みてなされたものであって、
インバータ回路を構成する素子の占有面積を極めて小さ
くすることができ、集積度を著しく向上させることがで
きるＢ　ｉ−ＣＭＯＳ集積回路装置を提供することを目
的とする。

［課題を解決するための手段］ 本発明に係るＢ　ｉ−ＣＭＯＳ集積回路装置は、半導体
基板に形成されたＮチャネルＭＯＳＦＥＴと、このＮチ
ャネルＭＯＳＦＥＴに隣接して配置されたＰチャネル間
Ｏ３ＦＥＴと、このＰチャネルＭＯＳＦＥＴに隣接して
形成されたＮＰＮバイポーラトランジスタと、を有する
Ｂ　ｉ−ＣＭＯＳ集積回路装置において、前記Ｐチャネ
ルＭＯＳＦＥＴの下部領域を構成するＮ十埋込層と、前
記バイポーラトランジスタのコレクタを構成するＮ＋埋
込層とが前記半導体基板内で直接接続して形成されてお
り、前記ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳ
ＦＥＴｍびにＮＰＮバイポーラトランジスタによりイン
バータ回路が構成されていることを特徴とする。

［作用］ 本発明においては、Ｐチャネル間Ｏ３ＦＥＴのＮ＋埋込
層とＮＰＮバイポーラトランジスタのコレクタを構成す
るＮ＋埋込層とは半導体基板内で相互に接続されている
。これにより、ＮＰＮバイポーラトランジスタのコレク
タとＰチャネル間Ｏ３ＦＥＴの基板とが同電位になる。

通常、Ｂ１ＣＭＯＳインバータ回路においては、アルミ
ニウム配線等によりＮＰＮバイポーラトランジスタのコ
レクタとＰチャネル間Ｏ３ＦＥＴのソース及びこのＰチ
ャネル間Ｏ３ＦＥＴの基板とを接続して使用するため、
上述の如＜ＮＰＮバイポーラトランジスタのコレクタと
Ｐチャネル間Ｏ３ＦＥＴの基板とが同電位であっても何
ら問題はない。そして、上述の如く構成することにより
素子分離領域が不要になり、インバータ回路を構成する
素子の基板占有面積を著しく小さくできる。従って、本
発明によれば、Ｂ　ｉ−ＣＭＯＳ集積回路を容易に高集
積化できる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例を示す平面図である。図
中−点鎖線にて囲む領域が第５図に示すＢ　１−ＣＭＯ
Ｓインバータ回路が形成されている領域である。また、
この図は説明を簡略化するために、アルミニウム配線が
１層の場合について示したものである。

Ｐ型シリコン基板上にはＮ型エピタキシャル層１及びＰ
ウェル２が形成されている。

Ｎ型エピタキシャル層１にはＰチャネルＭＯＳＦＥＴＰ
Ｉ及びＮＰＮバイポーラトランジスタＢ１が形成されて
おり、両者の間には素子分離領域は設けられていない。

また、ＰチャネルＭＯＳＦＥＴＰ　１領域のエピタキシ
ャル層１の下にはＮ＋埋込層が設けられており、このＮ
＋埋込層はバイポーラトランジスタＢ１領域のエピタキ
シャル層１の下に形成されたＮ＋埋込層と接続されてい
る。

Ｎ型エピタキシャル層１の表面にはＰ＋拡散層２０並び
にベース１４、エミッタ１５及びコレクタ１６が夫々選
択的に形成されている。そして、ＰチャネルＭＯＳＦＥ
Ｔのトレイン側のＰ＋拡散層２０であるＰ＋ドレイン１
３はベース１４を接続されている。

一方、Ｐウェル２上にはゲートポリシリコン配線１１か
所定のパターンで形成されており、Ｐウェル２の表面に
は、このゲートポリシリコン配線１１に対して自己整合
的にＮ＋拡散層１９が形成されている。

また、Ｎ型エピタキシャル層１及びＰウェル２上にはア
ルミニウム配線１２が所定のパターンで形成されている
。電源線ＶＤＤであるアルミニウム配線１２はバイポー
ラトランジスタＢ１のコレクタ１６及びＰチャネルＭＯ
ＳＦＥＴのソースであるＰ＋拡散層２０と接続されてい
ると共に、Ｎ＋ＶＤＤコンタクト］７を介してＮ型エピ
タキシャル層１−と接続されている。接地’ＭＡ　Ｖ　
ｓ　ｓであるアルミニウム配線１２はＮチャネルＭＯＳ
ＦＥＴＮＩ及びＮ２のソースであるＮ＋拡散層１９と接
続されていると共に、Ｐ＋Ｖｓｓサブコンタクト１８を
介してＰウェル２と接続されている。

第５図に示すように、このインバータ回路においては、
ＰチャネルＭＯＳＦＥＴＰＩの基板（Ｎ型エピタキシャ
ル層）とＮＰＮバイポーラ１〜ランジスタＢ１のコレク
タとは同電位であり、共に電源ＶＤＤに接続されている
。このように、ＮＰＮバイポーラトランジスタＢ１のコ
レクタ電圧が電源電圧に等しく、また、ＰチャネルＭＯ
ＳＦＥＴＰ１の基板が電源電圧と等しいときは素子分離
を行う必要はない。従って、本実施例においては、Ｐチ
ャネルＭＯＳＦＥＴＰ１とＮＰＮバイポーラＩ・ランジ
スタＢ１との間に素子分離領域を設りていない。また、
ＮＰＮバイポーラトランジスタＢ１のベース１４及びＰ
チャネルＭＯＳＦＥＴＰＩのＰ＋ドレイン１３は共にＰ
型不純物を導入して形成する領域であるため連結して形
成することができる。この２個の領域を連結して形成し
た場合はベースコンタクトも不要となる。これにより、
ゲートポリシリコン配線１１及びアルミニウム配線１２
の配線ピッチに合わせたＢ１−ＣＭＯＳインバータ回路
のレイアウトが可能になり、このインバータ回路を構成
する素子の基板上の占有面積を著しく縮少できる。

第２図は本発明の第２の実施例を示す平面図である。本
実施例においては、ＮＰＮバイポーラトランジスタＢ１
のコレクタ２６はＮ＋■ＤＤサブコンタクト２７が配列
されている領域に配置されている。また、ＭＯＳＦＥＴ
ＰＩ及びＮ１のソース・ドレイン領域は第１の実施例と
は向きを逆にして配置されている。そして、バイポーラ
トランジスタＢ１領域のＮ型エピタキシャル層の下には
Ｎ＋埋込層が形成されており、このＮ＋埋込層はＰチャ
ネルＭＯＳＦＥＴＰＩ領域のＮ型エピタキシャル層に形
成されたＮ＋埋込層と接続されている。

Ｎ型エピタキシャル層及びＰウェル上は第１の実施例と
同様にゲートポリシリコン配線２１が所定のパターンで
形成されており、更にアルミニウム配線２２も所定のパ
ターンで形成されている。

電源線■ＤＤに接続されたアルミニウム配線２２はバイ
ポーラトランジスタＰ１のコレクタ２６及びＰチャイー
ルＭＯＳＦＥＴＰＩのソースであるＰ＋拡散層３０並ひ
にＮ″■ＤＤサブコンタクト２７を介して基板（Ｎ型エ
ピタキシャル層）に接続されている。また、接地線■ｓ
ｓであるアルミニウム配線２２はＮチャネルＭＯＳＦＥ
ＴＮＩ及びＮ２のソースであるＮ＋拡散層に接続されて
いると共に、■ｓｓサブコンタクト２８を介して基板（
Ｐウェル）に接続されている。更に、出力端子ＯＵＴと
接続されたアルミニウム配線２２はバイポーラトランジ
スタＢ１のエミッタ２５及びＮチャネルＭＯＳＦＥＴの
トレインに接続されている。更にまた、バイポーラトラ
ンジスタＢ１のベース２４はベースコンタクトを介して
アルミニウム配線２２に接続されており、このアルミニ
ウム配線２２はＰチャネルＭＯＳＦＥＴＰ　１のトレイ
ン及びＮチャネルＭＯＳＦＥＴＮＩのトレインに接続さ
れている。

本実施例においては、上述の如く構成されたＢ　１−Ｃ
ＭＯＳインバータが図中−点鎖線で示す領域に形成され
ている。ＮＰＮバイポーラトランジスタＰ１を上述した
レイアラ１〜にすることにより、第１の実施例に比して
一層の高集積化が達成できる。

［発明の効果］ 以上説明したように本発明によれば、Ｂ１−ＣＭＯＳイ
ンバータ回路を構成するＰチャネルＭＯＳＦＥＴとＮＰ
Ｎバイポーラトランジスタとの間に素子分離領域が存在
しないと共に、ＰチャネルＭＯＳＦＥＴとＮチャネルＭ
ＯＳＦＥＴとが隣接して配置されているため、Ｂ　１−
ＣＭＯＳインバータ回路の基板上の占有面積を著しく小
さくできる。これにより、集積度が極めて高く、高速動
作が可能なりｉ−−ＣＭＯＳ集積回路装置を得ることか
できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す平面図、第２図は
本発明の第２の実施例を示す平面図、第３図は従来のＢ
　ｉ−ＣＭＯＳ集積回路装置を示す平面図、第４図は同
じくその断面図、第５図はＢ　１−ＣＭＯＳインバータ
回路を示す回路図、第６図は従来のＢ１−ＣＭＯＳイン
バータ回路を実現したＢ　ｉ−ＣＭＯＳ集積回路装置を
示す平面図である。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板に形成されたＮチャネルＭＯＳＦＥＴ
   と、このＮチャネルＭＯＳＦＥＴに隣接して配置された
   ＰチャネルＭＯＳＦＥＴと、このＰチャネルＭＯＳＦＥ
   Ｔに隣接して形成されたＮＰＮバイポーラトランジスタ
   と、を有するＢｉ−ＣＭＯＳ集積回路装置において、前
   記ＰチャネルＭＯＳＦＥＴの下部領域を構成するＮ＾＋
   埋込層と、前記バイポーラトランジスタのコレクタを構
   成するＮ＾＋埋込層とが前記半導体基板内で直接接続し
   て形成されており、前記ＮチャネルＭＯＳＦＥＴ及びＰ
   チャネルＭＯＳＦＥＴ並びにＮＰＮバイポーラトランジ
   スタによりインバータ回路が構成されていることを特徴
   とするＢｉ−ＣＭＯＳ集積回路装置。