JPS61225924A - インバ−タ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は大きい負荷を遅延なく駆動できるようにしたイ
ンバータ回路に関する。

〔発明の技術的背景とその問題点〕

従来の０ＭＯＳインバータを第５図に示す。

図中Ｍ、はＮチャネル型ＭＯＳトランジスタ。

Ｍ！はＰｆ考ネル型ＭＯＳトランジスタ、ＩＮハ入力端
子、ｏｕ’ｒは出力端子、ｖｌ）Ｉ）、Ｖｓｓは電源で
ある。ところで従来のＣＭＯＳインバータは、素子のＰ
ｍ（相互コンダクタンス）がバイポーラ素子のそれに比
して約２桁低いため。

出力に大きな容量性負荷または重い負荷がつくと、速度
が極端に遅くなったり、抵抗性負荷等の場合には出力振
幅が低下し、雑音余裕度がなくなったりするものである
。

但し第５図のインバータを軽負荷′で動作させた場合に
はその動作速度は充分速く、高速性を保ったまま重い負
荷を駆動することができれば。

従来Ｌ８Ｉ内部で重負荷のために速度が遅くなつていた
部分を高速にでき、結果としてＬ８Ｉ全体の速度が向上
することになる。

〔発明の目的〕

本発明は上記実情に鑑みてなされたもので。

重い負荷の場合でも高速に駆動でき、しかも電力消費の
少ないインバータ回路を提供しようとするものである。

〔発明の概要〕

本発明は、第１極性の第１．第２のバイポーラトランジ
スタを電源間に直列接続してその接続点を出力とし、第
１のバイポーラトランジスタのベースは従来のＣＭＯＳ
インバータで駆動し、第２のバイポーラトランジスタは
第１チャネル型のＭＯＢトランジスタとのダーリントン
接続により駆動すると共に、第２のバイポーラトランジ
スタのベース蓄積電荷を引き抜くための第１チャネル型
のＭＯＢトランジスタを加えた構成としたものである。

〔発駅の実施例〕

以下図面を参照して本発明の一実施例を説明する。第１
１２１に示される如く電源ＶＤＤ　、出力端子ＯＵＴ間
にそれぞれコレクタ、エミッタが接続されるＮＰＮ型ト
ランジスタＱ、を設け。

出力端子ＯＵＴ、電源Ｖｓｓ間にそれぞれコレクタ、エ
ミッタが接続されるＮＰＮ型のトランジスタＱ、を設け
、ＮＰＮ　トランジスタＱ１のベースにドレインを、入
力端子ＩＮにゲートを。

ＩＥ源ＶＤＤ　＊　Ｖｓｓにそれぞれソースを接続した
一対の相補ＭＯＳ型トランジスタＭ、、Ｍ。

を設け、出力端子ＯＵＴにドレインを、入力端子ＩＮに
ゲートを、ＮＰＮトランジスタＱ、のベースにソースを
接続したＮチャネル型ＭＯＳトランジスタＭ、を設け、
トランジスタＱ、のベースドレインを、トランジスタＱ
１のベースにゲートを、電源Ｖｓｓにソースを接続した
Ｎチャネル型ＭＯＳトランジスタＭ、を設けたものであ
る。

第１図の回路動作は、（イ）入力ＩＮ＝＠０”レベルの
場合（正論理を用いる）、トランジスタＱ、のベースは
高レベル（＝″′ν”）トナリ。

トランジスタＱ、はオンする。一方トランジスタＭ、は
オフ、トランジスタＭ、はオンでトランジスタＱ、はオ
フである。結果として出力ＯＵＴは高レベル（＝″１”
）となる。

（ｏｌまた入力ＩＮ＝″′１”レベルの場合、トランジ
スタＱ、のベースは低レベル（＝”ｏ”）でトランジス
タＱ１はオフである。トランジスタＭ３はオフ、トラン
ジスタＭ４はオンでトランジスタＱ、はオンする。結果
とし、て出力ＯＵＴは低レベル（＝”　Ｏ”）となる。

上記（イ）、（（２）の動作により、第１図の回路はイ
ンバータとして働くことが分かる。なお出力端子の電位
ｖＯυＴは・ ＶＤ　Ｄ−ＶＢＥＱ７　≧Ｙｏｕｒ　≧ＶＢＲＱ、２ト
ナルコトハ、ＶＤ８Ｍ２″、Ｏ９■Ｄ８Ｍ４″、０テあ
る（定常状態では電流が流れない）ことにより分かる。

上記ＶＢｇｑ１はトランジスタＱ１のベース、エミッタ
間電圧、ＶＢＢＱ、２　　はトランジスタＱ、のベース
、エミッタ間電圧、ＶｏａＭ２はトランジスタＭ！のド
レイン、ソース間電圧。

ＶＤ８Ｍ４はトランジスタＭ４のドレイン、ソース間電
圧である。また上記（イ）、−１のどちらにおいても、
電源ＶＤＤ　　、ｖｓｓ間を接続する線路が存在し得な
いので１回路の定常状態における電力消費は殆んど無視
できるものである。

第２図は本発明の変形例を示す２人力ナンド回路例、第
３図は本発明の他の変形例を示す２人力ノア回路例であ
る。第２図においてＭＯＳトランジスタＭＩ　　ＩＭ！
　　＝Ｍ４〜Ｍ、ｒはナンド回路を構成し、第３図にお
いてＭＯＢトランジスタＭ１　　ｔ　Ｍ！　　＝　Ｍ４
〜Ｍ、はノア回路を構成する。

１５４図に、第２図の２人力ナンド回路と従来のＣＭ０
８２人力ナンド回路を１５段リングオシレータ構成とし
て、その遅延時間対負荷容量特性を８ＰＩＣＥ回路シエ
ミレーシ冒ン・プログラムによりシニミレーションした
結果な示す。

但しＮチャネル、ＰチャネルＭＯＳトランジスタともそ
のゲート幅を３０μｍとしである。また２人力の双方と
も、共通に接続して前段の負荷とした。第４図において
Ａは純粋０Ｍ０８回路を甲いた場合の特性、Ｂは第２図
のＢｉ−ＣＭＯＳ回路を甲いた場合の特性である。

第４図によれば、負荷がＱ、　ｌ　Ｐ　Ｆ以下の軽負荷
の場合にはＣＭＯＳ単体のゲートの方が早く動作でるが
、負荷容量が増大してくると、第２図の回路の方がバイ
ポーラ素子Ｑｔ＝Ｑｔの駆動能力が大きいから、高速１
：動作することが分かる。これにより、ＩＣ内部の負荷
容量の大きいところ（ファンアウト大、或いはアルミニ
ウム配線長が長い）やＩＣＣ出力バッファ役目を負わせ
るような場合に０本発明のインバータ回路を用いれば効
果的であることが分かるものである。

〔発明の効果〕

以上説明した如く本発明によれば１重い負荷の場合でも
高速（：動作でき、しかも電力消費の少ないインバータ
回路が提供できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図。 第３図は本発明の変形例の回路図、第４図は本発明の回
路例と従来の回路例の特性比較図、第５ｒ１！Ｊは従来
のＣＭＯＳインバータ回路図である。 Ｑ、、Ｑ、・・・バイポーラトランジスタ、Ｍ１〜Ｍ４
・・・ＭＯＳトランジスタ、ＩＮ・・・入力端子。 ＯＵＴ・・・出力端子、ＶＤＤ　、ｖｓｓ・・・電源。 出願人代理人　弁理士　　鈴　　江　　武　　彦第３図 手続補正書 ６０，５．２４ 昭和　年　月　日

Claims (1)

【特許請求の範囲】
1. 第１の電源端子、出力端子間にそれぞれコレクタ、エミ
   ッタが接続される第１極性の第１のバイポーラトランジ
   スタと、前記出力端子、第２の電源端子間にそれぞれコ
   レクタ、エミッタが接続される第１極性の第２のバイポ
   ーラトランジスタと、前記第１のバイポーラトランジス
   タのベースにドレインを、入力端子にゲートを、第１、
   第２の電源端子にそれぞれソースを接続した一対の相補
   ＭＯＳ型トランジスタと、前記出力端子にドレインを、
   前記入力端子にゲートを、前記第２のバイポーラトラン
   ジスタのベースにソースを接続した第１チャネル型のＭ
   ＯＳトランジスタと、前記第２のバイポーラトランジス
   タのベースにドレインを、前記第１のバイポーラトラン
   ジスタのベースにゲートを、第２の電源端子にソースを
   接続した第１チャネル型のＭＯＳトランジスタとを具備
   したことを特徴とするインバータ回路。