JPH0221176B2 - - Google Patents
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- JPH0221176B2 JPH0221176B2 JP55129500A JP12950080A JPH0221176B2 JP H0221176 B2 JPH0221176 B2 JP H0221176B2 JP 55129500 A JP55129500 A JP 55129500A JP 12950080 A JP12950080 A JP 12950080A JP H0221176 B2 JPH0221176 B2 JP H0221176B2
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- JP
- Japan
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- transistor
- input
- collector
- emitter
- constant
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- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、論理回路、特に複数の入力端子を
有する電流切換型論理回路には、ベースを入力端
子とする複数個並列接続された入力トランジスタ
群と、エミツタが入力トランジスタ群の共通エミ
ツタに接続されると共に定電流源を介して第１の
電圧源に接続され、ベースを基準電圧端子とする
基準トランジスタから成り、入力トランジスタ群
および基準トランジスタのコレクタをそれぞれ負
荷抵抗を介して第２の電圧源に接続し、入力トラ
ンジスタ群および基準トランジスタのコレクタか
ら直接またはエミツタホロワ回路を介して出力を
取り出す電流切換型論理回路があつた。
有する電流切換型論理回路には、ベースを入力端
子とする複数個並列接続された入力トランジスタ
群と、エミツタが入力トランジスタ群の共通エミ
ツタに接続されると共に定電流源を介して第１の
電圧源に接続され、ベースを基準電圧端子とする
基準トランジスタから成り、入力トランジスタ群
および基準トランジスタのコレクタをそれぞれ負
荷抵抗を介して第２の電圧源に接続し、入力トラ
ンジスタ群および基準トランジスタのコレクタか
ら直接またはエミツタホロワ回路を介して出力を
取り出す電流切換型論理回路があつた。
しかしながら、この種の電流切換型論理回路に
おいては、入力トランジスタ群の全てのコレクタ
が共通接続されているため、入力トランジスタ数
の増加に伴ない、入力トランジスタ群のコレクタ
容量と負荷抵抗値の積で決まる負荷抵抗部の時定
数が大きくなり、論理回路の主要特性である立上
り時間、立下り時間および伝播遅延時間が増大す
る欠点があつた。
おいては、入力トランジスタ群の全てのコレクタ
が共通接続されているため、入力トランジスタ数
の増加に伴ない、入力トランジスタ群のコレクタ
容量と負荷抵抗値の積で決まる負荷抵抗部の時定
数が大きくなり、論理回路の主要特性である立上
り時間、立下り時間および伝播遅延時間が増大す
る欠点があつた。
この発明の目的は、従来の回路における欠点を
軽減し入力トランジスタ数が増加した場合におい
ても優れたスイツチング特性を有する論理回路を
提供することにある。
軽減し入力トランジスタ数が増加した場合におい
ても優れたスイツチング特性を有する論理回路を
提供することにある。
この発明によれば、ベースを入力端子とする複
数個並列接続された入力トランジスタ群と、エミ
ツタが該入力トランジスタ群の共通エミツタに接
続されると共に定電流源を介して第１の電圧源に
接続され、コレクタが抵抗を介して第２の電圧源
に接続され、ベースが基準電圧源に接続された基
準トランジスタで構成された電流切換型論理回路
において、ベースに定電圧が印加された定電圧ト
ランジスタのエミツタを前記入力トランジスタ群
の共通コレクタに接続すると共に抵抗もしくは定
電流源を介して第１の電圧源に接続し、該定電圧
トランジスタのコレクタを抵抗を介して第２の電
圧源に接続し、該定電圧トランジスタのコレクタ
から直接またはエミツタホロワ回路を介して出力
を取り出すことを特徴とする論理回路が得られ
る。
数個並列接続された入力トランジスタ群と、エミ
ツタが該入力トランジスタ群の共通エミツタに接
続されると共に定電流源を介して第１の電圧源に
接続され、コレクタが抵抗を介して第２の電圧源
に接続され、ベースが基準電圧源に接続された基
準トランジスタで構成された電流切換型論理回路
において、ベースに定電圧が印加された定電圧ト
ランジスタのエミツタを前記入力トランジスタ群
の共通コレクタに接続すると共に抵抗もしくは定
電流源を介して第１の電圧源に接続し、該定電圧
トランジスタのコレクタを抵抗を介して第２の電
圧源に接続し、該定電圧トランジスタのコレクタ
から直接またはエミツタホロワ回路を介して出力
を取り出すことを特徴とする論理回路が得られ
る。
この発明の論理回路は、ベースに定電圧が印加
され、エミツタが抵抗もしくは定電流源を介して
第１の電圧源に接続された定電圧トランジスタを
備えており、この定電圧トランジスタの働きによ
り、入力トランジスタ群のコレクタ容量を負荷抵
抗部の容量から分離すると共に、入力トランジス
タ群のコレクタ電位変化を小さくし、ミラー効果
を軽減するため、立上り時間、立下り時間および
伝播遅延時間が大幅に改善される。
され、エミツタが抵抗もしくは定電流源を介して
第１の電圧源に接続された定電圧トランジスタを
備えており、この定電圧トランジスタの働きによ
り、入力トランジスタ群のコレクタ容量を負荷抵
抗部の容量から分離すると共に、入力トランジス
タ群のコレクタ電位変化を小さくし、ミラー効果
を軽減するため、立上り時間、立下り時間および
伝播遅延時間が大幅に改善される。
次にこの発明について図面を参照して説明す
る。
る。
第１図は、従来の電流切換型論理回路であり、
ベースを入力端子IN1〜INoとするｎ個並列接続
された入力トランジスタ群Q1〜Qoと、エミツタ
が入力トランジスタ群Q1〜Qoの共通エミツタに
接続されると共に定電流源S1を介して電圧源１に
接続され、ベースを基準電圧端子３とする基準ト
ランジスタQRから成り、入力トランジスタ群Q1
〜Qoおよび基準トランジスタQRのコレクタをそ
れぞれ負荷抵抗R1およびR2を介して電圧源２に
接続し、入力トランジスタ群Q1〜Qoのコレクタ
から否定論理和出力を取り出し、一方、基準トラ
ンジスタQRのコレクタから論理和出力を取り出
す電流切換型論理回路である。
ベースを入力端子IN1〜INoとするｎ個並列接続
された入力トランジスタ群Q1〜Qoと、エミツタ
が入力トランジスタ群Q1〜Qoの共通エミツタに
接続されると共に定電流源S1を介して電圧源１に
接続され、ベースを基準電圧端子３とする基準ト
ランジスタQRから成り、入力トランジスタ群Q1
〜Qoおよび基準トランジスタQRのコレクタをそ
れぞれ負荷抵抗R1およびR2を介して電圧源２に
接続し、入力トランジスタ群Q1〜Qoのコレクタ
から否定論理和出力を取り出し、一方、基準トラ
ンジスタQRのコレクタから論理和出力を取り出
す電流切換型論理回路である。
このような回路においては、入力トランジスタ
群のコレクタが全て共通に接続されているため、
否定論理和出力部の容量は各入力トランジスタの
コレクタ容量の総和になる。ここでQ1〜Qoの各
コレクタ容量をＣとすると、否定論理和出力部の
時定数τ1は τ1＝ｎ×Ｃ×R1 となり、入力トランジスタ数ｎの増加に比例して
時定数が大きくなることがわかる。また、この時
定数の増大は、スイツチング特性における立上り
時間、立下り時間および伝播遅延時間の増大を招
くため、従来の電流切換型論理回路は、多入力高
速論理回路としては不適当であることがわかる。
群のコレクタが全て共通に接続されているため、
否定論理和出力部の容量は各入力トランジスタの
コレクタ容量の総和になる。ここでQ1〜Qoの各
コレクタ容量をＣとすると、否定論理和出力部の
時定数τ1は τ1＝ｎ×Ｃ×R1 となり、入力トランジスタ数ｎの増加に比例して
時定数が大きくなることがわかる。また、この時
定数の増大は、スイツチング特性における立上り
時間、立下り時間および伝播遅延時間の増大を招
くため、従来の電流切換型論理回路は、多入力高
速論理回路としては不適当であることがわかる。
第２図は、この発明の第１の実施例を入力トラ
ンジスタ数がｎ個の場合について示した図であ
り、ベースを入力端子IN1〜INoとするｎ個並列
接続された入力トランジスタ群Q1〜Qoと、エミ
ツタが入力トランジスタ群Q1〜Qoの共通エミツ
タに接続されると共に定電流源S1を介して電圧源
１に接続され、コレクタが負荷抵抗R2を介して
電圧源２に接続され、ベースが基準電圧端子３に
接続された基準トランジスタQRで構成された電
流切換型回路において、入力トランジスタ群Q1
〜Qoの共通コレクタを定電圧トランジスタQDの
エミツタに接続すると共に抵抗R3を介して電圧
源１に接続し、定電圧トランジスタQDのベース
を定電圧端子６に接続し、定電圧トランジスタ
QDのコレクタを負荷抵抗R1を介して電圧源２に
接続し、この定電圧トランジスタQDのコレクタ
から否定論理和出力を取り出し、一方、基準トラ
ンジスタQRのコレクタから論理和出力を取り出
す論理回路である。
ンジスタ数がｎ個の場合について示した図であ
り、ベースを入力端子IN1〜INoとするｎ個並列
接続された入力トランジスタ群Q1〜Qoと、エミ
ツタが入力トランジスタ群Q1〜Qoの共通エミツ
タに接続されると共に定電流源S1を介して電圧源
１に接続され、コレクタが負荷抵抗R2を介して
電圧源２に接続され、ベースが基準電圧端子３に
接続された基準トランジスタQRで構成された電
流切換型回路において、入力トランジスタ群Q1
〜Qoの共通コレクタを定電圧トランジスタQDの
エミツタに接続すると共に抵抗R3を介して電圧
源１に接続し、定電圧トランジスタQDのベース
を定電圧端子６に接続し、定電圧トランジスタ
QDのコレクタを負荷抵抗R1を介して電圧源２に
接続し、この定電圧トランジスタQDのコレクタ
から否定論理和出力を取り出し、一方、基準トラ
ンジスタQRのコレクタから論理和出力を取り出
す論理回路である。
この論理回路において、定電圧端子６の電位を
トランジスタQ1〜QoおよびQDが飽和しない範囲
内の適当な電位に設定すれば、入力トランジスタ
群Q1〜Qoが全てしや断状態の場合は、負荷抵抗
R1には抵抗R3を流れる電流IR3のみが流れ、一方、
入力トランジスタ群Q1〜Qoのうち少なくとも１
個以上が導通状態の場合は、負荷抵抗R1には抵
抗R3を流れる電流IR3と定電流源S1を流れる電流
I1の和の電流が流れる。IR3をI1に比べ極く小さい
値に設定すればこの論理回路の出力電位は、第１
図に示した従来の論理回路とほとんど同じに設定
することができ、従来の論理回路と全く同じ論理
動作を実現できる。しかも定電圧用トランジスタ
QDのエミツタは定電圧端子６に与えられる定電
圧より一定電圧以上低くならないので、入力トラ
ンジスタ群IN1，IN2…INoのコレクタ共通接続点
の電位も定電圧用トランジスタQDからの少い充
電量で短時間に変化し、高速動作が達成される。
トランジスタQ1〜QoおよびQDが飽和しない範囲
内の適当な電位に設定すれば、入力トランジスタ
群Q1〜Qoが全てしや断状態の場合は、負荷抵抗
R1には抵抗R3を流れる電流IR3のみが流れ、一方、
入力トランジスタ群Q1〜Qoのうち少なくとも１
個以上が導通状態の場合は、負荷抵抗R1には抵
抗R3を流れる電流IR3と定電流源S1を流れる電流
I1の和の電流が流れる。IR3をI1に比べ極く小さい
値に設定すればこの論理回路の出力電位は、第１
図に示した従来の論理回路とほとんど同じに設定
することができ、従来の論理回路と全く同じ論理
動作を実現できる。しかも定電圧用トランジスタ
QDのエミツタは定電圧端子６に与えられる定電
圧より一定電圧以上低くならないので、入力トラ
ンジスタ群IN1，IN2…INoのコレクタ共通接続点
の電位も定電圧用トランジスタQDからの少い充
電量で短時間に変化し、高速動作が達成される。
ここで、第２図の論理回路において出力振幅を
0.5Vとし、また、IR3をI1の1/19に設定した場合の
スイツチング特性の改善効果について以下に説明
する。
0.5Vとし、また、IR3をI1の1/19に設定した場合の
スイツチング特性の改善効果について以下に説明
する。
入力トランジスタ群Q1〜Qoが全てしや断状態
の場合は、定電圧トランジスタQDのエミツタ電
流はIR3と等しく、また、Q1〜Qoのうち少なくと
も１個以上が導通した場合は、QDのエミツタ電
流はIR3とI1の和に等しい。ここで I1＝19IR3 であるから、QDのエミツタ電流は、入力トラン
ジスタ群のしや断状態と導通状態でIR3から20IR3
まで20倍に変化することになる。トランジスタの
エミツタ電流とベース・エミツタ間順方向電圧
VBEの関係は、指数関数で表わされ、エミツタ電
流が20倍に変化するとVBEは約80mv変化する。従
つて、しや断状態と導通状態での入力トランジス
タ群のコレクタ電位変化は約80mvであり、従来
回路での入力トランジスタ群のコレクタ電位変化
すなわち出力振幅500mvに比べ、1/6以下となり、
スイツチング動作時におけるミラー効果が1/6以
下に減少し、スイツチング特性が大幅に改善され
ることがわかる。
の場合は、定電圧トランジスタQDのエミツタ電
流はIR3と等しく、また、Q1〜Qoのうち少なくと
も１個以上が導通した場合は、QDのエミツタ電
流はIR3とI1の和に等しい。ここで I1＝19IR3 であるから、QDのエミツタ電流は、入力トラン
ジスタ群のしや断状態と導通状態でIR3から20IR3
まで20倍に変化することになる。トランジスタの
エミツタ電流とベース・エミツタ間順方向電圧
VBEの関係は、指数関数で表わされ、エミツタ電
流が20倍に変化するとVBEは約80mv変化する。従
つて、しや断状態と導通状態での入力トランジス
タ群のコレクタ電位変化は約80mvであり、従来
回路での入力トランジスタ群のコレクタ電位変化
すなわち出力振幅500mvに比べ、1/6以下となり、
スイツチング動作時におけるミラー効果が1/6以
下に減少し、スイツチング特性が大幅に改善され
ることがわかる。
また、入力トランジスタ群が全てしや断状態か
ら、少なくとも１個以上が導通状態に変化する場
合、Q1〜QoおよびQDのコレクタ容量に充電され
ていた電荷は、定電流源S1の電流I1によつて決ま
る速さで放電され、立下り時間および伝播遅延時
間は容量値と電位変化値との積、すなわち放電電
荷量に比例して決まることになる。ここで、入力
トランジスタ群Q1〜Qoおよび定電圧トランジス
タQDのコレクタ容量を全て等しいと仮定し、こ
れをＣとすれば、放電電荷量q2は q2＝0.08×ｎ×Ｃ＋0.5×Ｃ ＝（0.08×ｎ＋0.5）×Ｃ で表わされる。同様に、第１図の従来回路におけ
る放電電荷量q1は q1＝0.5×ｎ×Ｃ で表わされる。ここでｎ＝16すなわち16入力の場
合について計算すると、 q1＝８×Ｃ q2＝1.78×Ｃ q2／q1＝0.2225 となり、q2はq1の1/4以下となる。すなわちこの
発明の論理回路は、従来回路に比較して放電電荷
が1/4以下で済むため、立下り時間および伝播遅
延時間を大幅に速くできることになる。
ら、少なくとも１個以上が導通状態に変化する場
合、Q1〜QoおよびQDのコレクタ容量に充電され
ていた電荷は、定電流源S1の電流I1によつて決ま
る速さで放電され、立下り時間および伝播遅延時
間は容量値と電位変化値との積、すなわち放電電
荷量に比例して決まることになる。ここで、入力
トランジスタ群Q1〜Qoおよび定電圧トランジス
タQDのコレクタ容量を全て等しいと仮定し、こ
れをＣとすれば、放電電荷量q2は q2＝0.08×ｎ×Ｃ＋0.5×Ｃ ＝（0.08×ｎ＋0.5）×Ｃ で表わされる。同様に、第１図の従来回路におけ
る放電電荷量q1は q1＝0.5×ｎ×Ｃ で表わされる。ここでｎ＝16すなわち16入力の場
合について計算すると、 q1＝８×Ｃ q2＝1.78×Ｃ q2／q1＝0.2225 となり、q2はq1の1/4以下となる。すなわちこの
発明の論理回路は、従来回路に比較して放電電荷
が1/4以下で済むため、立下り時間および伝播遅
延時間を大幅に速くできることになる。
さらに、入力トランジスタ群Q1〜Qoが導通状
態からしや断状態に変化する場合には、入力トラ
ンジスタ群のコレクタ容量は、定電圧トランジス
タQDがしや断状態になるまで極めて低インピー
ダンスで充電されるため、立上り時間および伝播
遅延時間は、ほぼQDのコレクタ容量と負荷抵抗
値R1の積に比例して決まり、この場合にも、ス
イツチング特性は大幅に改善されることになる。
態からしや断状態に変化する場合には、入力トラ
ンジスタ群のコレクタ容量は、定電圧トランジス
タQDがしや断状態になるまで極めて低インピー
ダンスで充電されるため、立上り時間および伝播
遅延時間は、ほぼQDのコレクタ容量と負荷抵抗
値R1の積に比例して決まり、この場合にも、ス
イツチング特性は大幅に改善されることになる。
第３図は、この発明の第２の実施例を示す回路
図である。第１の実施例との違いは、定電圧トラ
ンジスタQDのベースが電圧源２に直接接続され
ていることであり、論理振幅が小さく定電圧トラ
ンジスタQDが飽和しないか、あるいは、飽和し
ても飽和の程度が浅く、スイツチング特性にほと
んど影響しない場合に適用できるものである。こ
の実施例についてもこの発明の効果は、第１の実
施例の場合と全く同じである。
図である。第１の実施例との違いは、定電圧トラ
ンジスタQDのベースが電圧源２に直接接続され
ていることであり、論理振幅が小さく定電圧トラ
ンジスタQDが飽和しないか、あるいは、飽和し
ても飽和の程度が浅く、スイツチング特性にほと
んど影響しない場合に適用できるものである。こ
の実施例についてもこの発明の効果は、第１の実
施例の場合と全く同じである。
第４図は、この発明の第３の実施例を示す回路
図である。第１の実施例との違いは、抵抗R3の
代りに定電流源S2を使用していることであり、こ
のS2の使用により、端子１と６間の電圧変化に対
しても安定なI2を供給し、回路の安定化を図つた
ものである。この実施例についてもこの発明の効
果は、第１の実施例の場合と全く同じである。
図である。第１の実施例との違いは、抵抗R3の
代りに定電流源S2を使用していることであり、こ
のS2の使用により、端子１と６間の電圧変化に対
しても安定なI2を供給し、回路の安定化を図つた
ものである。この実施例についてもこの発明の効
果は、第１の実施例の場合と全く同じである。
前述した実施例につき、この発明の範囲内で
種々の変形を施すことが可能であり、この発明の
範囲は特許請求の範囲記載の全てにおよぶもので
ある。
種々の変形を施すことが可能であり、この発明の
範囲は特許請求の範囲記載の全てにおよぶもので
ある。
第１図は従来の論理回路を示す回路図である。
第２図、第３図および第４図は、この発明による
論理回路の第１、第２および第３の実施例を示す
回路図である。 QD，Q1，Q2……Qo，QR……トランジスタ、
R1，R2，R3……抵抗、S1，S2……定電流源、
IN1，IN2……INo……入力端子、１，２……電圧
源、３，４，５，６……端子。
第２図、第３図および第４図は、この発明による
論理回路の第１、第２および第３の実施例を示す
回路図である。 QD，Q1，Q2……Qo，QR……トランジスタ、
R1，R2，R3……抵抗、S1，S2……定電流源、
IN1，IN2……INo……入力端子、１，２……電圧
源、３，４，５，６……端子。
Claims (1)
- １ それぞれのエミツタ同士およびコレクタ同士
が共通に接続された複数の入力トランジスタと、
該複数の入力トランジスタのエミツタ共通接続点
にエミツタが接続されベースに基準電圧が与えら
れた基準トランジスタと、前記複数の入力トラン
ジスタおよび前記基準トランジスタのエミツタ同
士を共通に接続した接続点と第１の電源ラインと
の間に接続されて前記複数の入力エミツタおよび
前記基準トランジスタに定電流を供給する定電流
源と、前記複数の入力トランジスタのコレクタ共
通接続点と前記第１の電源ラインとの間に接続さ
れた抵抗性素子と、前記複数の入力トランジスタ
のコレクタ共通接続点にエミツタが接続され、ベ
ースに定電圧が与えられた定電圧トランジスタ
と、該定電圧トランジスタのコレクタと第２の電
源ラインとの間に接続された負荷と、前記基準ト
ランジスタのコレクタと前記第２の電源ラインと
の間に接続された接続手段とを含むことを特徴と
する論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12950080A JPS5754429A (ja) | 1980-09-18 | 1980-09-18 | Ronrikairo |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12950080A JPS5754429A (ja) | 1980-09-18 | 1980-09-18 | Ronrikairo |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5754429A JPS5754429A (ja) | 1982-03-31 |
| JPH0221176B2 true JPH0221176B2 (ja) | 1990-05-14 |
Family
ID=15011010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12950080A Granted JPS5754429A (ja) | 1980-09-18 | 1980-09-18 | Ronrikairo |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5754429A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131720A (ja) * | 1986-11-21 | 1988-06-03 | Fujitsu Ltd | 可変遅延回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3200343A (en) * | 1961-12-29 | 1965-08-10 | Leeds & Northrup Co | D.c. amplifier having fast recovery characteristics |
-
1980
- 1980-09-18 JP JP12950080A patent/JPS5754429A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3200343A (en) * | 1961-12-29 | 1965-08-10 | Leeds & Northrup Co | D.c. amplifier having fast recovery characteristics |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5754429A (ja) | 1982-03-31 |
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