JPH02268016A - 相補的エミツタ・フオロワ・ドライバ - Google Patents
相補的エミツタ・フオロワ・ドライバInfo
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- JPH02268016A JPH02268016A JP2052888A JP5288890A JPH02268016A JP H02268016 A JPH02268016 A JP H02268016A JP 2052888 A JP2052888 A JP 2052888A JP 5288890 A JP5288890 A JP 5288890A JP H02268016 A JPH02268016 A JP H02268016A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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- H—ELECTRICITY
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- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
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- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3071—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with asymmetrical driving of the end stage
-
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
- H03K17/667—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor using complementary bipolar transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は相補形エミッタフォロワ出力ステージ、更に詳
細に説明すれば、出力信号の遷移を早くするために出力
バイポーラ・トランジスタのベースの間に結合される改
良された電圧変換器回路に関する。
細に説明すれば、出力信号の遷移を早くするために出力
バイポーラ・トランジスタのベースの間に結合される改
良された電圧変換器回路に関する。
Ｂ、従来技術
固有の駆動能力を改善するため相補形バイポーラ・トラ
ンジスタによって構築された相補形エミッタフォロワ（
ＣＥＦ）出力ステージは既に文献に記述されている１例
えば、参照文献上：米国特許−３５４１３５３（モトロ
ーラ）及び参照文献２：米国特許−４２８９９７８（Ｉ
ＢＭ）では、相補形エミソタフォロワ・ドライバはＢ
ＩＣＭＯ５及び純然たる相補形バイポーラ環境でそれぞ
れ記述されている。このドライバは、前記の参照文献１
では、主に、駆動出力ステージを形成する、直列に接続
された上部ＮＰＮプルアップ・トランジスタ及び下部Ｐ
ＮＰプルダウン・トランジスタ、並びに所望のロジック
機能を実行する先行ステージのシングルＣＭＯＳインバ
ータから成る。 ＢＩＣＭＯ３環境でエミッタフォロワ
（ＥＦ）結合されたこの上部ＮＰＮ／ＰＮＰＮＰ トラ
ンジスタの組合せは、いわゆる集積相補形ロジック（Ｉ
ＣＬ）技術の典型である。
ンジスタによって構築された相補形エミッタフォロワ（
ＣＥＦ）出力ステージは既に文献に記述されている１例
えば、参照文献上：米国特許−３５４１３５３（モトロ
ーラ）及び参照文献２：米国特許−４２８９９７８（Ｉ
ＢＭ）では、相補形エミソタフォロワ・ドライバはＢ
ＩＣＭＯ５及び純然たる相補形バイポーラ環境でそれぞ
れ記述されている。このドライバは、前記の参照文献１
では、主に、駆動出力ステージを形成する、直列に接続
された上部ＮＰＮプルアップ・トランジスタ及び下部Ｐ
ＮＰプルダウン・トランジスタ、並びに所望のロジック
機能を実行する先行ステージのシングルＣＭＯＳインバ
ータから成る。 ＢＩＣＭＯ３環境でエミッタフォロワ
（ＥＦ）結合されたこの上部ＮＰＮ／ＰＮＰＮＰ トラ
ンジスタの組合せは、いわゆる集積相補形ロジック（Ｉ
ＣＬ）技術の典型である。
本明細書の第８Ａ図は、このようなＮＡＮＤロジック機
能を実行する従来の ＩＣＬドライバ回路の概要を示す
６回路１０は該ロジック機能を実行するＣＭＯＳロジッ
ク・ゲート・ブロック １１と、第１の電源電圧Ｖｌ（
及び第２の電源電圧ＧＮＤに結合された後続の上部ＮＰ
Ｎ及び下部ＰＮＰバイポーラ・トランジスタＴ１及びＴ
２から成るＣＥＦタイプの駆動ブロック １２から成る
。ロジック・ゲート・ブロック １１はＶ）Ｉ及びＧＮ
Ｄの間に結合され、端子１３、１４を介して印加された
ロジック入力信号Ａ１及びＡ２によって駆動される４つ
のＦＥＴ： ＰＩ、Ｐ２、Ｎ１及びＮ２を含む、ブロッ
ク １１の出力信号はノードＭを介してトランジスタ
ＴＩ及びＴ２のベース・ノードＢ１及びＢ２に印加され
る。
能を実行する従来の ＩＣＬドライバ回路の概要を示す
６回路１０は該ロジック機能を実行するＣＭＯＳロジッ
ク・ゲート・ブロック １１と、第１の電源電圧Ｖｌ（
及び第２の電源電圧ＧＮＤに結合された後続の上部ＮＰ
Ｎ及び下部ＰＮＰバイポーラ・トランジスタＴ１及びＴ
２から成るＣＥＦタイプの駆動ブロック １２から成る
。ロジック・ゲート・ブロック １１はＶ）Ｉ及びＧＮ
Ｄの間に結合され、端子１３、１４を介して印加された
ロジック入力信号Ａ１及びＡ２によって駆動される４つ
のＦＥＴ： ＰＩ、Ｐ２、Ｎ１及びＮ２を含む、ブロッ
ク １１の出力信号はノードＭを介してトランジスタ
ＴＩ及びＴ２のベース・ノードＢ１及びＢ２に印加され
る。
ブロック １２の出力信号ＶＯＵＴは、トランジスタ
Ｔｌ及びＴ２のエミッタ領域の間に形成された共有の出
力ノードＮと同じ電位の端子１５に現われる。第８Ａ図
に示す回路は２人力ＮＡＮＤゲートであるが、他のロジ
ック機能を実行する回路も同様に構築することができる
。バイポーラ・トランジスタ ＴＩ及びＴ２の対のベー
ス領域をこのように直に結合することは、第８Ａ図の回
路に幾つかの不利点を生じる。同じ信号がノードＨから
相補形バイポーラ・トランジスタに印加されるので、通
常、１つのトランジスタがＯＮ（導電状態）のときは他
のトランジスタはＯＦＦ （非導電状態）になる、又は
その逆である。しかしながら、一方のバイポーラ装置は
他方のバイポーラ装置がＯＮになるよりもかなり前にＯ
ＦＦになるので、 ＶＢＥ（ＴＩ） ＋ＶＢＥ（Ｔ２）
の範囲内の入力電圧は性能を低下させる”不感帯”を生
じ、ノードＢ１及びＢ２に印加される出力信号の電圧ス
イングがＶＢＥ（ＴＩ） ＋ ＶＢＥ（Ｔ２）よりも大
きくなるまでＣＥＦドライバは動作できない。
Ｔｌ及びＴ２のエミッタ領域の間に形成された共有の出
力ノードＮと同じ電位の端子１５に現われる。第８Ａ図
に示す回路は２人力ＮＡＮＤゲートであるが、他のロジ
ック機能を実行する回路も同様に構築することができる
。バイポーラ・トランジスタ ＴＩ及びＴ２の対のベー
ス領域をこのように直に結合することは、第８Ａ図の回
路に幾つかの不利点を生じる。同じ信号がノードＨから
相補形バイポーラ・トランジスタに印加されるので、通
常、１つのトランジスタがＯＮ（導電状態）のときは他
のトランジスタはＯＦＦ （非導電状態）になる、又は
その逆である。しかしながら、一方のバイポーラ装置は
他方のバイポーラ装置がＯＮになるよりもかなり前にＯ
ＦＦになるので、 ＶＢＥ（ＴＩ） ＋ＶＢＥ（Ｔ２）
の範囲内の入力電圧は性能を低下させる”不感帯”を生
じ、ノードＢ１及びＢ２に印加される出力信号の電圧ス
イングがＶＢＥ（ＴＩ） ＋ ＶＢＥ（Ｔ２）よりも大
きくなるまでＣＥＦドライバは動作できない。
よって切替えは遅延され応答速度はおそくなる。
前記参照文献１の米国特許から明らかなように、ベース
領域の間でインピーダンスを可能な限り小さくし、ベー
ス電位を同時に変化させることは非常に重要である。し
かし、ベース領域の間を短絡させることは、前述のよう
に応答速度の観点から極めて不満足であり１問題は解決
されない、それゆえ、好ましくない不感帯の影響を抑え
速度をはやめることが強く望まれている。
領域の間でインピーダンスを可能な限り小さくし、ベー
ス電位を同時に変化させることは非常に重要である。し
かし、ベース領域の間を短絡させることは、前述のよう
に応答速度の観点から極めて不満足であり１問題は解決
されない、それゆえ、好ましくない不感帯の影響を抑え
速度をはやめることが強く望まれている。
ＣＭＯ５環境での問題の解決法は参照文献３ ： ＩＢ
Ｍテクニカル・ディスクロージャ・ブレティン（ＩＢＭ
Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌ
ｅｔｉｎ）、１９８６ 年 ９月、ｐｐ、 １８５７−
１８５８に記載された論文、エフ・ニー・モンテガリ、
「相補形ＦＥＴバイポーラ回路（Ｃｏｍｐｌｅｍｅｎ
ｔａｒｙ ＦＥＴ ｂｉｐｏｌａｒ ｃｉｒｃｕｉｔ）
」に記述されている。この回路は本明ｗｉｔの第８Ｂ図
に参照記号１０′で示されている。第８Ａ図との関連で
。
Ｍテクニカル・ディスクロージャ・ブレティン（ＩＢＭ
Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌ
ｅｔｉｎ）、１９８６ 年 ９月、ｐｐ、 １８５７−
１８５８に記載された論文、エフ・ニー・モンテガリ、
「相補形ＦＥＴバイポーラ回路（Ｃｏｍｐｌｅｍｅｎ
ｔａｒｙ ＦＥＴ ｂｉｐｏｌａｒ ｃｉｒｃｕｉｔ）
」に記述されている。この回路は本明ｗｉｔの第８Ｂ図
に参照記号１０′で示されている。第８Ａ図との関連で
。
同じ素子は同じ参照記号で表わす０図面から明らかなよ
うに、上部ＮＰＮ及び下部ＰＮＰ出力トランジスタ Ｔ
Ｉ及びＴ２のベース・ノードＢ１及びＢ２は主に参照記
号Ｐ″で示すＰＦＥＴから成る電圧変換器回路Ｓ′によ
り分離されている０回路１０′で、ＰＦＥＴ Ｐ’ は
ダイオードとして用いられるから、各々のベース・ノー
ドの電圧スイングはＰＦＥＴのＤＣ電圧しきい値ＶＴ
＝ Ｉ Ｖに対応する電圧降下ＶＧＳだけ減少する。換
言すれば、ＰＦＥＴ 、Ｐ’は電圧変換のためトランジ
スタ Ｔ１及びＴ２のベースの間に印加されるバイアス
のように作動し、遷移が起きるとエミッタフォロワをＯ
Ｎにする速度をはやくする。それは前述の”不感帯”を
部分的に抑圧する。しかしながら、この改良は十分では
ない、なぜなら、ＰＦＥＴ Ｐ’は高い直列抵抗を有す
るので、ベース・ノードの間の電圧差ＶＢＩ −ＶＢ２
はＮＰＮ及びＰＮＰ トランジスタの２ ＶＢＥに等し
くなるか、又は容易にそれよりも大きくなることがある
からである。よって、遷移中は、クロスオーバ電流ＩＣ
０が前記出力１〜ランジスタを流れることがある。更に
、バイポーラ・トランジスタのＶＢＥ及びＦＥＴのしき
い電圧ＶＴの間に相関関係はない、 ＶＴはプロセス
・パラメータ、温度等に完全に従属する。
うに、上部ＮＰＮ及び下部ＰＮＰ出力トランジスタ Ｔ
Ｉ及びＴ２のベース・ノードＢ１及びＢ２は主に参照記
号Ｐ″で示すＰＦＥＴから成る電圧変換器回路Ｓ′によ
り分離されている０回路１０′で、ＰＦＥＴ Ｐ’ は
ダイオードとして用いられるから、各々のベース・ノー
ドの電圧スイングはＰＦＥＴのＤＣ電圧しきい値ＶＴ
＝ Ｉ Ｖに対応する電圧降下ＶＧＳだけ減少する。換
言すれば、ＰＦＥＴ 、Ｐ’は電圧変換のためトランジ
スタ Ｔ１及びＴ２のベースの間に印加されるバイアス
のように作動し、遷移が起きるとエミッタフォロワをＯ
Ｎにする速度をはやくする。それは前述の”不感帯”を
部分的に抑圧する。しかしながら、この改良は十分では
ない、なぜなら、ＰＦＥＴ Ｐ’は高い直列抵抗を有す
るので、ベース・ノードの間の電圧差ＶＢＩ −ＶＢ２
はＮＰＮ及びＰＮＰ トランジスタの２ ＶＢＥに等し
くなるか、又は容易にそれよりも大きくなることがある
からである。よって、遷移中は、クロスオーバ電流ＩＣ
０が前記出力１〜ランジスタを流れることがある。更に
、バイポーラ・トランジスタのＶＢＥ及びＦＥＴのしき
い電圧ＶＴの間に相関関係はない、 ＶＴはプロセス
・パラメータ、温度等に完全に従属する。
ＶＴ ＝ ］ Ｖであるので、ベース・ノードの間の基
準電圧はＩ ＶＩＥ （０，８Ｖ）よりも大きいが、そ
の上限は２ ＶＢＥよりも高く、ＡＣモードでは正確に
決定することができない。
準電圧はＩ ＶＩＥ （０，８Ｖ）よりも大きいが、そ
の上限は２ ＶＢＥよりも高く、ＡＣモードでは正確に
決定することができない。
純粋な相補形バイポーラ、特にエミッタ結合ロジック
（ＥＣＬ）環境でのもう１つの解決法は前記の参考文献
２の米国特許−４２８９９７８に記述されている。全く
同一の解決法がＩＢＭテクニカル・ディスクロージャ・
ブレティン （１口Ｍ ＴｅｃｈｎｉｃａｌＤｉｓｃｌ
ｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ）、１９８０年１月、Ｐ
、３２２に記載された論文、ジェー・ニー・ヒーラ−外
、「相補形エミッタフォロワ・ドライバ （Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙＥｍｉｔｔｅｒ Ｆｏｌｌｏｗｅｒ
Ｄｒｉｖｅｒ）Ｊに開示されている。
（ＥＣＬ）環境でのもう１つの解決法は前記の参考文献
２の米国特許−４２８９９７８に記述されている。全く
同一の解決法がＩＢＭテクニカル・ディスクロージャ・
ブレティン （１口Ｍ ＴｅｃｈｎｉｃａｌＤｉｓｃｌ
ｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ）、１９８０年１月、Ｐ
、３２２に記載された論文、ジェー・ニー・ヒーラ−外
、「相補形エミッタフォロワ・ドライバ （Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙＥｍｉｔｔｅｒ Ｆｏｌｌｏｗｅｒ
Ｄｒｉｖｅｒ）Ｊに開示されている。
この解決法の概略の回路は本明細書の第９Ａ図に示す０
回路１０″、１は、ＥＣＬゲートによって供給され２つ
のＮＰＮ ）−ランジスタ Ｔ″、１及びＴ１に印加さ
れる１つのロジック信号ＩＮを有するシンクルエンド形
である。一定電流■を供給する電流ソース回路はＴ２の
ベースに結合される。出力信号Ｖ０１１Ｔは端子Ｉ５に
現われる。 ＮＰＮ ）−ランジスタＴ１はそのベース
に印加された入力信号によって直に駆動される。 ＰＮ
Ｐ トランジスタ Ｔ２はショットキー・ダイオードＤ
”、１と直列に結合された前記ＮＰＮトランジスタ Ｔ
”、１を介して駆動される０名目」二は、ＰＮＰ ｌ−
ランジスタはＯＦＦに保持され負に移行する入力信号遷
移のときだけ導電して（容量性）負荷を放電する。対の
ＮＰＮ トランジスタは正に移行する人力信号トランジ
スタのときだけ導電して負荷を充電する。 ＥＦ構成
で結合されたＮＰＮ トランジスタ Ｔ″、１の重要な
目的はＰＮＰ トランジスタＴ２のベースにロジック信
号ＩＮを正確に伝えることである。
回路１０″、１は、ＥＣＬゲートによって供給され２つ
のＮＰＮ ）−ランジスタ Ｔ″、１及びＴ１に印加さ
れる１つのロジック信号ＩＮを有するシンクルエンド形
である。一定電流■を供給する電流ソース回路はＴ２の
ベースに結合される。出力信号Ｖ０１１Ｔは端子Ｉ５に
現われる。 ＮＰＮ ）−ランジスタＴ１はそのベース
に印加された入力信号によって直に駆動される。 ＰＮ
Ｐ トランジスタ Ｔ２はショットキー・ダイオードＤ
”、１と直列に結合された前記ＮＰＮトランジスタ Ｔ
”、１を介して駆動される０名目」二は、ＰＮＰ ｌ−
ランジスタはＯＦＦに保持され負に移行する入力信号遷
移のときだけ導電して（容量性）負荷を放電する。対の
ＮＰＮ トランジスタは正に移行する人力信号トランジ
スタのときだけ導電して負荷を充電する。 ＥＦ構成
で結合されたＮＰＮ トランジスタ Ｔ″、１の重要な
目的はＰＮＰ トランジスタＴ２のベースにロジック信
号ＩＮを正確に伝えることである。
ちなみに、トランジスタ Ｔ″、■はベース・ノードＢ
１及びＢ２の間に電圧シフトＶＳを供給する。
１及びＢ２の間に電圧シフトＶＳを供給する。
よって、この組合せは電圧変換器回路Ｓ″、１を形成す
ると見なすことができる。 ＳＢＤの電圧降下は椋準的
なＰＮダイオードよりもずっと少なく、例えば、０．６
ｖ対０．８ｖであり、２つのベース・ノードの間の電圧
は電圧変換器回路Ｓ”、ｌによって加えられる電圧シフ
トｖＳにより決定される。この回路Ｓ”、１は前述の問
題点に部分的な解決法を提供するだけである。第１に、
この解決法はベース・ノートの間に適切な電圧が印加さ
れないので最適化されない、後で説明するように、その
クロスオーバ電流は少ないが、遅延に関しては良好とは
評価されない、第２に５回路１０″、１はＥＣＬ環境で
シングルエンド回路として使用されるときだけ適合する
（ＣＥＦドライバ１２″、１は単一のロジック信号 Ｉ
Ｎによって駆動される）、あいにく、回路Ｓ”、１は下
降遷移中は正しく作動しないのでＢＩＣＭＯ５環境では
使用できない、 ＢＩＣＭＯ３ＴＣＬでは、プルダウン
はＰＮＰ Ｉ−ランジスタ Ｔ２のベース及びコレクタ
の間に結合される”ＯＮ’のＮＦＥＴ （例えば、第８
Ｂ図のＮｌ及びＮ２）によって行なわれる。
ると見なすことができる。 ＳＢＤの電圧降下は椋準的
なＰＮダイオードよりもずっと少なく、例えば、０．６
ｖ対０．８ｖであり、２つのベース・ノードの間の電圧
は電圧変換器回路Ｓ”、ｌによって加えられる電圧シフ
トｖＳにより決定される。この回路Ｓ”、１は前述の問
題点に部分的な解決法を提供するだけである。第１に、
この解決法はベース・ノートの間に適切な電圧が印加さ
れないので最適化されない、後で説明するように、その
クロスオーバ電流は少ないが、遅延に関しては良好とは
評価されない、第２に５回路１０″、１はＥＣＬ環境で
シングルエンド回路として使用されるときだけ適合する
（ＣＥＦドライバ１２″、１は単一のロジック信号 Ｉ
Ｎによって駆動される）、あいにく、回路Ｓ”、１は下
降遷移中は正しく作動しないのでＢＩＣＭＯ５環境では
使用できない、 ＢＩＣＭＯ３ＴＣＬでは、プルダウン
はＰＮＰ Ｉ−ランジスタ Ｔ２のベース及びコレクタ
の間に結合される”ＯＮ’のＮＦＥＴ （例えば、第８
Ｂ図のＮｌ及びＮ２）によって行なわれる。
トランジスタ Ｔ”、１はＥＦ構成で結合されるので、
ＮＦＥＴと直列になリノード Ｂ２をノードＢ１から
分離する。よって、トランジスタ Ｔ２のベースは非常
にゆっくりとプルダウンされるので、非常におそい下降
遷移を生じ、非常に高いクロスオーバ電流ＩＣＯが流れ
る。更に、メニューでＳＢＤを提供する技術がない限り
、該回路でのＳＢＤの使用は問題がある。即ち、 ＳＢ
Ｄは処理ステップの追加製造の歩どまりを低下させる−
を必要とするほか、バイポーラ・トランジスタのＶＢＥ
を追跡する電圧特性がよくない。
ＮＦＥＴと直列になリノード Ｂ２をノードＢ１から
分離する。よって、トランジスタ Ｔ２のベースは非常
にゆっくりとプルダウンされるので、非常におそい下降
遷移を生じ、非常に高いクロスオーバ電流ＩＣＯが流れ
る。更に、メニューでＳＢＤを提供する技術がない限り
、該回路でのＳＢＤの使用は問題がある。即ち、 ＳＢ
Ｄは処理ステップの追加製造の歩どまりを低下させる−
を必要とするほか、バイポーラ・トランジスタのＶＢＥ
を追跡する電圧特性がよくない。
ＥＣＬ環境での更にもう１つの解決法は参考文献４：米
国特許−４３０８４６９に開示されている０本明細書の
第９Ｂ図に示す回路１０”、２は前記参照文献４から取
出されたものである。 ＣＥＦ ドライバ１２″。
国特許−４３０８４６９に開示されている０本明細書の
第９Ｂ図に示す回路１０”、２は前記参照文献４から取
出されたものである。 ＣＥＦ ドライバ１２″。
２に関する限り、２つの差異がある。第１に、第９Ａ図
の回路１２″、１と比較すると、類似しているが対称性
のある動作で、単一のロジック信号ＩＮが下部トランジ
スタ Ｔ２及びトランジスタ Ｔ″、２のベースに印加
される。第２に、ダイオード結合されたトランジスタ
Ｄ″、２がＳＢＤ Ｄ”、１の代りに用いられる。動作
中、トランジスタＤ″、２及びＴ″、２のベースの間に
供給された２つのＶＢＥのＤＣオフセットは、トランジ
スタ Ｔ１及びＴ２のベースの間に要求される対応する
オフセットと一致する。
の回路１２″、１と比較すると、類似しているが対称性
のある動作で、単一のロジック信号ＩＮが下部トランジ
スタ Ｔ２及びトランジスタ Ｔ″、２のベースに印加
される。第２に、ダイオード結合されたトランジスタ
Ｄ″、２がＳＢＤ Ｄ”、１の代りに用いられる。動作
中、トランジスタＤ″、２及びＴ″、２のベースの間に
供給された２つのＶＢＥのＤＣオフセットは、トランジ
スタ Ｔ１及びＴ２のベースの間に要求される対応する
オフセットと一致する。
従って、入力トランジスタ対のエミッタに、非常に高い
クロスオーバ電流ＩＣＯが生じる静止電圧がセットされ
、後で説明するように、トランジスタＴＩ及びＴ２は同
時にそのような導電のしきいに置かれる。しかしながら
、ＰＮＰ トランジスタのベース・エミッタ接合部と直
列のダイオード結合ＮＰＮトランジスタの存在により、
追跡はすぐれている。
クロスオーバ電流ＩＣＯが生じる静止電圧がセットされ
、後で説明するように、トランジスタＴＩ及びＴ２は同
時にそのような導電のしきいに置かれる。しかしながら
、ＰＮＰ トランジスタのベース・エミッタ接合部と直
列のダイオード結合ＮＰＮトランジスタの存在により、
追跡はすぐれている。
前記解決法はどれも、すべての点において満足なもので
あるとは思われない０例えば、それらはすべて、未解決
の問題を、性能を低下させる”不感帯”及び、望ましく
ない電力消費を生じるクロスオーバ電流の存在に関する
ものとして放置している。
あるとは思われない０例えば、それらはすべて、未解決
の問題を、性能を低下させる”不感帯”及び、望ましく
ない電力消費を生じるクロスオーバ電流の存在に関する
ものとして放置している。
Ｃ１発明が解決しようとする課題
本発明の主たる目的は速度を増し電力消費を少なくする
ようにバイポーラ・トランジスタをそれぞれの導電のし
きいにではなく導電の限界に置いてその動作を最適化す
るすぐれた電圧変換器回路をＣＥＦドライバに提供する
ことである。
ようにバイポーラ・トランジスタをそれぞれの導電のし
きいにではなく導電の限界に置いてその動作を最適化す
るすぐれた電圧変換器回路をＣＥＦドライバに提供する
ことである。
本発明のもう１つの目的は電力消費を少なくし遅延を最
小にするようにバイポーラ・トランジスタを最小のクロ
スオーバ電流で作動させることができるすぐれた電圧変
換器回路をＣＥＦドライバに提供することである。
小にするようにバイポーラ・トランジスタを最小のクロ
スオーバ電流で作動させることができるすぐれた電圧変
換器回路をＣＥＦドライバに提供することである。
本発明のもう１つの目的は同じ出力信号でも速度を増す
ように不感帯を除去し且つ駆動ステージのバイポーラ・
トランジスタの入力信号を小さくすることができるすぐ
れた電圧変換器回路をＣＥＦドライバに提供することで
ある。
ように不感帯を除去し且つ駆動ステージのバイポーラ・
トランジスタの入力信号を小さくすることができるすぐ
れた電圧変換器回路をＣＥＦドライバに提供することで
ある。
本発明のもう１つの目的は使用される回路技術環境の影
響を受けないすぐれた電圧変換器回路をＣＥＦドライバ
に提供することである。
響を受けないすぐれた電圧変換器回路をＣＥＦドライバ
に提供することである。
本発明のもう１つの目的はＳＢＤを用いないすぐれた電
圧変換器回路をＣＥＦドライバに提供することである。
圧変換器回路をＣＥＦドライバに提供することである。
０１課題を解決するための手段
本発明は主にＮＰＮ及びＰＮＰ出力トランジスタのベー
スの間にＤＣ電圧シフトを提供する従来の電圧変換器回
路の素子を変更することにより実現される。最適化され
た動作の場合、当該電圧シフトの所望の値ｖＳは最小の
クロスオーバ電流及び最小の遅延をどちらも保証する動
作点で前記出力トランジスタを僅かに導電状態にする。
スの間にＤＣ電圧シフトを提供する従来の電圧変換器回
路の素子を変更することにより実現される。最適化され
た動作の場合、当該電圧シフトの所望の値ｖＳは最小の
クロスオーバ電流及び最小の遅延をどちらも保証する動
作点で前記出力トランジスタを僅かに導電状態にする。
その結果、これらの状態はクロスオーバ電流による電力
損失とＯＮ遷移時間による遅延損失を最小にする。
損失とＯＮ遷移時間による遅延損失を最小にする。
本発明により、最適化された動作のためＮＰＮ及びＰＮ
Ｐ出力トランジスタの２つのベースの間に確定した一定
の基準電圧シフトを与えることが重要である。経験によ
れば、この電圧シフトは確定した量の ２ ＶＢＥより
も僅かに小さくなければならない、従来のバイポーラ・
トランジスタによる通常の動作では、ベース・エミッタ
電圧ＶＢＥはおよそ０．８ Ｖであり、ｖＳの最適値は
およそ １．５ Ｖであることが証明されている。この
目標を達成するため。
Ｐ出力トランジスタの２つのベースの間に確定した一定
の基準電圧シフトを与えることが重要である。経験によ
れば、この電圧シフトは確定した量の ２ ＶＢＥより
も僅かに小さくなければならない、従来のバイポーラ・
トランジスタによる通常の動作では、ベース・エミッタ
電圧ＶＢＥはおよそ０．８ Ｖであり、ｖＳの最適値は
およそ １．５ Ｖであることが証明されている。この
目標を達成するため。
バイポーラ・トランジスタのベースと直列のダイオード
結合トランジスタ、いわゆるメイン・トランジスタに基
づいた、前記所望の電圧シフト １．５Ｖを生じる異な
る電圧変換器回路の構成が考えられる。１つの良好な実
施例では、前記の電圧シフトおよそ１．５■ はメイン
ＮＰＮ トランジスタを出力トランジスタの２つのベー
ス・ノードの間に結合することによって得られる。コレ
クタ及びエミッタ電極はそれぞれ上部及び下部出力トラ
ンジスタのベースに結合される。ダイオード結合ＮＰＮ
）−ランジスタは前記メインＮＰＮトランジスタのコレ
クタ・ベース接合部と並列に取付けられ、従って、両ト
ランジスタはダーリントンのような構成でベース・ノー
ドの間に取付けられる。
結合トランジスタ、いわゆるメイン・トランジスタに基
づいた、前記所望の電圧シフト １．５Ｖを生じる異な
る電圧変換器回路の構成が考えられる。１つの良好な実
施例では、前記の電圧シフトおよそ１．５■ はメイン
ＮＰＮ トランジスタを出力トランジスタの２つのベー
ス・ノードの間に結合することによって得られる。コレ
クタ及びエミッタ電極はそれぞれ上部及び下部出力トラ
ンジスタのベースに結合される。ダイオード結合ＮＰＮ
）−ランジスタは前記メインＮＰＮトランジスタのコレ
クタ・ベース接合部と並列に取付けられ、従って、両ト
ランジスタはダーリントンのような構成でベース・ノー
ドの間に取付けられる。
換言すれば、このダイオード結合ＮＰＮ ）−ランジス
タによって生じる電流はＮＰＮ トランジスタのベース
を駆動するのに用いられる。よって、ダイオード結合Ｎ
ＰＮ トランジスタと直列のＮＰＮメイン・トランジス
タのエミッタ・ベース接合部で生じた電圧降下から電圧
シフトｖＳが得られる。この構成は直列に結合されただ
けの２つのダイオード結合トランジスタによって供給さ
れる電圧シフトよりもおよそ１００ ｍＶ小さい電圧シ
フトを与える。
タによって生じる電流はＮＰＮ トランジスタのベース
を駆動するのに用いられる。よって、ダイオード結合Ｎ
ＰＮ トランジスタと直列のＮＰＮメイン・トランジス
タのエミッタ・ベース接合部で生じた電圧降下から電圧
シフトｖＳが得られる。この構成は直列に結合されただ
けの２つのダイオード結合トランジスタによって供給さ
れる電圧シフトよりもおよそ１００ ｍＶ小さい電圧シ
フトを与える。
これはダイオード結合トランジスタがメイン・トランジ
スタを流れる電流のβ分の１ （βはメイン・トランジ
スタのコレクタ対ベース電流比、通常は５０ ＜ β
＜ １００で、代表的な値はβ ＝ ８０である）の電
流を運ぶためである。この構成によって、電圧変換器回
路のインピーダンスは可能な限り低くなる。従って、２
つのベース・ノードは同時に変化する。相補形バイポー
ラ・トランジスタから変換器回路を構築することは最良
の追跡を保証する良好な解決法になる。
スタを流れる電流のβ分の１ （βはメイン・トランジ
スタのコレクタ対ベース電流比、通常は５０ ＜ β
＜ １００で、代表的な値はβ ＝ ８０である）の電
流を運ぶためである。この構成によって、電圧変換器回
路のインピーダンスは可能な限り低くなる。従って、２
つのベース・ノードは同時に変化する。相補形バイポー
ラ・トランジスタから変換器回路を構築することは最良
の追跡を保証する良好な解決法になる。
なるべくなら、ＮＰＮ及びＰＮＰ出力トランジスタの各
々のベースに抵抗器が結合され、静止状態のダイオード
を流れるＤＣ電流の値を調整する方がよい、最後に、バ
イポーラ出力トランジスタの２つのベース・ノードの間
に大きいコンデンサが結合されると、それ以上の改良が
得られる。従って、ＡＣモードでは該ロジック・ブロッ
クによって供給される信号は同時にどちらのベース・ノ
ードにも印加される。
々のベースに抵抗器が結合され、静止状態のダイオード
を流れるＤＣ電流の値を調整する方がよい、最後に、バ
イポーラ出力トランジスタの２つのベース・ノードの間
に大きいコンデンサが結合されると、それ以上の改良が
得られる。従って、ＡＣモードでは該ロジック・ブロッ
クによって供給される信号は同時にどちらのベース・ノ
ードにも印加される。
Ｅ６実施例
従来技術の解決法はどれも十分ではない０本発明は第８
Ｂ図のＢＩＣＭＯ３ＩＣＬ回路１０′の正規化された遅
延及び電力のどちらにも影響を及ぼす電圧シフトＶＳの
実現を図っている。
Ｂ図のＢＩＣＭＯ３ＩＣＬ回路１０′の正規化された遅
延及び電力のどちらにも影響を及ぼす電圧シフトＶＳの
実現を図っている。
第２図は前記正規化された（即ち相対的な）遅延（カー
ブ１６）及び電力 （カーブ１７）のそれぞれの変化対
前記の基準電圧シフトＶＳを示す、ｖＳは出力バイポー
ラ・トランジスタ Ｔ１及びＴ２のベース・ノードＢ１
及びＢ２の間の電位差である。
ブ１６）及び電力 （カーブ１７）のそれぞれの変化対
前記の基準電圧シフトＶＳを示す、ｖＳは出力バイポー
ラ・トランジスタ Ｔ１及びＴ２のベース・ノードＢ１
及びＢ２の間の電位差である。
カーブ１６及び１７は（内部抵抗のない）理想的な電圧
発生装置をベース・ノードの間に結合し、その公称値を
１．２０〜１．８０ Ｖの範囲内で変化させることに
よって得られる。第２図のカー１１６から明らかなよう
に、 ＣＥＦドライバの遅延は基準電圧が１．３ｖから
１．７ｖに移るとき、１．５ Ｖと １．６Ｖの間で
最小になる。電圧シフトが１．５■の値よりも大きくな
ると、カーブ１７は、 ＡＣモードでは５クロスオーバ
電流ＩＣ０−遷移中にＣＥＦドライバのＮＰＮ及びＰＮ
Ｐ トランジスタを流れる−がかなり増加することを示
す、このクロスオーバ電流（静止状態でも存在する）は
ＢＩＣＭＯ３回路１０″の電力消費を急増させる。
発生装置をベース・ノードの間に結合し、その公称値を
１．２０〜１．８０ Ｖの範囲内で変化させることに
よって得られる。第２図のカー１１６から明らかなよう
に、 ＣＥＦドライバの遅延は基準電圧が１．３ｖから
１．７ｖに移るとき、１．５ Ｖと １．６Ｖの間で
最小になる。電圧シフトが１．５■の値よりも大きくな
ると、カーブ１７は、 ＡＣモードでは５クロスオーバ
電流ＩＣ０−遷移中にＣＥＦドライバのＮＰＮ及びＰＮ
Ｐ トランジスタを流れる−がかなり増加することを示
す、このクロスオーバ電流（静止状態でも存在する）は
ＢＩＣＭＯ３回路１０″の電力消費を急増させる。
最適なりＳの値はおよそ １．５ｖであることは第２図
から明らかである。カーブ１６及び１７の交点１８が示
すように、この値は遅延と電力の積の観点から最良の妥
協点になるように見える。さて、前述の解決法の動作点
について考えてみよう、参照文献３で、遷移中にｖＳは
２ ＶＢＥよりも大きくなり易く、それによって、非常
に高いクロスオーバ電流が生じる。参照文献２では、Ｖ
Ｓ ＝ １．４ Ｖとなり、応答速度について回路は最
適化されず、参照文献４では、ＶＳ ＝ ２ ＶＢＥ
＝ １．６ Ｖとなり、クロスオーバ電流ＩＣＯは過大
になり受入れられない。
から明らかである。カーブ１６及び１７の交点１８が示
すように、この値は遅延と電力の積の観点から最良の妥
協点になるように見える。さて、前述の解決法の動作点
について考えてみよう、参照文献３で、遷移中にｖＳは
２ ＶＢＥよりも大きくなり易く、それによって、非常
に高いクロスオーバ電流が生じる。参照文献２では、Ｖ
Ｓ ＝ １．４ Ｖとなり、応答速度について回路は最
適化されず、参照文献４では、ＶＳ ＝ ２ ＶＢＥ
＝ １．６ Ｖとなり、クロスオーバ電流ＩＣＯは過大
になり受入れられない。
この導電のしきいは電力消費の観点から適切ではない、
よって、出力バイポーラ・トランジスタは（速度を増す
ように）導電の限界に置かれるが、このようなしきいに
置いてはならない。
よって、出力バイポーラ・トランジスタは（速度を増す
ように）導電の限界に置かれるが、このようなしきいに
置いてはならない。
第２図から得られる教訓は、改良されたＢＩＣＭＯＳロ
ジック回路の設計に適用することができる。第１Ａ図は
改良された基本的な回路の概要を示す。
ジック回路の設計に適用することができる。第１Ａ図は
改良された基本的な回路の概要を示す。
従来のトランジスタの場合、もし１．６ Ｖの値が２Ｖ
ＢＥに正確に一致するならば、１．５■はＩ ＶＢＥ
＋△Ｖ （Ｉ ＶＢＥよりも小さい一定の値）に一致す
る。
ＢＥに正確に一致するならば、１．５■はＩ ＶＢＥ
＋△Ｖ （Ｉ ＶＢＥよりも小さい一定の値）に一致す
る。
この最適化された値は回路動作の改善に必要である。基
本的には従来の技術の回路で行なわれるように、ロジッ
ク・ゲート・ブロック ２Ｉ及び駆動１Ｕｙ’）２２’
ａ−含ムＢＩＣＭＯ５ＩＣＬ 回路２ｏニは電圧変換器
回路Ｓも設けられ、出力バイポーラＮＰＮ及びＰＮＰ
トランジスタ Ｔ１及びＴ２の２つのベース・ノードＢ
ｌ及びＢ２の間に置かれる。
本的には従来の技術の回路で行なわれるように、ロジッ
ク・ゲート・ブロック ２Ｉ及び駆動１Ｕｙ’）２２’
ａ−含ムＢＩＣＭＯ５ＩＣＬ 回路２ｏニは電圧変換器
回路Ｓも設けられ、出力バイポーラＮＰＮ及びＰＮＰ
トランジスタ Ｔ１及びＴ２の２つのベース・ノードＢ
ｌ及びＢ２の間に置かれる。
しかしながら、動作を最適化するためには、前述のよう
に所定の電圧シフトおよそ １．５■を生成するように
設計される。Ｗ！則的に、改良された回路は主に２つの
装置Ｑ１． Ｑ２がら成る。それらは、第１Ａ図では、
簡略化のため直列結合された２つのダイオードによって
表示される。１つのダイオード （例えばＱ１）は、Ｎ
ＰＮ又はＰＮＰタイプのバイポーラ・トランジスタ、い
わゆるメイン・トランジスタのベース・エミッタ接合部
から得られる。
に所定の電圧シフトおよそ １．５■を生成するように
設計される。Ｗ！則的に、改良された回路は主に２つの
装置Ｑ１． Ｑ２がら成る。それらは、第１Ａ図では、
簡略化のため直列結合された２つのダイオードによって
表示される。１つのダイオード （例えばＱ１）は、Ｎ
ＰＮ又はＰＮＰタイプのバイポーラ・トランジスタ、い
わゆるメイン・トランジスタのベース・エミッタ接合部
から得られる。
ダイオードＱ１の電圧降下ＶＤＩは正常に作動するバイ
ポーラ・トランジスタのＶＢＥに対応するが。
ポーラ・トランジスタのＶＢＥに対応するが。
ダイオードＱ２に関する限り特別な要求がある。
即ち、ダイオードＱ２はΔＶだけ小さい電圧降下ＶＤ２
を生じなければならない、もし２つのダイオードＱ１及
びＱ２が直列に結合されるならば、それらは通常同じ電
流が流れるから、実際には異なる電圧降下を得ることは
困難である。
を生じなければならない、もし２つのダイオードＱ１及
びＱ２が直列に結合されるならば、それらは通常同じ電
流が流れるから、実際には異なる電圧降下を得ることは
困難である。
本発明は、この困難な問題に対して、ダーリントンのよ
うな構成で、ダイオード結合トランジスタ及び前記メイ
ン・トランジスタの組合せにより革新的な解決法を提供
する。ダイオードＱ２はメイン・トランジスタのベース
で直列結合されるので、メイン・バイポーラ・トランジ
スタのベース・エミッタ接合部を流れる電流よりも小さ
いベース電流が流れる。それによって生じる電圧降下は
前述のＩ ＶＢＥよりも僅かに小さい、要するに、出力
トランジスタ ＴＩ及びＴ２が最適化された一定の動作
点で作動し最小の電力消費及び遅延をどちらも保証する
ように電圧シフトＶＳ （ＶＳ ＝ ＶＤＩ ＋ＶＤ２
＝ ＶＢＥ （ＴＩ） 十ＶＢＥ （Ｔ２） ）が設
定される。
うな構成で、ダイオード結合トランジスタ及び前記メイ
ン・トランジスタの組合せにより革新的な解決法を提供
する。ダイオードＱ２はメイン・トランジスタのベース
で直列結合されるので、メイン・バイポーラ・トランジ
スタのベース・エミッタ接合部を流れる電流よりも小さ
いベース電流が流れる。それによって生じる電圧降下は
前述のＩ ＶＢＥよりも僅かに小さい、要するに、出力
トランジスタ ＴＩ及びＴ２が最適化された一定の動作
点で作動し最小の電力消費及び遅延をどちらも保証する
ように電圧シフトＶＳ （ＶＳ ＝ ＶＤＩ ＋ＶＤ２
＝ ＶＢＥ （ＴＩ） 十ＶＢＥ （Ｔ２） ）が設
定される。
換言すれば、変換器回路Ｓはベース・ノードにバイアス
をかけ、それによって出力トランジスタＴＩ及びＴ２は
第２図の動作点１８に対応するクロスオーバ電流ＩＣＯ
及び遅延で作動する。
をかけ、それによって出力トランジスタＴＩ及びＴ２は
第２図の動作点１８に対応するクロスオーバ電流ＩＣＯ
及び遅延で作動する。
これは、ＰＮ接合部、例えばＮＰＮトランジスタのベー
ス・エミッタ接合部から成るダイオードの典型的なＩＥ
−ＶＢＥカーブ２３を示す第１Ｂ図から最もよく理解さ
れる９周知のように、接合部の電圧降下ＶＢＥは該接合
部を流れる電流ＩＥに従属する。第１Ｂ図の典型的な例
では１点２４Ａ （ＩＥＩ ＝ｌ ｍＡ）及び２４Ｂ
（ＩＥ２ ＝０．０１ ｍＡ）でそれぞれ作動する２つ
のダイオードＱ１及びＱ２は電流比１００及びそれぞれ
の電圧降下ＶＤＩ ＝ ０．８１ Ｖ及びＶＤ２＝０．
７０ Ｖを示す、この場合は、Δｖ＝１１Ｏｍｖテある
。
ス・エミッタ接合部から成るダイオードの典型的なＩＥ
−ＶＢＥカーブ２３を示す第１Ｂ図から最もよく理解さ
れる９周知のように、接合部の電圧降下ＶＢＥは該接合
部を流れる電流ＩＥに従属する。第１Ｂ図の典型的な例
では１点２４Ａ （ＩＥＩ ＝ｌ ｍＡ）及び２４Ｂ
（ＩＥ２ ＝０．０１ ｍＡ）でそれぞれ作動する２つ
のダイオードＱ１及びＱ２は電流比１００及びそれぞれ
の電圧降下ＶＤＩ ＝ ０．８１ Ｖ及びＶＤ２＝０．
７０ Ｖを示す、この場合は、Δｖ＝１１Ｏｍｖテある
。
出力バイポーラ・トランジスタ ＴＩ及びＴ２の最良の
追跡が得られるのは、装置Ｑ１及びＱ２が相補形ＮＰＮ
及びＰＮＰ）−ランジスタ対のエミッタ・ベース接合部
から実現されるときである６更に第１Ａ図に示す本発明
の回路２０では、電圧シフトｖＳを正確に１．５ｖに維
持するため高い値の抵抗Ｒ１及びＲ２が付加される。こ
れは、ブロック ２１のＦＥＴが最大ドレーン・ソース
電圧として、第８Ａ図に示すＶ）ｌだけではなく、ＶＨ
−ＶＳを与えることを可能にし、これは更にＦＥＴの良
好なスケールダウン及び信頼性の向上を可能にする。
追跡が得られるのは、装置Ｑ１及びＱ２が相補形ＮＰＮ
及びＰＮＰ）−ランジスタ対のエミッタ・ベース接合部
から実現されるときである６更に第１Ａ図に示す本発明
の回路２０では、電圧シフトｖＳを正確に１．５ｖに維
持するため高い値の抵抗Ｒ１及びＲ２が付加される。こ
れは、ブロック ２１のＦＥＴが最大ドレーン・ソース
電圧として、第８Ａ図に示すＶ）ｌだけではなく、ＶＨ
−ＶＳを与えることを可能にし、これは更にＦＥＴの良
好なスケールダウン及び信頼性の向上を可能にする。
最後に、抵抗Ｒ１及びＲ２の存在により回路２０は電源
電圧ＶＨで作動するが、ベース・ノードにおける電圧ス
イングはＶｌ（−ＶＳに減少するから、回路２０の電力
消費を非常に少なくすることを保証する。これらの抵抗
器の機能は明らかである。ＩＣＬ回路２０の速度はバイ
ポーラ・トランジスタのベース・ノードの容量に非常に
敏感に反応する。１つのノードとＧＮＤ又はＶＨの間の
容量は、できるだけ減少しなければならない、これは第
１Ａ図に示す本発明の実施例の回路によって達成される
。
電圧ＶＨで作動するが、ベース・ノードにおける電圧ス
イングはＶｌ（−ＶＳに減少するから、回路２０の電力
消費を非常に少なくすることを保証する。これらの抵抗
器の機能は明らかである。ＩＣＬ回路２０の速度はバイ
ポーラ・トランジスタのベース・ノードの容量に非常に
敏感に反応する。１つのノードとＧＮＤ又はＶＨの間の
容量は、できるだけ減少しなければならない、これは第
１Ａ図に示す本発明の実施例の回路によって達成される
。
抵抗結合ＦＥＴはロジック・ゲート・ブロックのＦＥＴ
と並列に結合される。これらのＦＥＴをＮＦＥＴのＰＮ
Ｐ トランジスタのベース及びＰＦＥＴのＮＰＮ トラ
ンジスタのベースに集積することができると、ドレーン
拡散領域は縮小される。
と並列に結合される。これらのＦＥＴをＮＦＥＴのＰＮ
Ｐ トランジスタのベース及びＰＦＥＴのＮＰＮ トラ
ンジスタのベースに集積することができると、ドレーン
拡散領域は縮小される。
効率的なりＣ及びＡＣ動作のために、２つのベースの同
時切替えを可能にするように電圧変換器回路Ｓのインピ
ーダンスはできるだけ低くなければならない、 ＡＣモ
ードでは、これは２つのベース・ノードＢ１及びＢ２の
間に結合された、並列共振インピーダンスを小さくする
容量Ｃ１の助力で達成することができる。容量Ｃ−その
値はできるだけ高く選択しなければならない−は回路の
性能を改善する好ましい影響を与える。ロジック・ゲー
ト・ブロック ２１から供給され駆動ブロック ２２の
ベース・ノードＢｌ及びＢ２に印加されるロジック入力
信号はそれぞれＩＮＩ及びＩＮ２で示される。
時切替えを可能にするように電圧変換器回路Ｓのインピ
ーダンスはできるだけ低くなければならない、 ＡＣモ
ードでは、これは２つのベース・ノードＢ１及びＢ２の
間に結合された、並列共振インピーダンスを小さくする
容量Ｃ１の助力で達成することができる。容量Ｃ−その
値はできるだけ高く選択しなければならない−は回路の
性能を改善する好ましい影響を与える。ロジック・ゲー
ト・ブロック ２１から供給され駆動ブロック ２２の
ベース・ノードＢｌ及びＢ２に印加されるロジック入力
信号はそれぞれＩＮＩ及びＩＮ２で示される。
第３図及び第４図と関連して、ＢＩＣＭＯ５環境で、（
第１Ａ図及び第１Ｂ図に示すような）本発明の前記概念
の異なる実施例を以下に示す。
第１Ａ図及び第１Ｂ図に示すような）本発明の前記概念
の異なる実施例を以下に示す。
第３図は本発明の電圧変換器回路の第１の実施例で実現
される種々の変形を示す、最適化された電圧シフトＶＳ
は基本的には種々のダーリントンのような構成で結合さ
れた２つのトランジスタによって得られる。その最初の
変形は第３図の５１で示す、 ＰＦＥＴ ＰＩ〜Ｐ３
を流れる電流はメイン・トランジスタＱ１．１を流れ、
ベース電流だけはダイオード結合トランジスタ Ｑ１、
１を流れる。よって、電圧シフトｖＳはＮＰＮ トラン
ジスタの２ ＶＢＥに等しイ、シかし、ＶＢＥ（Ｑ１、
１）は理論的にはＶＢＥ（Ｑ１、１）よりもおよそ １
００ ｍＶ小さい、なぜなら、メイン・トランジスタ
Ｑ１、１を流れる電流ＩＥ（Ｑ１、１）はトランジスタ
Ｑ１、１では１／β（８０）になる、即ち、ＴＥ （
Ｑ１、１） ＝ ＩＢ （Ｑ１、１） ＝ ＩＥ （Ｑ
１、１） ／βになるからである。
される種々の変形を示す、最適化された電圧シフトＶＳ
は基本的には種々のダーリントンのような構成で結合さ
れた２つのトランジスタによって得られる。その最初の
変形は第３図の５１で示す、 ＰＦＥＴ ＰＩ〜Ｐ３
を流れる電流はメイン・トランジスタＱ１．１を流れ、
ベース電流だけはダイオード結合トランジスタ Ｑ１、
１を流れる。よって、電圧シフトｖＳはＮＰＮ トラン
ジスタの２ ＶＢＥに等しイ、シかし、ＶＢＥ（Ｑ１、
１）は理論的にはＶＢＥ（Ｑ１、１）よりもおよそ １
００ ｍＶ小さい、なぜなら、メイン・トランジスタ
Ｑ１、１を流れる電流ＩＥ（Ｑ１、１）はトランジスタ
Ｑ１、１では１／β（８０）になる、即ち、ＴＥ （
Ｑ１、１） ＝ ＩＢ （Ｑ１、１） ＝ ＩＥ （Ｑ
１、１） ／βになるからである。
抵抗Ｒ１及びＲ２はＮＦＥＴ及びＰＦＥＴによって構成
される。第３図に示すように、 Ｒ１及びＲ２はそれぞ
れ、抵抗器として結合されたＰＦＥＴ Ｒ３及びＮＦＥ
丁Ｎ３によって実現される。信号スイングの縮小に適応
させるため、抵抗器として作動するＦＥＴ（Ｒ３，Ｎ３
）はロジック・ブロックの中の、 ０．９ Ｖノｖ丁を
有する他ノＦＥＴ （ＰＬ、 、、、、 Ｎ１、 、
、、）より高い電圧しきいを持つ方がよい、前記高い方
のしきい電圧はシリコン領域で生じるとともに、電力消
費も少なくする。
される。第３図に示すように、 Ｒ１及びＲ２はそれぞ
れ、抵抗器として結合されたＰＦＥＴ Ｒ３及びＮＦＥ
丁Ｎ３によって実現される。信号スイングの縮小に適応
させるため、抵抗器として作動するＦＥＴ（Ｒ３，Ｎ３
）はロジック・ブロックの中の、 ０．９ Ｖノｖ丁を
有する他ノＦＥＴ （ＰＬ、 、、、、 Ｎ１、 、
、、）より高い電圧しきいを持つ方がよい、前記高い方
のしきい電圧はシリコン領域で生じるとともに、電力消
費も少なくする。
電圧変換器回路ＳはＮＰＮ及びＰＮＰトランジスタ又は
それらの混合から成る他のダーリントン構成で構築する
こともできる。変形Ｓ２では、ダイオードはメイン・ト
ランジスタとしてＮＰＮ トランジスタ、及びメイン・
トランジスタのベース・コレクタ接合部を分路する分離
されたＰＮＰ トランジスタから形成される。この実施
例は、常に駆動ステージのＮＰＮ／ＰＮＰ出力バイボー
出力バイソーラタＴ１及びＴ２のＶＢＥと電圧変換器回
路のＮＰＮ／ＰＮＰ トランジスタ対Ｑ１．２及びＱ１
、２との間の良好な追跡を与えるので、ずっとすぐれた
解決法である。
それらの混合から成る他のダーリントン構成で構築する
こともできる。変形Ｓ２では、ダイオードはメイン・ト
ランジスタとしてＮＰＮ トランジスタ、及びメイン・
トランジスタのベース・コレクタ接合部を分路する分離
されたＰＮＰ トランジスタから形成される。この実施
例は、常に駆動ステージのＮＰＮ／ＰＮＰ出力バイボー
出力バイソーラタＴ１及びＴ２のＶＢＥと電圧変換器回
路のＮＰＮ／ＰＮＰ トランジスタ対Ｑ１．２及びＱ１
、２との間の良好な追跡を与えるので、ずっとすぐれた
解決法である。
第３図の変形Ｓ３でも、ＰＦＥＴのしきい電圧ＶＴ＝
−０，９Ｖを有する電圧変換器回路Ｓが低いインピーダ
ンスで構成される。この変形では、ＶＳはＮＰＮメイン
・トランジスタＱ１．３のコレクタ及びエミッタの間で
規定されたしきい電圧ＶＴに等しい。
−０，９Ｖを有する電圧変換器回路Ｓが低いインピーダ
ンスで構成される。この変形では、ＶＳはＮＰＮメイン
・トランジスタＱ１．３のコレクタ及びエミッタの間で
規定されたしきい電圧ＶＴに等しい。
同様の変形で、より低いＶＴ、例えばＶＴ ＝ ０．７
Ｖを有し、そのゲートとドレーンが短絡されているＦ
ＥＴが０１．３のベースに結合される。この場合には、
ＶＳ ＝ ＶＢＥ （Ｑ１、３） ＋ ＶＴ ＝ １．
５ Ｖ テある。このＰＦＥＴ Ｑ１、３をＮＰＮ
トランジスタＱ１．３のベース領域で集積することは非
常に容易である。その結果得られた集積装置も、全電流
及びＰＦＥＴの電流の間のβによって低いインピーダン
スを与える。
Ｖを有し、そのゲートとドレーンが短絡されているＦ
ＥＴが０１．３のベースに結合される。この場合には、
ＶＳ ＝ ＶＢＥ （Ｑ１、３） ＋ ＶＴ ＝ １．
５ Ｖ テある。このＰＦＥＴ Ｑ１、３をＮＰＮ
トランジスタＱ１．３のベース領域で集積することは非
常に容易である。その結果得られた集積装置も、全電流
及びＰＦＥＴの電流の間のβによって低いインピーダン
スを与える。
変形Ｓ４に関しては、もしＮウェル内にＰウェルを構築
することができるならば、２つのコレクタ分離されたＰ
ＮＰ Ｑ１、４及びＱ１、４の構成が可能になる。この
場合には、ＰＮＰが直にＮウェルで集積されるのでシリ
コン領域は縮小される。
することができるならば、２つのコレクタ分離されたＰ
ＮＰ Ｑ１、４及びＱ１、４の構成が可能になる。この
場合には、ＰＮＰが直にＮウェルで集積されるのでシリ
コン領域は縮小される。
変形Ｓ５によって異なるダーリントン構造を構成するこ
とができる。この電圧変換器回路の実現により、メイン
・トランジスタ Ｑ１、５のベースに生じる容量を最小
にすることが可能になり、改良されたＢＩＣＭＯ５ＩＣ
Ｌの全ノアミリの中で最も高速な回路の１つが得られる
。 ＮＰＮ トランジスタＱ２．５を流れる電流はメイ
ン・トランジスタ Ｑ１、５の電流のβ分の１になる。
とができる。この電圧変換器回路の実現により、メイン
・トランジスタ Ｑ１、５のベースに生じる容量を最小
にすることが可能になり、改良されたＢＩＣＭＯ５ＩＣ
Ｌの全ノアミリの中で最も高速な回路の１つが得られる
。 ＮＰＮ トランジスタＱ２．５を流れる電流はメイ
ン・トランジスタ Ｑ１、５の電流のβ分の１になる。
このＱ１、５を流れる電流は第１の電源電圧Ｖｌｌを供
給する電源によって供給される全電流に殆ど影響を与え
ない、トランジスタ Ｑ１、５のコレクタはＶ）Ｉに結
合される。集積度を高めるため、トランジスタ Ｑｌ。
給する電源によって供給される全電流に殆ど影響を与え
ない、トランジスタ Ｑ１、５のコレクタはＶ）Ｉに結
合される。集積度を高めるため、トランジスタ Ｑｌ。
５はトランジスタ ＴＩとともに集積され、二重エミッ
タを有するシングル・トランジスタを形成することがで
きる。
タを有するシングル・トランジスタを形成することがで
きる。
単純化されたダーリントン構造の使用により。
電圧変換器回路Ｓの更にもう１つの変形を実現すること
ができる。この変形Ｓ６では、１つのＮＰＮトランジス
タＱ１．６だけが使用される。メイン・トランジスタ
Ｑ１、６は、コレクタ及びエミッタがそれぞれＮＰＮ及
びＰＮＰ トランジスタのベース・ノードＢ１及びＢ２
に結合されるが、ベースは出力ノードＮに結合される。
ができる。この変形Ｓ６では、１つのＮＰＮトランジス
タＱ１．６だけが使用される。メイン・トランジスタ
Ｑ１、６は、コレクタ及びエミッタがそれぞれＮＰＮ及
びＰＮＰ トランジスタのベース・ノードＢ１及びＢ２
に結合されるが、ベースは出力ノードＮに結合される。
この実施例はＳｌに類似し、出力トランジスタ ＴＩの
エミッタ・ベース接合部はダイオード結合トランジスタ
Ｑ１、１の役割をする。このような回路の速度は改善
されるが、ロジック・ゲート・ブロックのＰＦＥＴにか
かる電圧の低下はもはや補償されない、これは下降遷移
の間にトランジスタ Ｑ１、６に強い電流が流れるため
上部ＮＰＮトランジスタ Ｔ１のベースのプルダウンが
急速過ぎるからである。
エミッタ・ベース接合部はダイオード結合トランジスタ
Ｑ１、１の役割をする。このような回路の速度は改善
されるが、ロジック・ゲート・ブロックのＰＦＥＴにか
かる電圧の低下はもはや補償されない、これは下降遷移
の間にトランジスタ Ｑ１、６に強い電流が流れるため
上部ＮＰＮトランジスタ Ｔ１のベースのプルダウンが
急速過ぎるからである。
更にもう１つの変形Ｓ７では、メイン・トランジスタＱ
１．７のベースはベース・ノードＢ１及び口２の間に置
かれた抵抗器ＲＡ及びＲＢから成る抵抗ブリッジに結合
される。 Ｓ７は倍増電圧整流器回路のように作動しＲ
Ａはダイオードと同じ役割をする。
１．７のベースはベース・ノードＢ１及び口２の間に置
かれた抵抗器ＲＡ及びＲＢから成る抵抗ブリッジに結合
される。 Ｓ７は倍増電圧整流器回路のように作動しＲ
Ａはダイオードと同じ役割をする。
前述の変形の大部分（Ｓｔ〜Ｓ５）にはメイン・トラン
ジスタがある。メイン・トランジスタの第１及び第２の
電極は出力トランジスタ Ｔ１及びＴ２のベース・ノー
ドに結合され、その接合部の１つ（ベース・エミッタ又
はベース・コレクタ）は第３の電極即ち制御電極に結合
されたダイオード結合トランジスタによって分路される
。これらのメイン、トランジスタ及びダイオード結合ト
ランジスタは、前述のように、装置Ｑ１及びＱｌに概ね
−Ｍし、全ての変形で広く用いられる。
ジスタがある。メイン・トランジスタの第１及び第２の
電極は出力トランジスタ Ｔ１及びＴ２のベース・ノー
ドに結合され、その接合部の１つ（ベース・エミッタ又
はベース・コレクタ）は第３の電極即ち制御電極に結合
されたダイオード結合トランジスタによって分路される
。これらのメイン、トランジスタ及びダイオード結合ト
ランジスタは、前述のように、装置Ｑ１及びＱｌに概ね
−Ｍし、全ての変形で広く用いられる。
第４図には、電圧変換器回路Ｓの実施例の３つの二重ダ
イオードＳ８、Ｓ８’及びＳ９がある６回路Ｓ８はＰＮ
ダイオード、即ちダイオード結合ＰＮＰトランジスタ
Ｑ１、８と直列に結合されたダイオード結合ＮＰＮ ト
ランジスタから構築されたダイオードＱ２．８を含む、
ＶＢＥ（ＮＰＮ） ＜ ＶＢＥ（ＰＮＰ）であるので
、ダイオード結合ＮＰＮ トランジスタはダイオード結
合ＰＮＰ ）−ランジスタの代りに使用できるが、最適
の追跡はもはや得られない、この変形はＳ８’と呼ばれ
る。もう１つの変形Ｓ９では、ショットキー・ダイオー
ドＱ２．９は、設計の観点から、より良好な装置集積及
び速度本電力積の改善が得られるので、（製造プロセス
がそれを可能にするときは） ＰＮダイオードＱ２．８
の代りに用いることができる。しかしながら、これらの
完全なダイオードによる実施例はどれも満足されない、
所望の順方向電圧ＶＦ ＝ ０．７ Ｖを供給するため
、所望の最適化されたｖＳの値を得ることは、該ＳＢＤ
をつくるのに特別の冶金が使用される場合を除いて、今
日では不可能である。これらの実施例は、変換器回路で
２つの直列のダイオードを用いる前述の参照文献のもの
から区別される。参照文献２及び４では、ダイオードの
１つはＥＦ構成で結合されたトランジスタから得られ、
もし開示された実施例が純然たる相補形バイポーラ環境
に適合するならば、それらは前述のＢＩＣＭＯ５環境で
は正しく作動しない、参照文献３では、ベース・ノード
の間に結合されたＰＦＥＴ装置（第８Ｂ図のＰ′）は複
素インピーダンスを持っている。それは、低いゲート電
圧で作動するので、高抵抗と直列のダイオードと同等で
ある。ドライバは、このような装置によって実現される
と、高いクロスオーバ電流を生じることがある。つまり
、それらはどれも、およそ１．５ｖの最適化されたｖＳ
の値の存在が認められていない。
イオードＳ８、Ｓ８’及びＳ９がある６回路Ｓ８はＰＮ
ダイオード、即ちダイオード結合ＰＮＰトランジスタ
Ｑ１、８と直列に結合されたダイオード結合ＮＰＮ ト
ランジスタから構築されたダイオードＱ２．８を含む、
ＶＢＥ（ＮＰＮ） ＜ ＶＢＥ（ＰＮＰ）であるので
、ダイオード結合ＮＰＮ トランジスタはダイオード結
合ＰＮＰ ）−ランジスタの代りに使用できるが、最適
の追跡はもはや得られない、この変形はＳ８’と呼ばれ
る。もう１つの変形Ｓ９では、ショットキー・ダイオー
ドＱ２．９は、設計の観点から、より良好な装置集積及
び速度本電力積の改善が得られるので、（製造プロセス
がそれを可能にするときは） ＰＮダイオードＱ２．８
の代りに用いることができる。しかしながら、これらの
完全なダイオードによる実施例はどれも満足されない、
所望の順方向電圧ＶＦ ＝ ０．７ Ｖを供給するため
、所望の最適化されたｖＳの値を得ることは、該ＳＢＤ
をつくるのに特別の冶金が使用される場合を除いて、今
日では不可能である。これらの実施例は、変換器回路で
２つの直列のダイオードを用いる前述の参照文献のもの
から区別される。参照文献２及び４では、ダイオードの
１つはＥＦ構成で結合されたトランジスタから得られ、
もし開示された実施例が純然たる相補形バイポーラ環境
に適合するならば、それらは前述のＢＩＣＭＯ５環境で
は正しく作動しない、参照文献３では、ベース・ノード
の間に結合されたＰＦＥＴ装置（第８Ｂ図のＰ′）は複
素インピーダンスを持っている。それは、低いゲート電
圧で作動するので、高抵抗と直列のダイオードと同等で
ある。ドライバは、このような装置によって実現される
と、高いクロスオーバ電流を生じることがある。つまり
、それらはどれも、およそ１．５ｖの最適化されたｖＳ
の値の存在が認められていない。
第６図は電圧変換器回路でＤＣバイアス電流を変化させ
たときの遅延対電力のカーブを示す、カーブ２９及び３
０はｓ’（第８Ｂ図）及び変形Ｓ８’（第４図）の電圧
変換器回路のそれぞれのカーブを示す、カーブ３１は第
３図の変形Ｓ５から得られたカーブを示す、最良のＤＣ
バイアスは１例えば第３図の装置Ｐ３及びＮ３のサイズ
を有する抵抗器Ｒ１及びＲ２の値によって調整すること
ができる０点３１Ａでは、消費電力はＰｄ ＝０．２
ｍＷ、対応する遅延（第５図に示す遅延ｔｄと相関する
）はおよそ０．２６ ｎｓである。
たときの遅延対電力のカーブを示す、カーブ２９及び３
０はｓ’（第８Ｂ図）及び変形Ｓ８’（第４図）の電圧
変換器回路のそれぞれのカーブを示す、カーブ３１は第
３図の変形Ｓ５から得られたカーブを示す、最良のＤＣ
バイアスは１例えば第３図の装置Ｐ３及びＮ３のサイズ
を有する抵抗器Ｒ１及びＲ２の値によって調整すること
ができる０点３１Ａでは、消費電力はＰｄ ＝０．２
ｍＷ、対応する遅延（第５図に示す遅延ｔｄと相関する
）はおよそ０．２６ ｎｓである。
ＣＭＯ５環境では、本発明の電圧変換器回路は、突抜は
現象及び”熱い電子”効果のような、短いチャネルのＦ
ＥＴに付随した種々の問題を避けながら。
現象及び”熱い電子”効果のような、短いチャネルのＦ
ＥＴに付随した種々の問題を避けながら。
サブミクロン技術を目標にしている。 ＣＭＯ５では
、短いチャネル長で作動するサブミクロンＦＥＴを設け
るために、電源をスケールダウンする必要があるので、
チャネル長のスケールダウンから得られる効果は低下す
る。
、短いチャネル長で作動するサブミクロンＦＥＴを設け
るために、電源をスケールダウンする必要があるので、
チャネル長のスケールダウンから得られる効果は低下す
る。
相補形エミッタフォロワ・ドライバの電圧変換器回路の
別の実施例はＣＭＯ３環境で示されているが、下記の例
はＥＣＬのような他の回路も同様に使用できることを示
す。
別の実施例はＣＭＯ３環境で示されているが、下記の例
はＥＣＬのような他の回路も同様に使用できることを示
す。
第７図は、 ＢＩＣＭＯ３ＩＣＬ環境で記述された本発
明を直にＥＣＬ環境に適用することができる方法を示す
、 ＥＣＬ回路３２は出力バイポーラ・トランジスタ
Ｔ１及びＴ２から成るＣＥＦドライバを駆動するロジッ
ク ＥＣＬゲート ３３を含む、このドライバは第３図
の電圧変換器回路５１とともに提供される。
明を直にＥＣＬ環境に適用することができる方法を示す
、 ＥＣＬ回路３２は出力バイポーラ・トランジスタ
Ｔ１及びＴ２から成るＣＥＦドライバを駆動するロジッ
ク ＥＣＬゲート ３３を含む、このドライバは第３図
の電圧変換器回路５１とともに提供される。
トランジスタ Ｔ１のベース・ノードＢ１に印加される
ロジック信号はＩＮと呼ばれる。もう１つのベース・ノ
ードＢ２は電流ソース■に結合され、ダーリントン構成
で結合されたＮＰＮ ）−ランジスタＱ１．Ｉ及びＱ２
．Ｉを経由するロジック信号 ＩＮによって駆動される
。
ロジック信号はＩＮと呼ばれる。もう１つのベース・ノ
ードＢ２は電流ソース■に結合され、ダーリントン構成
で結合されたＮＰＮ ）−ランジスタＱ１．Ｉ及びＱ２
．Ｉを経由するロジック信号 ＩＮによって駆動される
。
Ｆ０発明の効果
本発明は速度を増し電力消費を少なくするためバイポー
ラ・トランジスタをそれぞれの導電のしきいにではなく
導電の限界に置いてその動作を最適化するすぐれた電圧
変換器回路をＣＥＦドライバに提供する。
ラ・トランジスタをそれぞれの導電のしきいにではなく
導電の限界に置いてその動作を最適化するすぐれた電圧
変換器回路をＣＥＦドライバに提供する。
第１Ａ図は本発明の基本的な概念、特に、出力バイポー
ラ・トランジスタのベース・ノードの間に結合された二
重ダイオード構造の改良された電圧変換器回路を示す図
である。 第１−Ｂ図は第１Ａ図で用いられるＰＮ接合部によって
形成されたダイオードのＩＥ−ＶＢＥカーブ乞示す図で
ある。 第２図は出力バイポーラ・１〜ランジスタのベースの間
の電圧によって変化する遅延及び電力の正規化された値
を示す図である。 第３図は種々の変形でメイン・バイポーラ・トランジス
タによって構築され、出力バイポーラ・トランジスタの
ベース・ノードの間に結合される本発明の電圧変換器回
路の最初の実施例を示す図である。 第４図は種々の変形で直列結合二重ダイオードによって
構築された本発明の電圧変換器回路の第２の実施例を示
す図である。 第５図は第８Ａ図及び第８Ｂ図のＢＩＣＭＯ５ＪＣＬ回
路、並びに第３図の１つの変形回路から得られた入出力
信号の典型的な波形を示す図である。 第６図は第８Ｂ図のＢＩＣＭＯ３ＩＣＬ回路、並びに第
３図及び第４図の１つの変形回路の典型的な遅延対電力
カーブの比較を示す図である。 第７図はＥＣＬ環境で実現されるときの第３図の電圧変
換器回路の１つの変形を示す図である。 第８Ａ図及び第８Ｂ図はＢＩＣにＱＳ ｒｃＬ環境にお
ける従来の（、ＥＦドライバを示す図である。 第９Ａ図及び第９Ｂ図はＥＣＬ環境における従来のＣＥ
Ｆドライバを示す図である。 ２０・・・・ＢＩＣＭＯ５ＩＣＩ、回路、２１・・・・
ロジック・ゲー１〜・ブロック、２２・・・・駆動ブロ
ック、Ｓ・・・・電圧変換器回路、 Ｔ１．、Ｔ２・
・・・出力バイポーラ・トランジスタ。 ○ 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名） 覗こ−
ラ・トランジスタのベース・ノードの間に結合された二
重ダイオード構造の改良された電圧変換器回路を示す図
である。 第１−Ｂ図は第１Ａ図で用いられるＰＮ接合部によって
形成されたダイオードのＩＥ−ＶＢＥカーブ乞示す図で
ある。 第２図は出力バイポーラ・１〜ランジスタのベースの間
の電圧によって変化する遅延及び電力の正規化された値
を示す図である。 第３図は種々の変形でメイン・バイポーラ・トランジス
タによって構築され、出力バイポーラ・トランジスタの
ベース・ノードの間に結合される本発明の電圧変換器回
路の最初の実施例を示す図である。 第４図は種々の変形で直列結合二重ダイオードによって
構築された本発明の電圧変換器回路の第２の実施例を示
す図である。 第５図は第８Ａ図及び第８Ｂ図のＢＩＣＭＯ５ＪＣＬ回
路、並びに第３図の１つの変形回路から得られた入出力
信号の典型的な波形を示す図である。 第６図は第８Ｂ図のＢＩＣＭＯ３ＩＣＬ回路、並びに第
３図及び第４図の１つの変形回路の典型的な遅延対電力
カーブの比較を示す図である。 第７図はＥＣＬ環境で実現されるときの第３図の電圧変
換器回路の１つの変形を示す図である。 第８Ａ図及び第８Ｂ図はＢＩＣにＱＳ ｒｃＬ環境にお
ける従来の（、ＥＦドライバを示す図である。 第９Ａ図及び第９Ｂ図はＥＣＬ環境における従来のＣＥ
Ｆドライバを示す図である。 ２０・・・・ＢＩＣＭＯ５ＩＣＩ、回路、２１・・・・
ロジック・ゲー１〜・ブロック、２２・・・・駆動ブロ
ック、Ｓ・・・・電圧変換器回路、 Ｔ１．、Ｔ２・
・・・出力バイポーラ・トランジスタ。 ○ 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名） 覗こ−
Claims (1)
- 【特許請求の範囲】 上部ＮＰＮ（Ｔ１）及び下部ＰＮＰ（Ｔ２）出力バイポ
ーラ・トランジスタを含み、前記２つの出力バイポーラ
・トランジスタは共有出力ノード（Ｎ）で結合されると
ともに第１の電源電圧（ＶＨ）及び第２の電源電圧（Ｇ
ＮＤ）の間に結合され、前記出力ノード（Ｎ）は端子（
１５）に結合されて出力信号（ＶＯＵＴ）を使用可能に
し、前記出力バイポーラ・トランジスタの各々のベース
・ノード（Ｂ１、Ｂ２）の間に電圧変換器回路（Ｓ）が
配置され、先行する駆動回路（２１）から供給されるロ
ジック信号（ＩＮ１、ＩＮ２）の各々によって前記ベー
ス・ノードが駆動されるようなＣＥＦドライバ（２２）
であって、 前記電圧変換器回路（Ｓ）はダイオード手段（Ｑ１、Ｑ
２）を含み、前記出力バイポーラ・トランジスタ（Ｔ１
、Ｔ２）のベース・ノード（Ｂ１、Ｂ２）の間に存在す
る電圧シフトＶＳが前記出力トランジスタを動作点（第
２図の１８）に置き、相対的に最小の電力及び遅延で、
前記出力トランジスタの動作の最適化を可能にする、 ことを特徴とする相補的エミッタ・フォロワ・ドライバ
。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89480046.5 | 1989-03-14 | ||
| FR89480046.5 | 1989-03-14 | ||
| EP89480046A EP0387463A1 (en) | 1989-03-14 | 1989-03-14 | Improvements to complementary emitter follower drivers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02268016A true JPH02268016A (ja) | 1990-11-01 |
| JP2557996B2 JP2557996B2 (ja) | 1996-11-27 |
Family
ID=8203052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2052888A Expired - Lifetime JP2557996B2 (ja) | 1989-03-14 | 1990-03-06 | 相補的エミツタ・フオロワ・ドライバ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5023478B1 (ja) |
| EP (1) | EP0387463A1 (ja) |
| JP (1) | JP2557996B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03231455A (ja) * | 1990-02-07 | 1991-10-15 | Toshiba Corp | 半導体集積回路 |
| US5140196A (en) * | 1991-04-15 | 1992-08-18 | Motorola, Inc. | Variable level translator |
| US5266849A (en) * | 1992-02-19 | 1993-11-30 | Hal Computer Systems, Inc. | Tri state buffer circuit for dual power system |
| JP3192010B2 (ja) * | 1992-11-27 | 2001-07-23 | 株式会社日立製作所 | デコード回路 |
| US8027942B2 (en) * | 2000-12-13 | 2011-09-27 | International Business Machines Corporation | Method and circuits for associating a complex operator to each component of an input pattern presented to an artificial neural network |
Citations (4)
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| JPS57162832A (en) * | 1981-03-31 | 1982-10-06 | Matsushita Electric Ind Co Ltd | Electronic switch circuit |
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| US4159450A (en) * | 1978-05-22 | 1979-06-26 | Rca Corporation | Complementary-FET driver circuitry for push-pull class B transistor amplifiers |
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| US4818893A (en) * | 1986-10-10 | 1989-04-04 | Prime Computer, Inc. | High speed switching circuit |
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