JPS581330A - Ｔｔｌ論理回路 - Google Patents
Ｔｔｌ論理回路Info
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- JPS581330A JPS581330A JP56098379A JP9837981A JPS581330A JP S581330 A JPS581330 A JP S581330A JP 56098379 A JP56098379 A JP 56098379A JP 9837981 A JP9837981 A JP 9837981A JP S581330 A JPS581330 A JP S581330A
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- JP
- Japan
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- transistor
- output
- input
- power supply
- pnp
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本−明はＴ’ｒＬ論瑠ｇＩＩＩＫ関し、ＩＩＩＫ、大規
模集積■−の基本的なτＴＬダートーーの出力ｓｐａト
ツｙジスタＫ ｐｎｐ ）うｙジスＩを組合せて論理振
幅を小１くし九ＴＴＬ論理■＠＜関する。”一般に大規
模集積−路（以後ＬＳＩと称する）の基本的なＴＴＬダ
ー）ｇｉｍｌとして、入力ｕｐ鳳トランジスタと出力ａ
ｐｔ ）ランジスＩを組合せ九インバータが知られてい
る。このインバータの論理−幅は後に詳述するように極
めて大龜いので伝遥遥延時間が大で番る。
模集積■−の基本的なτＴＬダートーーの出力ｓｐａト
ツｙジスタＫ ｐｎｐ ）うｙジスＩを組合せて論理振
幅を小１くし九ＴＴＬ論理■＠＜関する。”一般に大規
模集積−路（以後ＬＳＩと称する）の基本的なＴＴＬダ
ー）ｇｉｍｌとして、入力ｕｐ鳳トランジスタと出力ａ
ｐｔ ）ランジスＩを組合せ九インバータが知られてい
る。このインバータの論理−幅は後に詳述するように極
めて大龜いので伝遥遥延時間が大で番る。
従来、インバータの論理振幅を小さくして伝遺遥延時闘
を短縮する九めに、出力ａｐｔ ）うｙジスＪＫ並列に
、ダイオードと抵抗を直列Ｋｌｌ続し九タランプａｉｉ
を挿入して一九０これにより出力の論理ＷＡ＠は大＠に
小さくすることができるが、クランプ−路を各基本グー
）−１１に付加することによｊＬ８Ｉの集積ｌｌ！が大
１ｍ１Ｋ損われ為という問題があつえ。１九、クランプ
ｍｓの挿入によ）、出力のハイレベルは小さくｔｐすぎ
て、雑音余裕が減少するという岡■もあり九〇 本発明の目的は上達Ｏ１１来技ｗＫおける問題にかん−
Ｍ４、入力思ｐｍトランジスタと出力ｎｐｎ ）ランジ
スタを親会せ九インバータを基本グー）１ｍ１１とすみ
集積１１１１にお−で、出力５ｐａ）ツンジスタと並列
Ｋｐａｐ）ツノジスＩを接続するという構悪に基づ龜、
蟲積直を大＠に損うことなく、且つ雑音◆装置を劣化１
せ為ことなく、基本グー）ｍｉｌｌｉの論理振幅を小さ
くして伝達遍延時閏を＊＊すゐことにある。
を短縮する九めに、出力ａｐｔ ）うｙジスＪＫ並列に
、ダイオードと抵抗を直列Ｋｌｌ続し九タランプａｉｉ
を挿入して一九０これにより出力の論理ＷＡ＠は大＠に
小さくすることができるが、クランプ−路を各基本グー
）−１１に付加することによｊＬ８Ｉの集積ｌｌ！が大
１ｍ１Ｋ損われ為という問題があつえ。１九、クランプ
ｍｓの挿入によ）、出力のハイレベルは小さくｔｐすぎ
て、雑音余裕が減少するという岡■もあり九〇 本発明の目的は上達Ｏ１１来技ｗＫおける問題にかん−
Ｍ４、入力思ｐｍトランジスタと出力ｎｐｎ ）ランジ
スタを親会せ九インバータを基本グー）１ｍ１１とすみ
集積１１１１にお−で、出力５ｐａ）ツンジスタと並列
Ｋｐａｐ）ツノジスＩを接続するという構悪に基づ龜、
蟲積直を大＠に損うことなく、且つ雑音◆装置を劣化１
せ為ことなく、基本グー）ｍｉｌｌｉの論理振幅を小さ
くして伝達遍延時閏を＊＊すゐことにある。
以下、本発明の実施例を添附ｓＷＢに基づいて従来例と
対比しながら説明する。
対比しながら説明する。
菖１！ｌＦｉ周知のＴＴＬ論珊論理ト回路を示す回ａｉ
ｍである。薦１図において、周知のテＴＬ論層ゲートは
入力ｎｐｎマルチェ建ツタトランジスタＱ１とシ謬ット
キパリアダイオード社出力ｎｐｎ ）ランジスタＱ、を
備見ている。シ璽ットキパリアダイオードは周知のよう
に高速化の丸めに付加されている。トランジスタＱ１の
２つの工（ツタは入力端子Ｉｈｌ１にそれぞれ接続され
ており、ベースおよびコレクタはそれぞれＩｌｌおよび
ＩＩ３の抵抗ｍｘ、＆を介して電１１ＶｃｏＫｉｌｌ！
されている０トッンジスＪＱ、のベースはトランジスタ
ｑ１のコレタＪＫＩ！ｍｍされてお夛、トランジスＩＱ
ｓのコレクタは嬉３の抵抗島を介して電源ＶｃｃＫ１１
続されてお９、エミツ−は接地されて％Ａゐ・第１図に
示し九ＴＴＬ論通ダートは極めて大暑い論理振幅を有す
る０ξれをｇｕｍを用いて説明する。
ｍである。薦１図において、周知のテＴＬ論層ゲートは
入力ｎｐｎマルチェ建ツタトランジスタＱ１とシ謬ット
キパリアダイオード社出力ｎｐｎ ）ランジスタＱ、を
備見ている。シ璽ットキパリアダイオードは周知のよう
に高速化の丸めに付加されている。トランジスタＱ１の
２つの工（ツタは入力端子Ｉｈｌ１にそれぞれ接続され
ており、ベースおよびコレクタはそれぞれＩｌｌおよび
ＩＩ３の抵抗ｍｘ、＆を介して電１１ＶｃｏＫｉｌｌ！
されている０トッンジスＪＱ、のベースはトランジスタ
ｑ１のコレタＪＫＩ！ｍｍされてお夛、トランジスＩＱ
ｓのコレクタは嬉３の抵抗島を介して電源ＶｃｃＫ１１
続されてお９、エミツ−は接地されて％Ａゐ・第１図に
示し九ＴＴＬ論通ダートは極めて大暑い論理振幅を有す
る０ξれをｇｕｍを用いて説明する。
菖２図は菖１図のＴＴＬ論珊論理トの久方端子ＬＫ入力
され良信号波形と、その入力信号に応じて出力端子ＯＫ
得られる信号波形を示す波形図であるｏｍ＊図において
、―纏Ｃ！は入力端子Ｉ、の信号波形、一点鎖線の自ｌ
Ｉｃ、は出力端子Ｏにおける環ｍ波形、そして１纏Ｃ１
は出力端子ＯＫおける実線の波形を示す。最初にλ力端
子Ｉ！はＶＣＣレベルにほぼ等しいハイレベル（Ｈ）に
番るとすると、トランジスタＱ１はオフである。従って
、トランジスするのベースには抵抗島を介して電流が供
給されるのでトランジスタＱ、はオンでＴｏす、出力０
は約０．１ボルトのローレベル（Ｌ） Ｋある。入力１
１の信号が一１１１ｃ＋に示される如く、嗜Ｊｌｌ１ｇ
ｔｏで立下り始めると、珊馨的には一点鎖線の―線Ｃ，
の如く同時刻ｔｏで立上り始めることが望オしいが、Ｉ
ＩＩＩＫは入力端子１．の電圧が、トランジスＩＱｓが
オンＫｔｋる閾値電圧まで低下し１に−とトランジスタ
１がオフにならない。トランジスＩ （４がオンになる
閾値電ｆＥｕ ＶＢＩ （Ｑり ” ＶＢｑ（Ｑｓ ）
−ＶＢＩ（Ｑｌ ） ”ｔ’ 参Ｄ、ＶＢ（Ｑｍ）’
トＶ騙（Ｑｓ ） ｕ ｆｌ １１％ ｎ ｆ） ｆ
＠ＩＩＩ ｉｌｌ ｔＬ ｆ ＶＢＣ（Ｑｌ）となる。
され良信号波形と、その入力信号に応じて出力端子ＯＫ
得られる信号波形を示す波形図であるｏｍ＊図において
、―纏Ｃ！は入力端子Ｉ、の信号波形、一点鎖線の自ｌ
Ｉｃ、は出力端子Ｏにおける環ｍ波形、そして１纏Ｃ１
は出力端子ＯＫおける実線の波形を示す。最初にλ力端
子Ｉ！はＶＣＣレベルにほぼ等しいハイレベル（Ｈ）に
番るとすると、トランジスタＱ１はオフである。従って
、トランジスするのベースには抵抗島を介して電流が供
給されるのでトランジスタＱ、はオンでＴｏす、出力０
は約０．１ボルトのローレベル（Ｌ） Ｋある。入力１
１の信号が一１１１ｃ＋に示される如く、嗜Ｊｌｌ１ｇ
ｔｏで立下り始めると、珊馨的には一点鎖線の―線Ｃ，
の如く同時刻ｔｏで立上り始めることが望オしいが、Ｉ
ＩＩＩＫは入力端子１．の電圧が、トランジスＩＱｓが
オンＫｔｋる閾値電圧まで低下し１に−とトランジスタ
１がオフにならない。トランジスＩ （４がオンになる
閾値電ｆＥｕ ＶＢＩ （Ｑり ” ＶＢｑ（Ｑｓ ）
−ＶＢＩ（Ｑｌ ） ”ｔ’ 参Ｄ、ＶＢ（Ｑｍ）’
トＶ騙（Ｑｓ ） ｕ ｆｌ １１％ ｎ ｆ） ｆ
＠ＩＩＩ ｉｌｌ ｔＬ ｆ ＶＢＣ（Ｑｌ）となる。
（走だしＶｗ（Ｑｓ ）はトランジスタｑのベース・工
ζツー間電圧、ＶＢｃ（Ｑ□）はトランジスタダＱ、の
ベース・コレクタ間電圧、Ｖ、、（Ｑｌ）はトランジス
−Ｑ、のベース・工電ツＩ関電圧である。）ＶＩＣ（Ｑ
ｌ） ｄ約ｏ、ｙＶｔｏで、ハイＶへｋｆ）約Ｓ Ｖか
らαγＶ壇で一１ａｃｓが低下し九時刻ｔｌで始めて、
−纏Ｃｓは立上９始める。従って理想曲線Ｃ諺と１繍Ｃ
３との、入力電圧立下り時におけ為時間差、すなわち伝
遣遍延時間ｔｐｔｘは極めて大である・次に入力電圧が
時刻１．で立上ろと、時刻Ｉ＝でトランジスＩＱｓをオ
ンにする閾値電圧に違し、出力端子０の電圧は立下勢始
める◎入力電圧立上多時の伝遣遥延時間ｔＰｍはｔＰＬ
ｌｌに比べて小さいが、出力端子０ＫＩＩ続される次段
のＴＴＬ論場ゲー）（ＩＩ示せず）に対して出力端子０
の信号は入力信号となるので、桑積■路食体としては伝
達遍延時間は−めて大龜（なってしまう・換型すれば、
第１ｌＩＯ周知ｍｌＩではハイレベル（Ｈ）は約８ｖの
ＶＣＣレベルにほぼ等し−ため、論ｍ１１１１ｇが必要
以上に大龜すぎ、その結果、伝達遥延時間が大暑（なっ
ている〇１１３図は、論理振幅を小さくした、従来から
採ｉ＠されているＴＴＬ論珊論理ト回路の１例を示す回
路−である。ｌｌｌ１３図において、１１１図の回路と
異なるところは、出力トランジスタ嗜のコレクタと工膚
ツタ関に、ダイオードＤと抵抗几を直列接続し九り２ン
プｇＩＩＩが挿入されていることである。
ζツー間電圧、ＶＢｃ（Ｑ□）はトランジスタダＱ、の
ベース・コレクタ間電圧、Ｖ、、（Ｑｌ）はトランジス
−Ｑ、のベース・工電ツＩ関電圧である。）ＶＩＣ（Ｑ
ｌ） ｄ約ｏ、ｙＶｔｏで、ハイＶへｋｆ）約Ｓ Ｖか
らαγＶ壇で一１ａｃｓが低下し九時刻ｔｌで始めて、
−纏Ｃｓは立上９始める。従って理想曲線Ｃ諺と１繍Ｃ
３との、入力電圧立下り時におけ為時間差、すなわち伝
遣遍延時間ｔｐｔｘは極めて大である・次に入力電圧が
時刻１．で立上ろと、時刻Ｉ＝でトランジスＩＱｓをオ
ンにする閾値電圧に違し、出力端子０の電圧は立下勢始
める◎入力電圧立上多時の伝遣遥延時間ｔＰｍはｔＰＬ
ｌｌに比べて小さいが、出力端子０ＫＩＩ続される次段
のＴＴＬ論場ゲー）（ＩＩ示せず）に対して出力端子０
の信号は入力信号となるので、桑積■路食体としては伝
達遍延時間は−めて大龜（なってしまう・換型すれば、
第１ｌＩＯ周知ｍｌＩではハイレベル（Ｈ）は約８ｖの
ＶＣＣレベルにほぼ等し−ため、論ｍ１１１１ｇが必要
以上に大龜すぎ、その結果、伝達遥延時間が大暑（なっ
ている〇１１３図は、論理振幅を小さくした、従来から
採ｉ＠されているＴＴＬ論珊論理ト回路の１例を示す回
路−である。ｌｌｌ１３図において、１１１図の回路と
異なるところは、出力トランジスタ嗜のコレクタと工膚
ツタ関に、ダイオードＤと抵抗几を直列接続し九り２ン
プｇＩＩＩが挿入されていることである。
ａＳＳの従来ａｍＫよれば、出力端子Ｏのハイレベル時
には、抵抗４、ダイオードＤおよび抵抗ルを介して電流
が流れるので、端子０の電圧は約ｔｏＶとなり、伝遣遍
延時間は大幅に短縮される。
には、抵抗４、ダイオードＤおよび抵抗ルを介して電流
が流れるので、端子０の電圧は約ｔｏＶとなり、伝遣遍
延時間は大幅に短縮される。
しかしながら、集積回路の各々の基本ゲートにｍｓ園に
示されるクランプ−ＩＩｔ付加することにより、各基本
ゲートに要する面積が大きくなり、集積度が着しく損な
われるという閏題がある。まえ、出力のハイレベルが約
０；Ｓ＃ボルトでは０．７ボルトの閾値に対して雑膏余
櫓健が小さすぎ、誤動作を生じ中すいという問題も魯る
。本発明はこれらの諸量＠ｔ−嬶決すべく１された−の
であり、以下、本ｌｉ明の実施ｆｌを１１４図および纂
Ｓ図に基づ−て説明する。
示されるクランプ−ＩＩｔ付加することにより、各基本
ゲートに要する面積が大きくなり、集積度が着しく損な
われるという閏題がある。まえ、出力のハイレベルが約
０；Ｓ＃ボルトでは０．７ボルトの閾値に対して雑膏余
櫓健が小さすぎ、誤動作を生じ中すいという問題も魯る
。本発明はこれらの諸量＠ｔ−嬶決すべく１された−の
であり、以下、本ｌｉ明の実施ｆｌを１１４図および纂
Ｓ図に基づ−て説明する。
嬉４図は本発明の実施例による相補的結合形Ｔ’Ｘ’Ｌ
論珊ａｍ論理す回路図であるｏｊ１ｇ４図におｉで、第
１閣と異なると仁ろは％ ｐｎｐ ）ランジスタ偽が付
加されていゐことであや、他の構成は纂ＩＩＩと同様で
あり、同一の参照符号を付しである０ｐｎｐ ）ランジ
スタＱ、のベースは出力ｎｐｎ）フンジス１１のベース
および入力ｎｐｏ ）ツンジスタのコレクタに共過摘絖
されてかｐ１工電νりは出力！ＩｐＥ１ ）ツンジスタ
Ｑ１の；レタタＫ１１ｌｌｌ−！れており、そしてツレ
タＩは接地されている０馳咋説明を審鳥にする九めに、
入力端子Ｉ、には前段の論理１路の出力ｎｐｎ）、フン
ジスタＱ１のゴレタＩが磯絖されて図示されている。
論珊ａｍ論理す回路図であるｏｊ１ｇ４図におｉで、第
１閣と異なると仁ろは％ ｐｎｐ ）ランジスタ偽が付
加されていゐことであや、他の構成は纂ＩＩＩと同様で
あり、同一の参照符号を付しである０ｐｎｐ ）ランジ
スタＱ、のベースは出力ｎｐｎ）フンジス１１のベース
および入力ｎｐｏ ）ツンジスタのコレクタに共過摘絖
されてかｐ１工電νりは出力！ＩｐＥ１ ）ツンジスタ
Ｑ１の；レタタＫ１１ｌｌｌ−！れており、そしてツレ
タＩは接地されている０馳咋説明を審鳥にする九めに、
入力端子Ｉ、には前段の論理１路の出力ｎｐｎ）、フン
ジスタＱ１のゴレタＩが磯絖されて図示されている。
第４図の回路の動作は次の通りである。最初に入力端子
■１がローレベル（Ｌ）ＫあるとするＯＣ０時、前段の
出力ｎｐｎ ）ツンジスタ（Ｊ’ｌはオンで６９、その
コレクタ・工電ツタ間電圧は約０．３ボルトである。人
力ｎｐｎ ）フンジスＪＱｔはオンでＴｏｌ）、且つシ
■ットキバリアダイオード付ではないので欅い飽和に達
しておｋｌ！りて、そ４０ルりＩ・工電ツタ間電圧は約
０．１ボルトである。抵抗も、トランジスタＱ凰、トラ
ンジスタｑｔを介して電源ＶＣＣから接地に電流が流れ
るので、本発明により付加されたｐｎｐ ）うｙジスタ
Ｑｓのベース電位が下がっておｐ、従って％ Ｐｎ９ト
ランジスタ１もオンである。従りて出力ｎｐｎ ）ラン
ジスタＱ２のベースには電流が供給されず、オフとなり
ていゐｏｐｒｌ）トランジスタＱｓがオンなので、ＩＩ
ｓの抵抗島およびトランジスタ漬を介して電流が流れる
。この為、出力端子０の電位はハイレベルであるにもか
かわらず、Ｖｃｃより低い。この時の出力端子Ｏの電位
ＶＯＨは、ｐｎｐ）ランジスタ囁のベース・エンツタ闘
電圧Ｖｇｇ（Ｑｓ）（＝０．７Ｖ）と、入力ｉｐｎ ）
フンジスＪＩＱ１１７） コｖ ｌ Ｊ ・工ｉ ツｆ
ｉ １１４ 電ＦＥ Ｖｃｇ（’Ｊｔ）（−Ｑ、ＩＶ）
と、１１１段の出力ｎｐｎ ）ランジスタＱ−のコレク
タ・工ｔｙタ間電圧Ｖｃｇ（（Ｊｚ）（−０，３Ｖ ）
との和で６９、ＶＯＨ＝ Ｖ託（Ｑｓ） ＋ Ｖｃｉｃ
（Ｑｔ） ＋ Ｖｃｘ（（ＪＳ ） ｔｘ １． ｔボ
ルトとなる０実際のＬＳＩ内では、各トランジスタは他
の鑓略嵩子にもａｉｍされているので、Ｖｃｚ （Ｑ’
ｔ ）は約０．３５ボルト程［盲で変位するが、いずれ
にしてもＶＯ）Ｉは１．１ボルトにほぼ等しい。前段の
出力ｎｐｎ ）ランジスタ碩がオフで入力端子に１．１
ボルトが印加されている時は、入力ｎｐｎ トランジス
タＱ１はオフ、ｐｎｐ ）ランジスタＱｓはオフ、出力
ｎｐｎ ）ランジスタはオンとなり、出力端子０の電位
ｖｏＬは約０．３ボルトになる。すなわち、ｐｎｐ）ラ
ンジスタＱ、は出力ｎｐｎ）テンジスタ電と相補的な動
作を行い、出力端子ＯにはＶＯＨ−ＶＯＬ ” ｏ、ａ
ポル）ｌｉ度の小さｎＷｋｌＡ１ａ幅が得られる。しか
も、出力のハイレベルＶＯＨに約１．１＋Ｎルトと、ｊ
［３図に示し九従来例のそれより高いので、雑音余裕度
も改養されている。
■１がローレベル（Ｌ）ＫあるとするＯＣ０時、前段の
出力ｎｐｎ ）ツンジスタ（Ｊ’ｌはオンで６９、その
コレクタ・工電ツタ間電圧は約０．３ボルトである。人
力ｎｐｎ ）フンジスＪＱｔはオンでＴｏｌ）、且つシ
■ットキバリアダイオード付ではないので欅い飽和に達
しておｋｌ！りて、そ４０ルりＩ・工電ツタ間電圧は約
０．１ボルトである。抵抗も、トランジスタＱ凰、トラ
ンジスタｑｔを介して電源ＶＣＣから接地に電流が流れ
るので、本発明により付加されたｐｎｐ ）うｙジスタ
Ｑｓのベース電位が下がっておｐ、従って％ Ｐｎ９ト
ランジスタ１もオンである。従りて出力ｎｐｎ ）ラン
ジスタＱ２のベースには電流が供給されず、オフとなり
ていゐｏｐｒｌ）トランジスタＱｓがオンなので、ＩＩ
ｓの抵抗島およびトランジスタ漬を介して電流が流れる
。この為、出力端子０の電位はハイレベルであるにもか
かわらず、Ｖｃｃより低い。この時の出力端子Ｏの電位
ＶＯＨは、ｐｎｐ）ランジスタ囁のベース・エンツタ闘
電圧Ｖｇｇ（Ｑｓ）（＝０．７Ｖ）と、入力ｉｐｎ ）
フンジスＪＩＱ１１７） コｖ ｌ Ｊ ・工ｉ ツｆ
ｉ １１４ 電ＦＥ Ｖｃｇ（’Ｊｔ）（−Ｑ、ＩＶ）
と、１１１段の出力ｎｐｎ ）ランジスタＱ−のコレク
タ・工ｔｙタ間電圧Ｖｃｇ（（Ｊｚ）（−０，３Ｖ ）
との和で６９、ＶＯＨ＝ Ｖ託（Ｑｓ） ＋ Ｖｃｉｃ
（Ｑｔ） ＋ Ｖｃｘ（（ＪＳ ） ｔｘ １． ｔボ
ルトとなる０実際のＬＳＩ内では、各トランジスタは他
の鑓略嵩子にもａｉｍされているので、Ｖｃｚ （Ｑ’
ｔ ）は約０．３５ボルト程［盲で変位するが、いずれ
にしてもＶＯ）Ｉは１．１ボルトにほぼ等しい。前段の
出力ｎｐｎ ）ランジスタ碩がオフで入力端子に１．１
ボルトが印加されている時は、入力ｎｐｎ トランジス
タＱ１はオフ、ｐｎｐ ）ランジスタＱｓはオフ、出力
ｎｐｎ ）ランジスタはオンとなり、出力端子０の電位
ｖｏＬは約０．３ボルトになる。すなわち、ｐｎｐ）ラ
ンジスタＱ、は出力ｎｐｎ）テンジスタ電と相補的な動
作を行い、出力端子ＯにはＶＯＨ−ＶＯＬ ” ｏ、ａ
ポル）ｌｉ度の小さｎＷｋｌＡ１ａ幅が得られる。しか
も、出力のハイレベルＶＯＨに約１．１＋Ｎルトと、ｊ
［３図に示し九従来例のそれより高いので、雑音余裕度
も改養されている。
露５図は第４図の［１１１のパターン配置の１実施例を
示す平面図である。第５図において、斜繍會總した部分
は金属配線層である。入力端子■１は金属配線層Ｈ，を
介して入力トランジスタＱ１の第１エミツタ電極８１１
に接続されている。入力端子Ｉ、は金属配置層Ｍ、を介
してトランジスタＱ１の第２エミ□ツタ電極Ｅ）ｔｘに
接続されている。トランジスタＱｔのベース電極Ｂｔは
金属配線層Ｍ４ｔ−介してａｌｌの抵抗領域絢の一方の
端子に接続されている。抵抗領域Ｒ１の他方の端子は電
源ラインＶＣＣに接続されてイル。トランジスタＱ、の
コレクタ電１１Ｃｓｔｊ、、 ｐｎｐトランジスタＱ３
のペース電極Ｂｌと共用されており、金属配線層Ｍａｔ
−介して出力トランジスタＱｔのペース電極Ｂ、および
第２の抵抗領域亀の一方の端子に接続されている。抵抗
領域−の他方の端子は電源ラインＶｃｃＫ＊続されてい
る０出力端子Ｏは金属配置１１層Ｍｓｔ−介してｐｎｐ
トランジスタＱｓの工擢ツタ電極ｇｓに接続されており
、二重ツタ電極Ｅ３は金属配一層Ｍ・を介して出カドラ
ンジスするのコレクタ電極ＣＩ′ｓＰよび第３の抵抗領
域ｆＬｓの一方の１子に接続されてい為。抵抗領域Ｒ，
の他方の端子は同様に電源ラインＶｃｃｌＣ棲ａされて
いる。ｐｎｐ）ランジスタＱ、のコレクタ電極ＣＢｋＬ
び出力トランジスタＱ、の工電ツタ電＠烏は金属配線層
Ｍγを介して接地ライｙＧＮＤＫＩ［Ｍされている０ 本発明により付７１４れたｐｎｐ ）ランジスタｑの畳
する領域はそのベース領域、コレクタ領域およびエミッ
タ領域であるが、ベース領域は入カド２ンジスタＱ１の
コレクタ領域と共通にし、またコレクタ領域はＰｍ基板
及び分離拡散領域と共通にし九ので、付加される領域は
少なくてすむ。
示す平面図である。第５図において、斜繍會總した部分
は金属配線層である。入力端子■１は金属配線層Ｈ，を
介して入力トランジスタＱ１の第１エミツタ電極８１１
に接続されている。入力端子Ｉ、は金属配置層Ｍ、を介
してトランジスタＱ１の第２エミ□ツタ電極Ｅ）ｔｘに
接続されている。トランジスタＱｔのベース電極Ｂｔは
金属配線層Ｍ４ｔ−介してａｌｌの抵抗領域絢の一方の
端子に接続されている。抵抗領域Ｒ１の他方の端子は電
源ラインＶＣＣに接続されてイル。トランジスタＱ、の
コレクタ電１１Ｃｓｔｊ、、 ｐｎｐトランジスタＱ３
のペース電極Ｂｌと共用されており、金属配線層Ｍａｔ
−介して出力トランジスタＱｔのペース電極Ｂ、および
第２の抵抗領域亀の一方の端子に接続されている。抵抗
領域−の他方の端子は電源ラインＶｃｃＫ＊続されてい
る０出力端子Ｏは金属配置１１層Ｍｓｔ−介してｐｎｐ
トランジスタＱｓの工擢ツタ電極ｇｓに接続されており
、二重ツタ電極Ｅ３は金属配一層Ｍ・を介して出カドラ
ンジスするのコレクタ電極ＣＩ′ｓＰよび第３の抵抗領
域ｆＬｓの一方の１子に接続されてい為。抵抗領域Ｒ，
の他方の端子は同様に電源ラインＶｃｃｌＣ棲ａされて
いる。ｐｎｐ）ランジスタＱ、のコレクタ電極ＣＢｋＬ
び出力トランジスタＱ、の工電ツタ電＠烏は金属配線層
Ｍγを介して接地ライｙＧＮＤＫＩ［Ｍされている０ 本発明により付７１４れたｐｎｐ ）ランジスタｑの畳
する領域はそのベース領域、コレクタ領域およびエミッ
タ領域であるが、ベース領域は入カド２ンジスタＱ１の
コレクタ領域と共通にし、またコレクタ領域はＰｍ基板
及び分離拡散領域と共通にし九ので、付加される領域は
少なくてすむ。
以上の説明から明らかなように、本発明により、入力ｎ
ｐｎ ）ランジスタと出力ｎｐｎ）ランジスタとを組合
せたインバータの基本ゲート回路に＆−て、出力ｎｐｎ
）ランジスタと並列にｐｎｐ）ランジスタを１ｌｉｉ
１することによｐ、集積［を大幅に損うことなく、且つ
雑音余１ｆｔ−劣化させろことなく、基本ゲート１＠の
論Ｉ！Ｉｉ！ｌＩｔ＃０．８ボルトまで小さくして伝遥
遥延時間を短縮°することが回目となり、高速Ｉｌ１作
が実現される。
ｐｎ ）ランジスタと出力ｎｐｎ）ランジスタとを組合
せたインバータの基本ゲート回路に＆−て、出力ｎｐｎ
）ランジスタと並列にｐｎｐ）ランジスタを１ｌｉｉ
１することによｐ、集積［を大幅に損うことなく、且つ
雑音余１ｆｔ−劣化させろことなく、基本ゲート１＠の
論Ｉ！Ｉｉ！ｌＩｔ＃０．８ボルトまで小さくして伝遥
遥延時間を短縮°することが回目となり、高速Ｉｌ１作
が実現される。
なお、本発明は前述の一緒例に限定されるものではなく
、例えば、出力ｎｐｎ ）ランジスタをシ１ットキパリ
アダイオード付龜でない通常のトランジスタでｆｊＩ！
換えてもよ−・また、入力トランジスタの工建ツＩ数は
２個に代えて任意（ＯａＫｔＪｂことができる０
、例えば、出力ｎｐｎ ）ランジスタをシ１ットキパリ
アダイオード付龜でない通常のトランジスタでｆｊＩ！
換えてもよ−・また、入力トランジスタの工建ツＩ数は
２個に代えて任意（ＯａＫｔＪｂことができる０
菖１図は周知のＴＴＬ論場ゲート−路を示す回路図、第
２図は第１閣の一路の鋤作説明用液形図、ａＳＳは論理
振幅を小さくし丸、従来のＴＴＬ論通ゲーゲー鴎の１例
を示す一路図、ｌＩ４■は本発明の実施例による相補的
艙合形ＴＴＬ論理回路を示す一路図、そして嬉ｓｌｉは
第４■の一路のパターン配置の１実施例を示す平面図で
あゐ。 １１＊Ｉｌ：入力端子、Ｑｌ：入力ｎｐｎ ）ランクｘ
ｐ、Ｑ雪：出力ｎｐｎ ）ランジス−１Ｒｔ ： ｊｌ
ｔの抵抗、Ｂ１：ｊｌ！抵抗、ｍ５＝ｌＩｉ鵞の抵抗
、０：出力端子、Ｑｓ ： ９１１ｇ） ）ツンジスタ
。 脣許出願人 富士通株式会社 響許出塵代場人 弁理士 青 木 朗 弁理士 画 値 和 之 弁理士 内 １）中 男 弁理士 山 口 唱 之
２図は第１閣の一路の鋤作説明用液形図、ａＳＳは論理
振幅を小さくし丸、従来のＴＴＬ論通ゲーゲー鴎の１例
を示す一路図、ｌＩ４■は本発明の実施例による相補的
艙合形ＴＴＬ論理回路を示す一路図、そして嬉ｓｌｉは
第４■の一路のパターン配置の１実施例を示す平面図で
あゐ。 １１＊Ｉｌ：入力端子、Ｑｌ：入力ｎｐｎ ）ランクｘ
ｐ、Ｑ雪：出力ｎｐｎ ）ランジス−１Ｒｔ ： ｊｌ
ｔの抵抗、Ｂ１：ｊｌ！抵抗、ｍ５＝ｌＩｉ鵞の抵抗
、０：出力端子、Ｑｓ ： ９１１ｇ） ）ツンジスタ
。 脣許出願人 富士通株式会社 響許出塵代場人 弁理士 青 木 朗 弁理士 画 値 和 之 弁理士 内 １）中 男 弁理士 山 口 唱 之
Claims (1)
- 【特許請求の範囲】 １、ベースが−１の抵抗を介して電１１Ｋｍ！ＩＩ畜れ
九人力ａｐｆｉ）ツンジスタと；ベース７ｂｘ該入力ｆ
ｉｐｆｉシツｙジスタＯ：Ｉレクタに：ＩＩ總１れて−
ると＃ＫＩＩ！の抵抗を介して該電源Ｋ１１ｍ！されて
お９、叩しクタが＊Ｓの抵抗を介して該電源に摘続畜れ
てお９、工電ツＩが接地１れて−る出力１１ｇ）！ｌ
）うｙジスＩとを真値し、館入カーｐｔｚトツンジスー
の工電ツＩを入力端子とし、ｌｌｌ畠力鳳ｐｍ）ランジ
ス−〇；レクタを出力端子とす為イｙｐ＜−Ｊを基本グ
ー）１１ｍ１とす為集積回路において、該基本グー）ｇ
ａｌｌは員に、１１出力ｒ＊ｐｙａ ）ランジス１０皺
ｘレタタに工電ツタが鐘銃１れておや、該出力５ｘｐａ
）ツ”ｙ髪スＪＩ’０１１ベースにベースがｍａすれて
ｓＰす、１つコレタ＃が接地されてｖｈ為出力ｔａｐ
）ランジス−を具値す為ことを畳−とするＴＴＬ論珊■
賂０１６１人力Ｎｐ聰トランジス−はマルチェｔｙｌト
ツｙジスタである特許請求の範Ｉ！第１項記載のＴＴＬ
論１１＠１１゜ １ 該出力ｍｐｎ）ツンジスタはシ冒ット命バリアダイ
オード付のトランジスタである特許請求の範１１ｊｌｌ
ｌｌ［又は３項記載のＴ’ｒＬ論曹回路０４、該入力ｕ
ｐれトランジス−と該出力ｐｒｓｐ ）ツｙジスタとが
ひとつの分離領域ｅｃｓすれたパターン０１ｔｌＫ形威
されてか多い且つ該入力ｏｐ鳳トランジス＃０１１コレ
クＩの電極は該出力ｐｎｐ ）ランジスＩのベース電極
として共Ｍｉ１れるようにし九ことｔ−特徴とすゐ特許
請求の＠■Ｉ１１項記載０ ’ｒ’ｌ’Ｌ論曹■路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098379A JPS581330A (ja) | 1981-06-26 | 1981-06-26 | Ｔｔｌ論理回路 |
| US06/388,942 US4471239A (en) | 1981-06-26 | 1982-06-16 | TTL Fundamental logic circuit |
| EP82303309A EP0068832B1 (en) | 1981-06-26 | 1982-06-24 | Transistor-transistor logic circuits |
| DE8282303309T DE3273934D1 (en) | 1981-06-26 | 1982-06-24 | Transistor-transistor logic circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098379A JPS581330A (ja) | 1981-06-26 | 1981-06-26 | Ｔｔｌ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS581330A true JPS581330A (ja) | 1983-01-06 |
Family
ID=14218235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56098379A Pending JPS581330A (ja) | 1981-06-26 | 1981-06-26 | Ｔｔｌ論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4471239A (ja) |
| EP (1) | EP0068832B1 (ja) |
| JP (1) | JPS581330A (ja) |
| DE (1) | DE3273934D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005028259A1 (ja) * | 2003-09-19 | 2005-03-31 | Autonetworks Technologies, Ltd. | 車載用回路ユニットの取付構造及び車載用回路ユニット |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57188138A (en) * | 1981-05-15 | 1982-11-19 | Nec Corp | Logical gate circuit |
| US4697102A (en) * | 1984-05-28 | 1987-09-29 | Hitachi Microcomputer Engineering Co., Ltd. | Bipolar logic circuit having two multi-emitter transistors with an emitter of one connected to the collector of the other to prevent saturation |
| US4939391A (en) * | 1986-05-30 | 1990-07-03 | Advanced Micro Devices, Inc. | Programmable logic device with observability and preload circuitry for buried state registers |
| JPH03156967A (ja) * | 1989-11-15 | 1991-07-04 | Toshiba Micro Electron Kk | 出力回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55113363A (en) * | 1979-02-23 | 1980-09-01 | Hitachi Ltd | Semiconductor integrated device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3379940A (en) * | 1964-02-11 | 1968-04-23 | Nippon Electric Co | Integrated symmetrical conduction device |
| US3769530A (en) * | 1969-07-11 | 1973-10-30 | Nat Semiconductor Corp | Multiple emitter transistor apparatus |
| US3631309A (en) * | 1970-07-23 | 1971-12-28 | Semiconductor Elect Memories | Integrated circuit bipolar memory cell |
| US3742250A (en) * | 1971-04-07 | 1973-06-26 | Signetics Corp | Active region logic circuit |
| US3676713A (en) * | 1971-04-23 | 1972-07-11 | Ibm | Saturation control scheme for ttl circuit |
| US3699362A (en) * | 1971-05-27 | 1972-10-17 | Ibm | Transistor logic circuit |
| US4001868A (en) * | 1974-11-14 | 1977-01-04 | International Business Machines Corporation | Latching driver circuit and structure for a gas panel display |
| US4194132A (en) * | 1978-05-30 | 1980-03-18 | National Semiconductor Corporation | Tristate logic buffer circuit with reduced power consumption |
-
1981
- 1981-06-26 JP JP56098379A patent/JPS581330A/ja active Pending
-
1982
- 1982-06-16 US US06/388,942 patent/US4471239A/en not_active Expired - Lifetime
- 1982-06-24 DE DE8282303309T patent/DE3273934D1/de not_active Expired
- 1982-06-24 EP EP82303309A patent/EP0068832B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55113363A (en) * | 1979-02-23 | 1980-09-01 | Hitachi Ltd | Semiconductor integrated device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005028259A1 (ja) * | 2003-09-19 | 2005-03-31 | Autonetworks Technologies, Ltd. | 車載用回路ユニットの取付構造及び車載用回路ユニット |
Also Published As
| Publication number | Publication date |
|---|---|
| US4471239A (en) | 1984-09-11 |
| EP0068832B1 (en) | 1986-10-22 |
| EP0068832A2 (en) | 1983-01-05 |
| DE3273934D1 (en) | 1986-11-27 |
| EP0068832A3 (en) | 1984-05-23 |
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