JPS5862939A - 論理回路 - Google Patents
論理回路Info
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- JPS5862939A JPS5862939A JP56161534A JP16153481A JPS5862939A JP S5862939 A JPS5862939 A JP S5862939A JP 56161534 A JP56161534 A JP 56161534A JP 16153481 A JP16153481 A JP 16153481A JP S5862939 A JPS5862939 A JP S5862939A
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- JP
- Japan
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- gate
- circuit
- input terminal
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- whose
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は通常導通型電界効果トランジスタを用いた論理
回路の高速化に関する。
回路の高速化に関する。
例えば、GaAsのショットキーゲート型の電界効果ト
ランジスタ(以下、電界効果トランジスタをFETと略
す)を用いて論理回路を構成する場合等においては、通
常導通型F、ETをスイッチング素子として用いること
が行なわれる。このような回路においては、第1図に示
すように、入力と出力の信号レベルが異なったものとな
る。即ち、第1図において、T1を通常導通型FET%
VDDを正電源、Lを負荷、Aを入力端子、Xを出力端
子−として、入力端子Aに負電圧の信号パルスを加える
と出力端子Xには正電圧の信号パルスが現われる。従2
てこのような回路を用いて論理回路を構成する場合、レ
ベル変換を行う機能を付加することが必要である。
ランジスタ(以下、電界効果トランジスタをFETと略
す)を用いて論理回路を構成する場合等においては、通
常導通型F、ETをスイッチング素子として用いること
が行なわれる。このような回路においては、第1図に示
すように、入力と出力の信号レベルが異なったものとな
る。即ち、第1図において、T1を通常導通型FET%
VDDを正電源、Lを負荷、Aを入力端子、Xを出力端
子−として、入力端子Aに負電圧の信号パルスを加える
と出力端子Xには正電圧の信号パルスが現われる。従2
てこのような回路を用いて論理回路を構成する場合、レ
ベル変換を行う機能を付加することが必要である。
第2図の回路は、仁のような論理回路として従来提案さ
れているものである。(I BE、 Proc、。
れているものである。(I BE、 Proc、。
vol、 27. Pi、 I 、 No、 5. O
ct 、 P、 297〜300゜1980、なる文献
のP、300. 右中段の記述)第2図において、v
DDは正電源、v88は負電源、IN、〜IN、はn個
(nは1以上の整数)の入力端子、OUT□〜OUT、
、はm個(mは1以上の整数)の出力端子、T8〜T、
は通常導通型FIT、TLハ負荷PINT、’rDは定
電fiuFg’r、D1、D、はダイオード、Oi容量
でhbs’Ts〜T−ゲートは、入力端子IN□〜IN
、にそれぞれ接続され、T1−焉のソースは共通に接地
され、T1〜T、のドレインは共通にTLのソースに接
続され、TLのゲートはTLのソースに接続され、TL
のドレインはvDDに接続され、TLのソースはDIの
アノードに、DlのカソードはD2のアノードに、D2
のカソードはTDのドレインにそれぞれ接続され、T、
のゲートとソースは共通にVSSに接続され、出力端子
0UT1〜OUT、、は共通にTDのドレインに接続さ
れている。第2図の回路で、TLのソースが接続されて
いる節点をNl、TDのドレインが接続されている節点
をN2とし、以下、その動作について説明する。
ct 、 P、 297〜300゜1980、なる文献
のP、300. 右中段の記述)第2図において、v
DDは正電源、v88は負電源、IN、〜IN、はn個
(nは1以上の整数)の入力端子、OUT□〜OUT、
、はm個(mは1以上の整数)の出力端子、T8〜T、
は通常導通型FIT、TLハ負荷PINT、’rDは定
電fiuFg’r、D1、D、はダイオード、Oi容量
でhbs’Ts〜T−ゲートは、入力端子IN□〜IN
、にそれぞれ接続され、T1−焉のソースは共通に接地
され、T1〜T、のドレインは共通にTLのソースに接
続され、TLのゲートはTLのソースに接続され、TL
のドレインはvDDに接続され、TLのソースはDIの
アノードに、DlのカソードはD2のアノードに、D2
のカソードはTDのドレインにそれぞれ接続され、T、
のゲートとソースは共通にVSSに接続され、出力端子
0UT1〜OUT、、は共通にTDのドレインに接続さ
れている。第2図の回路で、TLのソースが接続されて
いる節点をNl、TDのドレインが接続されている節点
をN2とし、以下、その動作について説明する。
第2図の回路で入力端子から、節点N1までの部分は、
いわゆるNOR論理を構成しておシ、入力端子に与えら
れた信号の組谷合わせに応じて、節点Nlの電位ハノ・
イ・レベル力、ロー・レベルのいずれかに決tゐ。N1
の電位が定常状態にある七き、Dl、D2、TDを介し
て負電源VSSに電流が流れ、この電流値に対応してD
I、D2に電圧降下が生ずる。出力端子0UT1〜OU
T、に現われる信号は1、この電圧降下分だけレベル・
シフトされたものとなる。
いわゆるNOR論理を構成しておシ、入力端子に与えら
れた信号の組谷合わせに応じて、節点Nlの電位ハノ・
イ・レベル力、ロー・レベルのいずれかに決tゐ。N1
の電位が定常状態にある七き、Dl、D2、TDを介し
て負電源VSSに電流が流れ、この電流値に対応してD
I、D2に電圧降下が生ずる。出力端子0UT1〜OU
T、に現われる信号は1、この電圧降下分だけレベル・
シフトされたものとなる。
次に、入力信号の変化にともなって節点N1の電位が急
速に変化する場合の動作を説明する。第3図は、第2図
の回路のレベル変換部分の動作を説明するためのもので
あシ、第3″図中OLと示しであるのは、第2図の回路
の出力端子に接続される配線の容量や、次段のPFST
のゲート容量をまとめて表現したものである。第3図に
おいて、節点N1の電位が、ハイ・レベルからロー・レ
ベルへ立下がるときを考える。回路の消費電力を低く抑
えるため、負電源vssの電位は、節点N2の四−・レ
ベルよりも、普通、数百mV程度だけ低い値に設定され
ている。このため、節点N1がハイ・レベルにある状態
から、Nlの電位が下がるにつれ、Dl、D2に加わっ
ている電圧は低下し、DI、D2のインピーダンスは、
指数関数的に増大する。従って、この状態の回路は、近
似的に第4図のように見なすことができる。第4図に示
すように、立下)動作の時、負荷容量OLに蓄積された
電荷鉱、主として、ダイオードに並列接続され九容量C
を介して流れる過渡電流■1として急速に放電される。
速に変化する場合の動作を説明する。第3図は、第2図
の回路のレベル変換部分の動作を説明するためのもので
あシ、第3″図中OLと示しであるのは、第2図の回路
の出力端子に接続される配線の容量や、次段のPFST
のゲート容量をまとめて表現したものである。第3図に
おいて、節点N1の電位が、ハイ・レベルからロー・レ
ベルへ立下がるときを考える。回路の消費電力を低く抑
えるため、負電源vssの電位は、節点N2の四−・レ
ベルよりも、普通、数百mV程度だけ低い値に設定され
ている。このため、節点N1がハイ・レベルにある状態
から、Nlの電位が下がるにつれ、Dl、D2に加わっ
ている電圧は低下し、DI、D2のインピーダンスは、
指数関数的に増大する。従って、この状態の回路は、近
似的に第4図のように見なすことができる。第4図に示
すように、立下)動作の時、負荷容量OLに蓄積された
電荷鉱、主として、ダイオードに並列接続され九容量C
を介して流れる過渡電流■1として急速に放電される。
負荷容量OLに蓄積された電荷の放電が終了した後、ト
ランジスタTDを流れる電流I2は非常に小さくなるの
で、N2の電位は負電源V88の電位にほぼ等しくなる
まで低下する。
ランジスタTDを流れる電流I2は非常に小さくなるの
で、N2の電位は負電源V88の電位にほぼ等しくなる
まで低下する。
一方、Nlの電位カロー・レベルカラハイ・レベルへ立
上がるときは、ダイオードD1、D2を介しての電流と
、0を介しての電流によって、負荷容量OLが充電され
、N2の電位もハイ・レベルに変化する。
上がるときは、ダイオードD1、D2を介しての電流と
、0を介しての電流によって、負荷容量OLが充電され
、N2の電位もハイ・レベルに変化する。
しかし、第2図の回路は、次に述べるような欠点を有し
ている。
ている。
第3図を見ればわかるように、N1の電位の変化がN2
の電位変化として伝えられるためには、負荷容量OLと
比べて、ダイオードの並列容iiC祉充分大きい値でな
ければならない。Cと0.の値の比によって、節点N1
の電位変化と節点N2の電位変化の関係がどのような影
響を受けるかを示したのが第5図である。第5図におい
て、一点鎖線はN1の電位の変化を示しており、実線は
0がO,に比べて5倍以上大きい場合、破線はCがCL
と同程度の大きさの場合、二点鎖線は0がOLと比べて
2〜3分の1、小さい場合について、それぞれN2の電
位の変化を示している。同図かられかるように、充分高
速に動作させるためには、0の大きさをOLの2〜3倍
以上大きく選ばなくてはならない。
の電位変化として伝えられるためには、負荷容量OLと
比べて、ダイオードの並列容iiC祉充分大きい値でな
ければならない。Cと0.の値の比によって、節点N1
の電位変化と節点N2の電位変化の関係がどのような影
響を受けるかを示したのが第5図である。第5図におい
て、一点鎖線はN1の電位の変化を示しており、実線は
0がO,に比べて5倍以上大きい場合、破線はCがCL
と同程度の大きさの場合、二点鎖線は0がOLと比べて
2〜3分の1、小さい場合について、それぞれN2の電
位の変化を示している。同図かられかるように、充分高
速に動作させるためには、0の大きさをOLの2〜3倍
以上大きく選ばなくてはならない。
しかしながら、第2図の回路において、出力端子を介し
て、N2に付く容量の大きされ、この回路が駆動する配
線の長さや、次段の回路の入力容量によって、さまざま
式変化する。例えば、大規模集積回路への応用を考えた
とき、配線長が2〜3mm程度に及ぶ場合や、回路のフ
ァン・アウト数が20〜30以上になる場合があシ、大
きな容量負荷を駆動しなければならないことがおζる。
て、N2に付く容量の大きされ、この回路が駆動する配
線の長さや、次段の回路の入力容量によって、さまざま
式変化する。例えば、大規模集積回路への応用を考えた
とき、配線長が2〜3mm程度に及ぶ場合や、回路のフ
ァン・アウト数が20〜30以上になる場合があシ、大
きな容量負荷を駆動しなければならないことがおζる。
このようなとき、第2図の容量としては非常に大きな値
のものが必要となり、経済的でなくなる。
のものが必要となり、経済的でなくなる。
また、マスク・スライス構成の集積回路へ応用する場合
等では、回路の設計時点で、負荷容量の大きさが確定し
ないため、起とシうるすべての場合のうちで、最も大き
い負荷容量に合わせて0の値を選ばねばならず、経済的
ではない。
等では、回路の設計時点で、負荷容量の大きさが確定し
ないため、起とシうるすべての場合のうちで、最も大き
い負荷容量に合わせて0の値を選ばねばならず、経済的
ではない。
本発明は、以上のような欠点を克服し、通常導通型FE
Tを用いた論門回路で、負荷容量の大きさに影響されな
い、良好なレベル変換機能を持つ回路を提供するもので
あシ、以下、実施例によシ説明する。
Tを用いた論門回路で、負荷容量の大きさに影響されな
い、良好なレベル変換機能を持つ回路を提供するもので
あシ、以下、実施例によシ説明する。
以下の説明では、FETはnチャネル形を対象としてい
るが、pチャネル形であっても、その動作原理に本質的
な差はなく、電圧、電流の極性が逆になるだけである。
るが、pチャネル形であっても、その動作原理に本質的
な差はなく、電圧、電流の極性が逆になるだけである。
さて、第6図は本発明の一笑雄側の構成を示すものでメ
ジ、図において、■DDは正電源、v88は負電源、I
N□〜IN、はn個(nは1以上の整数)の入力端子、
0UT1〜0LTT、、はm個(mは1以上の整数)の
出力端子、T1〜T、は通常導通型FBT%TLは負荷
FITSTD、〜TD、ti定電流源用PET、D18
、Dl2、Dl1、D22〜Dfiいり、はダイオード
、C□〜01は容量であり、TLのドレインはvDDK
接続され、TLのソースとゲートは共通に、T□〜T、
のドレインに接続され、T1〜T0 のソースは共通に
接地され、出力端子0UT1〜0UTll、は共通にT
Lのソースに接続され、T1.、T、のゲートは、それ
ぞtL1TD1″TD膳のドレイレに接続され、TDI
〜TDoのゲートとソースは・すべて共通にv8!3に
接続され、T、〜T1のゲートはそれぞれ2イ一直列接
続されたダイオード、DllとDl2、Dl1とD2□
、〜D、、1とDlを介して、それぞれ入力端子IN、
〜INnに接続され、また、T1〜T、のゲートは、そ
れぞれ、入力端子IN1〜INfiとの間に容量01〜
0.を有している。
ジ、図において、■DDは正電源、v88は負電源、I
N□〜IN、はn個(nは1以上の整数)の入力端子、
0UT1〜0LTT、、はm個(mは1以上の整数)の
出力端子、T1〜T、は通常導通型FBT%TLは負荷
FITSTD、〜TD、ti定電流源用PET、D18
、Dl2、Dl1、D22〜Dfiいり、はダイオード
、C□〜01は容量であり、TLのドレインはvDDK
接続され、TLのソースとゲートは共通に、T□〜T、
のドレインに接続され、T1〜T0 のソースは共通に
接地され、出力端子0UT1〜0UTll、は共通にT
Lのソースに接続され、T1.、T、のゲートは、それ
ぞtL1TD1″TD膳のドレイレに接続され、TDI
〜TDoのゲートとソースは・すべて共通にv8!3に
接続され、T、〜T1のゲートはそれぞれ2イ一直列接
続されたダイオード、DllとDl2、Dl1とD2□
、〜D、、1とDlを介して、それぞれ入力端子IN、
〜INnに接続され、また、T1〜T、のゲートは、そ
れぞれ、入力端子IN1〜INfiとの間に容量01〜
0.を有している。
第6図の回路においては、第2図の節点N1と節点N2
の間に゛置かれていた、レベル・シフト機能を有する回
路が、通常導通型PETのゲートと入力端子の間に置か
れていることを特徴とする。
の間に゛置かれていた、レベル・シフト機能を有する回
路が、通常導通型PETのゲートと入力端子の間に置か
れていることを特徴とする。
第6図の構成の回路においては、出力端子に付く負荷容
量はTLlまたはT1〜T、によりて充放電されるめで
、第2図の回路と異なり、負荷容量と、0、〜0.の容
量の比で、回路の動作速度が左右されることがない。ま
た、C□〜0.Sの容量は、それぞれ、T1〜T、のゲ
ートの入力容量を考慮して、最適な値を持つように設計
できる。
量はTLlまたはT1〜T、によりて充放電されるめで
、第2図の回路と異なり、負荷容量と、0、〜0.の容
量の比で、回路の動作速度が左右されることがない。ま
た、C□〜0.Sの容量は、それぞれ、T1〜T、のゲ
ートの入力容量を考慮して、最適な値を持つように設計
できる。
第6図の回路では、いわゆるNOR論理を構成する場合
について述べた。この他、通常導通型FE−Tを複数個
組み合わせて、他の論理機能、例えば、第7図のように
0R−NAND機能を実現するような場合でも、通常導
通型FITのゲートと入力端子の間に、第2図N1から
N2までの間の部分で示されているレベル・シフト回路
を挿入した構成によって、第6図で説明したものと同様
に、本発明によって生ずる効果を得ることができる。
について述べた。この他、通常導通型FE−Tを複数個
組み合わせて、他の論理機能、例えば、第7図のように
0R−NAND機能を実現するような場合でも、通常導
通型FITのゲートと入力端子の間に、第2図N1から
N2までの間の部分で示されているレベル・シフト回路
を挿入した構成によって、第6図で説明したものと同様
に、本発明によって生ずる効果を得ることができる。
以上の説明では、ダイオードの直列接続の個数は2個と
しているが、これが1個以上、何個接続されても、レベ
ル・シフトの量が変わるだけで、本質的には何ら変わる
ところがない。また、負荷素子としてPETを用いてい
るが、これが抵抗や順方向、逆方向のダイオード等、電
流調整機能を持つ素子であれば、本発明で得られる効果
には何ら変わるとζろがない。
しているが、これが1個以上、何個接続されても、レベ
ル・シフトの量が変わるだけで、本質的には何ら変わる
ところがない。また、負荷素子としてPETを用いてい
るが、これが抵抗や順方向、逆方向のダイオード等、電
流調整機能を持つ素子であれば、本発明で得られる効果
には何ら変わるとζろがない。
本発明において、ダイオードと並列に接続されるコンデ
ンサの製法がどのようなものであっても、回路の機能に
全く変わシがないことは明らかである。例えば、本発明
による回路を集積回路として製造する場合のコンデンサ
の製法としては、逆バイアスされたダイオードの空乏層
容量、多層構造の配線金属層間の容量、配線金属層と拡
散層間の容量、拡散層と基板の接合容量、等を用いても
良い。
ンサの製法がどのようなものであっても、回路の機能に
全く変わシがないことは明らかである。例えば、本発明
による回路を集積回路として製造する場合のコンデンサ
の製法としては、逆バイアスされたダイオードの空乏層
容量、多層構造の配線金属層間の容量、配線金属層と拡
散層間の容量、拡散層と基板の接合容量、等を用いても
良い。
第1図、第2図はそれぞれ従来例の回路構成図、第3図
から第5図はそれぞれ従来例の動作を説明するための図
、第6図及び第7図は本発明の一実施例の構成を示す図
である。 、( Tox 圀 葛2図 ゛ 電 名3 日 猶斗配 !4 ss 64 葛・図 。。。 Vat VB2 Vss7M”
7 面 。。□。 Vts Vss 癲手続補正書
(方式) %式% 発明の名称 論理回路 補Il:、をする者 ゛;IIQ+株式会社 日 立 製 作 所;−表 石
三 1) 勝 茂代 理 人 委任状および明細書全文
から第5図はそれぞれ従来例の動作を説明するための図
、第6図及び第7図は本発明の一実施例の構成を示す図
である。 、( Tox 圀 葛2図 ゛ 電 名3 日 猶斗配 !4 ss 64 葛・図 。。。 Vat VB2 Vss7M”
7 面 。。□。 Vts Vss 癲手続補正書
(方式) %式% 発明の名称 論理回路 補Il:、をする者 ゛;IIQ+株式会社 日 立 製 作 所;−表 石
三 1) 勝 茂代 理 人 委任状および明細書全文
Claims (1)
- 【特許請求の範囲】 1、 ドレインが共通に接続され、ツースが共通に接地
され良、少なくとも1つ以上の通常導通型電界効果トラ
ンジスタと、上記共通ドレインから取シ出される、少な
くとも1つ以上の出力端子と、上記共通ドレインと第1
の電源の間に接続された負荷と、上記電界効果トランジ
スタのゲートの各各と、1対1に対応して設けられた入
力端子と、上記ゲートと上記入力端子の対のそれぞれに
ついて設けられ、上記ゲートと上記入力端子の間に1個
以上直列接続されたダイオードと、上記ゲートと上記入
力端子の対のそれぞれについて設けられ、上記グー ト
と上記入力端子の間に接続された容量と、上記ゲートの
それぞれについて設け、られ、上記ゲートのそれぞれと
第2の電源との間に接続された電流調整手段とから構成
される論理回路。 2、ソースが共通に接地され、ドレインが共通に接続さ
れて、第1の共通ドレインを構成する、少なくとも1つ
以上の通常導通型電界効果トランジスタと、ソースが上
記第1の共通ドレインに共通に接続され、ドレインが共
通に接続されて、第2の共通ドレインを構成子る少々く
とも1つ以上の通常導通聾電界効果トランジスタと、上
記第2の共通ドレインから取シ出される、少なくとも1
つ以上の出力端子と、上記第2の共通ドレインと第1の
電源の間に接続された負荷と、上記電界効果トランジス
タのゲートの各々と、1対lに対応して設けられた入力
端子と、上記ゲートと上記入力端子の対のそれぞれにつ
いて設けられ、上記ゲートと上記入力端子の間に1個以
上直−列接続されたダイオードと、上記ゲートと上記入
力端子の対のそれぞれについて設けられ、上記ゲートと
上記入力端子の間に接続された容量と、上記ゲートのそ
れぞれについて設けられ、上記ゲートのそれぞれと第2
の電源との間に接続された電流調整手段とから構成され
る論理回路。 3、上記電流調整手段が、電界効果トランジス ・・り
から成シ、そのソースとゲートが共通に上記第2の電源
に接続され、そのドレインが上記通常導通型電界効果ト
ランジスタのゲートに接続されていることを特徴とする
特許請求範囲第1項または第2項に記載の論理回路。 4、上記電流調整手段が、抵抗から成ることを特徴とす
る特許請求範囲第1項または第2項に記載の論理回路。 5、上記入力端子の数が複数であることを特徴とする特
許請求範囲第1項から第4項までのいずれかに記載の論
理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56161534A JPS5862939A (ja) | 1981-10-09 | 1981-10-09 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56161534A JPS5862939A (ja) | 1981-10-09 | 1981-10-09 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5862939A true JPS5862939A (ja) | 1983-04-14 |
Family
ID=15736920
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56161534A Pending JPS5862939A (ja) | 1981-10-09 | 1981-10-09 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5862939A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0129217A2 (en) * | 1983-06-15 | 1984-12-27 | Hitachi, Ltd. | A semiconductor circuit including a memory and a pulse drive circuit |
JPS60203018A (ja) * | 1984-03-28 | 1985-10-14 | Hitachi Ltd | 半導体集積回路 |
JPS6139725A (ja) * | 1984-07-19 | 1986-02-25 | ハネウエル・インコーポレーテツド | 論理回路 |
FR2572234A1 (fr) * | 1984-10-22 | 1986-04-25 | Gigabit Logic Inc | Dispositif de decalage de potentiel pour des circuits integres au gaas |
JPS631214A (ja) * | 1986-06-20 | 1988-01-06 | Rohm Co Ltd | スイツチング回路 |
-
1981
- 1981-10-09 JP JP56161534A patent/JPS5862939A/ja active Pending
Non-Patent Citations (3)
Title |
---|
CIRCUITS INTEGRES NUMERIQUES SUR ARSENIURE DE GALLIUM POUR APRICATIONS AU-DELA DU GIGAHERTZ ACTA ELECTRONICA=1980 * |
IEEE JOURNAL OF SOLIK-STATE CIRCUITS=1974 * |
IEEE PROC=1980 * |
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