JPS5862939A - 論理回路 - Google Patents
論理回路Info
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- JPS5862939A JPS5862939A JP56161534A JP16153481A JPS5862939A JP S5862939 A JPS5862939 A JP S5862939A JP 56161534 A JP56161534 A JP 56161534A JP 16153481 A JP16153481 A JP 16153481A JP S5862939 A JPS5862939 A JP S5862939A
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- circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は通常導通型電界効果トランジスタを用いた論理
回路の高速化に関する。
回路の高速化に関する。
例えば、ＧａＡｓのショットキーゲート型の電界効果ト
ランジスタ（以下、電界効果トランジスタをＦＥＴと略
す）を用いて論理回路を構成する場合等においては、通
常導通型Ｆ、ＥＴをスイッチング素子として用いること
が行なわれる。このような回路においては、第１図に示
すように、入力と出力の信号レベルが異なったものとな
る。即ち、第１図において、Ｔ１を通常導通型ＦＥＴ％
ＶＤＤを正電源、Ｌを負荷、Ａを入力端子、Ｘを出力端
子−として、入力端子Ａに負電圧の信号パルスを加える
と出力端子Ｘには正電圧の信号パルスが現われる。従２
てこのような回路を用いて論理回路を構成する場合、レ
ベル変換を行う機能を付加することが必要である。
ランジスタ（以下、電界効果トランジスタをＦＥＴと略
す）を用いて論理回路を構成する場合等においては、通
常導通型Ｆ、ＥＴをスイッチング素子として用いること
が行なわれる。このような回路においては、第１図に示
すように、入力と出力の信号レベルが異なったものとな
る。即ち、第１図において、Ｔ１を通常導通型ＦＥＴ％
ＶＤＤを正電源、Ｌを負荷、Ａを入力端子、Ｘを出力端
子−として、入力端子Ａに負電圧の信号パルスを加える
と出力端子Ｘには正電圧の信号パルスが現われる。従２
てこのような回路を用いて論理回路を構成する場合、レ
ベル変換を行う機能を付加することが必要である。
第２図の回路は、仁のような論理回路として従来提案さ
れているものである。（Ｉ ＢＥ、 Ｐｒｏｃ、。
れているものである。（Ｉ ＢＥ、 Ｐｒｏｃ、。
ｖｏｌ、 ２７． Ｐｉ、 Ｉ 、 Ｎｏ、 ５． Ｏ
ｃｔ 、 Ｐ、 ２９７〜３００゜１９８０、なる文献
のＰ、３００． 右中段の記述）第２図において、ｖ
ＤＤは正電源、ｖ８８は負電源、ＩＮ、〜ＩＮ、はｎ個
（ｎは１以上の整数）の入力端子、ＯＵＴ□〜ＯＵＴ、
、はｍ個（ｍは１以上の整数）の出力端子、Ｔ８〜Ｔ、
は通常導通型ＦＩＴ、ＴＬハ負荷ＰＩＮＴ、’ｒＤは定
電ｆｉｕＦｇ’ｒ、Ｄ１、Ｄ、はダイオード、Ｏｉ容量
でｈｂｓ’Ｔｓ〜Ｔ−ゲートは、入力端子ＩＮ□〜ＩＮ
、にそれぞれ接続され、Ｔ１−焉のソースは共通に接地
され、Ｔ１〜Ｔ、のドレインは共通にＴＬのソースに接
続され、ＴＬのゲートはＴＬのソースに接続され、ＴＬ
のドレインはｖＤＤに接続され、ＴＬのソースはＤＩの
アノードに、ＤｌのカソードはＤ２のアノードに、Ｄ２
のカソードはＴＤのドレインにそれぞれ接続され、Ｔ、
のゲートとソースは共通にＶＳＳに接続され、出力端子
０ＵＴ１〜ＯＵＴ、、は共通にＴＤのドレインに接続さ
れている。第２図の回路で、ＴＬのソースが接続されて
いる節点をＮｌ、ＴＤのドレインが接続されている節点
をＮ２とし、以下、その動作について説明する。
ｃｔ 、 Ｐ、 ２９７〜３００゜１９８０、なる文献
のＰ、３００． 右中段の記述）第２図において、ｖ
ＤＤは正電源、ｖ８８は負電源、ＩＮ、〜ＩＮ、はｎ個
（ｎは１以上の整数）の入力端子、ＯＵＴ□〜ＯＵＴ、
、はｍ個（ｍは１以上の整数）の出力端子、Ｔ８〜Ｔ、
は通常導通型ＦＩＴ、ＴＬハ負荷ＰＩＮＴ、’ｒＤは定
電ｆｉｕＦｇ’ｒ、Ｄ１、Ｄ、はダイオード、Ｏｉ容量
でｈｂｓ’Ｔｓ〜Ｔ−ゲートは、入力端子ＩＮ□〜ＩＮ
、にそれぞれ接続され、Ｔ１−焉のソースは共通に接地
され、Ｔ１〜Ｔ、のドレインは共通にＴＬのソースに接
続され、ＴＬのゲートはＴＬのソースに接続され、ＴＬ
のドレインはｖＤＤに接続され、ＴＬのソースはＤＩの
アノードに、ＤｌのカソードはＤ２のアノードに、Ｄ２
のカソードはＴＤのドレインにそれぞれ接続され、Ｔ、
のゲートとソースは共通にＶＳＳに接続され、出力端子
０ＵＴ１〜ＯＵＴ、、は共通にＴＤのドレインに接続さ
れている。第２図の回路で、ＴＬのソースが接続されて
いる節点をＮｌ、ＴＤのドレインが接続されている節点
をＮ２とし、以下、その動作について説明する。
第２図の回路で入力端子から、節点Ｎ１までの部分は、
いわゆるＮＯＲ論理を構成しておシ、入力端子に与えら
れた信号の組谷合わせに応じて、節点Ｎｌの電位ハノ・
イ・レベル力、ロー・レベルのいずれかに決ｔゐ。Ｎ１
の電位が定常状態にある七き、Ｄｌ、Ｄ２、ＴＤを介し
て負電源ＶＳＳに電流が流れ、この電流値に対応してＤ
Ｉ、Ｄ２に電圧降下が生ずる。出力端子０ＵＴ１〜ＯＵ
Ｔ、に現われる信号は１、この電圧降下分だけレベル・
シフトされたものとなる。
いわゆるＮＯＲ論理を構成しておシ、入力端子に与えら
れた信号の組谷合わせに応じて、節点Ｎｌの電位ハノ・
イ・レベル力、ロー・レベルのいずれかに決ｔゐ。Ｎ１
の電位が定常状態にある七き、Ｄｌ、Ｄ２、ＴＤを介し
て負電源ＶＳＳに電流が流れ、この電流値に対応してＤ
Ｉ、Ｄ２に電圧降下が生ずる。出力端子０ＵＴ１〜ＯＵ
Ｔ、に現われる信号は１、この電圧降下分だけレベル・
シフトされたものとなる。
次に、入力信号の変化にともなって節点Ｎ１の電位が急
速に変化する場合の動作を説明する。第３図は、第２図
の回路のレベル変換部分の動作を説明するためのもので
あシ、第３″図中ＯＬと示しであるのは、第２図の回路
の出力端子に接続される配線の容量や、次段のＰＦＳＴ
のゲート容量をまとめて表現したものである。第３図に
おいて、節点Ｎ１の電位が、ハイ・レベルからロー・レ
ベルへ立下がるときを考える。回路の消費電力を低く抑
えるため、負電源ｖｓｓの電位は、節点Ｎ２の四−・レ
ベルよりも、普通、数百ｍＶ程度だけ低い値に設定され
ている。このため、節点Ｎ１がハイ・レベルにある状態
から、Ｎｌの電位が下がるにつれ、Ｄｌ、Ｄ２に加わっ
ている電圧は低下し、ＤＩ、Ｄ２のインピーダンスは、
指数関数的に増大する。従って、この状態の回路は、近
似的に第４図のように見なすことができる。第４図に示
すように、立下）動作の時、負荷容量ＯＬに蓄積された
電荷鉱、主として、ダイオードに並列接続され九容量Ｃ
を介して流れる過渡電流■１として急速に放電される。
速に変化する場合の動作を説明する。第３図は、第２図
の回路のレベル変換部分の動作を説明するためのもので
あシ、第３″図中ＯＬと示しであるのは、第２図の回路
の出力端子に接続される配線の容量や、次段のＰＦＳＴ
のゲート容量をまとめて表現したものである。第３図に
おいて、節点Ｎ１の電位が、ハイ・レベルからロー・レ
ベルへ立下がるときを考える。回路の消費電力を低く抑
えるため、負電源ｖｓｓの電位は、節点Ｎ２の四−・レ
ベルよりも、普通、数百ｍＶ程度だけ低い値に設定され
ている。このため、節点Ｎ１がハイ・レベルにある状態
から、Ｎｌの電位が下がるにつれ、Ｄｌ、Ｄ２に加わっ
ている電圧は低下し、ＤＩ、Ｄ２のインピーダンスは、
指数関数的に増大する。従って、この状態の回路は、近
似的に第４図のように見なすことができる。第４図に示
すように、立下）動作の時、負荷容量ＯＬに蓄積された
電荷鉱、主として、ダイオードに並列接続され九容量Ｃ
を介して流れる過渡電流■１として急速に放電される。
負荷容量ＯＬに蓄積された電荷の放電が終了した後、ト
ランジスタＴＤを流れる電流Ｉ２は非常に小さくなるの
で、Ｎ２の電位は負電源Ｖ８８の電位にほぼ等しくなる
まで低下する。
ランジスタＴＤを流れる電流Ｉ２は非常に小さくなるの
で、Ｎ２の電位は負電源Ｖ８８の電位にほぼ等しくなる
まで低下する。
一方、Ｎｌの電位カロー・レベルカラハイ・レベルへ立
上がるときは、ダイオードＤ１、Ｄ２を介しての電流と
、０を介しての電流によって、負荷容量ＯＬが充電され
、Ｎ２の電位もハイ・レベルに変化する。
上がるときは、ダイオードＤ１、Ｄ２を介しての電流と
、０を介しての電流によって、負荷容量ＯＬが充電され
、Ｎ２の電位もハイ・レベルに変化する。
しかし、第２図の回路は、次に述べるような欠点を有し
ている。
ている。
第３図を見ればわかるように、Ｎ１の電位の変化がＮ２
の電位変化として伝えられるためには、負荷容量ＯＬと
比べて、ダイオードの並列容ｉｉＣ祉充分大きい値でな
ければならない。Ｃと０．の値の比によって、節点Ｎ１
の電位変化と節点Ｎ２の電位変化の関係がどのような影
響を受けるかを示したのが第５図である。第５図におい
て、一点鎖線はＮ１の電位の変化を示しており、実線は
０がＯ，に比べて５倍以上大きい場合、破線はＣがＣＬ
と同程度の大きさの場合、二点鎖線は０がＯＬと比べて
２〜３分の１、小さい場合について、それぞれＮ２の電
位の変化を示している。同図かられかるように、充分高
速に動作させるためには、０の大きさをＯＬの２〜３倍
以上大きく選ばなくてはならない。
の電位変化として伝えられるためには、負荷容量ＯＬと
比べて、ダイオードの並列容ｉｉＣ祉充分大きい値でな
ければならない。Ｃと０．の値の比によって、節点Ｎ１
の電位変化と節点Ｎ２の電位変化の関係がどのような影
響を受けるかを示したのが第５図である。第５図におい
て、一点鎖線はＮ１の電位の変化を示しており、実線は
０がＯ，に比べて５倍以上大きい場合、破線はＣがＣＬ
と同程度の大きさの場合、二点鎖線は０がＯＬと比べて
２〜３分の１、小さい場合について、それぞれＮ２の電
位の変化を示している。同図かられかるように、充分高
速に動作させるためには、０の大きさをＯＬの２〜３倍
以上大きく選ばなくてはならない。
しかしながら、第２図の回路において、出力端子を介し
て、Ｎ２に付く容量の大きされ、この回路が駆動する配
線の長さや、次段の回路の入力容量によって、さまざま
式変化する。例えば、大規模集積回路への応用を考えた
とき、配線長が２〜３ｍｍ程度に及ぶ場合や、回路のフ
ァン・アウト数が２０〜３０以上になる場合があシ、大
きな容量負荷を駆動しなければならないことがおζる。
て、Ｎ２に付く容量の大きされ、この回路が駆動する配
線の長さや、次段の回路の入力容量によって、さまざま
式変化する。例えば、大規模集積回路への応用を考えた
とき、配線長が２〜３ｍｍ程度に及ぶ場合や、回路のフ
ァン・アウト数が２０〜３０以上になる場合があシ、大
きな容量負荷を駆動しなければならないことがおζる。
このようなとき、第２図の容量としては非常に大きな値
のものが必要となり、経済的でなくなる。
のものが必要となり、経済的でなくなる。
また、マスク・スライス構成の集積回路へ応用する場合
等では、回路の設計時点で、負荷容量の大きさが確定し
ないため、起とシうるすべての場合のうちで、最も大き
い負荷容量に合わせて０の値を選ばねばならず、経済的
ではない。
等では、回路の設計時点で、負荷容量の大きさが確定し
ないため、起とシうるすべての場合のうちで、最も大き
い負荷容量に合わせて０の値を選ばねばならず、経済的
ではない。
本発明は、以上のような欠点を克服し、通常導通型ＦＥ
Ｔを用いた論門回路で、負荷容量の大きさに影響されな
い、良好なレベル変換機能を持つ回路を提供するもので
あシ、以下、実施例によシ説明する。
Ｔを用いた論門回路で、負荷容量の大きさに影響されな
い、良好なレベル変換機能を持つ回路を提供するもので
あシ、以下、実施例によシ説明する。
以下の説明では、ＦＥＴはｎチャネル形を対象としてい
るが、ｐチャネル形であっても、その動作原理に本質的
な差はなく、電圧、電流の極性が逆になるだけである。
るが、ｐチャネル形であっても、その動作原理に本質的
な差はなく、電圧、電流の極性が逆になるだけである。
さて、第６図は本発明の一笑雄側の構成を示すものでメ
ジ、図において、■ＤＤは正電源、ｖ８８は負電源、Ｉ
Ｎ□〜ＩＮ、はｎ個（ｎは１以上の整数）の入力端子、
０ＵＴ１〜０ＬＴＴ、、はｍ個（ｍは１以上の整数）の
出力端子、Ｔ１〜Ｔ、は通常導通型ＦＢＴ％ＴＬは負荷
ＦＩＴＳＴＤ、〜ＴＤ、ｔｉ定電流源用ＰＥＴ、Ｄ１８
、Ｄｌ２、Ｄｌ１、Ｄ２２〜Ｄｆｉいり、はダイオード
、Ｃ□〜０１は容量であり、ＴＬのドレインはｖＤＤＫ
接続され、ＴＬのソースとゲートは共通に、Ｔ□〜Ｔ、
のドレインに接続され、Ｔ１〜Ｔ０ のソースは共通に
接地され、出力端子０ＵＴ１〜０ＵＴｌｌ、は共通にＴ
Ｌのソースに接続され、Ｔ１．、Ｔ、のゲートは、それ
ぞｔＬ１ＴＤ１″ＴＤ膳のドレイレに接続され、ＴＤＩ
〜ＴＤｏのゲートとソースは・すべて共通にｖ８！３に
接続され、Ｔ、〜Ｔ１のゲートはそれぞれ２イ一直列接
続されたダイオード、ＤｌｌとＤｌ２、Ｄｌ１とＤ２□
、〜Ｄ、、１とＤｌを介して、それぞれ入力端子ＩＮ、
〜ＩＮｎに接続され、また、Ｔ１〜Ｔ、のゲートは、そ
れぞれ、入力端子ＩＮ１〜ＩＮｆｉとの間に容量０１〜
０．を有している。
ジ、図において、■ＤＤは正電源、ｖ８８は負電源、Ｉ
Ｎ□〜ＩＮ、はｎ個（ｎは１以上の整数）の入力端子、
０ＵＴ１〜０ＬＴＴ、、はｍ個（ｍは１以上の整数）の
出力端子、Ｔ１〜Ｔ、は通常導通型ＦＢＴ％ＴＬは負荷
ＦＩＴＳＴＤ、〜ＴＤ、ｔｉ定電流源用ＰＥＴ、Ｄ１８
、Ｄｌ２、Ｄｌ１、Ｄ２２〜Ｄｆｉいり、はダイオード
、Ｃ□〜０１は容量であり、ＴＬのドレインはｖＤＤＫ
接続され、ＴＬのソースとゲートは共通に、Ｔ□〜Ｔ、
のドレインに接続され、Ｔ１〜Ｔ０ のソースは共通に
接地され、出力端子０ＵＴ１〜０ＵＴｌｌ、は共通にＴ
Ｌのソースに接続され、Ｔ１．、Ｔ、のゲートは、それ
ぞｔＬ１ＴＤ１″ＴＤ膳のドレイレに接続され、ＴＤＩ
〜ＴＤｏのゲートとソースは・すべて共通にｖ８！３に
接続され、Ｔ、〜Ｔ１のゲートはそれぞれ２イ一直列接
続されたダイオード、ＤｌｌとＤｌ２、Ｄｌ１とＤ２□
、〜Ｄ、、１とＤｌを介して、それぞれ入力端子ＩＮ、
〜ＩＮｎに接続され、また、Ｔ１〜Ｔ、のゲートは、そ
れぞれ、入力端子ＩＮ１〜ＩＮｆｉとの間に容量０１〜
０．を有している。
第６図の回路においては、第２図の節点Ｎ１と節点Ｎ２
の間に゛置かれていた、レベル・シフト機能を有する回
路が、通常導通型ＰＥＴのゲートと入力端子の間に置か
れていることを特徴とする。
の間に゛置かれていた、レベル・シフト機能を有する回
路が、通常導通型ＰＥＴのゲートと入力端子の間に置か
れていることを特徴とする。
第６図の構成の回路においては、出力端子に付く負荷容
量はＴＬｌまたはＴ１〜Ｔ、によりて充放電されるめで
、第２図の回路と異なり、負荷容量と、０、〜０．の容
量の比で、回路の動作速度が左右されることがない。ま
た、Ｃ□〜０．Ｓの容量は、それぞれ、Ｔ１〜Ｔ、のゲ
ートの入力容量を考慮して、最適な値を持つように設計
できる。
量はＴＬｌまたはＴ１〜Ｔ、によりて充放電されるめで
、第２図の回路と異なり、負荷容量と、０、〜０．の容
量の比で、回路の動作速度が左右されることがない。ま
た、Ｃ□〜０．Ｓの容量は、それぞれ、Ｔ１〜Ｔ、のゲ
ートの入力容量を考慮して、最適な値を持つように設計
できる。
第６図の回路では、いわゆるＮＯＲ論理を構成する場合
について述べた。この他、通常導通型ＦＥ−Ｔを複数個
組み合わせて、他の論理機能、例えば、第７図のように
０Ｒ−ＮＡＮＤ機能を実現するような場合でも、通常導
通型ＦＩＴのゲートと入力端子の間に、第２図Ｎ１から
Ｎ２までの間の部分で示されているレベル・シフト回路
を挿入した構成によって、第６図で説明したものと同様
に、本発明によって生ずる効果を得ることができる。
について述べた。この他、通常導通型ＦＥ−Ｔを複数個
組み合わせて、他の論理機能、例えば、第７図のように
０Ｒ−ＮＡＮＤ機能を実現するような場合でも、通常導
通型ＦＩＴのゲートと入力端子の間に、第２図Ｎ１から
Ｎ２までの間の部分で示されているレベル・シフト回路
を挿入した構成によって、第６図で説明したものと同様
に、本発明によって生ずる効果を得ることができる。
以上の説明では、ダイオードの直列接続の個数は２個と
しているが、これが１個以上、何個接続されても、レベ
ル・シフトの量が変わるだけで、本質的には何ら変わる
ところがない。また、負荷素子としてＰＥＴを用いてい
るが、これが抵抗や順方向、逆方向のダイオード等、電
流調整機能を持つ素子であれば、本発明で得られる効果
には何ら変わるとζろがない。
しているが、これが１個以上、何個接続されても、レベ
ル・シフトの量が変わるだけで、本質的には何ら変わる
ところがない。また、負荷素子としてＰＥＴを用いてい
るが、これが抵抗や順方向、逆方向のダイオード等、電
流調整機能を持つ素子であれば、本発明で得られる効果
には何ら変わるとζろがない。
本発明において、ダイオードと並列に接続されるコンデ
ンサの製法がどのようなものであっても、回路の機能に
全く変わシがないことは明らかである。例えば、本発明
による回路を集積回路として製造する場合のコンデンサ
の製法としては、逆バイアスされたダイオードの空乏層
容量、多層構造の配線金属層間の容量、配線金属層と拡
散層間の容量、拡散層と基板の接合容量、等を用いても
良い。
ンサの製法がどのようなものであっても、回路の機能に
全く変わシがないことは明らかである。例えば、本発明
による回路を集積回路として製造する場合のコンデンサ
の製法としては、逆バイアスされたダイオードの空乏層
容量、多層構造の配線金属層間の容量、配線金属層と拡
散層間の容量、拡散層と基板の接合容量、等を用いても
良い。
第１図、第２図はそれぞれ従来例の回路構成図、第３図
から第５図はそれぞれ従来例の動作を説明するための図
、第６図及び第７図は本発明の一実施例の構成を示す図
である。 、（ Ｔｏｘ 圀 葛２図 ゛ 電 名３ 日 猶斗配 ！４ ｓｓ ６４ 葛・図 。。。 Ｖａｔ ＶＢ２ Ｖｓｓ７Ｍ”
７ 面 。。□。 Ｖｔｓ Ｖｓｓ 癲手続補正書
（方式） ％式％ 発明の名称 論理回路 補Ｉｌ：、をする者 ゛；ＩＩＱ＋株式会社 日 立 製 作 所；−表 石
三 １） 勝 茂代 理 人 委任状および明細書全文
から第５図はそれぞれ従来例の動作を説明するための図
、第６図及び第７図は本発明の一実施例の構成を示す図
である。 、（ Ｔｏｘ 圀 葛２図 ゛ 電 名３ 日 猶斗配 ！４ ｓｓ ６４ 葛・図 。。。 Ｖａｔ ＶＢ２ Ｖｓｓ７Ｍ”
７ 面 。。□。 Ｖｔｓ Ｖｓｓ 癲手続補正書
（方式） ％式％ 発明の名称 論理回路 補Ｉｌ：、をする者 ゛；ＩＩＱ＋株式会社 日 立 製 作 所；−表 石
三 １） 勝 茂代 理 人 委任状および明細書全文
Claims (1)
- 【特許請求の範囲】 １、 ドレインが共通に接続され、ツースが共通に接地
され良、少なくとも１つ以上の通常導通型電界効果トラ
ンジスタと、上記共通ドレインから取シ出される、少な
くとも１つ以上の出力端子と、上記共通ドレインと第１
の電源の間に接続された負荷と、上記電界効果トランジ
スタのゲートの各各と、１対１に対応して設けられた入
力端子と、上記ゲートと上記入力端子の対のそれぞれに
ついて設けられ、上記ゲートと上記入力端子の間に１個
以上直列接続されたダイオードと、上記ゲートと上記入
力端子の対のそれぞれについて設けられ、上記グー ト
と上記入力端子の間に接続された容量と、上記ゲートの
それぞれについて設け、られ、上記ゲートのそれぞれと
第２の電源との間に接続された電流調整手段とから構成
される論理回路。 ２、ソースが共通に接地され、ドレインが共通に接続さ
れて、第１の共通ドレインを構成する、少なくとも１つ
以上の通常導通型電界効果トランジスタと、ソースが上
記第１の共通ドレインに共通に接続され、ドレインが共
通に接続されて、第２の共通ドレインを構成子る少々く
とも１つ以上の通常導通聾電界効果トランジスタと、上
記第２の共通ドレインから取シ出される、少なくとも１
つ以上の出力端子と、上記第２の共通ドレインと第１の
電源の間に接続された負荷と、上記電界効果トランジス
タのゲートの各々と、１対ｌに対応して設けられた入力
端子と、上記ゲートと上記入力端子の対のそれぞれにつ
いて設けられ、上記ゲートと上記入力端子の間に１個以
上直−列接続されたダイオードと、上記ゲートと上記入
力端子の対のそれぞれについて設けられ、上記ゲートと
上記入力端子の間に接続された容量と、上記ゲートのそ
れぞれについて設けられ、上記ゲートのそれぞれと第２
の電源との間に接続された電流調整手段とから構成され
る論理回路。 ３、上記電流調整手段が、電界効果トランジス ・・り
から成シ、そのソースとゲートが共通に上記第２の電源
に接続され、そのドレインが上記通常導通型電界効果ト
ランジスタのゲートに接続されていることを特徴とする
特許請求範囲第１項または第２項に記載の論理回路。 ４、上記電流調整手段が、抵抗から成ることを特徴とす
る特許請求範囲第１項または第２項に記載の論理回路。 ５、上記入力端子の数が複数であることを特徴とする特
許請求範囲第１項から第４項までのいずれかに記載の論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161534A JPS5862939A (ja) | 1981-10-09 | 1981-10-09 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161534A JPS5862939A (ja) | 1981-10-09 | 1981-10-09 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5862939A true JPS5862939A (ja) | 1983-04-14 |
Family
ID=15736920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56161534A Pending JPS5862939A (ja) | 1981-10-09 | 1981-10-09 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5862939A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0129217A2 (en) * | 1983-06-15 | 1984-12-27 | Hitachi, Ltd. | A semiconductor circuit including a memory and a pulse drive circuit |
| JPS60203018A (ja) * | 1984-03-28 | 1985-10-14 | Hitachi Ltd | 半導体集積回路 |
| JPS6139725A (ja) * | 1984-07-19 | 1986-02-25 | ハネウエル・インコーポレーテツド | 論理回路 |
| FR2572234A1 (fr) * | 1984-10-22 | 1986-04-25 | Gigabit Logic Inc | Dispositif de decalage de potentiel pour des circuits integres au gaas |
| JPS631214A (ja) * | 1986-06-20 | 1988-01-06 | Rohm Co Ltd | スイツチング回路 |
-
1981
- 1981-10-09 JP JP56161534A patent/JPS5862939A/ja active Pending
Non-Patent Citations (3)
| Title |
|---|
| CIRCUITS INTEGRES NUMERIQUES SUR ARSENIURE DE GALLIUM POUR APRICATIONS AU-DELA DU GIGAHERTZ ACTA ELECTRONICA=1980 * |
| IEEE JOURNAL OF SOLIK-STATE CIRCUITS=1974 * |
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